JPH10336775A - 通信交換機 - Google Patents

Abstract

(57)【要約】 【課題】 従来技術に係るデジタル交換機は交換機ユニ
ット内のハードウエア接続がこれらのユニットによって
実現される機能を厳格に規定するために、限られたフレ
キシビリティしか有さず、新たなニーズが生じるような
場合には、この種の制限が新たなタイプのデジタル通信
サービスに対応する能力を制限してしまう問題点を解決
する。 【解決手段】 個々の時間スロットあるいは他の基本的
なデータ主体の交換の制御が、プロセッサによって制御
されるプログラムによって直接実行される。本発明の有
利な点は、時間スロットあるいは他のデータ主体を再配
置するアルゴリズムが、制御メモリの内容に従って各出
力バイトを単に伝送することに限定されているのではな
く、プログラムの変更によって他の用途に対しても適応
され得る点である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は通信信号のデジタル
交換を制御する方法及びその装置に関する。

【０００２】

【従来の技術】デジタル革命は、コンピュータ及び通信
システムに係る影響において最も顕著である。後者の分
野においては、通信信号をデジタル形式で送信すること
によって、まず信号の忠実度が改善され、さらに、重要
なことであるが、デジタル交換機によって交換されるデ
ジタル通信設備を介して種々のタイプのデータ通信がな
され得る、ということが明らかになってきている。

【０００３】この種のデジタル交換機において、デジタ
ル交換機能を実行するプライマリユニットのうちの一つ
が時間スロット相互交換（ＴＳＩ）ユニットである。こ
のユニットは、特定の通信を表現しているデジタル信号
のデジタルビットストリーム上での位置を、第一のデジ
タルビットストリーム中のある位置から同一あるいは第
二のデジタルビットストリーム中の別な位置へと変化さ
せることによって交換機能を実行する。この種の時間ス
ロット相互交換は、デジタル通信交換機をインプリメン
トするために必要とされる交換機能のうちの主要な部分
を実行する。別のプライマリユニットは時間多重化交換
機（ＴＭＳ）であり、デジタル信号の位置を、同一時間
スロット期間内のある空間位置から別の位置へと変化さ
せる。

【０００４】

【発明が解決しようとする課題】従来技術に係る問題点
は、この種のデジタル交換機が限られたフレキシビリテ
ィしか有さないという点である。なぜなら、交換機ユニ
ット内のハードウエア接続がこれらのユニットによって
実現される機能を厳格に規定するからである。それゆ
え、新たなニーズが生じるような場合には、この種の制
限が新たなタイプのデジタル通信サービスに対応する能
力を制限することになる。

【０００５】

【課題を解決するための手段】上記課題は、本発明に従
って実質的に緩和され、従来技術に対する前進が実現さ
れる。本発明に係る方式においては、個々の時間スロッ
トあるいは他の基本的なデータ主体の交換の制御が、プ
ロセッサによって制御されるプログラムによって直接実
行される。本発明の望ましい実施例においては、このプ
ロセッサは、モトローラ（Ｍｏｔｏｒｏｌａ）／ＩＢＭ
より市販されている６０４ｅＲＩＳＣマイクロプロセッ
サ等の通信産業で広く用いられているプロセッサであ
る。本発明の望ましい実施例においては、このプロセッ
サは、メモリ、特にマイクロプロセッサのキャッシュメ
モリのローディングを制御して交換機へのシリアル入力
を受け入れ、あらゆる時点で時間スロット相互交換ユニ
ットによって必要とされる所望の接続に従って、受信し
た信号から選択的に信号を出力する。有利な点は、時間
スロットあるいは他のデータ主体を再配置するアルゴリ
ズムが制御メモリの内容に従って各出力バイトを単に伝
送することに限定されているのではなく、他の用途に対
しても適応され得る点である。例えば、ルーセントテク
ノロジー社から市販されている５ＥＳＳ（登録商標）交
換機等のデジタル交換機が無線電話用の毎秒８あるいは
１６キロビットのＧＳＭ音声標準に対してサービスを提
供するために必要とされる場合には、従来技術において
は相異なったＴＳＩが必要とされる。しかしながら、本
発明に係る方法を用いると、ＴＳＩ内部のソフトウエア
の変更だけが必要である。

【０００６】

【発明の実施の形態】図１は、本発明に従った時間スロ
ット相互交換ユニットの入力及び出力データストリーム
を示すブロック図である。本発明の望ましい実施例にお
いては、１００ＭＨｚ動作のＰｏｗｅｒＰＣが、各々毎
秒２．０４８Ｍビットのビットレートを有する３２個の
時間スロットよりなる１２８個のシリアル入出力ストリ
ームを交換することが可能である。入力はｎ個のシリア
ル入力ストリームより構成されており、ストリーム０が
入力バッファ１０１に接続され、シリアル入力ストリー
ム（ｎ−１）が入力バッファ１０２に接続されている。
第一入力ストリームは、入力バッファ１０１のシフトレ
ジスタに集められ、一段当たり６４ビットの４ステージ
バッファ宛に順次パラレルに送出される。このバッファ
の最終段は、パラレルバス１０５を駆動する６４個の３
ステートバスドライバに接続されている。さらに、パラ
レルバス１０５には、ｎ個の出力バッファ１１
１、．．．、１１２が接続されている。これらの出力バ
ッファも、４ステージ６４ビットレジスタを有してお
り、その入力段はバス１０５に接続された６４個のバス
レシーバに接続され、その出力段はシリアル出力ストリ
ームを生成するシフトレジスタに接続されている。さら
に、バス１０５にはマイクロプロセッサ１２０が接続さ
れており、このマイクロプロセッサにストアされたプロ
グラムの制御下でｎ個の入力バッファ１０１、．．．、
１０２の各々から関連する４つの６４ビットデータバス
を読み取ることによって、２５６ビットよりなるバース
ト入力を受容する。同様に、このマイクロプロセッサ
は、制御マップ及びマイクロプロセッサのプログラムの
制御下で、入力を読み取ることを介して出力バーストを
生成した後に、関連している４つのデータバスがｎ個の
出力バッファの各々に対して書き込むことによって、２
５６ビットよりなる出力バーストを出力する。

【０００７】Ｉ／Ｏデコーダユニット１３０は、マイク
ロプロセッサの制御下で、入力バッファからのバスへの
３ステート出力及びバスからのｎ個の出力バッファ１１
１、．．．、１１２への出力の双方へのゲート信号を生
成する目的で使用される。Ｉ／Ｏデコーダ１３０は、マ
イクロプロセッサのアドレスバスから入力を受信する。

【０００８】さらに、バス１０５には、テストや診断な
どを実行する際に必要とされるデータ等の稀にしか用い
られないデータ及びプログラムテキスト、さらにその他
のキャッシュされないＴＳＩコードをストアする目的、
またマイクロプロセッサのプログラムテキストやパスメ
モリ等のマイクロプロセッサのキャッシュにストアされ
るデータのバックアップとして用いられるメモリ１２２
が接続されている。バス１０５には、通信ネットワーク
の通話処理コントローラあるいは他の交換機等との間の
インターフェースとして機能し、制御メッセージを送受
信する制御レジスタ１２４も接続されている。

【０００９】図２は、マイクロプロセッサにおける、本
発明の理解に関連するキーパーツを示すブロック図であ
る。マイクロプロセッサは、時間スロット相互交換ユニ
ットの動作を制御する制御プログラムをストアするプロ
グラムキャッシュ２０１を有している。プログラムキャ
ッシュの出力は、パイプライン技法を用いて可能となる
単純ループの高速実行を可能にする目的で複数個のイン
ストラクション（命令）をストアするインストラクショ
ンキュー２０３に供給される。インストラクションキュ
ーは、インストラクション制御ブロック２０５と相互作
用して、適切なインストラクションを算術論理演算ユニ
ット（ＡＬＵ）２０７へ伝達する。ＡＬＵは、受信した
命令を実行して、ロードストアユニット２１３を制御す
ることによって、命令によって必要とされるステップを
実行するように機能する。このロードストアユニット２
１３は、データキャッシュ２１１をアクセスする。ＡＬ
Ｕ２０７は、短期記憶及びマイクロプロセッサの制御の
双方の目的で、一群の内部レジスタを制御する。バスイ
ンターフェース２１７は、データキャッシュ２１１と通
信し、ソフトウエアの変更の際にはさらにプログラムキ
ャッシュ２０１とも通信する。

【００１０】図３は、マイクロプロセッサ１２０のデー
タキャッシュ２１１にストアされているメモリデータ例
を示している。データキャッシュの内容が図３において
展開されており、なかんずく、入力バッファ１０
１、．．．、１０２から受信したデータ、及び、出力バ
ッファ１１１、．．．、１１２へ伝達されるべきデータ
が示されている。入力バッファ１０１、．．．、１０２
から受信されたデータは、ＴＳＩバッファ３０１あるい
は３０３にストアされる。本発明の望ましい実施例にお
いては、種々の入力バッファからのデータがこれらのバ
ッファに順次ストアされる。毎秒ｎ×６４キロビットの
接続を取り扱う目的で、ＴＳＩバッファは、バッファ３
０１と、これらシリアル入力データの別のフレームをス
トアする第二バッファ３０３とを有している。バッファ
３０１及び３０３は、交互に用いられる。制御マップ３
１１は、出力バッファ１１１、．．．、１１２のうちの
一つに対して転送される目的でＴＳＩ出力バッファ３２
１にストアされる出力を生成するために、ＴＳＩバッフ
ァ３０１あるいは３０３の内容の読み出しを制御する目
的で用いられる。ＴＳＩ書き込みポインタ３１５は、入
力バッファ１０１、．．．、１０２のうちの一つからの
次の入力がＴＳＩバッファ３０１あるいは３０３のいず
れにストアされるべきであるのかを記憶するために用い
られる。同様に、制御ポインタ３１３は、ＴＳＩ出力バ
ッファ３２１を充填するために必要とされる時間スロッ
トを得る目的でＴＳＩバッファへのアクセスを制御する
ために、制御マップ３１１の適切な部分を指し示す目的
で用いられる。入力バッファカウント３３１は、入力バ
ッファアドレスレジスタ３３２によって選択された、ｎ
個の入力バッファ１０１、．．．、１０２のうちの適切
なものからの入力を順次受容することを制御する目的で
用いられ、出力バッファカウント３３３は、出力バッフ
ァアドレスレジスタ３３４によって選択されたｎ個の出
力バッファ１１１、．．．、１１２のうちの一つに対す
るＴＳＩ出力バッファ３２１内に集められたデータの出
力の分配を制御する目的で用いられる。リンクステータ
スメモリ３４１は、ｎ個の入力線あるいはｎ個の出力線
のうちの機能していないものを識別する目的で用いられ
る。このステータスは、ｎ個の入力バッファ１０
１、．．．、１０２からの入力を受容する以前、あるい
は出力バッファ１１１、．．．、１１２のうちの一つに
対して出力を送出する以前、にチェックされる。

【００１１】制御マップは、マイクロプロセッサが図１
の制御レジスタ１２４内の接続要求レジスタ３５１から
制御メッセージを受信した場合に、マイクロプロセッサ
のプログラムの制御下で変更される。この制御メッセー
ジは、時間スロット相互交換ユニット内での接続設定あ
るいは接続切断要求を表わしている。制御マップを制御
するプロセスは、当業者には公知である。

【００１２】図４は、本発明に従った時間スロット相互
交換ユニット（ＴＳＩ）をインプリメントするプログラ
ムの動作を記述した流れ図である。本プロセスは、マイ
クロプロセッサがフレーム同期パルスを待機するところ
から開始される（ブロック４０１）。フレーム同期パル
スが到達すると、シリアル入力ストリームからの入力バ
ッファ１０１、．．．、１０２の同期ローディングの開
始が通知され、さらに、いくつかの初期化段階がトリガ
ーされる。ＴＳＩ書き込みポインタ３１５の示している
メモリ書き込みアドレスが初期化され（ブロック４０
２）、入力バッファ１０１、．．．、１０２からの情報
の書き込みのためのＴＳＩバッファ３０１及び３０３内
の正しい位置が設定される。次いで、連続するフレーム
の交互のフレームで入力データをストアするＴＳＩバッ
ファ内のフレームメモリ３０１及び３０３のうちのいず
れかを選択する目的で、ダブルバッファリングオフセッ
トが反転される（ブロック４０３）。その後、マイクロ
プロセッサは、入力バッファロード済み信号を待機する
（ブロック４０４）。この信号は、バッファ１０
１、．．．、１０２がフルになったことを通知するもの
であり、その後に、入力バッファアドレスが初期化され
て第一入力バッファ１０１が指し示される（ブロック４
０５）。ブロック４０６においては、直前のサイクルで
キャッシュされた古いデータではなく新しいデータが入
力バッファから読み出されることを保証する目的で、読
み出しを初期化する前に入力バッファアドレスに係るキ
ャッシュデータが無効にされる。その後、入力バッファ
アドレスによって指し示された入力バッファが４つの６
４ビットデータバスの動作によってバースト読み込みさ
れ、ダブるバッファリングオフセットに依存してＴＳＩ
バッファ３０１あるいは３０３のいずれかのマイクロプ
ロセッサキャッシュメモリにストアされる。ブロック４
０７におけるテストでは、このフレームに係る全ての入
力が書き込まれたかどうかが決定される。書き込まれて
いない場合には、バッファアドレスがインクリメントさ
れ（ブロック４０９）、次のバッファがＴＳＩバッファ
に読み込まれる（前述のブロック４０６）。このループ
は、ブロック４０７におけるテストの結果が、このフレ
ームに係る全入力が書き込まれたことを示すまで継続さ
れる。

【００１３】この時点で、ＴＳＩ読み出しサイクルが開
始される。まず、出力バッファアドレス３３４が初期化
され（ブロック４２１）、ＴＳＩ出力バッファアドレス
が初期化されて（ブロック４２３）、制御マップポイン
タ３１３が制御マップの先頭を指し示すように初期化さ
れる（ブロック４２５）。制御マップの内容がインデッ
クスレジスタに読み出され（ブロック４２７）、インデ
ックスレジスタがＴＳＩバッファから８ビット時間スロ
ットを読み出すために用いられる（フレーム３０１ある
いは３０３がブロック４０３において設定されたダブル
バッファリングオフセットに依存してアクセスされる）
（ブロック４２９）。読み出されたデータバイトは、キ
ャッシュ内のＴＳＩ出力バッファ（ＴＳＩ出力バッファ
３２１）の適切なオフセットを有する位置に書き込まれ
る。このオフセットは、３２バイトのうちのいずれが書
き込まれるかによって決定される。ブロック４３３のテ
ストは、３２バイト全てが書き込まれたか否かを決定す
るために用いられる。書き込まれていない場合には、ブ
ロック４２７へ再び戻り、ブロック４２７、４２９、４
３１よりなるループが反復される。ブロック４３３のテ
ストによって３２バイト全てが書き込まれたことが判明
すると、この３２バイトは４つの６４ビットデータバス
のデータキャッシュブロックフラッシュ操作によって、
キャッシュから出力バッファアドレス３３４で指定され
た出力バッファ１１１、．．．、１１２へ書き込まれ
る。ブロック４４３におけるテストでは、全ての出力が
書き込まれたか否かが決定される。書き込まれていない
場合には、ＴＳＩ出力バッファ読み出しアドレスが再初
期化される（ブロック４４５）。次いで、出力バッファ
アドレス（出力バッファアドレス３３４）がインクリメ
ントされ（ブロック４４７）、出力バッファへの書き込
みのためのループがブロック４２７から再度実行され
る。ブロック４４３におけるテストで全ての出力が書き
込まれたことが判明すると、このフレームに係る作業が
終了し、プロセッサはブロック４０１へ戻って次のフレ
ーム同期パルスを待機する。

【００１４】上記流れ図は、ブロック４２９及び４３１
において１バイト毎に読み書きがなされるような８ビッ
ト時間スロットを記述している。１６ビット及び３２ビ
ットの時間スロットに関しても、対応するバイトロード
／ストア命令をそのままハーフワードあるいはフルワー
ド命令に置換することによって実現され得る。時間スロ
ットの幅は、一連の時間スロットを転送する目的でブロ
ック４２９及び４３１においてストリングロード／スト
ア命令を用いることによって連続した時間スロットが一
群のものとして交換される群交換を含めるように、さら
に一般化され得る。単位時間当たりに交換される情報の
総バイト数は、時間スロット幅すなわち群の大きさと共
に増大する。なぜなら、ブロック４２７から４３３まで
のループのオーバーヘッドが、バイト幅の時間スロット
の場合と比較して相対的に時間スロット幅に比例して低
下するからである。このことは、クロス接続をインプリ
メントする３２時間スロットＰＣＭ（Ｅ１）ファシリテ
ィの交換に関して非常に効果的である。２４バイト幅の
群を有するＴ１ファシリティのような群の大きさは、２
４個の時間スロットを３２バイト群にパディング（padd
ing）することによって最も効率的に交換され得る。群
は、出力バッファの出力において連続的に連結すること
によって、ＤＳ３等のより高い帯域レートを構成するこ
とが可能である。このことは、ルーセントテクノロジー
社（Lucent Technology Inc.）によって製造されている
ＤＡＣＳ−４交換機等のデジタルアクセスクロス接続交
換機の機能を実行する際に特に有用である。

【００１５】前述された流れ図は、ｎ×６４キロビット
／秒の信号か単一の６４キロビット／秒の音声あるいは
データ時間スロットかを表現している全ての時間スロッ
トに関してダブルバッファリングを実現している。ダブ
ルバッファリングによって引き起こされる付加的なフレ
ーム遅延が単一の６４キロビット／秒の音声あるいはデ
ータ時間スロットに関して望ましくない場合には、流れ
図は、選択的ダブルバッファリング、すなわち、単一の
音声あるいはデータ時間スロットはダブルバッファリン
グされないようなバッファリングを実現するように修正
され得る。このようなシングルバッファリングされるべ
き時間スロットは制御マップ３１１においてマーキング
され、ダブルバッファオフセットの効果を否定すること
によって、その時間スロットが２つのＴＳＩバッファフ
レーム３０１及び３０３のうちの反対のものから読み出
される。よって、シングルバッファリングされた時間ス
ロットがダブるバッファリングされた時間スロットとは
反対のフレームから読み出される。

【００１６】一般化されたＴＳＩフロー 図４に示された流れ図は、フレーム毎にわずか１回だけ
実行される。なぜなら、各シリアル入力ストリームは３
２個の時間スロットから構成されていることが仮定され
ており、これらが本実施例においては、ブロック４０６
が議論された際に記述されているように、単一の３２バ
イトバーストによってマイクロプロセッサのキャッシュ
に書き込まれるからである。図４に対する比較的単純な
修正が、より高い帯域を有するシリアルリンクに適応す
るために必要とされる。 １）図４における判断ブロッ
ク４４３の“Ｙｅｓ”の後に別の判断ブロックが必要と
なる。この判断ブロックにおいては、時間スロットの全
フレームが処理されたか否かが決定される。“Ｙｅｓ”
の場合には、処理はブロック４０１へ戻って待機状態と
なる。“Ｎｏ”の場合には、処理はブロック４０４へ戻
って、次の３２個の時間スロットが入力バッファにバー
ストロードされるのを待機する。 ２）制御マップポイ
ンタ初期化ブロック４２５が、ＴＳＩ読み出しループか
らＴＳＩ書き込みサイクルの開始部（メモリ書き込みア
ドレス初期化ブロック４０２の後）へ移動させられる。
なぜなら、フレーム全体が書き込まれていないからであ
る。

【００１７】図５は、図１のＴＳＩの大きさを増大させ
るための配置を模式的に示す図である。図５には、ｎ個
の入力信号、ｋ個のマイクロプロセッサ複合体に対して
適用可能であって、これらの複合体の速度とメモリ容量
によって実現可能なインプリメンテーションが示されて
いる。ここでｎ、ｋ、及びｎとｋの比は任意である。図
５に従った一実施例においては、ｎは３２、ｋは８、そ
してｎとｋの比は４である。バッファ増幅器５２１−
１、．．．、５２１−３２において終端された各入力ス
トリームは、前述の入力バッファ１０１と同様のシフト
レジスタ入力バッファへ接続される。マイクロプロセッ
サ複合体５０１−１に関しては、シフトレジスタ５１１
−１、．．．、５１１−３２がローカルバス５４１−１
に接続されており、これからマイクロプロセッサ複合体
５０１−１が入力信号を受容する。同一の配置が、他の
７つのマイクロプロセッサ複合体５０１−２、．．．、
５０１−８に関して設けられている。各マイクロプロセ
ッサ複合体は、総数３２個の出力バッファのうちのわず
かに４つずつにデータを供給する。例えば、マイクロプ
ロセッサ複合体５０１−１は、出力バッファ５３１−
１、．．．、５３１−４にデータを供給する。各マイク
ロプロセッサ複合体の容量は、入力シフトレジスタのフ
ルレンジから入力を受け入れるために適切なものでなけ
ればならないが、ｋ個の出力ストリームのうちの１つだ
けを駆動することが必要とされるのみである。幸いなこ
とに、入力の受け入れは、並列に実行される。なぜな
ら、入力信号は、各マイクロプロセッサのＴＳＩバッフ
ァ３０１、３０３における連続する位置にロードされる
からである。よって、非常に大量の入力データが単位時
間当たりにマイクロプロセッサキャッシュに受け入れら
れる。マイクロプロセッサによる連続した時間スロット
毎あるいは群毎の処理が必要とされるのは出力データの
みである。

【００１８】マイクロプロセッサ複合体毎にローカルシ
フトレジスタを配置することには、各マイクロプロセッ
サの近傍のみに高い帯域を有する接続を限定するという
利点と共に、各マイクロプロセッサ毎に同一のシフトレ
ジスタを必要とする、という欠点もある。本発明に係る
有用な別の配置においては、複数のシフトレジスタより
なるグローバルセットが一つだけ用いられ、ロック段階
にある各マイクロプロセッサが同一のデータを同一の時
刻に吸収する。この場合には、高帯域グローバル接続及
びグローバルマイクロプロセッサ同期の複雑さが、各マ
イクロプロセッサ毎にシフトレジスタを配置するのでは
なく一組だけに節約できる、という事実とトレードオフ
関係にある。

【００１９】理論的には、所定の順序を有する出力デー
タを生成する目的で入力データの取り込と処理を直列に
行なうことが可能である。図５に示された配置は、残念
ながらこのような（直列に入力を処理して並列出力を生
成する）配置に関しては満足に機能しない。なぜなら、
並列に受信した各入力語に関して、各プロセッサがその
出力に係る出力ストリームを生成する目的で相異なった
バイト数を処理するため、相異なったマイクロプロセッ
サが相異なった量の処理をしなければならないからであ
る。

【００２０】時間多重化交換（ＴＭＳ）のインプリメン
テーション 図１に示されたＲＩＳＣマイクロプロセッサハードウエ
ア、図２に示されたブロック図及び図３に示されたプロ
グラマデータモデルは、ＴＭＳをインプリメントするた
めにも用いられる。基本的な差異は、ＴＳＩアプリケー
ションが時間スロットよりなる単一あるいは２つのフレ
ームのいずれか（シングルバッファリングあるいはダブ
るバッファリングアプリケーション）をメモリにストア
して維持することを必要とするのに対して、ＴＭＳアプ
リケーションにおいては、時間スロットがＴＭＳの入力
に現れたらできる限り速く交換する、ということが必要
とされる。すなわち、１０１、．．．、１０２に現れた
シリアル入力ストリーム（図３のＴＳＩバッファに既に
書き込まれている）がシリアル出力ストリーム１１
１、．．．、１１２に読み出された後には、ＴＳＩバッ
ファ内にストアしておく必要が無い、ということを意味
している。従って、フレームインターバルの間になされ
るこのバッファへの次のバースト書き込みの際には、古
いデータを上書きすることが可能である。このことは、
ＴＭＳアプリケーションに関してはＴＳＩアプリケーシ
ョンと比較してより少ないメモリ量が必要とされるとい
うことを意味している。なぜなら、１フレームあるいは
２フレーム分のメモリではなく、シリアル入力当たりに
わずか３２バイト（バースト書き込みサイズ）が必要と
されるからである。さらに、ｎ×６４キロビット／秒に
関してもダブルバッファリングは不要である。なぜな
ら、タイムスロットは即時読み出しされ、タイムスロッ
トがシーケンスから外れる可能性がないからである。

【００２１】図６は、ＴＭＳをインプリメントする流れ
図である。これは、ＴＳＩの基本的な流れ図（図４）と
非常に類似しており、以下、一般化されたＴＳＩの流れ
図に関する変更点及びＴＭＳに係る上述された差異が含
まれている。理解を容易にするため、同一のアクション
ブロックには図４と同一の番号が付されている。ＴＭＳ
のような高帯域装置にかんしては、基本的なＴＳＩの流
れ図に関して仮定された２．０４８メガビット／秒より
もはるかに高い帯域が必要とされる。このために、図６
においては、全フレームを処理する目的でのテストブロ
ック４４９の追加と、読み出し制御ポインタ初期化ブロ
ック（４２５）のＴＳＩ読み出しサイクルからＴＭＳ書
き込みサイクルの開始部近くのフレーム初期化部分への
移動が必要とされる。これらの２つの段階は、一般化さ
れたＴＳＩの流れ図に関して記述されたものと同一であ
る。ＴＭＳ機能をインプリメントするためになされた流
れ図へのわずか２つの変更は、１）ブロック４０２を、
ＴＳＩ書き込みのフレーム初期化部分からロード済みバ
ッファ内部ループへ移動して直前のバースト書き込みさ
れたデータを上書き（なぜなら前述されているようにこ
のデータは既に出力されているからである）できるよう
にしたこと、及び、２）ダブルバッファリングを実現す
るために用いられたブロック４０３を削除したこと、で
ある。図６に示されたＴＭＳ流れ図は、時間多重化交換
機能をインプリメントする。

【００２２】入力バッファ１０１、．．．、１０２のキ
ャッシュへのシーケンシャル書き込みに関する変更は、
単一の入力バッファから３２バイトをバースト読み出し
するのではなく、４つの入力バッファの各々から８バイ
トが読み出されて書き込まれるようにすることである。
このことは、入力バッファ１０１、．．．、１０２によ
ってバッファリングされなければならないバイト数を３
２バイトから８バイトに低減するという利点を有してい
る。２つのバッファの各々から１６バイトを読み出すよ
うにすることも可能である。

【００２３】本発明の望ましい実施例においては、入力
時間スロットの順次蓄積と制御メモリの内容に基づく読
み出しが示されているが、制御メモリの内容に基づく蓄
積を順次読み出しを用いることも可能である。しかしな
がら、このような配置においては、ブロードキャスト接
続を取り扱う際の効率が低下する。図５に示された配置
は、（制御メモリに基づく蓄積とシーケンシャル読み出
しを行なうような）望ましくはない配置におけるブロー
ドキャストに関しては満足に機能しない。なぜなら、受
信された各入力語に関して、相異なったマイクロプロセ
ッサが相異なった量の処理を行なうことが必要であるか
らである。

【００２４】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。また、特許請求の範囲に記載した
参照符号は、発明の容易なる理解のために記載したもの
であり、本発明の範囲を減縮するものではない。

【００２５】

【発明の効果】以上述べたごとく、本発明によれば、個
々の時間スロットあるいは他の基本的なデータ主体の交
換の制御が、プロセッサによって制御されるプログラム
によって直接実行される交換機が提供される。

【図面の簡単な説明】

【図１】 本発明に係る交換機を模式的に示すブロック
図。

【図２】 本発明に係る交換機において用いられるマイ
クロプロセッサを模式的に示すブロック図。

【図３】 本発明に係る交換機において用いられるメモ
リ及びレジスタのレイアウトを模式的に示す図。

【図４】 本発明に係る交換機を制御するプログラムを
示す流れ図。

【図５】 本発明に係る大規模な交換機を模式的に示す
ブロック図。

【図６】 本発明に係る交換機を制御するプログラムを
示す流れ図。

【符号の説明】

１０１、１０２ 入力バッファ １０５ パラレルバス １１１、１１２ 出力バッファ １２０ マイクロプロセッサ １２２ メモリ １２４ 制御レジスタ １３０ Ｉ／Ｏデコーダ ２０１ プログラムキャッシュ ２０３ インストラクションキュー ２０５ インストラクション制御ブロック ２０７ ＡＬＵ ２１１ データキャッシュ ２１３ ロード／ストアユニット ２１５ 内部レジスタ ３０１、３０３ ＴＳＩバッファ ３１１ 制御マップ ３１３ 制御ポインタ ３１５ ＴＳＩ書き込みポインタ ３２１ ＴＳＩ出力バッファ ３３１ 入力バッファカウント ３３２ 入力バッファアドレスレジスタ ３３３ 出力バッファカウント ３３４ 出力バッファアドレスレジスタ ３４１ リンクステータス ５０１ マイクロプロセッサ複合体 ５１１ シフトレジスタ ５２１ バッファ増幅器 ５３１ 出力バッファ

フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 メヤー ジョセフ ゾラ アメリカ合衆国，60532 イリノイ，リス ル，リヴァーヴュー ドライブ 5601

Claims (6)

【特許請求の範囲】
1. 【請求項１】 通信交換機において、当該通信交換機
   が、 キャッシュを有するマイクロプロセッサ（１２０）；ビ
   ットストリームを各々受信する複数個の入力バッファ
   （１０１、１０２）；及び、 ビットストリームを各々送信する複数個の出力バッファ
   （１１１、１１２）；を有しており、前記マイクロプロ
   セッサ（１２０）は、複数バイトバスによって前記入力
   バッファ（１０１、１０２）に接続されていて前記キャ
   ッシュの連続する位置にストアされるべき複数バイトを
   受信し、前記マイクロプロセッサ（１２０）が、プログ
   ラムの制御下で、 複数バイト受信及び前記入力バッファ（１０１、１０
   ２）からの前記複数バイトの前記キャッシュへのストア
   を制御し；かつ、 前記キャッシュ内にストアされた制御マップを用いて前
   記キャッシュからの前記複数個の出力バッファ（１１
   １、１１２）の各々への複数バイト送信を制御するこ
   と；を特徴とする通信交換機。
2. 【請求項２】 前記複数個の入力バッファ（１０１、１
   ０２）及び出力バッファ（１１１、１１２）の各々が同
   期ビットストリームに対して接続可能であることを特徴
   とする請求項１記載の通信交換機。
3. 【請求項３】 前記通信交換機が時間スロット相互交換
   であることを特徴とする請求項２記載の通信交換機。
4. 【請求項４】 前記通信交換機が時間多重化交換機であ
   ることを特徴とする請求項１記載の通信交換機。
5. 【請求項５】 前記通信交換機が、さらに、複数個のマ
   イクロプロセッサ（１２０）を有しており、前記マイク
   ロプロセッサ（１２０）の各々が前記入力バッファの全
   てから入力を受信し、かつ、前記出力バッファ（１１
   １、１１２）のうちの個々のサブセット宛に出力を送信
   することを特徴とする請求項１記載の通信交換機。
6. 【請求項６】 前記マイクロプロセッサ（１２０）が、
   さらに、プログラムの制御下で、複数個の出力バッファ
   （１１１、１１２）の各々へのバイト群の送出を制御す
   るように機能し、このことによって、チャネル群が、デ
   ジタルアクセス及びクロス接続機能を実行するように全
   体として効率的に交換され得ることを特徴とする請求項
   １記載の通信交換機。