KR100310096B1 - 원거리통신회로스위치 - Google Patents

Abstract

본원은 증가된 형태의 타임 스위치에 관한 것이다. 입력 버퍼내에 수신된 직렬 비트 스트림은 파이프라인 마이크로프로세서의 캐쉬내의 프로그램 제어하에 병렬로 저장된다. 마이크로프로세서는 프로그램 제어하에, 수신된 타임 슬롯을 재정렬하고 이 타임 슬롯을 병렬로 출력 버퍼내에 입력한다. 이 출력 버퍼로부터 직렬 비트 스트림이 발생된다. 유리하게, 프로그램 제어는 하드웨어 변경을 요구하지 않은채 다른 시간 스위치들의 여러 기능을 유동적으로 제어하는데 사용된다.

Description

원거리 통신 회로 스위치

(기술 분야)

본 발명은 원거리 통신 신호의 디지털 스위칭을 제어하기 위한 방법 및 장치에 관한 것이다.

(문제점)

디지털 혁명은 컴퓨터 및 원거리 통신 시스템에 대한 그 영향면에서 가장 두드러진다. 후자의 분야에서, 통신 신호를 디지털 형태로 전송하므로써, 신호의 충실도가 개선되며, 중요하게는, 다수 형태의 데이터 통신이 디지털 스위치들에 의해 스위칭된 디지털 전송 설비 상에서 실행될 수 있다.

이러한 디지털 스위치들에 있어서, 디지털 스위칭 기능을 실행하는 기본적 유닛중의 하나는 타임 슬롯 인터체인지(TSI) 유닛이다. 이 유닛은 제 1 디지털 비트 스트림내의 한 위치로부터 동일 또는 제 2 디지털 비트 스트림내의 또다른 위치로 특정의 통신을 나타내는 디지털 신호의 위치를 변경함으로써 스위칭을 실행한다. 이러한 타임 슬롯 인터체인지는 디지털 원거리 통신 스위치를 구현하는데 요구된 스위칭의 주요 부분을 실행한다. 또다른 기본 유닛은 동일한 타임 슬롯 주기에서 한 스페이스 위치로부터 또다른 위치로 디지털 신호의 위치를 변경하는 타임 멀티플렉싱 스위치(TMS)이다.

종래 기술의 문제점은 이러한 디지털 스위치들이, 스위칭 유닛내의 하드웨어 접속이 이들 유닛에 의해 실행될 수 있는 기능이 무엇인지를 정확하게 정의하기 때문에, 유동성을 제한한다는 것이다. 새로운 요구가 생길 때, 이러한 제한은 새로운 형태의 디지털 원거리 통신 서비스를 제공하는 능력을 제한한다.

(해결책)

상기 문제점은 출원인의 발명에 따라 공지된 기술에서 극복된다. 즉, 출원인의 발명은 개인적인 타임 슬롯 또는 다른 기본 데이터 엔티티의 스위칭의 제어가 프로그램 제어된 프로세서에 의해 직접적으로 실행된다. 본 발명의 양호한 실시예에서, 상기 프로세서는 원거리 통신 산업에서 광범위하게 사용되는 모토로라/IBM 604e RISC 마이크로프로세서등의 마이크로프로세서이다. 양호한 실시예에서, 이 프로세서는 스위치에 대한 직렬 입력을 수신하도록 마이크로프로세서의 캐쉬 메모리의 부하를 제어하고, 타임 슬롯 인터체인지 유닛에 의해 임의의 한 순간에 요구된 소정의 접속에 따라 수신 신호로부터 선택적으로 출력 신호를 어셈블링한다. 유리하게도, 타임 슬롯 또는 다른 데이터 엔티티를 재정렬하는 알고리즘은 제어 메모리의 내용에 따라 각각의 출력 바이트를 간단히 전달하는 것에 한정되는 것이 아니라, 다른 어플리케이션에도 응용될 수 있다. 예를 들어, 루센트 테크놀러지스사에 의해 제조된 5ESS^R등의 디지털 스위치가 무선 전화용의 8 또는 16 킬로비트/초 GSM 음성 표준 방식을 지원하도록 요구될 때, 다른 TSI가 종래 기술에서 요구되며, 즉, 출원인의 발명을 이용하여, TSI내의 소프트웨어를 변경하는 것이 필수적이다.

도 1은 출원인의 발명에 따른 스위치의 블록도.

도 2는 상기 스위치내에 사용하기 위한 마이크로프로세서의 블록도.

도 3은 상기 스위치내에 사용된 메모리 및 레지스터들의 레이아웃도.

도 4 및 도 6은 상기 스위치를 제어하는 프로그램의 흐름도.

도 5는 큰 스위치의 블록도.

<도면의 주요 부분에 대한 상세한 설명>

101 : 입력 버퍼 111 : 출력 버퍼

120 : 마이크로프로세서 122 : 메모리

(상세한 설명)

도 1은 출원인의 발명에 따른 타임 슬롯 인터체인지 유닛의 입력 및 출력된 데이터 스트림을 도시한 블록도이다. 출원인의 양호한 한 실시예에서, 100 MHz PowerPC는 초당 2.048 Mbits의 비트 레이트로 32 개 타임 슬롯으로 각각 구성된 128개 직렬 입력 및 출력 스트림을 절환할 수 있다. 입력은 n개의 직렬 입력 스트림들로 구성되며, 스트림 0는 입력 버퍼(101)에 접속되고 직렬 입력 스트림 n-1은 입력 버퍼(102)에 접속된다. 제 1 입력 스트림은 입력 버퍼(101)의 시프트 레지스터내에서 통합되며 그후 4개 스테이지(스테이지당 64 비트) 버퍼에 병렬로 순차적으로 전송된다. 이 버퍼의 마지막 스테이지는 병렬 버스(105)를 구동하기 위해 일련의 64개의 트라이-상태(3-상태)(tri-state) 버스에 접속된다. 또한, 병렬 버스(105)는 n개의 출력 버퍼(111, ..., 112)에 접속된다. 이들 출력 버퍼는 4개 스테이지의 64 비트 레지스터로 구성되며, 그중 입력 스테이지는 버스(105)에 접속된 64개 버스 수신기에 접속되고 출력 스테이지는 직렬 출력 스트림을 발생하는 시프트 레지스터에 접속된다. 버스(105)는 또한 마이크로프로세서(120)에 접속되는데, 이 마이크로프로세서는 그 내부에 저장된 프로그램의 제어하에 4개의 관련된 64 비트 데이터 버스가 각각의 n 입력 버퍼(101, ...,102)로부터 판독될 때, 256비트 버스트로 입력을 수신한다. 유사하게, 마이크로프로세서는 그 내부의 프로그램 및 제어 맵의 제어하에 입력들의 판독을 통해 출력 버스트를 발생한후에, 4개의 관련된 64 비트 데이터 버스가 각각의 n 출력 버퍼에 기록될 때 256 비트 버스트를 전달한다.

I/O 디코더 유닛(130)은 마이크로프로세서의 제어하에 입력 버퍼의 트라이-상태 출력을 버스상에 게이팅하고 버스의 출력을 n 출력 버퍼(111, ...,112)로 게이팅하는데 사용된다. I/O 디코더는 마이크로프로세서 어드레스 버스로부터 입력을 수신한다.

또한, 버스(105)에는 테스트 또는 진단을 실행하는데 요구된 데이터, 다른 캐쉬 저장되지 않은 TSI 코드 등의 자주 사용되지 않는 데이터 및 프로그램 텍스트, 및 마이크로프로세서 프로그램 텍스트 및 경로 메모리등의 마이크로프로세서 캐쉬내에 저장된 데이터에 대한 백업을 저장하기 위한 메모리(122)가 접속된다. 또한, 버스(105)에는 제어 레지스터(124)가 접속되는데, 이 레지스터는 호 처리 제어기 또는 통신 네트워크의 다른 스위치와 인터페이스하고 제어 메시지를 수신 및 송신한다.

도 2는 출원인의 발명의 이해에 적합한 마이크로프로세서의 키 부분에 대한 블록도이다. 마이크로프로세서는 타임 슬롯 인터체인지 유닛의 동작을 제어하는 제어 프로그램을 저장하기 위한 프로그램 캐쉬(201)를 포함한다. 프로그램 캐쉬의 출력은 파이프라인 기술을 사용할 수 있는 간단한 루프의 신속한 실행을 허용하기 위해 다수의 명령어 저장용 명령 큐(203)로 간다. 명령 큐(203)는 연산 및 논리 유닛(ALU)(207)에 적절한 명령을 전달하기 위해 명령 제어 블록(205)과 상호 작용한다. ALU는 그 수신된 명령을 실행하고 데이터 캐쉬(211)를 액세스하는 부하 저장 유닛(213)을 제어함으로써 명령에 의해 요구된 단계를 실행하도록 동작한다. ALU(207)는 단기간 저장 및 마이크로프로세서의 제어를 위해 내부 레지스터(215)군을 제어한다. 버스 인터페이스(217)는 데이터 캐쉬(211)와 통신하며, 소프트웨어의 변경을 위해, 또한 프로그램 캐쉬(201)와 통신한다.

도 3은 마이크로프로세서(120)의 데이터 캐쉬(211)내에 저장된 적절한 메모리 데이터를 도시한 것이다. 데이터 캐쉬의 내용은 도 3에 전개되며 다른 항목들간에 입력 버퍼(101, ...,102)로부터 수신된 데이터 및 출력 버퍼(111, ...,112)에 전달될 데이터를 포함한다. 입력 버퍼(101, ...,102)로부터 수신된 데이터는 TSI 버퍼(301 또는 303)내에 저장된다. 여러 입력 버퍼로부터의 데이터는 출원인의 양호한 실시예에서 상기 버퍼들중의 한 버퍼내에 순차적으로 저장된다. 초당 nx64 킬로비트 접속을 조정하기 위해, TSI 버퍼는 상기 직렬 입력 버퍼의 또다른 프레임을 저장하기 위한 버퍼(303) 및 버퍼(301)를 포함한다. 버퍼(301, 303)는 대안적으로 사용된다. 제어 맵(311)은 출력 버퍼(111, ..., 112)중의 한 버퍼에 전송하기 위해 TSI 출력 버퍼(321)내에 저장할 출력을 발생하도록 TSI 버퍼(301 또는 303)의 내용의 판독을 제어하는데 사용된다. TSI 기록 포인터(315)는 입력 버퍼(101, ..., 102)중의 한 버퍼로부터의 다음 입력이 TSI 버퍼(303 또는 303)내에 저장되는 경우의 트랙을 유지하는데 사용된다. 유사하게, 제어 포인터(313)는 TSI 출력 버퍼(321)를 채우는데 요구된 타임 슬롯을 얻기 위해, TSI 버퍼를 액세스하는 것을 제어하도록 제어 맵(311)의 적절한 부분을 지적하는데 사용된다. 입력 버퍼 카운트(331)는 입력 버퍼 어드레스 레지스터(332)에 의해 선택된 n 입력 버퍼(101, ..., 102)중의 적절한 한 버퍼로부터 입력을 수신하는 사이클을 제어하는데 사용되고, 출력 버퍼 카운트(333)는 출력 버퍼 어드레스 레지스터(334)에 의해 선택된 n 출력 버퍼(111, ..., 112)중의 한 버퍼에 대해 TSI 출력 버퍼(321)내의 통합된 출력의 분배를 제어하는데 사용된다. 링크 상태 메모리(341)는 서비스중이 아닌 임의의 n 출력 링크 또는 임의의 n 입력 링크를 식별하는데 사용된다. 이 상태는 n입력 버퍼(101, ..., 102)중의 한 버퍼로부터의 입력을 수신하거나 출력 버퍼(111, ...,112)중의 한 버퍼에 대해 출력을 전송하기 전에, 확인될 수 있다.

제어 맵은 마이크로프로세서가 도 1의 제어 레지스터(124)내의 접속 요구 레지스터(351)로부터의 제어 메시지를 수신할 때 마이크로프로세서의 프로그램의 제어하에 변경되는데, 제어 메시지는 타임 슬롯 인터체인지 유닛내의 접속 설정 또는 분리 요구를 나타낸다. 제어 맵을 제어하는 과정은 종래 기술에 잘 공지되어 있다.

도 4는 출원인의 발명에 따른 타임 슬롯 인터체인지(TSI)을 구현하는 프로그램의 연산을 설명하는 흐름도이다. 과정은 마이크로프로세서가 프레임 동기 펄스를 대기하는 것으로 시작한다(블록 401). 프레임 동기 펄스가 도착할 때, 직렬 입력 스트림으로부터 입력 버퍼(101, ...,102)의 동기화된 부하의 시작을 신호화하여 몇몇 초기화 단계를 트리거한다. TSI 기록 포인터(315)인 메모리 기록 어드레스는 TSI 버퍼(301, 303)내의 정확한 위치가 입력 버퍼(101, ..., 102)로부터의 정보 기록을 위해 설정되도록 초기화된다(블록 402). 이중 버퍼링 오프셋은 대안의 프레임에 대해 입력 데이터를 저장하기 위한 TSI 버퍼내의 프레임 메모리(301 또는 303)중의 한 메모리를 선택하도록 토글된다(블록 403). 그후 마이크로프로세서는 버퍼(101, ..., 102)가 채워졌다는 것을 설정하는 입력 버퍼 부하된 신호를 대기하고(블록 404), 그후, 입력 버퍼 어드레스는 최초의 입력 버퍼(101)에 대한 지적을 위해 초기 설정된다(블록 405). 블록 406에서 이전의 사이클로부터 캐쉬 저장된 데이터가 아닌, 입력 버퍼로부터 새로운 데이터를 판독하도록 보장하기 위해, 블록 406은 판독을 초기화하기 전에 입력 버퍼 어드레스와 관련된 캐쉬 데이터를 초기화한다. 입력 버퍼 어드레스에 의해 지정된 입력 버퍼는 4개의 연결된 64 비트 데이터 버스 동작시에 버스트로 판독되어 이중 버퍼링 오프셋에 따라 TSI 버퍼(301 또는 303)내의 마이크로프로세서 캐쉬 메모리내에 저장된다. 테스트(407)는 이 프레임에 대한 모든 입력이 기록되었는지를 결정한다. 만일, 아니라면, 버퍼 어드레스는 증가되고(블록 409) 다음 버퍼는 TSI 버퍼에 판독된다(앞서 설명된 블록 406). 이 루프는 테스트(407)의 결과가 이 프레임에 대한 모든 입력이 기록되었음을 나타낼 때까지 계속된다.

이 시점에서, TSI 판독 사이클이 시작한다. 출력 버퍼 어드레스(334_는 초기화되고(블록 421), TSI 출력 버퍼 어드레스는 초기화되며(블록 423) 제어 맵 포인터(313)는 제어 맵의 상단에 포인트를 초기 설정한다(블록 425). 제어 맵의 내용은 인덱스 레지스터에 판독되며(블록 427), 인덱스 레지스터는 TSI 버퍼로부터 8 비트 타임 슬롯을 판독하는데 사용된다(블록 429)(프레임(301 또는 303)은 블록 403에서 설정된 이중 버퍼링 오프셋에 따라 액세스된다). 그후, 판독된 바이트는 기록된 32 바이트에 의해 결정된 적절한 오프셋(TSI 출력 버퍼(321))에서 캐쉬내의 TSI 출력 버퍼내에 기록된다(블록 431). 테스트(433)는 32바이트가 기록되었는지를 결정하는데 사용된다. 만일, 아니라면, 블록 427은 재시작되고 루프는 블록 427,429,431을 반복한다. 32바이트가 기록되었을 때, 즉, 테스트(433)의 긍정적인 결과가 나타내어질 때, 4개의 연결된 64 비트 데이터 버스 기록의 버스트내의 데이터 캐쉬 블록 플러시 동작에 의해, 상기 32바이트는 캐쉬로부터 출력 버퍼 어드레스(334)에 의해 명시된 출력 버퍼(111, ..., 112)내에 기록된다(블록 441). 테스트(443)는 모든 출력이 기록되었는지를 판단한다. 만일 아니라면, TSI 출력 버퍼 판독 어드레스는 재초기화된다(블록 445). 출력 버퍼 어드레스(출력 버퍼 어드레스 334)는 증가되고(블록 447), 출력 버퍼로의 기록을 위한 루프는 블록 427에서 다시 시작한다. 만일, 테스트(443)가 모든 출력이 기록됨을 나타낸다면, 이 프레임에 대한 작업은 종료되고, 프로세서는 블록 401로 진행하여 다음의 프레임 동기 펄스를 대기한다.

상기 흐름도는 8비트 타임 슬롯을 설명하고 있으며, 바이트 량은 블록 429 및 431에서 판독 및 기록된다. 16 및 32 비트 타임 슬롯은 1/2 워드 또는 전체 워드 마이크로프로세서 명령을 대응하는 부하 및 저장 바이트 명령에 간단하게 대체하는 것으로 용이하게 수용될 수 있다. 타임 슬롯 폭은 그룹 스위칭을 포함하도록 더욱 일반화될 수 있으며, 여기서, 인접하는 타임 슬롯들은 블록 429 및 431에서 부하/저장 스트링 명령들을 사용하여 그룹으로서 스위칭되어 일련의 타임 슬롯을 전송할 수 있다. 블록 427 내지 433의 루프 오버헤드가 바이트 폭 타임 슬롯의 루프 오버헤드에 관련하여 비례적으로 감소되므로, 단위 시간당 스위칭된 정보의 전체 바이트 수는 타임 슬롯 폭 또는 그룹 사이즈의 증가에 따라 증가된다. 이것은 교차접속(crossconnect)을 구현하기 위한 32개 타임 슬롯 PCM(E1)을 스위칭하는데 매우 효과적이다. 24 바이트 폭 그룹의 T1 장치의 사이즈와 동일한 크기의 일부 그룹은 32 바이트 그룹에 24 바이트 타임 슬롯을 넣음으로 효과적으로 스위칭될 수도 있다. 그룹들은 출력 버퍼의 출력에서 DS3 등의 높은 대역폭 레이트를 형성하기 위해 인접하게 연결될 수 있다. 이것은 특히 루센트 테크놀러지스 인코포레이티드사에 의해 제조된 DACS-4 스위치등의 교차 접속 스위치 및 디지털 액세스의 기능을 실행하는데 유용하다.

상기 흐름도는 타임 슬롯이 초당 nx64 킬로비트 신호를 나타내는지 또는 초당 단일의 64 킬로비트 음성 또는 데이터 타임 슬롯을 나타내는지에 따라 모든 타임 슬롯에 대해 이중 버퍼링을 제공한다. 이중 버퍼링에 의해 도입된 추가의 프레임 지연이 단일의 64 kbit/sec 음성 또는 데이터 타임 슬롯에 대해 요구되지 않는다면, 흐름도는 선택적인 이중 버퍼링을 제공하도록, 즉, 단일의 음성 또는 데이터 타임 슬롯이 이중 버퍼링되지 않도록 수정될 수 있다. 이러한 단일의 버퍼링된 타임 슬롯은 제어 맵(311)내에 마킹되며, 이 제어 맵은, 이중 버퍼 오프셋의 효과를 부인함으로써 두 개의 TSI 버퍼 프레임(301 및 303)중의 다른 한 프레임으로부터 타임 슬롯이 판독되게 한다. 이와같이, 단일의 버퍼링된 타임 슬롯은 이중 버퍼링된 타임 슬롯으로부터 반대편 프레임중에서 판독된다.

도 4에 도시된 흐름도는 각각의 직렬 입력 스트림이 32개의 타임 슬롯으로 구성되도록 가정되기 때문에, 프레임당 한번만 실행되는데, 본 실시예에서 타임 슬롯은 블록 406에서 언급된 대로 단일의 32 바이트 버스트로 마이크로프로세서 캐쉬에 기록된다.

도 4의 비교적 간단한 수정안은 더욱 높은 대역폭 직렬 링크를 수용하기 위해 요구된다. 즉, 1) 도 4의 판단 상태(443)의 "예" 출력후에 또다른 판단 상태가 요구된다. 이것은 타임 슬롯의 전체 프레임이 처리되는지를 결정한다. 만일, "예"이면, 블록 401의 대기 상태로 돌아간다. 만일, "아니오"이면, 32 타임 슬롯의 다음 버스트에 대한 입력 버퍼 부하 블록(404)를 대기하도록 돌아간다. 2) 판독 제어 맵 포인터 초기화 블록(425)은 전체 프레임이 아직 기록되지 않았으므로 TSI 기록 사이클(메모리 기록 어드레스 초기화 후에)의 시작을 위해 TSI 판독 루프에서 이동된다.

도 5는 도 1의 TSI의 사이즈를 증가시키기 위한 정렬을 도시한 것이다. 도 5은 임의의 수 n의 입력 신호에 인가될 수 있는 구현을 도시한 것이며, 마이크로프로세서 컴플렉스의 임의의 수 k 및 이 k에 대한 임의의 수 n은 이들 컴플렉스의 속도 및 메모리 용량에 의해 수용될 수 있다. 도 5의 특정 실시예에서, n은 32이고, k는 8이며, k에 대한 n은 4이다. 버퍼 증폭기(521-1,...,521-32)에서 종료된 각각의 입력 스트림은 입력 버퍼(101)와 유사한 시프트 레지스터 입력 버퍼에 접속된다. 마이크로프로세서 컴플렉스(501-1)에 대해, 시프트 레지스터(511-1,...,511-32)는 로컬 버스(541-1)에 접속되며, 이 로컬 버스로부터 마이크로프로세서 컴플렉스(501-1)는 입력을 수신한다. 동일한 정렬은 7개의 다른 마이크로프로세서 컴플렉스(501-2,...,501-8)에 대해 사용가능하다. 각각의 마이크로프로세서 컴플렉스는 전체 32개의 출력 버퍼중의 4개만을 입력한다. 예를 들어, 마이크로프로세서 컴플렉스(501)는 출력 버퍼(531-1,...,531-4)에 입력한다. 각각의 마이크로프로세서 컴플렉스의 용량은 입력 시프트 레지스터의 전체 범위로부터 입력을 얻는데 적합하지만, 출력 스트림의 1/k을 얻을 필요가 있다. 다행히도, 입력 신호가 각각의 마이크로프로세서의 TSI 버퍼(301, 303)내의 순차적 위치에 부하되므로, 입력들의 흡수가 병렬로 행해진다. 이와같이, 대량의 입력 데이터는 마이크로프로세서 캐쉬내에서 단위 시간마다 흡수될 수 있다. 이것은 마이크로프로세서에 의한 그룹 대 그룹 또는 타임 슬롯 대 타임 슬롯의 순차적 처리를 요구하는 출력 데이터만이다.

마이크로프로세서 컴플렉스당 로컬 시프트 레지스터의 정렬은 각각의 마이크로프로세서의 부근에 대한 높은 대역폭 접속을 제한하는 장점 및 각각의 마이크로프로세서에 대해 반복된 시프트 레지스터를 요구하는 단점을 갖는다. 때때로 유리할 수도 있는 다른 정렬에서, 시프트 레지스터의 단일의 글로벌 세트는 고정 단계에서 각각의 마이크로프로세서로 동시에 동일한 입력 데이터를 흡수하는데 사용될 수 있다. 이 경우, 높은 대역폭 글로벌 접속 및 글로벌 마이크로프로세서 동기화의 복잡성은 마이크로프로세서중의 하나에 대해 한 세트의 시프트 레지스터를 줄일 수 있는 것에 반대되게 이루어진다.

이론적으로, 입력 데이터를 얻어 미리 정렬된 출력 데이터를 발생하도록 직렬로 입력 데이터를 처리할 수 있다. 도 5의 배열은, 병렬로 수신된 각각의 입력 워드에 대해, 각각의 프로세서가 다른 수의 바이트를 처리하여 그 출력용의 출력 스트림을 발생하므로 다른 량의 처리를 실행하는데 다른 마이크로프로세서들이 요구되기 때문에, 이런 종류의 배열에 대해 만족스럽게 작업하지 않는다(병렬 출력을 발생하도록 입력 데이터를 처리).

시간 멀티플레싱 스위치(TMS) 구현

도 1의 RISC 마이크로프로세서 하드웨어, 도 2의 블록도, 도 3의 프로그래머 데이터 모델은 또한 TMS를 구현하는데 사용될 수 있다. 기본적인 차이는, TSI 어플리케이션은 타임 슬롯의 1개 또는 2개의 프레임(단일 또는 이중 버퍼링 어플리케이션)을 메모리내에 저장 및 유지하도록 요구한다는 것인 반면에, TMS 어플리케이션은 상기 프레임들이 TMS에 대한 입력에 나타난 후에 가능한한 빨리 타임 슬롯의 스위칭을 요구한다는 것이다. 이것은 (101, ..,102)에 나타난 직렬 입력 스트림(도 3의 TSI버퍼에 기록됨)이 직렬 출력 스트림(111, ...,112)에 판독된후에, TSI 버퍼내의 그 저장이 더 이상 필요하지 않다는 것을 의미한다. 그러므로, 프레임 기간동안 이 버퍼로의 버스트의 연속적인 기록은 오래된 데이터를 중복기재할 수 있다. 이것은 직렬 입력당, 한두 개의 프레임 메모리가 아닌, 32 바이트(기록 버스트 사이즈)만이 요구되므로, TSI 어플리케이션보다 TMS 어플리케이션에 대해 요구되는 것을 의미한다. 또한, 이중 버퍼링은, 타임 슬롯이 즉시 판독되지 않고 이로써 시퀀스로부터 타임 슬롯을 얻을 가능성이 없으므로, 초당 nx64 kbit에 대해서 요구되지 않는다.

도 6은 TMS를 구현하는 흐름도이다. 이것은 TSI 기본 흐름도(도 4)에 매우 유사하고, TMS에 대해 상기 상술된 차이 뿐만아니라, 일반화된 TSI 흐름에 대해 상기 상술된 변동을 포함한다. 독자를 돕기 위해, 동일 작업은 도 4에 기재된 도면 부호와 동일하게 주어진다. 기본적인 TSI 흐름도용으로 가정된 초당 2.048 Mbit보다 더욱 큰 고 대역폭 설비가 TMS에 대해 요구된다. 이것은 전체 프레임을 다루기 위해 도 6에서 테스트(449)의 부가를 요구한다. 즉, TSI 사이클로부터 도 6의 TMS 기록 사이클의 시작 부근의 프레임 초기화 부분인 판독 제어 맵 포인터 초기화 블록(425)로 이동한다. 이들 두 단계는 일반화된 TSI흐름에 대해 설명된 것과 동일한 것이다. TMS 기능을 구현하기 위해, 흐름도에 대해 다음의 두가지만 변경되는데, 즉

1) 상술된 대로 이전의 데이터가 이미 출력되었기 때문에 이전의 버스트를 중복 기재할 수 있도록, 블록 402를 TSI 기록의 프레임 초기화 부분으로부터 버퍼 부하된 내부 루프로 이동하고, 2) 이중 버퍼링을 구현하는데 사용된 블록 403을 제거하는 것이다. 도 6의 TMS 흐름도는 시간 멀티플렉싱 스위치 기능을 구현한다.

입력 버퍼(101,...,102)를 캐쉬에 순차적으로 기록하는 것에 대한 변동은 단일의 입력 버퍼로부터 32 바이트 버스트를 얻는 것이며, 각각의 입력 버퍼들로부터 8 바이트가 기록 될 수 있다. 이것은 버퍼당 32 바이트로부터 8 바이트로 입력 버퍼(101,...,102)에 의해 요구된 버퍼링의 바이트 수를 감소시키는 장점이 있다. 2개의 버퍼들 각각으로부터 16 바이트들을 얻는 것이 구현될 수 있다.

양호한 실시예가 입력 타임 슬롯의 순차적 저장 및 제어 메모리 내용에 근거한 판독을 도시하는 반면에, 순차적인 판독과 관련하여 제어 메모리 내용에 근거한 저장을 사용하는 배열이 방송 접속을 덜 효율적으로 다룰지라도, 그러한 배열을 사용할 수 있다. 도 5의 배열은 그러한 양호하지 않은 배열(제어 메모리에 근거한 저장 및 순차적 판독)에서의 방송에 대해 만족스럽게 동작하지 않는데, 왜냐하면, 수신된 각각의 입력 워드에 대해 다른 량의 처리를 하기 위해서 다른 마이크로프로세서들이 요구될 수 있기 때문이다.

상기 설명은 출원인 발명의 양호한 실시예중의 하나이다. 다수의 다른 실시예는 출원인 발명의 범위를 벗어나지 않으면서 당업자에 의해 설계될 수 있다. 본 발명의 범위는 청구 범위에 의해서만 한정된다.

Claims (11)

1. 원거리 통신 회로 스위치에 있어서,

   캐쉬를 포함하는 마이크로프로세서;

   각각 입력 비트 스트림을 수신하는 다수의 입력 버퍼; 및

   각각 출력 비트 스트림을 송신하는 다수의 출력 버퍼들을 포함하며,

   상기 마이크로프로세서는 멀티-바이트 버스에 의해 상기 입력 버퍼들에 접속되어, 상기 캐쉬의 순차적 위치에 저장을 위해 각각 타임 슬롯을 나타내는 다수의 바이트들을 수신하며,

   상기 마이크로프로세서는

   상기 입력 버퍼들로부터의 상기 다수의 바이트들을 병렬 바이트로 수신하고 상기 캐쉬내에 저장하는 것을 제어하고,

   상기 캐쉬내에 저장된 제어 맵을 이용하여 상기 캐쉬로부터 상기 다수의 출력 버퍼들의 각각에 전송하는 것을 제어하여, 다수의 입력 스트림들 중의 임의의 입력 스트림으로부터의 바이트들을 다수의 다른 출력 스트림들로 신축성 있게 스위칭하기 위한 프로그램의 제어하에 동작하며,

   상기 입력 스트림들의 내용들은 상기 타임 슬롯들의 상기 내용들을 사용하지 않고 상기 제어 맵의 제어하에 상기 출력 스트림들로 스위칭되는 원거리 통신 회로 스위치.
2. 제 1항에 있어서, 상기 다수의 입력 버퍼들 및 출력 버퍼들의 각각은 동기 비트 스트림에 접속가능한 원거리 통신 회로 스위치.
3. 제 2항에 있어서, 상기 회로 스위치는 타임 슬롯 인터체인지인 원거리 통신 회로 스위치.
4. 제 1항에 있어서, 상기 회로 스위치는 타임 멀티플렉싱 스위치인 원거리 통신 회로 스위치.
5. 제 1항에 있어서, 다수의 마이크로프로세서들을 더욱 포함하며, 상기 마이크로프로세서들 각각은 모든 상기 입력 버퍼들로부터 입력들을 수신하지만, 출력들을 상기 출력 버퍼들의 개별적인 서브세트에 송신하는 원거리 통신 회로 스위치.
6. 제 1항에 있어서, 상기 마이크로프로세서는 또한 다수의 출력 버퍼들의 각각으로의 바이트들의 그룹의 전송을 제어하는 프로그램 제어하에 동작되며,

   따라서, 채널 그룹들은 디지털 액세스 및 교차 접속 기능을 실행하는 엔티티들로서 효율적으로 스위칭될 수 있는 원거리 통신 회로 스위치.
7. 원거리 통신 회로 스위치에 있어서,

   캐쉬를 포함하는 마이크로프로세서;

   각각 PCM(펄스 코드 변조) 입력 비트 스트림을 수신하는 다수의 입력 버퍼들; 및

   각각 PCM 출력 비트 스트림을 송신하는 다수의 출력 버퍼들을 포함하며,

   상기 마이크로프로세서는 멀티-바이트 버스에 의해 상기 입력 버퍼들에 접속되어, 상기 캐쉬의 순차적 위치들에 저장을 위해 타임 슬롯들을 나타내는 다수의 바이트들을 수신하며,

   상기 마이크로프로세서는

   상기 입력 버퍼들로부터 상기 다수의 바이트들을 병렬 바이트로 수신하고 상기 캐쉬내에 저장하는 것을 제어하고,

   상기 캐쉬내에 저장된 제어 맵을 이용하여 상기 캐쉬로부터 상기 다수의 출력 버퍼들의 각각에 전송하는 것을 제어하여, 다수의 입력 스트림들 중의 하나의 입력 스트림으로부터의 바이트들을 다수의 출력 스트림들중의 하나로 신축성 있게 스위칭하기 위한 프로그램의 제어하에 동작하며,

   상기 입력 스트림들의 내용들은 상기 타임 슬롯들의 상기 내용들을 사용하지 않고 상기 제어 맵의 제어하에 상기 출력 스트림들로 스위칭되는 원거리 통신 회로 스위치.
8. 제 7항에 있어서, 상기 회로 스위치는 타임 슬롯 인터체인지 원거리 통신 회로 스위치.
9. 제 7항에 있어서, 상기 회로 스위치는 타임 멀티플렉싱 스위치인 원거리 통신 회로 스위치.
10. 제 7항에 있어서, 다수의 마이크로프로세서들을 더욱 포함하며, 상기 마이크로프로세서들 각각은 모든 상기 입력 버퍼들로부터 입력들을 수신하지만, 출력들을 상기 출력 버퍼덜의 개별적인 서브세트에 송신하는 원거리 통신 회로 스위치.
11. 제 7항에 있어서, 상기 마이크로프로세서는 또한 다수의 출력 버퍼들의 각각으로의 바이트들의 그룹의 전송을 제어하는 프로그램 제어하에 동작하며,

    상기 입력 스트림들의 내용들은 상기 입력 스트림들의 내용과 무관하게 상기 제어 맵의 제어하에 상기 출력 스트림들로 스위칭되며,

    따라서, 채널 그룹들은 디지털 액세스 및 교차 접속 기능을 실행하는 엔티티들로서 효율적으로 스위칭될 수 있는 원거리 통신 회로 스위치.