JPH06177911A - パケットバッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 汎用性及び柔軟性に富んだパケットバッファ
回路を提供する。 【構成】 外部から与えられたパケットの参照箇所情報
に従い、入力パケットからその参照箇所のデータを取出
す参照箇所データ取出手段８０と、外部から与えられた
当該パケットバッファ回路についての固有なデータと、
参照箇所データ取出手段が取出した参照箇所データとが
一致したときに、入力されたパケットをバッファリング
するものと決定するパケット判定手段８０、１００とを
備えた。また、外部から与えられたパラレル変換モード
信号に応じて、パケットデータのビット並列度を変換す
る可変パラレル変換手段９０を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力パケットをバッフ
ァリングするパケットバッファ回路に関するものであ
る。

【０００２】

【従来の技術】通信しようとするパケット量の変動を吸
収したりパケットの送出タイミングを調整したりなどす
るために、パケット交換機には、入力パケットを一時的
に蓄積するパケットバッファ回路が設けられている。ま
た、最近では、入力されたパケットを一律に蓄積するの
ではなく、そのパケットが有する性格、性質等によって
パケットを振り分けて蓄積するパケットバッファ回路も
提案されている。

【０００３】図２は、パケットが有する性格、性質等に
よってパケットを振り分けて蓄積するパケットバッファ
回路を備えた従来のパケット交換機（特開平１−２３１
４５７号）の構成例を示すブロック図である。

【０００４】図２において、このパケット交換機は、１
又はそれ以上の端末１を収容する端末インターフェース
回路１０と、１又はそれ以上の端末インターフェース回
路１０を収容するヘッダ付加回路２０と、１又はそれ以
上のヘッダ付加回路２０を収容するパケットバッファ回
路３０と、当該交換機全体を制御する制御プロセッサ５
０とから構成されている。

【０００５】端末インタフェース回路１０は、端末１に
対応してパケット変換回路１１を有する。端末インタフ
ェース回路１０は各端末１を収容し、端末１から入力さ
れたメッセージを所定のビット数のデータに分割し、図
３に示すように、各データ毎に端末番号１６を付加して
パケット１４を組立てる。複数のパケット変換回路１１
がマルチプレクサ１３に収容され、マルチプレクサ１３
は、各パケット変換回路１１から所定の順番でパケット
１４を１個ずつ読出すことで多重化してハイウェイ１５
に載せる。

【０００６】ヘッダ付加回路２０は、ハイウェイ１５か
らのパケット１４にヘッダ２８を付加することによっ
て、交換機内部で転送される図４に示す内部パケット２
２のフォーマットに変換するものである。ヘッダ付加回
路２０は、パケット１４を一時蓄積するバッファ２１を
有する。また、ヘッダ付加回路２０は、図２に示すよう
に、Ａ及びＢの２つのヘッダ保持メモリ２３及び２５を
有し、両者からの読出し出力がバッファ２１の読出し出
力と共にマルチプレクサ２７に与えられる。

【０００７】両ヘッダ保持メモリ２３及び２５は、各端
末１に対応して制御データを格納する記憶エリアを有す
る。一方のヘッダ保持メモリ２３のアドレスにはパケッ
ト１４の相手先端末番号２４（図４）と相手先に送るた
めに必要な他の制御データであるスイッチングヘッダ２
７とが書込まれる。他方のヘッダ保持メモリ２５のアド
レスには、端末１の種別等に対応する優先クラス２６が
書込まれる。一方のヘッダ保持メモリ２３へのデータ設
定は、ヘッダ２８の制御データが個々のパケット２２に
固有であるため、呼設定時に制御プロセッサ５０によっ
て行なわれる。他方のヘッダ保持メモリ２５への優先ク
ラス２６の書込みは、呼設定時に又は書換えの必要が生
じたときに、制御プロセッサ５０によって行なわれる。
なお、呼設定時に行なうようにすると、端末１の種別に
対応した固定的優先制御の他に、例えばトラヒック輻輳
制御等の個々の呼や局情に応じた優先制御を実行でき
る。

【０００８】制御プロセッサ５０は、例えば、端末１の
優先クラス２６を決める情報が入力されると、制御線５
１によりヘッダ保持メモリ２５の対応するアドレスにそ
の端末１の優先クラス２６を設定する。この設定の入力
は予め局側から行われる。呼設定の際、制御プロセッサ
５０は、発信端末１から受けた呼設定パケットからその
呼の相手先端末２４を識別し、制御信号５２により、パ
ケットスイッチ回路４０のスイッチング制御情報を含む
スイッチングヘッダ２７と共にこれを一方のヘッダ保持
メモリ２３の発信端末１に対応したアドレスエリアに書
込む。

【０００９】ハイウェイ１５からヘッダ付加回路２０に
入力されたパケット１４は、バッファ２１に一旦蓄積さ
れ、バッファ２１上でパケット１４が完成すると、バッ
ファ２１はこれを所定のタイミングで出力する。これと
同期してその端末番号１６に対応するヘッダ保持メモリ
２３及び２５の各アドレスよりそれぞれ所定情報が読み
出されてマルチプレクサ２７に入力される。マルチプレ
クサ２７は、これらを図４のパケット２２のフォーマッ
トに組立て、ハイウェイ２９よりパケットバッファ回路
３０へ出力する。

【００１０】パケットバッファ回路３０には、各優先ク
ラス２６の種類に対応する記憶領域Ａ１〜Ａｐを有する
バッファメモリ３３が設けられている。ハイウェイ２９
から入力されたパケット２２は、優先クラス分配器３１
によって分配されてその優先クラスに従ってバッファメ
モリ３３の対応領域Ａ１〜Ａｐに蓄積される。バッファ
メモリ３３の各領域Ａ１〜Ａｐは、それぞれ互いに独立
してＦＩＦＯ動作を行なう。選択回路（ＡＢＴ）３５
は、バッファメモリ３３の優先クラスの高い領域から先
にパケット２２をその領域における入力順に従ってハイ
ウェイ３７へ読出す。

【００１１】パケットスイッチ回路４０は、ハイウェイ
３７から入力されたパケット２２をそのスイッチングヘ
ッダ２７の示す方路に出力する。

【００１２】次に、動作を説明する。特定端末１の呼設
定時に制御プロセッサ５０は、一方のヘッダ保持メモリ
２３の端末１に対応するエリアに制御線５１を介してそ
の呼の相手先端末番号２４や他のスイッチングデータを
設定する。例えば、これと共に制御プロセッサ５０は、
他方のヘッダ保持メモリ２５の端末１に対応するエリア
に制御線５２を介してその端末１の優先クラス２６を設
定する。

【００１３】端末１からメッセージや情報信号が出力さ
れると、端末インタフェース回路１０で各端末毎にデー
タと端末番号１６よりなるパケット１４に変換され、ハ
イウェイ１５からヘッダ付加回路２０へ送られる。ヘッ
ダ付加回路２０では、入力されたパケット１４が、デー
タと、相手先端末番号２４、優先クラス２６及びスイッ
チングヘッダ２７を含むヘッダ２８とで構成されるパケ
ット２２に変換され、ハイウェイ２９よりパケットバッ
ファ回路３０へ送られる。パケットバッファ回路３０
は、入力されたパケット２２をその優先クラス２６に対
応したバッファメモリ３３に一旦蓄積した後、優先クラ
ス２６の順序で、かつ同クラスのパケット２２では入力
された順番で、これをパケットスイッチ回路４０へ出力
する。パケットスイッチ回路４０では、パケット２２を
そのスイッチングヘッダ２７の示す出線へ送出する。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のパケット交換機においては、パケットバッファ
回路３０のパケット転送速度は装置毎に固定となってい
るため、各種のハイウェイ速度毎にパケットバッファ回
路を設計、実現しなければならないという問題点があっ
た。

【００１５】また、図２に示した従来のパケット交換機
では、優先クラスに基づいてパケットを振り分けてバッ
ファするパケットバッファ回路３０を有するものであっ
たが、これに加えて、又は、これに代えて、他の観点か
らパケットを振り分けてバッファすることが求められて
いるパケット交換機も存在する。例えば、スイッチング
ヘッダに基づいてパケットを振り分けてバッファするこ
とが求められるものもある。このようなパケットバッフ
ァ回路を、優先クラスに基づいてパケットを振り分けて
バッファするパケットバッファ回路とは別個の構成によ
って従来は実現していた。

【００１６】さらに、パケットバッファ回路は、上述の
ように、パケットスイッチ回路４０の入力側に設けられ
るものもあるが、パケットスイッチ回路４０の出力側に
設けられることもあり、その設置位置によって、構成が
変更されていた。

【００１７】以上のように、パケット転送速度や振り分
け観点の相違や設置位置等に応じてパケットバッファ回
路を別個設計、用意することは、繁雑であると共に、大
きく見た場合に共通機能を担うパケットバッファ回路を
複数用意することになって無駄が大きいということがで
きる。

【００１８】本発明は、以上の点を考慮してなされたも
のであり、汎用性及び柔軟性に富んだパケットバッファ
回路を提供しようとしたものである。

【００１９】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明においては、入力パケットをバッファ
リングするパケットバッファ回路において、外部から与
えられたパケットの参照箇所情報に従い、入力パケット
からその参照箇所のデータを取出す参照箇所データ取出
手段と、外部から与えられた当該パケットバッファ回路
についての固有なデータと、参照箇所データ取出手段が
取出した参照箇所データとが一致したときに、入力され
たパケットをバッファリングするものと決定するパケッ
ト判定手段とを備えた。

【００２０】また、第２の本発明においては、入力パケ
ットをバッファリングするパケットバッファ回路におい
て、外部から与えられたパラレル変換モード信号に応じ
て、パケットデータのビット並列度を変換する、パケッ
トバッファメモリの入力側又は出力側に設けられた可変
パラレル変換手段を備えた。

【００２１】

【作用】第１の本発明において、参照箇所データ取出手
段は、外部から与えられたパケットの参照箇所情報に従
い、入力パケットからその参照箇所のデータを取出して
パケット判定手段に与え、パケット判定手段は、外部か
ら与えられた当該パケットバッファ回路についての固有
なデータと、参照箇所データ取出手段が取出した参照箇
所データとを比較してこれらが一致したときに、入力パ
ケットをパケットバッファメモリでバッファリングする
ものと決定する。

【００２２】従って、外部から与えられるパケットの参
照箇所情報や、当該パケットバッファ回路についての固
有なデータによって、当該パケットバッファ回路がバッ
ファリングするパケットの性格や性質が定まることにな
り、当該パケットバッファ回路が汎用性及び柔軟性に富
んだものとなっている。

【００２３】また、第２の本発明において、可変パラレ
ル変換手段は、外部から与えられたパラレル変換モード
信号に応じて、入力されたパケットデータのビット並列
度を変換する。

【００２４】従って、外部から与えるパラレル変換モー
ド信号を、当該パケットバッファ回路の入出力ハイウェ
イの状況に応じて定めることもでき、転送速度面や設定
位置等について当該パケットバッファ回路の自由度が高
くなっており、言い換えると、当該パケットバッファ回
路が汎用性及び柔軟性に富んだものであるということが
できる。

【００２５】

【実施例】以下、本発明によるパケットバッファ回路の
一実施例を図面を参照しながら詳述する。ここで、図１
がこの実施例の構成を示すブロック図である。

【００２６】図１において、このパケットバッファ回路
６０は、パケットバッファメモリ７０、入力パケットア
ドレスチェック回路８０、可変パラレル変換回路９０及
び制御回路１００から構成されている。

【００２７】パケットバッファメモリ７０は、制御回路
１００から与えられた制御信号１０１に従って、ｎ本の
入力パケット信号線１１１〜１１ｎを介して入力されて
きた入力パケットを一時的に蓄積すると共に、蓄積した
パケットをｎ本のメモリ出力線７１１〜７１ｎに出力す
るＦＩＦＯ動作するメモリである。なお、この実施例の
パケットバッファ回路６０には、パケット情報がｎビッ
トずつパラレルに入力されるようになされている。

【００２８】入力パケットアドレスチェック回路８０
は、入力パケット信号線１１１〜１１ｎを介して入力さ
れてきたパケットがパケットバッファメモリ７０に格納
して良いものか否かを判定するものである。すなわち、
入力されてきたパケットが、当該パケットバッファ回路
６０がバッファリングすることに割り当てられたもので
あるか否かを判定するものである。このような判定のた
めに、入力パケットアドレスチェック回路８０には、外
部から判定基準情報である入力パケットアドレス切換信
号１３０（後述するアドレス選択信号１３１及び固定ア
ドレス信号１３２でなる）が与えられると共に、制御回
路１００から判定タイミングを規定する制御信号１０２
が与えられ、判定結果である一致信号８６を制御回路１
００に与えるようになされている。

【００２９】図５は、入力パケットアドレスチェック回
路８０の一構成例を示すものである。図５において、入
力パケットアドレスチェック回路８０は、２個のセレク
タ８１及び８２と、比較器８３とから構成されている。

【００３０】図５に示す入力パケットアドレスチェック
回路８０は、８本の入力パケット信号線１１１〜１１８
を介してパケット情報が８ビットずつパラレルに入力さ
れてくると共に、当該パケットバッファ回路６０が入力
パケットをバッファリングするものであるか否かを表す
情報（パケットバッファ回路６０の全体に対するアドレ
ス信号であってメモリ７０に対するアドレス信号ではな
い）が２ビットで与えられるものを示している。なお、
パケットバッファ回路６０の全体に対するアドレス信号
がｍビットのものであれば、セレクタは例えばｍ個必要
である。

【００３１】８本の入力パケット信号線１１１〜１１８
を２本ずつ区切った場合の上位ビット側の入力パケット
信号線１１１、１１３、１１５及び１１７は、第１のセ
レクタ８１に接続されていると共に、下位ビット側の入
力パケット信号線１１２、１１４、１１６及び１１８
は、第２のセレクタ８２に接続されている。両セレクタ
８１及び８２には、入力側の４本の入力パケット信号線
のいずれの信号線からのビットを選択するかを指示する
共通なアドレス選択信号１３１が当該パケットバッファ
回路６０の外部から与えられる。

【００３２】かくして、第１及び第２のセレクタ８１及
び８２によって、８本の入力パケット信号線１１１〜１
１８を２本ずつ区切った組のうち、アドレス選択信号１
３１が指示する組の２本の入力パケット信号線からの２
ビットが選択され、各ビットがそれぞれ上位ビット信号
線８４及び下位ビット信号線８５を介して比較器８３に
与えられる。

【００３３】比較器８３には、当該パケットバッファ回
路６０の外部から当該パケットバッファ回路６０に割り
当てられた固定アドレス信号１３２が与えられると共
に、制御回路１００から比較動作の起動を制御する制御
信号１０２も与えられる。比較器８３は、制御信号１０
２が比較起動を指示したタイミングにおける、両セレク
タ８１及び８２から与えられた２ビットを、固定アドレ
ス信号１３２と比較して、一致した場合に有意な一致信
号８６を制御回路１００に出力し、一致しない場合に非
有意な一致信号８６を制御回路１００に出力する。

【００３４】上述したようにセレクタ７１及び７２を設
けたのは、現時点で入力されてきているパケットを当該
パケットバッファ回路６０がバッファリングするもので
あるか否かを指示する２ビット（当該パケットバッファ
回路６０に対するアドレス信号）が、パケットの任意の
位置に挿入されていても対応できるようにしたためであ
る。なお、このようなアドレス信号は、例えば、パケッ
トについての優先クラスを指示するものであっても良
く、また、相手先端末番号の全て又は一部の情報やスイ
ッチングヘッダであっても良い。換言すると、当該パケ
ットバッファ回路６０を、いずれかの優先クラスのパケ
ットのみをバッファリングするものとして適用しても良
く、また、所定方向の行先のパケットのみをバッファリ
ングするものとして適用しても良い。

【００３５】従って、入力パケットアドレスチェック回
路８０は、アドレス選択信号１３１及び制御信号１０２
とによって入力パケットに挿入されている当該パケット
バッファ回路６０がバッファリングするものであるかを
表すアドレス信号が切り出され、このアドレス信号が当
該パケットバッファ回路６０に固有な固定アドレス信号
１３２と比較されることでバッファリングするかを決定
している。

【００３６】上述したパケットバッファメモリ７０から
延出されているｎ本のメモリ出力線７１１〜７１ｎは、
可変パラレル変換回路９０に接続されている。可変パラ
レル変換回路９０は、パケットバッファメモリ７０から
出力されたパケットデータのビット並列度を変換するも
のであり、出力するデータのビット並列度を、外部から
与えられるパラレル変換モード信号１６０によって可変
できるようになされている。例えば、パケットバッファ
メモリ７０から出力された６４ビット単位の並列データ
を、８ビット単位の並列データに変換して出力パケット
信号線２１１〜２１ｍに出力する。なお、パケットバッ
ファメモリ７０から出力されたパケットデータの取込み
等は、制御回路１００から出力された制御信号１０３
（後述するように２種類の制御信号１０３ａ、１０３ｂ
でなる）に基づいたタイミングで行なわれる。

【００３７】図６は、可変パラレル変換回路９０の構成
例を示すものである。実際上、可変パラレル変換回路９
０に入力されるパケットデータのビット並列度は４より
大きいが、可変パラレル変換回路９０の構成概念を簡単
に説明するために、図６は、入力されるパケットデータ
のビット並列度が４の場合を示している。従って、実際
に適用される可変パラレル変換回路９０の構成は、図６
の概念構成を拡張したものである。

【００３８】この可変パラレル変換回路９０は、入力さ
れるパケットデータのビット並列度に等しい数のラッチ
回路９０１〜９０４を備えている。

【００３９】また、各ラッチ回路９０１、…、９０４の
入力側直前には、メモリ出力線７１１、…、７１４から
のパケットデータ又はそれ以外のデータを選択してラッ
チ回路９０１、…、９０４に与えるセレクタ９１１、
…、９１４が設けられている。これらセレクタ９１１〜
９１４の入力側には、接地線９３０も接続されている。
さらに、一旦ラッチ回路にラッチされたデータを他のラ
ッチ回路に与えるために、セレクタ９１３及び９１４の
入力側に、セレクタ９１５及び９１６が設けられてい
る。なお、入力側に設けられたセレクタ９１１〜９１６
はそれぞれ、複数の入力端子と１個の出力端子とを有す
るものである。

【００４０】また、ラッチ回路９０１〜９０３の出力側
直後にはそれぞれ、ラッチ回路９０１、９０２、９０３
から出力されたパケットデータを出力パケット信号線２
１１、２１２、２１３に与えるか他のラッチ回路に与え
るかを切り替えるセレクタ９２１、９２２、９２３が設
けられている。セレクタ９２１、９２３の出力側には、
パケットデータを与えるラッチ回路を選択させるセレク
タ９２４、９２５が設けられている。なお、出力側に設
けられたセレクタ９２１〜９２５はそれぞれ、１個の入
力端子と複数の出力端子とを有するものである。ラッチ
回路９０４の出力側にはセレクタは設けられておらず、
ラッチ回路９０４に出力パケット信号線２１４が直接接
続されている。

【００４１】ラッチ回路９０１〜９０４には、ラッチタ
イミング信号として、制御回路１００から制御信号１０
３ａが与えられる。セレクタ９１１〜９１４には、選択
制御信号として、制御回路１００から制御信号１０３ｂ
が与えられる。その他のセレクタ９１５、９１６、９２
１〜９２５には、選択制御信号として、当該パケットバ
ッファ回路６０の外部から入力されたパラレル変換モー
ド信号１６０が与えられる。

【００４２】図６では、全ての出力パケット信号線２１
１〜２１４が接続された状態のものを示したが、接続さ
れる出力パケット信号線の本数は、実際上、当該可変パ
ラレル変換回路９０から出力されるパケットデータのビ
ット並列度に応じて変更されるものである。

【００４３】図６に示した可変パラレル変換回路９０
は、出力するパケットデータのビット並列度が入力され
たパケットデータのビット並列度以下になるように変換
するものである。すなわち、ビット並列度が４の入力パ
ケットデータを、ビット並列度が４、２又は１の出力パ
ケットデータに変換するものである。

【００４４】図７は、ビット並列度が４の出力パケット
データに変換する場合の説明図である。

【００４５】この場合には、セレクタ９１１〜９１４は
制御信号１０３ｂに基づいて常時メモリ出力線７１１〜
７１４側を選択し、また、セレクタ９２１〜９２３はパ
ラレル変換モード信号１６０に基づいて常時出力パケッ
ト信号線２１１〜２１３を選択する。他のセレクタ９１
５、９１６、９２４、９２５の状態は無関係である。従
って、この場合には、メモリ出力線７１１〜７１４を介
して入力された４ビットデータがラッチ回路９０１〜９
０４でラッチされてそのまま（ビット並列度を変更する
ことなく）出力パケット信号線２１１〜２１４に出力さ
れる。

【００４６】図８は、ビット並列度が４の入力パケット
データをビット並列度が２の出力パケットデータに変換
する場合の説明図である。このようにビット並列度を変
換する場合、入力パケットデータの１ビット周期をおお
むね２個に分けた期間で、ビットデータの経路が切り替
わるようになされており、図８は、後半期間の状態を示
したものである。

【００４７】なお、この場合には、セレクタ９２３及び
ラッチ回路９０４に対しての２本の出力パケット信号線
２１３及び２１４が接続されている。

【００４８】図示しない前半期間においては、セレクタ
９１１〜９１４が制御信号１０３ｂに応じてメモリ出力
線７１１〜７１４に接続され、制御信号１０３ａが指示
するタイミングで、入力パケットデータの４ビットがラ
ッチ回路９０１〜９０４に同時にラッチされる。この前
半期間でも、図８に示す後半期間と同様に、パラレル変
換モード信号１６０に応じて切換動作するセレクタ９１
５、９１６、９２１〜９２５は、図８に示すように切り
替わる。すなわち、セレクタ９２３だけが出力パケット
信号線２１３に接続され、かくして、入力パケットデー
タの４ビットのうち、メモリ出力線７１３及び７１４か
らの２ビットがこの期間では出力パケット信号線２１３
及び２１４に出力される。

【００４９】このようにして４ビット中２ビットがまず
出力された後に、図８に示す状態に切り替わる。すなわ
ち、制御信号１０３ｂによって切替動作するセレクタ９
１１〜９１４が、メモリ出力線７１１〜７１４に接続さ
れていた状態から図８の状態に切り替わる。従って、図
８に示す後半期間では、ラッチ回路９０１にラッチされ
た入力パケットデータの１ビットが、セレクタ９２１−
９２４−９１５−９１３を介してラッチ回路９０３に与
えられ、制御信号１０３ａに応じてラッチされ、セレク
タ９２３を介して出力パケット信号線２１３に出力され
ると共に、ラッチ回路９０２にラッチされた入力パケッ
トデータの１ビットが、セレクタ９２２−９２５−９１
６−９１４を介してラッチ回路９０４に与えられ、制御
信号１０３ａに応じてラッチされて出力パケット信号線
２１３に出力される。

【００５０】このようにして、当該可変パラレル変換回
路９０に同時に入力された４ビットが２ビットずつ２回
に分れて出力される。

【００５１】図９は、ビット並列度が４の入力パケット
データをビット並列度が１の出力パケットデータに変換
する場合の説明図である。このようにビット並列度を変
換する場合、入力パケットデータの１ビット周期をおお
むね４個に分けた期間中の最初の４半期と、残りの３個
の４半期とで、ビットデータの経路が切り替わるように
なされており、図９は、後者の期間の状態を示したもの
である。

【００５２】なお、この場合には、ラッチ回路９０４に
対する１本の出力パケット信号線２１４だけが接続され
ている。

【００５３】図示しない最初の４半期においては、セレ
クタ９１１〜９１４が制御信号１０３ｂに応じてメモリ
出力線７１１〜７１４に接続され、制御信号１０３ａが
指示するタイミングで、入力パケットデータの４ビット
がラッチ回路９０１〜９０４に同時にラッチされる。こ
の期間でも、図９に示す他の４半期と同様に、パラレル
変換モード信号１６０に応じて切換動作するセレクタ９
１５、９１６、９２１〜９２５は、図９に示すように切
り替わる。従って、この最初の４半期においては、入力
パケットデータの４ビットのうち、メモリ出力線７１４
からの１ビットが出力パケット信号線２１４に出力され
る。

【００５４】このようにして４ビット中１ビットがまず
出力された後に、図９に示す状態に切り替わる。すなわ
ち、制御信号１０３ｂによって切替動作するセレクタ９
１１〜９１４が、メモリ出力線７１１〜７１４に接続さ
れていた状態から図９の状態に切り替わる。この状態
で、制御信号１０３ａが第２の４半期でのラッチを指示
すると、ラッチ回路９０１にラッチされていた入力パケ
ットデータの１ビットが、セレクタ９２１−９２４−９
１２を介してラッチ回路９０２にラッチされ、ラッチ回
路９０２にラッチされていた入力パケットデータの１ビ
ットが、セレクタ９２２−９２５−９１５−９１３を介
してラッチ回路９０３にラッチされ、ラッチ回路９０３
にラッチされていた入力パケットデータの１ビットが、
セレクタ９２３−９１６−９１４を介してラッチ回路９
０４にラッチされ、メモリ出力線７１３からの１ビット
が出力パケット信号線２１４に出力される。

【００５５】以下、同様にして、ラッチ回路間のシフト
レジスタ的な転送動作によって、出力パケット信号線２
１４に１ビットデータが順次出力される。

【００５６】制御回路１００は、上述したように、パケ
ットバッファメモリ７０、入力パケットアドレスチェッ
ク回路８０及び可変パラレル変換回路９０を制御信号１
０１、１０２、１０３によって制御するものである。ま
た、制御回路１００には、外部から入力同期信号１２
０、クロック信号１４０及びパケットバッファ読出し指
令信号１５０が与えられ、入力パケットアドレスチェッ
ク回路８０から一致信号８６が与えられ、制御回路１０
０は、上述した各種制御信号１０１〜１０３と、出力同
期信号２００とを出力する。

【００５７】制御回路１００は、当該パケットバッファ
回路６０へのパケット入力を、入力同期信号１２０によ
って通知されると、制御信号１０２により入力パケット
アドレスチェック回路８０を起動する。その後、入力パ
ケットアドレスチェック回路８０からの一致信号８６を
取り込んでその内容を判別する。制御回路１００は、一
致信号８６が不一致を指示しているとパケットバッファ
メモリ７０に対して何等の制御動作も実行しない（入力
パケットをメモリに書込むことを実行しない）。一方、
一致信号８６が一致を指示していると、制御信号１０１
によって、パケットバッファメモリ７０に入力パケット
を書込むように制御する。また、この際、内部的に管理
しているメモリ内パケット数を１インクリメントする。

【００５８】また、制御回路１００は、管理しているメ
モリ内パケット数の情報からパケットバッファメモリ７
０にパケットがあることを認識している状態で、パケッ
トバッファ読出し指令信号１５０が与えられると、制御
信号１０１によって、パケットバッファメモリ７０から
パケットを読出すように制御する。この際には、内部的
に管理しているメモリ内パケット数を１デクリメントす
る。

【００５９】なお、パケットバッファ読出し指令信号１
５０は、パケットを周期的に読出すことを設定指令する
ものであっても良く、また、この指令が与えられたとき
に１パケットを読出すことを指令するものであっても良
く、これらの間を選択させることも指令に含まれていて
も良い。

【００６０】制御回路１００は、パケットバッファメモ
リ７０に対する読出し制御と同期した所定のタイミング
で制御信号１０３を可変パラレル変換回路９０に与え
て、パケットバッファメモリ７０から読み出されたパケ
ットデータのビット並列度を可変パラレル変換回路９０
によって変換させて出力パケット信号線２１１〜２１ｍ
に出力させ、また、これに並行して出力同期信号２００
を次段の回路に出力させる。

【００６１】従って、上述した構成を有するパケットバ
ッファ回路６０は、入力されたパケットデータが、自己
がバッファリングするものであることを確認してパケッ
トバッファリングメモリ７０に一時蓄積させると共に、
当該パケットバッファ回路６０への入力線や出力線の並
列度や速度を考慮して設定された内容に従い、パケット
バッファメモリ７０から読み出されたパケットデータの
ビット並列度を変換して出力する。

【００６２】図１０は、この実施例のパケットバッファ
回路６０を利用したパケット交換機の構成を示すもので
ある。このパケット交換機は、図２に示す従来のパケッ
ト交換機に対応したものであり、図２との同一、対応部
分には同一符号を付して示している。

【００６３】図１０において、ヘッダ付加回路２０に対
応したパケットバッファ装置３０（従来ではパケットバ
ッファ回路と呼んでいたが、実施例のパケットバッファ
回路より大きな概念のものであるので、このように呼ぶ
こととする）は、ハイウェイ２９に直接接続されたｎ個
の実施例によるパケットバッファ回路６０−１〜６０−
ｐと、選択回路３５から構成されている。

【００６４】このパケット交換機の場合、ｐ個のパケッ
トバッファ回路６０−１〜６０−ｐはそれぞれ、パケッ
トのいずれかの優先クラスに対応したものである。例え
ば、パケットバッファ回路６０−１が優先クラス１に対
応する。従って、パケットバッファ回路６０−１内の入
力パケットアドレスチェック回路８０に与えるアドレス
選択信号１３１（図５参照）は、図４に示すパケットフ
ォーマット上の優先クラスのデータを取り込むように与
えられ、また、入力パケットアドレスチェック回路８０
に与える固定アドレス信号１３２（図５参照）は、優先
クラス１を指示するものとなる。

【００６５】その結果、パケットバッファ回路６０−１
は、ハイウェイ２９から入力されたパケットが優先クラ
ス１のもののときにのみ、入力されたパケットをバッフ
ァリングする。

【００６６】同様に、アドレス選択信号１３１及び固定
アドレス信号１３２を所定のものとすることにより、他
のパケットバッファ回路６０−２、…、６０−ｐも割り
当てられた優先クラスのパケットだけをバッファリング
するものとなる。

【００６７】また、ハイウェイ２９及び３７間でビット
並列度（転送速度）が異なる場合には、選択回路３５
は、各パケットバッファ回路６０−１、…、６０−ｐ内
の可変パラレル変換回路９０に所定の変換を実行させる
パラレル変換モード信号１６０を与える。

【００６８】各パケットバッファ回路６０−１、…、６
０−ｐからの読出しは、選択回路３５が、パケットバッ
ファ読出し指令信号１５０（図１）を択一的に与えるこ
とで実行させる。

【００６９】なお、図１０のパケット交換機は、パケッ
トの優先クラス２６（図４参照）に基づいてバッファリ
ングするパケットバッファ回路を備えるものであった
が、このようなバッファリング構成の後段に、パケット
のスイッチングヘッダ２７（図４参照）に基づいてバッ
ファリングする構成を有するパケット交換機であって
も、そのバッファリング構成部分に実施例のパケットバ
ッファ回路（６０）を適用することができる。

【００７０】従って、上記実施例によれば、入力パケッ
トアドレスチェック回路８０を設けたので、入力された
パケットをバッファリングするか否かを外部から任意に
設定できる汎用性及び柔軟性に富んだパケットバッファ
回路を実現できる。

【００７１】また、上記実施例によれば、可変パラレル
変換回路９０を設けたので、バッファリング前後のパケ
ットデータの転送速度などを規定するビット並列度を外
部から任意に設定できる汎用性及び柔軟性に富んだパケ
ットバッファ回路を実現できる。

【００７２】なお、上記実施例においては、可変パラレ
ル変換回路９０がビット並列度を低減する方向に可変で
きるものであったが、増減する方向に可変できるもので
あっても良い。

【００７３】また、上記実施例においては、可変パラレ
ル変換回路９０をパケットバッファメモリ７０の出力側
に設けたものを示したが、パケットバッファメモリ７０
の入力側に設けるようにしても良い。

【００７４】さらに、上記実施例の説明で言及した、信
号線の本数等の数はそれに限定されるものでないことは
勿論である。

【００７５】

【発明の効果】以上のように、第１の本発明によれば、
外部から与えられたパケットの参照箇所情報に従い、入
力パケットからその参照箇所のデータを取出す参照箇所
データ取出手段と、外部から与えられた当該パケットバ
ッファ回路についての固有なデータと、参照箇所データ
取出手段が取出した参照箇所データとが一致したとき
に、入力されたパケットをバッファリングするものと決
定するパケット判定手段とを設けたので、バッファリン
グするか否かを決定するパケットの性格や性質面につう
いて汎用性や柔軟性に富んだパケットバッファ回路を実
現できる。

【００７６】また、第２の本発明によれば、外部から与
えられたパラレル変換モード信号に応じて、パケットデ
ータのビット並列度を変換する、パケットバッファメモ
リの入力側又は出力側に設けられた可変パラレル変換手
段を設けたので、前後のハイウェイ状況等で定まる転送
速度面について汎用性や柔軟性に富んだパケットバッフ
ァ回路を実現できる。

【図面の簡単な説明】

【図１】実施例の構成を示すブロック図である。

【図２】従来回路が適用されたパケット交換機を示すブ
ロック図である。

【図３】図２の説明のためのパケットフォーマット図
（その１）である。

【図４】図２の説明のためのパケットフォーマット図
（その２）である。

【図５】実施例の入力パケットアドレスチェック回路を
示すブロック図である。

【図６】実施例の可変パラレル変換回路を示すブロック
図である。

【図７】実施例の可変パラレル変換回路の動作の説明図
（その１）である。

【図８】実施例の可変パラレル変換回路の動作の説明図
（その２）である。

【図９】実施例の可変パラレル変換回路の動作の説明図
（その３）である。

【図１０】実施例を適用したパケット交換機を示すブロ
ック図である。

【符号の説明】

６０…パケットバッファ回路、７０…パケットバッファ
メモリ、８０…入力パケットアドレスチェック回路、９
０…可変パラレル変換回路。

フロントページの続き (72)発明者 稲葉 総一郎 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力パケットをバッファリングするパケ
   ットバッファ回路において、 外部から与えられたパケットの参照箇所情報に従い、入
   力パケットからその参照箇所のデータを取出す参照箇所
   データ取出手段と、 外部から与えられた当該パケットバッファ回路について
   の固有なデータと、上記参照箇所データ取出手段が取出
   した参照箇所データとが一致したときに、入力されたパ
   ケットをバッファリングするものと決定するパケット判
   定手段とを設けたことを特徴とするパケットバッファ回
   路。
2. 【請求項２】 入力パケットをバッファリングするパケ
   ットバッファ回路において、 外部から与えられたパラレル変換モード信号に応じて、
   パケットデータのビット並列度を変換する、パケットバ
   ッファメモリの入力側又は出力側に設けられた可変パラ
   レル変換手段を設けたことを特徴とするパケットバッフ
   ァ回路。