JPH10335945A - バイアス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、FETの劣化ないし破壊からの保護
と低消費電力化を図るバイアス制御回路を提供すること
を目的とする。 【解決手段】 送信パワーアンプ１０５内のFETのゲー
ト、ドレインにそれぞれ供給する、第１、第２バイアス
電圧の供給タイミングを示すGATE ON信号、PABAT信号を
生成する制御部１０４と、GATE ON信号が有効なとき第
１バイアス電圧、所定の電圧をそれぞれ出力する反転型
DC-DCコンバータ１０３、昇圧型DC-DCコンバータ１０１
と、昇圧型DC-DCコンバータ１０１の出力と送信パワー
アンプ１０５内のドレインとの間に設けられたスイッチ
１０２と、GATE ON信号とPABAT信号がともに有効なとき
スイッチ１０２を導通し、所定の電圧を第２バイアス電
圧として前記ドレインに供給するNORゲート１０６とを
備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイアス電圧を供
給するタイミングに制約があるFETを使用した回路にお
いて、そのタイミングを制御するバイアス制御回路に関
する。

【０００２】

【従来の技術】近年、移動通信装置の普及に伴って、高
周波素子の利用が増加している。たとえば、携帯電話の
送信パワーアンプ内においては、GaAs FETという高周波
素子の使用が主流となってきている。このFETは、ゲー
ト、ドレイン、ソースの３端子にバイアス電圧を供給す
るタイミングに制約があり、この制約を守らなかった場
合、FET内部で電流が過大に流れ、FETの性能劣化ないし
破壊を引き起こす。

【０００３】このため、従来の携帯電話で用いられてい
るバイアス制御回路では、次のような方法により、FET
に供給する電圧のタイミングを管理している。図６は第
１の従来技術におけるバイアス制御回路の構成図を示
す。図において電池端子VBATTから+3.6Vの電圧が昇圧型
DC-DCコンバータ６０１と反転型DC-DCコンバータ６０３
に供給される。

【０００４】昇圧型DC-DCコンバータ６０１は、電源電
圧を昇圧して+5Vの電圧を出力し、反転型DC-DCコンバー
タ６０３は、電源電圧を反転して-3.6Vの電圧をゲート
に出力する。スイッチ６０２は、インバータ６０６を介
して制御部６０４から入力されるPABAT信号に応じて、
昇圧型DC-DCコンバータ６０１からの出力電圧をドレイ
ンへ導通する。

【０００５】送信パワーアンプ６０５は、たとえばGaAs
FETであり、ゲートに反転型DC-DCコンバータ６０３か
らの-3.6Vの電圧と、ドレインに昇圧型DC-DCコンバータ
６０１からスイッチ６０２を介して+5Vの電圧とが供給
される。この送信パワーアンプ６０５のFETにおいて、
ゲートとドレインとに電圧を供給するタイミングは次の
通りでなければならない。 （１）電源供給時はゲートに負電圧を供給し、ゲート電
圧が所定の電圧に達した後、ドレインに正電圧を供給す
る。 （２）電源供給停止時はドレインへの電圧供給を停止し
た後、ゲートへの電圧供給を停止する。

【０００６】もし、電圧の供給／供給停止のタイミング
が上記(1)、(2)と異なり逆転すると、FET内でドレイン
電流が過大に流れ、その結果、電池の消耗や、FETの性
能劣化ないし破壊を引き起こす。制御部６０４はマイク
ロコンピュータにより実現され、出力ポートからGATE O
N信号、PABAT信号を出力する。詳しくは、GATE ON信号
により反転型DC-DCコンバータ６０３の動作／非動作を
制御し、PABAT信号により、昇圧型DC-DCコンバータ６０
１の動作／非動作およびスイッチ６０２の導通を制御す
る。

【０００７】図７において、図６のバイアス制御回路の
タイム・チャートを示す。制御部６０４のPABAT信号
（(B)）の”L”期間は、制御部６０４のGATE ON信号
（(A)）の”L”期間より短い。制御部６０４は、上記
(1)、(2)の制約を満たすように、同図(A)、(B)のタイミ
ングでGATE ON信号、PABAT信号を出力する。GATE ON信
号が反転型DC-DCコンバータ６０３に入力されると、反
転型DC-DCコンバータ６０３は、GATE ON信号が”L”の
間、+3.6Vの電源電圧を-3.6Vに反転して、(E)に示す信
号を出力する。

【０００８】PABAT信号が昇圧型DC-DCコンバータ６０１
に入力されると、昇圧型DC-DCコンバータ６０１は、PAB
AT信号が”L”の間、+3.6Vの電源電圧を+5Vに昇圧し
て、(D)に示す信号を出力する。また、PABAT信号は、イ
ンバータ６０６を介してスイッチ６０２にも入力され、
PABAT信号が”L”の期間、スイッチ６０２は昇圧型DC-D
Cコンバータ６０１からの出力電圧を導通し、(F)に示す
信号を出力する。

【０００９】このように第１の従来技術においては、GA
TE ON信号およびPABAT信号の出力タイミングにより、FE
Tへの電圧供給タイミングを制御している。次に、図８
に第２の従来技術におけるバイアス制御回路を示す。図
８において、VBATT+3.6V、制御部６０４、昇圧型DC-DC
コンバータ６０１、反転型DC-DCコンバータ６０３、ス
イッチ６０２、送信パワーアンプ６０５は、第１の従来
技術と同様である。

【００１０】同図は、図６に対して、昇圧型DC-DCコン
バータ６０１にPABAT信号が入力される代わりに、GATE
ON信号が入力されている点が異なっている。これにより
昇圧型DC-DCコンバータ６０１の出力期間が長くなるの
で、スイッチ６０２が導通している間は、確定した+5V
電圧を送信パワーアンプ６０５のドレインに供給するこ
とになる。

【００１１】図９に図８のバイアス制御回路のタイム・
チャートを示す。同図は、制御部６０４のGATE ON信号
（(A)）が”L”の間、昇圧型DC-DCコンバータ６０１が
動作するので、(D)に示すように、図７に対して昇圧型D
C-DCコンバータ６０１の出力タイミングが異なってい
る。

【００１２】

【発明が解決しようとする課題】ところで、第１、第２
の従来技術のバイアス制御回路においては、次のような
問題があった。すなわち、まず第１の従来技術において
は、図１０のタイム・チャートに示すように、制御部６
０４の誤動作によりGATE ON信号の出力(A)とPABAT信号
の出力(B)の出力タイミングが逆転した場合、送信パワ
ーアンプ６０５にバイアス電圧を供給する反転型DC-DC
コンバータ６０３（(E)）とスイッチ６０２（(F)）の立
ち上がりと立ち下がりのタイミングが逆転し、FETが劣
化ないし破壊されるという問題があった。上記誤動作
は、たとえば、ノイズにより制御部６０４が暴走した場
合や、バッテリ電圧の低下により動作が不安定になった
場合などに生じる。

【００１３】上記は制御部６０４が誤動作した場合に起
こる問題であるが、制御部６０４が正常に動作した場合
においても問題がある。その１つは、昇圧型DC-DCコン
バータ６０１および反転型DC-DCコンバータ６０３が、
図７中の(a)、(b)に示した区間で無駄な電流を消費する
ことである。この原因は、(a)の区間については、上記
の逆転を防止するために、あらかじめ２信号の出力タイ
ミングの間に必要以上の時間差をとっているからであ
り、(b)の区間については、実際の送信信号期間よりも
早い時点でPABAT信号を出力しているからである。早い
時点でPABAT信号を出力しているのは、送信信号期間の
開始時に、確定した+5V電圧を供給するために、その立
ち上がり時間（昇圧型DC-DCコンバータ６０１の出力段
にコンデンサがあるため必然的になまっている）を見込
んでいるからである。

【００１４】他の１つの問題は、図７中の(c)に示した
区間で、送信パワーアンプ６０５において無駄な電力を
消費することである。これは、(c)の区間では、スイッ
チ６０２を介して昇圧型DC-DCコンバータ６０１からバ
イアス電圧が供給されるのが原因となっている。次に、
第２の従来技術においては、図１１のタイム・チャート
に示すように、制御部６０４の誤動作によりGATE ON信
号（(A)）とPABAT信号（(B)）の出力期間が逆転した場
合、(d)の区間で反転型DC-DCコンバータ６０３（(E)）
とスイッチ６０２（(F)）の立ち上がりと立ち下がりと
タイミングが逆転し、送信パワーアンプ６０５に電源を
供給するタイミングが逆転するので、FETの劣化ないし
破壊を引き起こすという問題があった。

【００１５】上記の点に鑑み本発明は、上記した従来技
術の課題を一掃し、FETの劣化および破壊からの保護お
よび低消費電力化を図るバイアス制御回路を提供するこ
とを目的とする。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係るバイアス制御回路は、FETのゲートに
供給する第１バイアス電圧およびソースまたはドレイン
に供給する第２バイアス電圧の供給を制御するバイアス
制御回路であって、第１、第２バイアス電圧の供給タイ
ミングを示す第１信号、第２信号を生成する生成手段
と、第１信号が有効なとき第１バイアス電圧をゲートに
出力する第１電源手段と、第１信号が有効なとき所定の
電圧を出力する第２電源手段と、第２電源の出力とソー
スまたはドレインとの間に設けられたスイッチ手段と、
第１信号および第２信号がともに有効なときスイッチ手
段を導通することにより、所定の電圧を第２バイアス電
圧として前記ソースまたはドレインに供給する制御手段
とを備えることを特徴とする。

【００１７】また、第１電源手段はその出力が確定した
ことを示す確定信号を出力し、前記生成手段は確定信号
により第２信号を生成することを特徴とすることもでき
る。また、前記制御手段は、第１信号と第２信号との論
理積をとることを特徴とすることもできる。

【００１８】

【発明の実施の形態】図１は、第１の実施形態における
バイアス制御回路の構成図である。バイアス制御回路
は、昇圧型DC-DCコンバータ１０１と、スイッチ１０２
と、反転型DC-DCコンバータ１０３と、制御部１０４
と、送信パワーアンプ１０５と、NORゲート１０６とか
ら構成され、携帯電話中の送信部最終段の送信パワーア
ンプ（FET）に対するバイアス電圧の供給を制御する。

【００１９】図１においてVBATTは、バッテリから供給
される+3.6Vの電源電圧を示す。昇圧型DC-DCコンバータ
１０１は、制御部１０４の制御下で、+3.6Vの電源電圧
を昇圧して+5Vの電圧を出力する。反転型DC-DCコンバー
タ１０３は、制御部１０４の制御の下で、+3.6Vの電源
電圧を反転して-3.6Vの電圧を出力する。

【００２０】制御部１０４はマイクロコンピュータによ
り実現され、出力ポートからGATE ON信号、PABAT信号を
出力する。詳しくは、GATE ON信号により、昇圧型DC-DC
コンバータ１０１および反転型DC-DCコンバータ１０３
の動作／非動作を制御し、同信号をNORゲート１０６に
出力する。またPABAT信号をNORゲート１０６に出力す
る。PABAT信号の”L”の期間はGATE ON信号の”L”の期
間より短く、従来技術に比べて、立ち下がりタイミング
が送信信号期間の開始時点に近付いている。なお、この
送信信号期間は、国内携帯電話機(PDC)ではTDMAタイム
スロット20msの1/3デューティで約6.67msである。

【００２１】NORゲート１０６はGATE ON信号とPABAT信
号がともに”L”であるときのみ、”H”を出力する。ス
イッチ１０２はNORゲート１０６の出力が”H”の間、導
通することにより昇圧型DC-DCコンバータ１０１の出力
の+5V電圧を送信パワーアンプ１０５のドレインに供給
する。

【００２２】送信パワーアンプ１０５はGaAs FETなどの
FETであり、ゲートに反転型DC-DCコンバータ１０３から
の-3.6Vの電圧、ドレインに昇圧型DC-DCコンバータ１０
１からの+5Vの電圧がスイッチ１０２を介してバイアス
電圧として供給される。以上のように構成された本実施
形態におけるバイアス制御回路について、その動作を説
明する。

【００２３】図２は図１のバイアス制御回路の制御部１
０４が正常に動作した場合のタイム・チャートである。
制御部１０４は、従来の技術で既述した(1)、(2)を満た
すように、同図GATE ON信号（(A)）、PABAT信号（(B)）
のタイミングでGATE ON信号、PABAT信号を出力する。

【００２４】この２つの信号がNORゲート１０６に入力
され、(C)で示す信号が出力される。一方、GATE ON信号
（(A)）が昇圧型DC-DCコンバータ１０１および反転型DC
-DCコンバータ１０３に入力されると、昇圧型DC-DCコン
バータ１０１は+3.6Vの電源電圧を+5Vに昇圧して(D)に
示す信号を出力し、反転型DC-DCコンバータ１０３は+3.
6Vの電源電圧を-3.6Vに反転して(E)に示す信号を出力す
る。

【００２５】(C)で示す信号がスイッチ１０２に入力さ
れている期間、スイッチ１０２は昇圧型DC-DCコンバー
タ１０１からの出力電圧を導通し、(F)に示す信号を出
力する。図２において、スイッチ１０２の出力（(F)）
は、第１の従来技術のタイム・チャート（図７）と比較
すると、図７の(c)の時間が無くなっている。このた
め、送信パワーアンプ１０５に無駄なく電源供給ができ
る。また昇圧型DC-DCコンバータ１０１および反転型DC-
DCコンバータ１０３による消費電力の無駄を低減するこ
とができる。なぜなら、NORゲートにより送信パワーア
ンプ１０５に電圧を供給するタイミングが保証されてい
るため、制御部１０４のGATE ON出力の”L”の期間を必
要最少限に短くすることができるからである。

【００２６】図３は、図１のバイアス制御回路の制御部
１０４が誤動作した場合のタイム・チャートである。同
図は、図２に対してGATE ON信号（(A)）とPABAT信号
（(B)）の出力タイミングが逆転している点が異なって
いる。このように、(A)と(B)の出力タイミングが逆転し
た場合でも、NORゲート１０６により論理積をとるた
め、ゲートに供給される反転型DC-DCコンバータ１０３
（(E)）と、ドレインに供給されるスイッチ１０２
（(F)）の立ち上がり立ち下がりのタイミングは逆転し
ない。このためFETの劣化ないし破壊を回避することが
でき、その後、制御部１０４が正常に動作するようにな
れば、この回路は通常通り使用することができる。

【００２７】図４は、第２の実施形態におけるバイアス
制御回路の構成図である。同図において、バイアス制御
回路は、昇圧型DC-DCコンバータ１０１と、スイッチ１
０２と、反転型DC-DCコンバータ１０３と、制御部１０
４と、送信パワーアンプ１０５と、NORゲート１０６
と、ディレイ回路３０７とインバータ３０８とから構成
され、第１の実施形態同様、携帯電話中の送信部最終段
の送信パワーアンプ（FET）に対するバイアス電圧の供
給を制御する。VBATTは、バッテリから供給される+3.6V
の電源電圧を示す。同図において、VBATT、昇圧型DC-DC
コンバータ１０１、スイッチ１０２、制御部１０４、送
信パワーアンプ１０５は第１の実施形態と同様である。

【００２８】反転型DC-DCコンバータ１０３は、GATE ON
信号の制御の下で、+3.6Vの電源電圧を反転して-3.6Vの
電圧を出力する。また、この反転型DC-DCコンバータ１
０３は、電圧の反転の際、所定出力（同図の場合-3.6
V）の95%以上100%以下の間（-3.42V〜-3.6V）、ロジッ
ク信号（以下REG信号と呼ぶ）”H”を出力する。これ
は、REG信号が”H”を出力する期間は、反転型DC-DCコ
ンバータ１０３からほぼ安定した電圧がゲートに供給さ
れるので、この間はドレインの電圧供給が可能なことを
意味する。

【００２９】インバータ３０８は、反転型DC-DCコンバ
ータ１０３のREG信号を反転する。ディレイ回路３０７
は、インバータ３０８を介して反転型DC-DCコンバータ
１０３のREG信号の遅延信号をNORゲート１０６に出力す
る。NORゲート１０６はGATE ON信号およびディレイ回路
３０７の信号がともに”L”であるときのみ、”H”を出
力する。

【００３０】図５に図４のバイアス制御回路のタイム・
チャートを示す。同図において、反転型DC-DCコンバー
タ１０３のREG信号は、反転型DC-DCコンバータ１０３
（(F)）が-3.42Vから-3.6Vの間、(B)に示されるような
信号を出力する。ディレイ回路３０７は、インバータ３
０８を介した反転型DC-DCコンバータ１０３のREG信号
（(B)）を、遅延させて(C)に示されるような信号をNOR
ゲート１０６に出力する。このとき、ディレイ回路３０
７の出力(C)の立ち下がりが送信信号期間の始まりと同
時になるよう調節している。

【００３１】

【発明の効果】本発明に係るバイアス制御回路は、FET
のゲートに供給する第１バイアス電圧およびソースまた
はドレインに供給する第２バイアス電圧の供給を制御す
るバイアス制御回路であって、第１、第２バイアス電圧
の供給タイミングを示す第１信号、第２信号を生成する
生成手段と、第１信号が有効なとき第１バイアス電圧を
ゲートに出力する第１電源手段と、第１信号が有効なと
き所定の電圧を出力する第２電源手段と、第２電源の出
力とソースないしドレインとの間に設けられたスイッチ
手段と、第１信号および第２信号がともに有効なときス
イッチ手段を導通することにより、所定の電圧を第２バ
イアス電圧として前記ドレインに供給する制御手段とを
備えているので、前記生成手段の第１、第２信号の生成
タイミングが誤動作により逆転しても、前記制御手段は
第１、第２信号がともに有効なときしかスイッチを導通
しないところから、ゲートに供給する第１バイアス電圧
およびソースまたはドレインに供給する第２バイアス電
圧の供給タイミングは逆転せず、FETの劣化ないし破壊
を防ぐ効果がある。また、このようにFETへの供給タイ
ミングが保証されているので、前記生成手段の第１、第
２信号の生成タイミングの間の時間差を必要最小限に抑
えることができ、消費電力を低減できるという効果があ
る。

【００３２】第１電源手段はその出力が確定したことを
示す確定信号を出力し、前記生成手段は確定信号により
第２信号を生成するような構成であるので、第１バイア
ス電圧がゲートに供給された後にスイッチ手段が第２バ
イアス電圧をソースまたはドレインに供給することがよ
り確実になり、これにより供給タイミングが守られFET
の劣化ないし破壊を防ぐという効果がある。加えて、生
成手段が生成する信号が１つになり、生成手段の制御が
容易になるという効果もある。

【００３３】また、前記制御手段は、第１信号と第２信
号との論理積をとるような構成であり、これによりゲー
トを１つだけで前記制御手段が実現できるので、回路を
小型化できるという効果がある。

【図面の簡単な説明】

【図１】第１の実施形態のバイアス制御回路の構成図で
ある。

【図２】第１の実施形態の制御部が正常に動作した場合
のタイム・チャートを示す。

【図３】第１の実施形態の制御部が誤動作をした場合の
タイム・チャートを示す。

【図４】第２の実施形態のバイアス制御回路の構成図で
ある。

【図５】第２の実施形態のバイアス制御回路におけるタ
イム・チャートである。

【図６】第１の従来技術におけるバイアス制御回路の構
成図である。

【図７】第１の従来技術において制御部が正常に動作し
た場合のタイム・チャートである。

【図８】第２の従来技術におけるバイアス制御回路の構
成図である

【図９】第２の従来技術において制御部が正常に動作し
た場合のタイム・チャートを示す。

【図１０】第１の従来技術において制御部が誤動作をし
た場合のタイム・チャートを示す。

【図１１】第２の従来技術において制御部が誤動作をし
た場合のタイム・チャートを示す。

【符号の説明】

１０１ 昇圧型DC-DCコンバータ １０２ スイッチ １０３ 反転型DC-DCコンバータ １０４ 制御部 １０５ 送信パワーアンプ １０６ NORゲート ３０６ インバータ ３０７ ディレイ回路 ６０１ 昇圧型DC-DCコンバータ ６０２ スイッチ ６０３ 反転型DC-DCコンバータ ６０４ 制御部 ６０５ 送信パワーアンプ ６０６ インバータ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 FETのゲートに供給する第１バイアス電
   圧およびソースまたはドレインに供給する第２バイアス
   電圧の供給を制御するバイアス制御回路であって、 第１、第２バイアス電圧の供給タイミングを示す第１信
   号、第２信号を生成する生成手段と、 第１信号が有効なとき第１バイアス電圧をゲートに出力
   する第１電源手段と、 第１信号が有効なとき所定の電圧を出力する第２電源手
   段と、 第２電源の出力とソースまたはドレインとの間に設けら
   れたスイッチ手段と、 第１信号および第２信号がともに有効なときスイッチ手
   段を導通することにより、前記所定の電圧を第２バイア
   ス電圧として前記ソースまたはドレインに供給する制御
   手段とを備えることを特徴とするバイアス制御回路。
2. 【請求項２】 第１電源手段はその出力が確定したこと
   を示す確定信号を出力し、前記生成手段は、確定信号に
   より第２信号を生成することを特徴とする請求項１記載
   のバイアス制御回路。
3. 【請求項３】 前記制御手段は、第１信号と第２信号と
   の論理積をとることを特徴とする請求項１記載のバイア
   ス制御回路。