JPH10323421A - ランプドライバ保護回路 - Google Patents

Abstract

(57)【要約】 【課題】 各ランプの表示用ドライバを構成する各制御
トランジスタ毎に過電流に対する保護回路を設ける構成
を回避し、ランプの数が多数となる場合に、保護回路の
数を削減して製造コストを低減できるランプドライバ保
護回路を提供することにある。 【解決手段】 複数のランプＬＭ１〜ＬＭ３と、複数の
ランプＬＭ１〜ＬＭ３に対して電源を供給する電源回路
１と、複数のランプを点灯するために各ランプ毎に設け
られ、各ランプを電源回路に接続する表示用ドライバＴ
Ｒ１〜ＴＲ３とを有し、電源回路１の出力側に、過電流
に応じて電源供給をオフするスイッチング素子ＦＥＴ１
を有する保護回路３を設け、保護回路３を経由して複数
のランプに電源を一括して供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、複数のラ
ンプを点灯するために設けられた各ドライバの過電流に
対する破損を防止するランプドライバ保護回路に関する
ものである。

【０００２】

【従来の技術】例えば、特公平５−６８２７８号には、
ランプ配線のショート等に起因して発生する過電流に対
して、ランプを点灯するための表示用ドライバを構成し
ているトランジスタの破損を防止する保護回路が記載さ
れている。

【０００３】このものは、複数のランプを点灯を制御す
るための各ランプ毎に設けられたトランジスタを過電流
から保護するために、各トランジスタ毎にそれぞれ保護
回路を設けた構成となっている。

【０００４】そのため、例えば、パチンコ遊技機のよう
にランプの数が多数となる場合には、保護回路がランプ
の数だけ必要となるので、製造コストが増大するという
難点がある。

【０００５】ところで、ランプの電源に正電圧の脈流を
使用した場合でも、脈流の周期が短くランプの点灯状態
が常時点灯されているように視認されることから、ラン
プの電源として正電圧の脈流を使用することが可能であ
る。

【０００６】

【発明が解決しようとする課題】本発明の目的は、各ラ
ンプの表示用ドライバを構成する各制御トランジスタ毎
に過電流に対する保護回路を設ける構成を回避し、ラン
プの数が多数となる場合に、保護回路の数を削減して製
造コストを低減できるランプドライバ保護回路を提供す
ることにある。

【０００７】

【課題を解決するための手段】本発明のランプドライバ
保護回路は、上記課題を解決するために、複数のランプ
と、複数のランプに対して電源を供給する電源回路と、
前記複数のランプを点灯するために各ランプ毎に設けら
れ、前記各ランプを前記電源回路に接続する表示用ドラ
イバとを有し、前記電源回路の出力側に、過電流に応じ
て電源供給をオフするスイッチング素子を有する保護回
路を設け、該保護回路を経由して前記複数のランプに電
源を一括して供給することを特徴とする。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明を適用したパチン
コ機のランプ点灯に係わる回路部の第１実施形態を示す
回路ブロック図である。図１において、整流回路１は、
例えば、両波ブリッジ整流回路で構成され、入力側の両
端子が外部交流電源２（ＡＣ２４Ｖ）に接続され、出力
側の接地端子（−端子）は、グランド接地されているア
ースラインＧＮＤに接続されている。整流回路１の後段
には保護回路３が配備されている。

【０００９】整流回路１は、外部交流電源２（ＡＣ２４
Ｖ）を整流し、＋出力端子から整流して生成された脈
流、即ち、２４Ｖ×（２）^1/2 で、ほぼ３４Ｖを保護回
路３に＋入力端子に供給する。また、保護回路３の−入
力端子にはアースラインＧＮＤに接続されており接地レ
ベルが維持されている。なお、整流回路１により、請求
項１に記載の電源回路が構成されている。

【００１０】保護回路３の＋出力端子にはランプ電源供
給ライン４が接続され、常態においては＋入力端子に供
給された脈流をランプ電源供給ライン４に供給する。保
護回路３の−出力端子は、−入力端子に接続されたアー
スラインＧＮＤに接続されており接地レベルが維持され
ている。

【００１１】ランプ電源供給ライン４とアースラインＧ
ＮＤ間には、複数のランプＬＭ１，ＬＭ２，ＬＭ３及び
これらのランプを点灯するために各ランプ毎に設けら
れ、前記脈流を各ランプに導通させるための表示用ドラ
イバ（トランジスタ）ＴＲ１，ＴＲ２，ＴＲ３が接続さ
れている。

【００１２】詳しくは、ランプＬＭ１の接続配線の一方
がランプ電源供給ライン４と接続され、ランプＬＭ１の
接続配線の他方が表示用ドライバＴＲ１のコレクタと接
続され、表示用ドライバＴＲ１のエミッタは、アースラ
インＧＮＤに接続されている。表示用ドライバＴＲ１の
ベースは、ＣＰＵ５に連絡されており、ＣＰＵ５からの
制御信号により表示用ドライバＴＲ１がオンすると、ラ
ンプＬＭ１にランプ電源供給ライン４からの電流がアー
スラインＧＮＤへ流れ、ランプＬＭ１を点灯するよう構
成されている。

【００１３】また、ランプＬＭ２及び表示用ドライバＴ
Ｒ２と、ランプ電源供給ライン４及びアースラインＧＮ
Ｄとの接続も前述のランプＬＭ１及び表示用ドライバＴ
Ｒ１の場合と同等であり、ランプＬＭ３及び表示用ドラ
イバＴＲ３と、ランプ電源供給ライン４及びアースライ
ンＧＮＤとの接続も前述のランプＬＭ１及び表示用ドラ
イバＴＲ１の場合と同等であり、ランプＬＭ１及び表示
用ドライバＴＲ１、ランプＬＭ２及び表示用ドライバＴ
Ｒ２、ランプＬＭ３及び表示用ドライバＴＲ３は、互い
に並列接続の関係にある。

【００１４】また、図１において保護回路３は、例え
ば、ランプＬＭ１乃至ランプＬＭ３のうちの少なくとも
１つの配線がショートすることによって、ランプ電源供
給ライン４に向けて過電流が流れ込もうとする場合に、
この過電流に応じて電源供給をオフし、表示用ドライバ
ＴＲ１乃至ＴＲ３の破損を防止するものである。

【００１５】図２は、主として保護回路３を具体的に示
す回路図である。まず、保護回路３において、＋入力端
子と＋出力端子間とは、整流回路１から＋入力端子を介
して脈流３４Ｖが供給される＋電源供給ライン４′によ
り連絡されている。また、−入力端子と−出力端子と
は、グランド接地されたアースラインＧＮＤにより連絡
されている。

【００１６】＋電源供給ライン４′には、＋入力端子側
から＋出力端子側に向けて接続点Ｐ１、Ｐ２、Ｐ３、Ｐ
４が順に設けられ、アースラインＧＮＤには、−入力端
子側から−出力端子側に向けて接続点Ｐ５、Ｐ６、Ｐ７
が順に設けられている。

【００１７】＋電源供給ライン４′の接続点Ｐ１，Ｐ２
間にはシャント抵抗Ｒ１が接続されている。＋電源供給
ライン４′の接続点Ｐ４にはＦＥＴ１のソースＳが接続
され、＋出力端子にはＦＥＴ１のドレインＤが接続され
ている。ＦＥＴ１は、Ｐチャンネル型かつエンハンス型
のＭＯＳ型ＦＥＴにより構成されており、請求項１に記
載の過電流に応じて電源供給をオフするスイッチング素
子を構成するものである。

【００１８】＋電源供給ライン４′とアースラインＧＮ
Ｄとの間には、＋電源供給ライン４′の過電流に応じて
ＦＥＴ１の導通状態をオフするための３つのトランジス
タＴｒ１，Ｔｒ２，Ｔｒ３が配備されている。なお、ト
ランジスタＴｒ１及びＴｒ３はＰＮＰ型であり、トラン
ジスタＴｒ２はＮＰＮ型である。

【００１９】詳細に説明すると、＋電源供給ライン４′
の接続点Ｐ１には、トランジスタＴｒ１のエミッタが接
続され、トランジスタＴｒ１のコレクタとアースライン
ＧＮＤの接続点Ｐ５との間には、直列接続されているブ
リーダ抵抗ｒ１及びｒ２が接続されている。

【００２０】また、＋電源供給ライン４′の接続点Ｐ２
とトランジスタＴｒ２のコレクタとの間には、直列接続
されているブリーダ抵抗ｒ３及びｒ４が接続されてお
り、トランジスタＴｒ２のエミッタがアースラインＧＮ
Ｄの接続点Ｐ６に接続されている。

【００２１】そして、トランジスタＴｒ１のベースが、
ブリーダ抵抗ｒ３とｒ４との間の接続点Ｐ８に接続さ
れ、トランジスタＴｒ２のベースが、抵抗ｒ５を介して
ブリーダ抵抗ｒ１とｒ２との間の接続点Ｐ９に接続され
ている。即ち、ブリーダ抵抗ｒ３及びｒ４は、トランジ
スタＴｒ１のベース電圧を作り出すためのものであり、
ブリーダ抵抗ｒ１及びｒ２は、トランジスタＴｒ２のベ
ース電圧を作り出すためのものである。

【００２２】また、ＦＥＴ１のソースと接続された＋電
源供給ライン４′の接続点Ｐ４とアースラインＧＮＤの
接続点Ｐ７との間には、直列接続されているブリーダ抵
抗ｒ８及びｒ９が接続されており、ブリーダ抵抗ｒ８と
ｒ９との間の接続点Ｐ１０にＦＥＴ１のゲートＧが接続
されている。したがって、ＦＥＴ１のソースＳとアース
ラインＧＮＤとの間に印加される電圧を、ブリーダ抵抗
ｒ８及びｒ９の抵抗値の比によって分割し、ブリーダ抵
抗ｒ８の降下電圧分によってＦＥＴ１のゲート電圧を作
り出している。

【００２３】さらに、ＦＥＴ１のソースに対して接続点
Ｐ４と等価である＋電源供給ライン４′の接続点Ｐ３
と、トランジスタＴｒ２のコレクタとブリーダ抵抗ｒ４
との接続点Ｐ１１との間には、直列接続されているブリ
ーダ抵抗ｒ６及びｒ７が接続されている。そして、ＦＥ
Ｔ１のソースＳに対して接続点Ｐ４（接続点Ｐ３）と等
価である接続点Ｐ３′には、トランジスタＴｒ３のエミ
ッタが接続され、ＦＥＴ１のソースＳに対して接続点Ｐ
１０と等価である接続点Ｐ１０′にはトランジスタＴｒ
３のコレクタが接続されており、このトランジスタＴｒ
３のベースが、ブリーダ抵抗ｒ６とｒ７との間の接続点
Ｐ１２に接続されている。即ち、ブリーダ抵抗ｒ６及び
ｒ７は、トランジスタＴｒ３のベース電圧を作り出すた
めのものである。

【００２４】次に、保護回路３の動作について説明す
る。なお、保護回路３の出力側において、ランプＬＭ１
及びこの表示用ドライバＴＲ１とランプＬＭ２及びこの
表示用ドライバＴＲ２がそれぞれランプ電源供給ライン
４とアースラインＧＮＤとの間に接続されているものと
する。

【００２５】図２において、トランジスタＴｒ１，ＴＲ
２及びＴｒ３は、それぞれオフ状態となっている。保護
回路３の＋入力端子に脈流３４Ｖが入力されると、電流
は、シャント抵抗Ｒ１、接続点Ｐ４、ブリーダ抵抗ｒ
８、ブリーダ抵抗ｒ９、接続点Ｐ７、アースラインＧＮ
Ｄを経由してグランド接地に流れる。この結果、ブリー
ダ抵抗ｒ８による降下電圧が、ＦＥＴ１のソースＳ〜ゲ
ートＧ間に印加されてＦＥＴ１がオンし、保護回路３の
＋出力端子に接続されたランプ電源供給ライン４と、ア
ースラインＧＮＤとの間に所定の電圧が印加されること
となる。

【００２６】なお、電流がシャント抵抗Ｒ１を流れるこ
とにより、接続点Ｐ１〜接続点Ｐ２間に電位差を生じる
が、この電位差は、トランジスタＴｒ１を導通させるだ
けの電位差（０．６Ｖ以上）に達していないものとす
る。

【００２７】従って、図１に示すように、ＣＰＵ５から
の制御信号の出力に応じて、例えば、表示用ドライバＴ
Ｒ１がオンすると、ランプＬＭ１にランプ電源供給ライ
ン４からの電流がランプＬＭ１及び表示用ドライバＴＲ
１を経由してアースラインＧＮＤへ流れ、ランプＬＭ１
が点灯する。また、ＣＰＵ５からの制御信号の出力に応
じて表示用ドライバＴＲ２がオンすると、ランプＬＭ２
及び表示用ドライバＴＲ２にランプ電源供給ライン４か
らの電流がアースラインＧＮＤへ流れ、ランプＬＭ２が
点灯する。

【００２８】図２において、ランプＬＭ１及びランプＬ
Ｍ２の少なくとも１つの配線がショートしている場合に
は、配線ショートに起因して電源供給ライン４に過電流
が流れ込もうとする。

【００２９】この場合には、シャント抵抗Ｒ１を過電流
が流れる結果、シャント抵抗Ｒ１に過電流が流れること
によって生じるよる降下電圧が、即ち、接続点Ｐ１〜接
続点Ｐ２間に生じる電位差が、トランジスタＴｒ１を導
通させるだけの電位差（０．６Ｖ以上）に達する。ま
た、この時点では、接続点Ｐ２〜接続点Ｐ８間には、電
流が流れていないので、接続点Ｐ８の電位は、接続点Ｐ
２と同電位である。従って、接続点Ｐ１〜接続点Ｐ２間
に生じた電位差（０．６Ｖ以上）は、そのまま接続点Ｐ
１〜接続点Ｐ８間に印加され、即ち、トランジスタＴｒ
１のエミッタ〜ベース間に印加され、トランジスタＴｒ
１がオンとなる。

【００３０】トランジスタＴｒ１がオンすると、電流が
トランジスタＴｒ１、ブリーダ抵抗ｒ１、ブリーダ抵抗
ｒ２、接続点Ｐ５、アースラインＧＮＤを経由してグラ
ンド接地に流れる。この結果、ブリーダ抵抗ｒ２を流れ
る電流によって生じる降下電圧が、抵抗５を介してトラ
ンジスタＴｒ２のベース〜エミッタ間に印加され、トラ
ンジスタＴｒ２がオンとなる。

【００３１】トランジスタＴｒ２がオンすると、トラン
ジスタＴｒ２のコレクタ側の接続点Ｐ１１と＋電源供給
ライン４′の接続点Ｐ２との間および接続点Ｐ１１と＋
電源供給ライン４′の接続点Ｐ３との間がそれぞれ導通
する。この結果、ブリーダ抵抗ｒ３に流れる電流によっ
て生じる降下電圧が、トランジスタＴｒ１のエミッタ〜
ベース間に印加されてトランジスタＴｒ１をオン状態に
ラッチする。同時に、ブリーダ抵抗ｒ６に流れる電流に
よって生じる降下電圧が、トランジスタＴｒ３のエミッ
タ〜ベース間に印加され、トランジスタＴｒ３がオンと
なる。

【００３２】トランジスタＴＲ３がオンすると、ＦＥＴ
１のソースＳと接続されている接続点Ｐ４と同電位であ
る接続点Ｐ３′と、ＦＥＴ１のゲートＧと接続されてい
る接続点Ｐ１０と同電位である接続点Ｐ１０′がトラン
ジスタＴＲ３を介してショートされることとなり、ＦＥ
Ｔ１のソースＳ〜ＦＥＴ１のゲートＧ間の電位差が０と
なる結果、ＦＥＴ１がオフとなる。即ち、保護回路３内
で過電流をアースラインＧＮＤにバイパスし、保護回路
３の＋出力端子に接続されたランプ電源供給ライン４へ
の電力供給が遮断される。

【００３３】要約すると、ランプＬＭ１及びランプＬＭ
２の少なくとも１つの配線がショートしている場合、シ
ャント抵抗Ｒ１に過電流が流れることによって生じるよ
る降下電圧により、トランジスタＴｒ１がオンし、トラ
ンジスタＴｒ１がオンすることにより、トランジスタＴ
ｒ２及びトランジスタＴｒ３がオンし、トランジスタＴ
ｒ３がオンすることにより、ＦＥＴ１がオフするので、
＋出力端子側には過電流が流れない。

【００３４】したがって、図２のランプＬＭ１を点灯す
るための表示用ドライバを構成しているトランジスタＴ
Ｒ１及びランプＬＭ２を点灯するための表示用ドライバ
を構成しているトランジスタＴＲ２の破損を防止するこ
とができる。

【００３５】次に、配線がショートしているランプの発
見方法について説明する。図１において、ランプＬＭ１
及びＬＭ３の配線が正常であって、ランプＬＭ２の配線
のみがショートしている場合を一例として説明する。

【００３６】ＣＰＵ５による制御信号の出力を、ランプ
ＬＭ１に対してだけオフとし、ランプＬＭ２及びＬＭ３
に対していずれもオンとする。即ち、ランプＬＭ１に対
応する表示用ドライバＴＲ１は、常時オフであり、ラン
プＬＭ２に対応する表示用ドライバＴＲ２及びランプＴ
Ｒ３に対応する表示用ドライバＴＲ３がオンされる。

【００３７】この場合、ランプＬＭ２の配線ショートに
起因する過電流が、保護回路３に流れ込むことにより、
保護回路３が出力側への電源供給を遮断するので、ラン
プＬＭ１〜ＬＭ３が全て消灯状態となる。ランプＬＭ１
の点灯のみをオフしたにもかかわらず、ランプＬＭ１〜
ＬＭ３が全て消灯状態となる結果、ランプＬＭ２及びラ
ンプＬＭ３の少なくとも１つが配線ショートであること
が認識できる。

【００３８】次いで、ＣＰＵ５による制御信号の出力
を、ランプＬＭ２に対してだけオフとし、ランプＬＭ１
及びＬＭ３に対していずれもオンとする。即ち、ランプ
ＬＭ２に対応する表示用ドライバＴＲ２は、常時オフで
あり、ランプＬＭ１に対応する表示用ドライバＴＲ１及
びランプＴＲ３に対応する表示用ドライバＴＲ３がオン
される。

【００３９】この場合は、ランプＬＭ１及びランプＬＭ
３の配線が正常であるから、保護回路３が出力側への電
源供給を行うので、ランプＬＭ１及びランプＬＭ３が点
灯され、ランプＬＭ２が消灯状態となる。この結果、ラ
ンプＬＭ１及びランプＬＭ３の配線ショートではないこ
とが認識できると共に、ランプＬＭ２が配線ショートで
あることが認識できる。

【００４０】ところで、保護回路３の＋入力端子に供給
される入力電圧（電源電圧）は、脈流３４Ｖである。図
３は、保護回路３に入力される脈流とＦＥＴ１のオン・
オフの関係を示すタイミングチャートである。図３に示
すように、電源電圧は、０Ｖから増加し、ピーク電圧３
４Ｖに達すると、再び０Ｖに向けて減少する。このよう
に、電源電圧は所定周期で０Ｖと３４Ｖとの間で増加減
少を繰り返す。

【００４１】図４は、図３の要部拡大図である。図３及
び図４において、電圧Ｖ１は、図２の保護回路３におけ
るトランジスタＴｒ１をオンさせるに必要な一定電圧
で、電源電圧が電圧Ｖ１以下となると、シャント抵抗Ｒ
１に流れる電流による降下電圧が０．６Ｖに達しなくな
り、トランジスタＴｒ１がオフする。従って、ＦＥＴ１
が再びオンとなる。脈流の電圧が０Ｖから増加して電圧
Ｖ１を超えると、再びトランジスタＴｒ１がオンとな
り、この結果、ＦＥＴ１が再びオフとなる。

【００４２】図３においては、上記のランプＬＭ２及び
ＬＭ３の配線が正常であって、ランプＬＭ１の配線のみ
がショートする場合を示している。ランプＬＭ１の表示
用ドライバＴＲ１へのＣＰＵ５による制御信号をオンし
た時点では、ランプＬＭ１の配線が正常であるから保護
回路３のＦＥＴ１がオン状態であって保護回路３により
正常に出力側に電源供給が行われる。この後、ランプＬ
Ｍ１の配線ショートが発生すると、ランプＬＭ１の配線
ショートによる過電流が保護回路３に流れ込み、前述し
たようにＦＥＴ１がオフし、電力供給が遮断される。こ
の後、ランプＬＭ１に対応する表示用ドライバＴＲ１へ
のＣＰＵ５による制御信号の出力がオフされると、表示
用ドライバＴＲ１をオフした直後の脈流の谷において、
図４を用いて説明したようにＦＥＴ１がオンに戻り、こ
の後、表示用ドライバＴＲ１をオンしないかぎり、過電
流が保護回路３に流れないから、ＦＥＴ１のオン状態が
維持され、正常に出力側に電源供給が行われる。

【００４３】また、図５は、ランプＬＭ１の配線がショ
ートしている状態での電源電圧とランプＬＭ１〜ＬＭ３
の点灯状態の関係を示すタイミングチャートである。図
５において、ランプＬＭ１の表示用ドライバＴＲ１がオ
ンすると、過電流により保護回路３のＦＥＴ１がオフと
なって電源供給が遮断される。従って、表示用ドライバ
ＴＲ２及びＴＲ３がオンされても、図５において鎖線で
示すようにランプＬＭ２及びＬＭ３は、消灯状態とな
る。そして、ランプＬＭ１の表示用ドライバＴＲ１がオ
フすると、表示用ドライバＴＲ１がオフされた直後の電
源電圧（脈流）の谷により保護回路３のＦＥＴ１がオン
に戻り、正常に出力側に電源供給が行われ、表示用ドラ
イバＴＲ２のオン動作に応じてランプＬＭ２が点灯す
る。ランプＬＭ１の配線がショートしていても、ランプ
ＬＭ１の表示用ドライバＴＲ１がオンしない限り、電源
供給が行われるため、ランプＬＭ２およひＬＭ３の点灯
に影響がない。

【００４４】図６は、本発明を適用したパチンコ機のラ
ンプ点灯に係わる回路部の第２実施形態を示す回路ブロ
ック図である。図６において、メイン制御基板７には、
図１を用いて説明した整流回路１、保護回路３が配備さ
れると共に、整流回路１が整流した脈流を平滑する平滑
回路５、平滑回路５から平滑された電源を受けてパチン
コ機の遊技制御を主として行うメイン制御部６及びメイ
ン制御部６からの制御信号の出力に応じて作動する表示
用ドライバＴＲ１〜ＴＲ３が配備されている。

【００４５】また、第１ランプ基板８には、表示用ドラ
イバＴＲ１〜ＴＲ３の作動に各々対応して点灯される複
数のランプに対応する表示灯Ａ、表示灯Ｂ、表示灯Ｃが
配設されている。

【００４６】枠制御基板９には、主としてパチンコ機の
枠側に配設されている電気部品の動作制御を行う枠制御
部１０及び枠制御部１０からの制御信号の出力に応じて
作動する表示用ドライバＴＲ４〜ＴＲ７が配備されてい
る。また、第２ランプ基板１１には、表示用ドライバＴ
Ｒ４〜ＴＲ７の作動に各々対応して点灯される複数のラ
ンプに対応する当り表示灯１２、賞球切れ表示灯１３、
賞球払出し表示灯１４及び金枠開放表示灯１５が配設さ
れている。

【００４７】保護回路３からのランプ電源供給ライン４
は、メイン制御基板７上において２つに分岐し、一方の
ランプ電源供給ライン４ａは、第１ランプ基板７に配備
された表示灯Ａ、表示灯Ｂ、表示灯Ｃの各々に接続され
ている。また、他方のランプ電源供給ライン４ｂは、枠
制御基板９を経由して第２ランプ基板１１に配備された
当り表示灯１２、賞球切れ表示灯１３、賞球払出し表示
灯１４、金枠開放表示灯１５の各々に接続されている。

【００４８】なお、枠制御部１０の作動電源は、メイン
制御基板７側の平滑回路５から平滑された電源により供
給される。また、メイン制御部６から枠制御部１０に対
して当り表示灯１２の点灯に必要な当り情報が供給され
る。

【００４９】なお、図６において、保護回路３、トラン
ジスタＴＲ１〜ＴＲ７の各接地は脈流３４Ｖに対する接
地であるため共通ラインである。また、平滑回路５、メ
イン制御部６及び枠制御部１０の各接地は、制御電源電
圧５Ｖに対する接地であるため共通ラインであって、保
護回路３、トランジスタＴＲ１〜ＴＲ７の各接地の共通
ラインとは別個に設けられているため異なる記号で示し
てある。

【００５０】第２実施形態では、第１ランプ基板８に配
設された表示灯Ａ乃至表示灯Ｃの各々に、メイン制御基
板７に設けた保護回路３を経由した後のランプ電源供給
ライン４ａを介して点灯用電源を一括して供給すると共
に、第１ランプ基板８とは別個に配備された第２ランプ
基板１１に配備された各種表示灯１２〜１５の各々に、
メイン制御基板７に設けた保護回路３を経由した後のラ
ンプ電源供給ライン４ｂを介して点灯用電源を一括して
供給するよう構成した実施形態を示すものであり、保護
回路３は、表示灯Ａ乃至表示灯Ｃと各種表示灯１２〜１
５の計７つのランプに電源を一括して供給し、前記の７
つのランプの少なくとも１つに配線ショートが発生した
場合、該配線ショートに起因して流れる過電流に応じて
ランプ電源供給ライン４ａ，４ｂへの電源供給をオフ
し、各表示用ドライバＴＲ１〜ＴＲ７の破損を防止す
る。

【００５１】本実施形態のように、ランプの電源として
脈流を用いると、脈流の電圧が所定周期で０Ｖになる毎
に、トランジスタＴｒ１〜Ｔｒ３及びＦＥＴ１がオフ状
態に戻される。配線ショートしたランプに対応する表示
用ドライバを常時オフとすることにより、過電流を保護
回路３に流れ込まないようにすれば、脈流の電圧が０Ｖ
から３４Ｖに向けて増大するに伴って、保護回路３のＦ
ＥＴ１がオンに戻ることから、再び正常に出力側に電源
供給を行うことができる。

【００５２】

【発明の効果】本発明のランプドライバ保護回路によれ
ば、電源回路の出力側に、過電流に応じて電源供給をオ
フするスイッチング素子を有する保護回路を設け、保護
回路を経由して複数のランプに電源を一括して供給する
ので、各ランプの表示用ドライバを構成する各制御トラ
ンジスタ毎に過電流に対する保護回路を設ける必要がな
くなり、ランプの数が多数となる場合に、保護回路の数
を削減して製造コストを低減できる。

【図面の簡単な説明】

【図１】本発明を適用したパチンコ機のランプ点灯に係
わる回路部の第１実施形態を示す回路ブロック図

【図２】主として保護回路を示す回路図

【図３】保護回路に入力される脈流とＦＥＴ１のオン・
オフの関係を示すタイミングチャート

【図４】図３の要部拡大図

【図５】ランプＬＭ１の配線がショートしている状態で
の電源電圧とランプＬＭ１〜ＬＭ３の点灯状態の関係を
示すタイミングチャート

【図６】本発明を適用したパチンコ機のランプ点灯に係
わる回路部の第２実施形態を示す回路ブロック図

【符号の説明】

１ 整流回路 ２ 外部交流電源 ３ 保護回路 ４ ランプ電源供給ライン ４′ ＋電源供給ライン ５ 平滑回路 ６ メイン制御部 ７ メイン制御基板 ８ 第１ランプ基板 ９ 枠制御基板 １０ 枠制御部 １１ 第２ランプ基板 １２ 当り表示灯 １３ 賞球切れ表示灯 １４ 賞球払出し表示灯 １５ 金枠開放表示灯 ＧＮＤ アースライン ＬＭ１ ランプ ＬＭ２ ランプ ＬＭ３ ランプ ＴＲ１ 表示用ドライバ ＴＲ２ 表示用ドライバ ＴＲ３ 表示用ドライバ ＴＲ４ 表示用ドライバ ＴＲ５ 表示用ドライバ ＴＲ６ 表示用ドライバ ＴＲ７ 表示用ドライバ Ｒ１ シャント抵抗 ＦＥＴ１ Ｐチャンネル型かつエンハンス型のＭＯＳ型
ＦＥＴ（スイッチング素子） Ｔｒ１ トランジスタ Ｔｒ２ トランジスタ Ｔｒ３ トランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数のランプと、複数のランプに対して
   電源を供給する電源回路と、前記複数のランプを点灯す
   るために各ランプ毎に設けられ、前記各ランプを前記電
   源回路に接続する表示用ドライバとを有し、前記電源回
   路の出力側に、過電流に応じて電源供給をオフするスイ
   ッチング素子を有する保護回路を設け、該保護回路を経
   由して前記複数のランプに電源を一括して供給すること
   を特徴とするランプドライバ保護回路。