JPH10322239A - スーパーヘテロダイン方式の送受信機 - Google Patents
スーパーヘテロダイン方式の送受信機Info
- Publication number
- JPH10322239A JPH10322239A JP9141063A JP14106397A JPH10322239A JP H10322239 A JPH10322239 A JP H10322239A JP 9141063 A JP9141063 A JP 9141063A JP 14106397 A JP14106397 A JP 14106397A JP H10322239 A JPH10322239 A JP H10322239A
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- Japan
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- oscillator
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Abstract
(57)【要約】
【課題】 発振器を共用することにより小型化、低消費
電力化したス−パ−ヘテロダイン方式の送受信機を提供
すること。 【解決手段】 従来構成のス−パ−ヘテロダイン方式の
送受信機の第２のＰＬＬ回路、ＣＰＵクロック発振器及
びＤＳＰクロック発振器を除去し、基準発振器３１の出
力周波数を第２局部発振周波数としてミキサ８に供給
し、該基準発振器３１の出力周波数を分周器３２で分周
して第１のＰＬＬ回路４１に供給し、第１のＰＬＬ回路
４１の出力周波数を基準発振器３１の出力周波数とミキ
サ１７で混合し第１局部発振周波数としてミキサ５及び
変調器２１に供給し、該基準発振器３１の出力周波数を
分周器３３、３４で分周してＣＰＵクロック周波数、Ｄ
ＳＰクロック周波数として使用する。
電力化したス−パ−ヘテロダイン方式の送受信機を提供
すること。 【解決手段】 従来構成のス−パ−ヘテロダイン方式の
送受信機の第２のＰＬＬ回路、ＣＰＵクロック発振器及
びＤＳＰクロック発振器を除去し、基準発振器３１の出
力周波数を第２局部発振周波数としてミキサ８に供給
し、該基準発振器３１の出力周波数を分周器３２で分周
して第１のＰＬＬ回路４１に供給し、第１のＰＬＬ回路
４１の出力周波数を基準発振器３１の出力周波数とミキ
サ１７で混合し第１局部発振周波数としてミキサ５及び
変調器２１に供給し、該基準発振器３１の出力周波数を
分周器３３、３４で分周してＣＰＵクロック周波数、Ｄ
ＳＰクロック周波数として使用する。
Description
【０００１】
【発明の属する技術分野】本発明はス−パ−ヘテロダイ
ン方式の送受信機に関し、特に携帯電話機や自動車電話
機の送受信機として好適なス−パ−ヘテロダイン方式の
送受信機に関するものである。
ン方式の送受信機に関し、特に携帯電話機や自動車電話
機の送受信機として好適なス−パ−ヘテロダイン方式の
送受信機に関するものである。
【０００２】
【従来の技術】図２は従来の携帯電話機や自動車電話機
等で使用されるダブルス−パ−ヘテロダイン送受信機の
構成例を示す図である。図示するように、従来の送受信
機はアンテナ１、該アンテナ１を送信と受信に共用する
為のアンテナ共用器２、高周波増幅器３、不要波を除去
するためのバンドパスフィルタ４、ダウンコンバ−ジョ
ンするためのミキサ５、第１中間周波フィルタ６、第１
中間周波増幅器７、ミキサ８、第２中間周波フィルタ
９、第２中間周波増幅器１０、変調器２１、ミキサ１
７、バンドパスフィルタ１８、増幅器１９、バンドパス
フィルタ２２、前置増幅器２３、電力増幅器２４及び第
１のＰＬＬ回路４１、第２のＰＬＬ回路４２、基準発振
器２０（いずれも後述）を具備する。
等で使用されるダブルス−パ−ヘテロダイン送受信機の
構成例を示す図である。図示するように、従来の送受信
機はアンテナ１、該アンテナ１を送信と受信に共用する
為のアンテナ共用器２、高周波増幅器３、不要波を除去
するためのバンドパスフィルタ４、ダウンコンバ−ジョ
ンするためのミキサ５、第１中間周波フィルタ６、第１
中間周波増幅器７、ミキサ８、第２中間周波フィルタ
９、第２中間周波増幅器１０、変調器２１、ミキサ１
７、バンドパスフィルタ１８、増幅器１９、バンドパス
フィルタ２２、前置増幅器２３、電力増幅器２４及び第
１のＰＬＬ回路４１、第２のＰＬＬ回路４２、基準発振
器２０（いずれも後述）を具備する。
【０００３】発振回路は温度補償型水晶発振器等の基準
発振器２０、第１のＰＬＬ（フェ−ズロックドル−プ）
回路４１、第２のＰＬＬ回路４２で構成される。前記第
１のＰＬＬ回路４１は位相比較器１３、ロ−パスフィル
タ１２、電圧制御発振器１１で構成され、前記第２のＰ
ＬＬ回路４２は位相比較器１６、ロ−パスフィルタ１
５、電圧制御発振器１４で構成される。
発振器２０、第１のＰＬＬ（フェ−ズロックドル−プ）
回路４１、第２のＰＬＬ回路４２で構成される。前記第
１のＰＬＬ回路４１は位相比較器１３、ロ−パスフィル
タ１２、電圧制御発振器１１で構成され、前記第２のＰ
ＬＬ回路４２は位相比較器１６、ロ−パスフィルタ１
５、電圧制御発振器１４で構成される。
【０００４】第１のＰＬＬ回路４１及び第２のＰＬＬ回
路４２は基準発振器２０の出力周波数を入力し、それぞ
れ所定の周波数を出力し、該出力周波数はミキサ１７で
混合されバンドパスフィルタ１８で不要波が除去され、
増幅器１９で増幅されて、第１局部発振周波数としてミ
キサ５に供給されると共に、変調器２１に供給される。
第２のＰＬＬ回路４２の出力はミキサ８に供給され、第
２中間周波数変換に使用される。
路４２は基準発振器２０の出力周波数を入力し、それぞ
れ所定の周波数を出力し、該出力周波数はミキサ１７で
混合されバンドパスフィルタ１８で不要波が除去され、
増幅器１９で増幅されて、第１局部発振周波数としてミ
キサ５に供給されると共に、変調器２１に供給される。
第２のＰＬＬ回路４２の出力はミキサ８に供給され、第
２中間周波数変換に使用される。
【０００５】上記の他に送受信機には、送受信機全体を
制御するＣＰＵに供給するクロック周波数の発振器、Ｄ
ＳＰに供給するクロック周波数の発振器等が設けられて
いるが、ここでは図示を省略する。
制御するＣＰＵに供給するクロック周波数の発振器、Ｄ
ＳＰに供給するクロック周波数の発振器等が設けられて
いるが、ここでは図示を省略する。
【０００６】上記構成の送受信機において、受信時、ア
ンテナ１で受信された受信信号はアンテナ共用器２を介
して高周波増幅器３に送られ増幅される。該増幅された
信号はバンドパスフィルタ４で不要波が除去された後、
ミキサ５において増幅器１９からの第１局部発振周波数
でダウンコンバ−ジョンされ第１中間周波フィルタ６で
不要波が除去され第１中間周波信号となり、第１中間周
波増幅器７で増幅される。
ンテナ１で受信された受信信号はアンテナ共用器２を介
して高周波増幅器３に送られ増幅される。該増幅された
信号はバンドパスフィルタ４で不要波が除去された後、
ミキサ５において増幅器１９からの第１局部発振周波数
でダウンコンバ−ジョンされ第１中間周波フィルタ６で
不要波が除去され第１中間周波信号となり、第１中間周
波増幅器７で増幅される。
【０００７】更に、該第１中間周波信号はミキサ８でＰ
ＬＬ回路４２からの受信用第２局部発振周波数でダウン
コンバ−ジョンされ、第２中間周波フィルタ９で不要波
が除去され第２中間周波信号となり、第２中間周波増幅
器１０で増幅され復調器（図示省略）で復調される。
ＬＬ回路４２からの受信用第２局部発振周波数でダウン
コンバ−ジョンされ、第２中間周波フィルタ９で不要波
が除去され第２中間周波信号となり、第２中間周波増幅
器１０で増幅され復調器（図示省略）で復調される。
【０００８】一方、ベ−スバンドの出力信号は変調器２
１において増幅器１９からの第１局部発振周波数で変調
された後、バンドパスフィルタ２２で不要波が除去され
る。不要波が除去された信号は前置増幅２３で増幅さ
れ、更に器電力増幅器２４で規定電力まで増幅され、ア
ンテナ共用器２を介してアンテナ１に供給される。
１において増幅器１９からの第１局部発振周波数で変調
された後、バンドパスフィルタ２２で不要波が除去され
る。不要波が除去された信号は前置増幅２３で増幅さ
れ、更に器電力増幅器２４で規定電力まで増幅され、ア
ンテナ共用器２を介してアンテナ１に供給される。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たように従来の送受信機は第１のＰＬＬ回路４１、第２
のＰＬＬ回路４２、基準発振器２０、ＣＰＵクロック発
振器及びＤＳＰクロック発振器（図では省略）を有する
ため回路が大規模になり、その駆動のために消費電力が
増大するという問題があった。また、発振器の基板に占
める面積も大きくなり、携帯電話機や自動車電機話の小
型化を図る上で不都合であった。
たように従来の送受信機は第１のＰＬＬ回路４１、第２
のＰＬＬ回路４２、基準発振器２０、ＣＰＵクロック発
振器及びＤＳＰクロック発振器（図では省略）を有する
ため回路が大規模になり、その駆動のために消費電力が
増大するという問題があった。また、発振器の基板に占
める面積も大きくなり、携帯電話機や自動車電機話の小
型化を図る上で不都合であった。
【００１０】本発明は上述の点に鑑みてなされたもの
で、発振器を共用することにより低消費電力化及び小型
化が可能なス−パ−ヘテロダイン方式の送受信機を提供
することを目的とする。
で、発振器を共用することにより低消費電力化及び小型
化が可能なス−パ−ヘテロダイン方式の送受信機を提供
することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
本発明は基準発振器、第１のＰＬＬ回路、第２のＰＬＬ
回路、ＣＰＵクロック周波数を出力するＣＰＵクロック
発振器及びＤＳＰクロック周波数を出力するＤＳＰクロ
ック発振器を具備し、基準発振器の出力を第１のＰＬＬ
回路及び第２のＰＬＬ回路に入力し、両ＰＬＬ回路の出
力を混合し第１局部発振周波数として使用し、第２のＰ
ＬＬ回路の出力を第２局部発振周波数として使用するス
−パ−ヘテロダイン方式の送受信機において、第２のＰ
ＬＬ回路、ＣＰＵクロック発振器及びＤＳＰクロック発
振器を除去し、基準発振器の出力周波数を第２局部発振
周波数として使用し、該基準発振器の出力周波数を所定
の分周比で分周して第１のＰＬＬ回路に供給し、第１の
ＰＬＬ回路の出力周波数を該基準発振器の出力周波数と
混合し第１局部発振周波数として使用し、基準発振器の
出力周波数を所定の分周比で分周してＣＰＵクロック周
波数とすると共に所定の分周比で分周してＤＳＰクロッ
ク周波数として使用するように構成したことを特徴とす
る。
本発明は基準発振器、第１のＰＬＬ回路、第２のＰＬＬ
回路、ＣＰＵクロック周波数を出力するＣＰＵクロック
発振器及びＤＳＰクロック周波数を出力するＤＳＰクロ
ック発振器を具備し、基準発振器の出力を第１のＰＬＬ
回路及び第２のＰＬＬ回路に入力し、両ＰＬＬ回路の出
力を混合し第１局部発振周波数として使用し、第２のＰ
ＬＬ回路の出力を第２局部発振周波数として使用するス
−パ−ヘテロダイン方式の送受信機において、第２のＰ
ＬＬ回路、ＣＰＵクロック発振器及びＤＳＰクロック発
振器を除去し、基準発振器の出力周波数を第２局部発振
周波数として使用し、該基準発振器の出力周波数を所定
の分周比で分周して第１のＰＬＬ回路に供給し、第１の
ＰＬＬ回路の出力周波数を該基準発振器の出力周波数と
混合し第１局部発振周波数として使用し、基準発振器の
出力周波数を所定の分周比で分周してＣＰＵクロック周
波数とすると共に所定の分周比で分周してＤＳＰクロッ
ク周波数として使用するように構成したことを特徴とす
る。
【００１２】
【発明の実施の形態】以下、本発明の実施形態例を図面
に基づいて詳細に説明する。図１は本発明のス−パ−ヘ
テロダイン方式の送受信機の構成例を示す図である。同
図において、図２と同一符号を付した部分は同一部分を
示すのでここではその説明は省略する。
に基づいて詳細に説明する。図１は本発明のス−パ−ヘ
テロダイン方式の送受信機の構成例を示す図である。同
図において、図２と同一符号を付した部分は同一部分を
示すのでここではその説明は省略する。
【００１３】図示するように、本発明のス−パ−ヘテロ
ダイン方式の送受信機はＳＡＷ（弾性表面波）発振器等
の基準発振器３１、適切な分周比に設定された分周器３
２、分周器３３、分周器３４を設け、基準発振器３１の
出力を各分周器へ入力し、分周器３２の出力をＰＬＬ回
路４１へ入力し、分周器３３の出力をＣＰＵのクロック
周波数として使用し、分周器３４の出力をＤＳＰのクロ
ック周波数として使用するように構成することにより、
発振器を一台の基準発振器３１で共用するようにしたこ
とを特徴とする。
ダイン方式の送受信機はＳＡＷ（弾性表面波）発振器等
の基準発振器３１、適切な分周比に設定された分周器３
２、分周器３３、分周器３４を設け、基準発振器３１の
出力を各分周器へ入力し、分周器３２の出力をＰＬＬ回
路４１へ入力し、分周器３３の出力をＣＰＵのクロック
周波数として使用し、分周器３４の出力をＤＳＰのクロ
ック周波数として使用するように構成することにより、
発振器を一台の基準発振器３１で共用するようにしたこ
とを特徴とする。
【００１４】基準発振器３１の出力周波数は受信用の第
２局部発振周波数としてミキサ８に供給されると同時に
ミキサ１７に供給される。また、ＰＬＬ回路４１の出力
周波数はミキサ１７に供給され、該ミキサ１７で基準発
振器３１の出力周波数と混合され、バンドパスフィルタ
１８で不要波が除去され増幅器１９で増幅され、第１局
部発振周波数としてミキサ５に供給されると共に、変調
器２１へ供給される。
２局部発振周波数としてミキサ８に供給されると同時に
ミキサ１７に供給される。また、ＰＬＬ回路４１の出力
周波数はミキサ１７に供給され、該ミキサ１７で基準発
振器３１の出力周波数と混合され、バンドパスフィルタ
１８で不要波が除去され増幅器１９で増幅され、第１局
部発振周波数としてミキサ５に供給されると共に、変調
器２１へ供給される。
【００１５】なお、ＣＰＵクロック周波数、ＤＳＰクロ
ック周波数によっては分周器３３及び分周器３４はどち
らか一方だけ使用するように構成してもよく、又、分周
器３４で分周した後、分周器３３で分周するように構成
してもよい。
ック周波数によっては分周器３３及び分周器３４はどち
らか一方だけ使用するように構成してもよく、又、分周
器３４で分周した後、分周器３３で分周するように構成
してもよい。
【００１６】上述したように、本実施形態例によれば基
準発振器３１、適切な分周比に設定された分周器３２、
分周器３３及び分周器３４を設け、基準発振器３１の出
力を各分周器へ入力し、分周器３２の出力をＰＬＬ回路
４１へ入力し、分周器３３の出力をＣＰＵクロック周波
数として使用し、分周器３４の出力をＤＳＰクロック周
波数として使用するように構成したので、発振器は一台
の基準発振器３１で済み、従来方式と較べＰＬＬ回路４
２の電圧制御発振器１４、ロ−パスフィルタ１５、位相
比較器１６及びＣＰＵクロック発振器、ＤＳＰクロック
発振器を削除することができる。
準発振器３１、適切な分周比に設定された分周器３２、
分周器３３及び分周器３４を設け、基準発振器３１の出
力を各分周器へ入力し、分周器３２の出力をＰＬＬ回路
４１へ入力し、分周器３３の出力をＣＰＵクロック周波
数として使用し、分周器３４の出力をＤＳＰクロック周
波数として使用するように構成したので、発振器は一台
の基準発振器３１で済み、従来方式と較べＰＬＬ回路４
２の電圧制御発振器１４、ロ−パスフィルタ１５、位相
比較器１６及びＣＰＵクロック発振器、ＤＳＰクロック
発振器を削除することができる。
【００１７】上記のようにＰＬＬ回路４２の電圧制御発
振器１４、ロ−パスフィルタ１５、位相比較器１６及び
ＣＰＵクロック発振器、ＤＳＰクロック発振器を削除す
ることにより、これらが消費する電力が無くなり、低消
費電力化を図ることができる。また、これらを削除した
ことにより、その基板の実装スペースが小さくなり、携
帯電話機や自動車電話機の小型化が図れる。
振器１４、ロ−パスフィルタ１５、位相比較器１６及び
ＣＰＵクロック発振器、ＤＳＰクロック発振器を削除す
ることにより、これらが消費する電力が無くなり、低消
費電力化を図ることができる。また、これらを削除した
ことにより、その基板の実装スペースが小さくなり、携
帯電話機や自動車電話機の小型化が図れる。
【００１８】
【発明の効果】以上説明したように本発明によれば、従
来のス−パ−ヘテロダイン方式の送受信機において、第
２のＰＬＬ回路、ＣＰＵクロック発振器及びＤＳＰクロ
ック発振器を除去し、基準発振器の出力周波数を第２局
部発振周波数として使用し、該基準発振器の出力周波数
を所定の分周比で分周して第１のＰＬＬ回路に供給し、
該第１のＰＬＬ回路の出力周波数を該基準発振器の出力
周波数と混合し第１局部発振周波数として使用し、該基
準発振器の出力周波数を所定の分周比で分周してＣＰＵ
クロック信号とすると共に所定の分周比で分周してＤＳ
Ｐクロック信号として使用するように構成したので、小
型化、低消費電力化を図ることができるという優れた効
果が得られる。
来のス−パ−ヘテロダイン方式の送受信機において、第
２のＰＬＬ回路、ＣＰＵクロック発振器及びＤＳＰクロ
ック発振器を除去し、基準発振器の出力周波数を第２局
部発振周波数として使用し、該基準発振器の出力周波数
を所定の分周比で分周して第１のＰＬＬ回路に供給し、
該第１のＰＬＬ回路の出力周波数を該基準発振器の出力
周波数と混合し第１局部発振周波数として使用し、該基
準発振器の出力周波数を所定の分周比で分周してＣＰＵ
クロック信号とすると共に所定の分周比で分周してＤＳ
Ｐクロック信号として使用するように構成したので、小
型化、低消費電力化を図ることができるという優れた効
果が得られる。
【図１】本発明のス−パ−ヘテロダイン方式の送受信機
の構成例を示す図である。
の構成例を示す図である。
【図２】従来のス−パ−ヘテロダイン方式の送受信機の
構成例を示す図である。
構成例を示す図である。
１ アンテナ ２ アンテナ共用器 ３ 高周波増幅器 ４ バンドパスフィルタ ５ ミキサ ６ 第１中間周波フィルタ ７ 第１中間周波増幅器 ８ ミキサ ９ 第２中間周波フィルタ １０ 第２中間周波増幅器 １１ 電圧制御発振器 １２ ロ−パスフィルタ １３ 位相比較器 １４ 電圧制御発振器 １５ ロ−パスフィルタ １６ 位相比較器 １７ ミキサ １８ バンドパスフィルタ １９ 増幅器 ２０ 基準発振器 ２１ 変調器 ２２ バンドパスフィルタ ２３ 前置増幅器 ２４ 電力増幅器 ３１ 基準発振器 ３２ 分周器 ３３ 分周器 ３４ 分周器 ４１ ＰＬＬ回路 ４２ ＰＬＬ回路
Claims (1)
- 【請求項１】 基準発振器、第１のＰＬＬ回路、第２の
ＰＬＬ回路、ＣＰＵクロック周波数を出力するＣＰＵク
ロック発振器及びＤＳＰクロック周波数を出力するＤＳ
Ｐクロック発振器を具備し、前記基準発振器の出力を第
１のＰＬＬ回路及び第２のＰＬＬ回路に入力し、両ＰＬ
Ｌ回路の出力を混合し第１局部発振周波数として使用
し、第２のＰＬＬ回路の出力を第２局部発振周波数とし
て使用するス−パ−ヘテロダイン方式の送受信機におい
て、 前記第２のＰＬＬ回路、ＣＰＵクロック発振器及びＤＳ
Ｐクロック発振器を除去し、 前記基準発振器の出力周波数を第２局部発振周波数とし
て使用し、該基準発振器の出力周波数を所定の分周比で
分周して前記第１のＰＬＬ回路に供給し、該第１のＰＬ
Ｌ回路の出力周波数を該基準発振器の出力周波数と混合
し前記第１局部発振周波数として使用し、該基準発振器
の出力周波数を所定の分周比で分周してＣＰＵクロック
周波数とすると共に所定の分周比で分周して前記ＤＳＰ
クロック周波数として使用するように構成したことを特
徴とするス−パ−ヘテロダイン方式の送受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141063A JPH10322239A (ja) | 1997-05-14 | 1997-05-14 | スーパーヘテロダイン方式の送受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141063A JPH10322239A (ja) | 1997-05-14 | 1997-05-14 | スーパーヘテロダイン方式の送受信機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10322239A true JPH10322239A (ja) | 1998-12-04 |
Family
ID=15283394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141063A Pending JPH10322239A (ja) | 1997-05-14 | 1997-05-14 | スーパーヘテロダイン方式の送受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10322239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020092419A (ja) * | 2018-12-06 | 2020-06-11 | ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド | 電子チップを有する送受信器 |
-
1997
- 1997-05-14 JP JP9141063A patent/JPH10322239A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020092419A (ja) * | 2018-12-06 | 2020-06-11 | ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド | 電子チップを有する送受信器 |
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