JPH10320986A - Ｅｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み時間を可変するＥＥＰＲＯＭ装置に
おいて、分解能の向上等により歩留まりの向上等を図
る。 【解決手段】 ＥＥＰＲＯＭ装置は電気的に書き込み及
び消去が可能な不揮発性記憶素子から成るメモリセルア
レイ６、７を有するものである。メモリセルアレイ６、
７に前記書き込み及び消去を行う時間のデータを記憶す
る領域が設けられている。該ＥＥＰＲＯＭ装置は前記領
域から前記データを読み出して記憶するラッチ回路と、
発振回路より発振されるクロックをカウントするカウン
タ３とを備える。そして、前記カウンタでは前記データ
により前記書き込み及び消去を行う時間を可変してい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性記憶素子の
メモリセルアレイを有するＥＥＰＲＯＭ（Electrically
Erasable and Programmable Read Only Memory）装置
に関し、特にそのメモリセルアレイに書き込み及び消去
を行う時間を可変するＥＥＰＲＯＭ装置に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭ装置は、例えば酸化膜に高
電圧を印加すると、その酸化膜をトンネル効果による電
流が流れることを利用したもので、フローティングゲー
トに電子の注入又は放出をすることにより電気的にデー
タの消去や書き込み（以下「書き込み等」という）を行
う。しかし、製造段階において特性のばらつきが比較的
大きいため、一律に書き込み時間（本明細書において
「書き込み時間」とはメモリセルでの消去及び書き込み
の一連のサイクル時間をいう）を決定していたのでは、
特性のばらつきにより次のような問題があった。

【０００３】すなわち、書き込み時間を長く設定する
と、電子の注入や放出の特性が良いメモリセルの場合、
電子注入量や放出量が増大してトンネル酸化膜の絶縁破
壊等が発生し、特性が劣化してしまう。逆に、上記特性
の悪いメモリセルの場合、書き込みが十分に行われて歩
留まりは確保されることになる。一方、書き込み時間を
短く設定すると、上記特性の良いセルの場合には歩留ま
りは確保されるが、逆に上記特性の悪いメモリセルの場
合には十分な電子注入や放出が行えなくなり、データエ
ラーが発生する。

【０００４】この対策として従来より書き込み時間を可
変することが行われている。この種のＥＥＰＲＯＭ装置
には例えば特許番号第２５１０５２１号の特許公報に記
載されている装置がある。この従来のＥＥＰＲＯＭ装置
は、発振回路で生成されるクロックから分周回路で分周
比のそれぞれ異なる複数の基準信号を出力し、これらの
基準信号から適当な信号を選択して書き込み時間を可変
するものである。

【０００５】

【発明が解決しようとする課題】しかし、上記従来のＥ
ＥＰＲＯＭ装置では、基準信号数をあまり多くすること
ができないので書き込み時間の分解能が低いという問題
があった。また、分周比の異なる信号から選択を行うた
めにメモリセルアレイとは別個にこのデータを記憶する
ものであった。そのため、例えばポリヒューズを使用す
る構成となるが、ポリヒューズのレーザカット用に位置
を認識するマークのため及び周囲に影響しないようにす
るために十分なスペースが必要となるのでチップ面積が
増大するという問題もあった。

【０００６】本発明は上記課題を解決し、書き込み時間
を可変するＥＥＰＲＯＭ装置において、書き込み時間の
設定の分解能の向上等により歩留まりの向上等を図るこ
とを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の構成では、電気的に書き込み及び消
去が可能な不揮発性記憶素子から成るメモリセルアレイ
を有するＥＥＰＲＯＭ装置において、前記メモリセルア
レイに前記書き込み及び消去を行う時間のデータを記憶
する領域を設け、前記領域から前記データを読み出して
記憶するラッチ回路と、発振回路より発振されるクロッ
クをカウントするカウンタとを備えるもので、前記カウ
ンタでは前記ラッチ回路からの信号により前記書き込み
及び消去を行う時間を可変している。

【０００８】このような構成によると、ＥＥＰＲＯＭ装
置はメモリセルアレイより書き込み時間のデータを読み
取ってラッチ回路に記憶する。そして、書き込み等を行
うときには例えばラッチ回路に記憶されているデータで
カウンタをセットしてカウントを開始する。カウンタよ
り出力される信号を書き込み時間として用いることによ
り、書き込み時間を可変する。

【０００９】また、本発明の第２の構成では、上記第１
の構成において、前記ラッチ回路はデータリセット信号
の入力により前記カウンタに特定の信号を出力してい
る。

【００１０】このような構成では、ラッチ回路にデータ
リセット信号が入力されると、ラッチ回路は記憶してい
るデータにかかわりなく、例えば設定し得る最大の時間
となるようにカウンタに信号を伝える。これにより、例
えば書き込み時間のデータをメモリセルアレイに記憶す
るときにはデータリセット信号をラッチ回路に入力すれ
ば、確実に上記データをメモリセルアレイに記憶するこ
とができるようになる。

【００１１】また、本発明の第３の構成では、上記第１
の構成又は上記第２の構成において、ＥＥＰＲＯＭ装置
は電源導通開始時に前記領域から前記データを読み出し
て前記ラッチ回路に記憶するようにしている。このよう
な構成では、ＥＥＰＲＯＭ装置は電源導通開始時に書き
込み時間のデータをメモリセルアレイから読み出してラ
ッチ回路に記憶する。そのため、通常の使用時には書き
込み時間を設定する特別な操作等は必要でない。

【００１２】

【発明の実施の形態】本発明の一実施形態について図１
〜図４を用いて説明する。図１は本実施形態のブロック
図である。本実施形態のＥＥＰＲＯＭ装置はシリアル信
号でデータの入出力を行うものである。ロジックバッフ
ァ５はチップセレクト信号ＣＳ、データ入力信号ＤＩＮ
及びクロックＣＬＫの入力により各種の命令コード等を
識別してデータの書き込みや読み出し等を行う。ＥＥＰ
ＲＯＭ装置はチップセレクト信号ＣＳによりアクティブ
とされたものだけが使用可能となるので、複数のＥＥＰ
ＲＯＭ装置より特定の装置を選んで使用するときにチッ
プセレクト信号ＣＳが用いられる。

【００１３】リングオシレータ４はクロックを発振する
発振回路であり、そのクロックを昇圧回路１やカウンタ
３に送出する。昇圧回路１は例えば複数段の昇圧用のコ
ンデンサの両極間に保持されている電圧にクロック信号
を加えることにより段階的に昇圧を行う回路である。

【００１４】高電圧スイッチング回路／デコーダ２は、
電源として用いる電圧を通常の電源電圧又は昇圧回路１
で発生した高電圧のいずれか一方に切り換える回路と、
ロジックバッファ５からのアドレス信号をデコードする
デコーダとを有する。また、この高電圧により書き込み
等が行われるが、書き込み時間はカウンタ３からの信号
ＷＴにより可変する。

【００１５】メモリセルアレイ６、７は電気的に書き換
え可能な不揮発性記憶素子から成る。メモリセルアレイ
６は書き込み時間のデータを記憶する領域である。Ｙゲ
ート８はロジックバッファ５からのアドレス信号をデコ
ードする。センス回路９はメモリセルアレイ６、７から
高電圧スイッチング回路／デコーダ２とＹゲート８で指
定されたアドレスのデータの判別を行う。

【００１６】シフタ回路１０はシリアル信号とパラレル
信号の変換を行う。センス回路９で読み出されたデータ
をシフタ回路１０はパラレル信号に変換して出力バッフ
ァ１１に送出する。出力バッファ１１はデータを一時的
に記憶するものでシリアル信号ＤＯＵＴを出力する。ま
た、信号ＤＯＵＴが書き込み時間のデータであるときは
ロジックバッファ５の制御により信号ＤＯＵＴはバッフ
ァ回路１２を介してカウンタ３に送信され、カウンタ３
で記憶される。

【００１７】このＥＥＰＲＯＭ装置よりデータを読み出
すときには、クロックＣＬＫに同期してロジックバッフ
ァ５に読み出し命令コード及びアドレスを含む信号ＤＩ
Ｎをロジックバッファ５に入力する。ロジックバッファ
５は読み出し命令コードを認識すると、高電圧スイッチ
ング回路／デコーダ２とＹゲート８で指定したアドレス
のデータを読み取り、データをセンス回路９で判別す
る。そして、シフタ回路１０でシリアル信号に変換し、
出力バッファ１１より信号ＤＯＵＴとして出力する。こ
のとき、高電圧スイッチング回路／デコーダ２では昇圧
回路１からの高電圧でなく通常の電源電圧が使用され
る。

【００１８】メモリセルアレイ６に書き込み時間のデー
タを記憶するときには、クロックＣＬＫに同期してその
ことを示す命令コードとそのデータを含む信号ＤＩＮを
ロジックバッファ５に入力する。これにより、ロジック
バッファ５は高電圧スイッチング回路／デコーダ２とＹ
ゲート８を制御してメモリセルアレイ６にそのデータを
記憶する。そして、電源導通開始時にはロジックバッフ
ァ５はメモリセルアレイ６からその書き込み時間のデー
タを読み出してカウンタ３で記憶するようにする。

【００１９】メモリセルアレイ７に書き込み等を行うと
きには、クロックＣＬＫに同期して書き込み命令コー
ド、アドレス及びデータを含む信号ＤＩＮをロジックバ
ッファ５に入力する。ロジックバッファ５は書き込み命
令コードを認識すると、シリアルに入力されたデータを
シフタ回路１０でパラレルに変換した後、高電圧スイッ
チング回路／デコーダ２及びＹゲート８で指定したメモ
リセルに書き込み等を行う。書き込み時間はカウンタ３
からの信号ＷＴにより可変する。尚、高電圧スイッチン
グ回路／デコーダ２では例えばスイッチング動作をする
トランジスタを用いることにより通常の電源電圧と高電
圧との切り換えを行うことができる。

【００２０】このＥＥＰＲＯＭ装置について基本的な書
き込み時間の決定方法を図２に示す。まだ書き込み時間
のデータが記憶されていない状態のＥＥＰＲＯＭ装置
に、まずステップＳ１で、ある書き込み時間のデータを
入力する。このとき、確実に書き込み等を行うためにロ
ジックバッファ５よりカウンタ３にデータリセット信号
ＤＲ（後述する）を送り、書き込み時間が最大となるよ
うにする。

【００２１】そして、ステップＳ２でそのデータで書き
込みや読み出し動作等を行ってしきい値のマージンが最
適の状態にあるかチェックする。もしマージンが最適の
状態でなければステップＳ６で書き込み時間のデータを
変更して再度ステップＳ１でそのデータをＥＥＰＲＯＭ
装置に入力する。一方、ステップＳ３でマージンが最適
の状態であればステップＳ４に進み、論理検査やＤＣ検
査等のその他の項目の検査をする。ここまでがウエハ状
態で検査するＥＤＳ（Electrical Die SORT）であり、
これにて不良ならば不良を示すマークが付されることと
なる。

【００２２】そして、パッケージング等を行い、ステッ
プＳ５で機能テスト（ＦＴ）を行う。前述の不良を示す
マークが付されたものも取り除かれ、機能テストに合格
したものだけが出荷される。製品として出荷されるＥＥ
ＰＲＯＭ装置は電源導通開始時に自動的に最適な書き込
み時間に設定する。

【００２３】図３はカウンタ３とリングオシレータ４の
一例の回路図である。リングオシレータ４では、複数段
のインバータ２５、２６・・・２７が接続されており、
各インバータ２５、２６・・・２７の接続間にコンデン
サ２２、２３・・・がインバータ２５、２６・・・の各
出力電圧で充電されるように接続されている。

【００２４】各インバータ２５、２６・・・２７では例
えばインバータ２５におけるＭＯＳＦＥＴ（Metal Oxid
e Semiconductor Field Effect Transistor）２０、２
１のようにそれぞれＮチャネルＭＯＳＦＥＴが直列に接
続された構成となっている。最終段のインバータ２７の
出力は初段のインバータ２５に帰還しているためリング
オシレータ４は発振動作し、クロックをカウンタ３に送
出する。尚、インバータ２５、２６・・・２７の段数は
奇数である。

【００２５】カウンタ３では、リングオシレータ４から
のクロックをインバータ１５で反転して信号ＣＫとし、
ダウンカウンタ１６及びシフトレジスタ１８に入力す
る。また、電源導通開始時等に信号ＤＯＵＴをバッファ
回路１２からシフトレジスタ１８に入力し、Ｎビットの
データＤ０〜ＤＮをラッチ回路１７で記憶する。このと
き、データＤ０〜ＤＮは書き込み時間を表し、ダウンカ
ウンタ１６に伝えられる。

【００２６】ダウンカウンタ１６はロジックバッファ５
からのカウンタスタート信号ＳＴによってカウントを開
始する。また、ロジックバッファ５よりラッチ回路１７
にデータリセット信号ＤＲが入力される。信号ＤＲがハ
イレベルのときにラッチ回路１７は記憶しているデータ
にかかわらず、データＤ０〜ＤＮの各ビットを全て
「１」としてダウンカウンタ１６に伝える。

【００２７】カウンタ３での基本的な動作を説明する
と、ダウンカウンタ１６はカウンタスタート信号ＳＴの
入力によりデータＤ０〜ＤＮでセットしてカウントを開
始する。このとき、ダウンカウンタ１６は出力信号ＷＴ
をハイレベルとする。そして、カウントを終了すると信
号ＷＴをロウレベルとする。信号ＷＴがハイレベルであ
る期間を高電圧スイッチング回路／デコーダ２は上述の
書き込み時間とする。

【００２８】尚、高電圧スイッチング回路／デコーダ２
では例えば信号ＷＴによってオン／オフするスイッチン
グ素子を回路に挿入することにより、信号ＷＴに応じて
高電圧をメモリセルアレイ６、７に印加する時間を可変
することができる。また、データリセット信号ＤＲがハ
イレベルであるときに書き込み時間は最大となる。

【００２９】図４は動作の一例を示す波形図である。信
号ＣＫ、ＳＴ、ＤＲはカウンタ３に入力される前述の各
信号である。信号ＷＴはカウンタ３より出力される信号
である。信号ＤＯＵＴは出力バッファ１１（図１参照）
より出力される信号であり、ロジックバッファ５の制限
により一部がカウンタ３に入力される。

【００３０】信号ＣＫは一定の周期で繰り返している。
データリセット信号ＤＲがハイレベルであるときにカウ
ンタスタート信号ＳＴが入力されると、カウンタ３より
出力される信号ＷＴはＫ１に示すように消去期間Ａ１と
書き込み期間Ｂ１が最大となる。書き込み時間のデータ
をメモリセルアレイ６に記憶するときにはロジックバッ
ファ５はデータリセット信号ＤＲをハイレベルとして確
実に書き込み等を行うようにしている。

【００３１】これにより、高電圧スイッチング回路／デ
コーダ２では期間Ａ１で消去を行い、期間Ｂ１で必要な
書き込みを行う。書き込み時間とは期間Ａ１、Ｂ１のよ
うに消去及び書き込みの一連のサイクル時間のことであ
る。このとき、信号ＤＯＵＴのデータ３１をカウンタ３
に入力して、ラッチ回路１７で記憶するようにする。
尚、メモリセルアレイ６にデータの書き込む等をするの
はＥＤＳだけで書き込み回数が少ないので、期間Ｋ１に
示すように書き込み時間を十分に長くしても問題はな
い。

【００３２】次に、ロジックバッファ５は信号ＤＲをロ
ウレベルとし、メモリセルアレイ７にデータを記憶する
ためにカウンタスタート信号ＳＴをカウンタ３に入力す
ると、ダウンカウンタ１６はデータ３１に応じてカウン
ト値がセットされる。これにより、期間Ｋ２での消去期
間Ａ２と書き込み期間Ｂ２は書き込み時間のデータによ
り可変する。本実施形態では消去期間Ａ２と書き込み期
間Ｂ２がそれぞれ期間Ａ１、Ｂ１よりも短縮された波形
となる。期間Ａ２、Ｂ２はデータＤ０〜ＤＮの各ビット
が全て「１」である場合を除き、それぞれ期間Ａ１、Ｂ
２よりも短くなる。

【００３３】その後、データリセット信号ＤＲがロウレ
ベルである限り、カウンタスタート信号ＳＴが入力され
ると、設定された書き込み時間のデータで期間Ｋ３では
消去期間Ａ３は書き込み期間Ｂ３は期間Ｋ２ときとそれ
ぞれ等しくなる。また、ＥＥＰＲＯＭ装置の電源導通時
にもメモリセルアレイ６から書き込み時間のデータを読
み出してラッチ回路１７で記憶する。

【００３４】以上説明したように本実施形態によれば、
ＥＥＰＲＯＭ装置は製造段階で特性にばらつきがあって
も最適の書き込み時間に設定することができるので、Ｅ
ＤＳやＦＴの歩留まりが向上する。具体的に言えば、メ
モリセルアレイ６、７の特性が悪い場合には書き込み時
間を長くし、逆に特性が良い場合には書き込み時間を短
くする。書き込み時間のデータの設定はＥＤＳで行い得
るので、通常の使用では書き込み時間を設定するための
特別な操作等は不要である。将来ＥＥＰＲＯＭ装置はメ
モリサイズの微細化等にともなって特性のばらつきが更
に増大すると考えられるが、本実施形態のＥＥＰＲＯＭ
装置では信頼性を確保しつつ歩留まりを向上することが
できる。

【００３５】上記公報（特許番号第２５１０５２１号）
に記載の従来のＥＥＰＲＯＭ装置では、分解能が低く、
また書き込み時間のデータを記憶する部分がメモリセル
アレイとは別々に設けられているためにチップ面積が増
大するという問題があったが、本実施形態ではメモリセ
ルアレイ６、７を共通のメモリセルアレイとして一部の
領域を前記データの記憶用として使用し、ここのデータ
でカウンタを動作させて書き込み時間を可変する構成と
なっているので、分解能が高く、ポリヒューズ等も必要
でない。また、書き込み時間のデータを書き込むのも通
常のデータ書き込みとほぼ同様に行っているので前記デ
ータを簡単に記憶できる。

【００３６】尚、図３に示すリングオシレータ４は発振
回路の一例であり、その他の構成の発振回路でもよい。
カウンタ３についても例えばアップカウンタを用いるも
のでも同様の動作をするように構成することができる。
また、シリアルタイプのＥＥＰＲＯＭ装置に限らずパラ
レルタイプのＥＥＰＲＯＭでも同様にメモリセルアレイ
に書き込み時間のデータを記憶する領域を設けて書き込
み時間を可変するようにすることができる。

【００３７】本実施形態では電源導通開始時に書き込み
時間のデータをメモリセルアレイ６から読み出していた
が、例えば書き込み等が行われたかどうかを監視してお
いて最初に書き込み等を行う時にデータを読み出すよう
にタイミングを変更してもよい。

【００３８】

【発明の効果】

＜請求項１の効果＞以上説明したように本発明によれ
ば、メモリセルアレイに書き込み時間のデータを記憶す
る領域が設けられていて、ＥＥＰＲＯＭ装置はここより
データを読み出してラッチ回路で記憶することによりカ
ウンタで書き込み時間を可変する。これにより、製造段
階で特性にばらつきがあっても書き込み時間を適切に設
定することができるので、歩留まりの向上を図ることが
できる。また、上記公報に記載の従来のＥＥＰＲＯＭ装
置と比較しても、書き込み時間の分解能を改善すること
ができるので、さらなる歩留まりの向上が可能である。
メモリセルアレイに前記データを記憶しているためポリ
ヒューズ等が不要となるので、チップ面積が増大せず、
コストの上昇にならない。そして、書き込み時間のデー
タの記憶は通常のデータ記憶とほぼ同様に行われるので
簡単である。

【００３９】＜請求項２の効果＞例えばデータリセット
信号の入力により最大の設定時間で書き込み等を行うよ
うにすれば、書き込み時間のデータをメモリセルアレイ
に記憶するときにはデータリセット信号を使って確実に
書き込むことができるようになる。

【００４０】＜請求項３の効果＞電源導通開始時に書き
込み時間のデータが読み出され、ＥＥＰＲＯＭ装置では
自動的に書き込み時間が設定されるので、通常の使用状
態では書き込み時間の設定のための特別な操作等が不要
である。

【図面の簡単な説明】

【図１】 本発明の一実施形態のブロック図。

【図２】 その書き込み時間を決定する基本的な方法の
フローチャート。

【図３】 そのカウンタとリングオシレータの一例の回
路図。

【図４】 その信号の一例のタイミングチャート。

【符号の説明】

１ 昇圧回路 ２ 高電圧スイッチング回路／デコーダ ３ カウンタ ４ リングオシレータ ５ ロジックバッファ ６、７ メモリセルアレイ ８ Ｙゲート ９ センス回路 １０ シフタ回路 １１ 出力バッファ １６ ダウンカウンタ １７ ラッチ回路 １８ シフトレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込み及び消去が可能な不揮
   発性記憶素子から成るメモリセルアレイを有するＥＥＰ
   ＲＯＭ装置において、 前記メモリセルアレイに前記書き込み及び消去を行う時
   間のデータを記憶する領域を設け、前記領域から前記デ
   ータを読み出して記憶するラッチ回路と、発振回路より
   発振されるクロックをカウントするカウンタとを備え、
   前記カウンタでは前記ラッチ回路からの信号により前記
   書き込み及び消去を行う時間を可変することを特徴とす
   るＥＥＰＲＯＭ装置。
2. 【請求項２】 前記ラッチ回路はデータリセット信号の
   入力により前記カウンタに特定の信号を出力することを
   特徴とする請求項１に記載のＥＥＰＲＯＭ装置。
3. 【請求項３】 電源導通開始時に前記領域から前記デー
   タを読み出して前記ラッチ回路に記憶することを特徴と
   する請求項１又は請求項２に記載のＥＥＰＲＯＭ装置。