JPH10320199A - 条件実行命令を有するマイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 条件実行命令を実行し結果を格納するレジス
タを後続命令がバイパス経路を介して参照する場合、条
件が満足されず無効の時、後続命令の実行で誤動作が生
じるという課題があった。 【解決手段】 条件実行命令を備えるマイクロプロセッ
サにおいて、命令デコーダ２内の条件実行判定部２６０
が、汎用フラグ５内に設定された条件データと実行条件
フィールド内に設定された条件とが合致しているか否か
を判定し、条件実行判定部の判定結果に従って、バイパ
ス制御部２５０，３８０がバイパス経路Ｂ０，Ｂ１，Ｂ
２またはデータ経路Ｄ０，Ｄ１を介してデータ転送する
か否かを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、命令の一部に含
まれる実行条件フィールドを用いて命令の実行を制御す
る条件実行命令を備えたマイクロプロセッサに関するも
のである。

【０００２】

【従来の技術】従来より、分岐のペナルティを減少さ
せ、マイクロプロセッサの性能向上のための手法とし
て、条件実行などの手法が検討されている。従来のＡＲ
Ｍマイクロプロセッサでは、条件実行の判定に用いるた
めのフラグとして、ネガティブフラグ（Ｎ），ゼロフラ
グ（Ｚ），キャリーフラグ（Ｃ），オーバーフローフラ
グ（Ｖ）という特定の命令でのみ設定される専用フラグ
を用いている。

【０００３】また、マイクロプロセッサの性能向上のた
めの従来の他の手法として、動作周波数の高速化を目的
としてパイプラインの段数を多くした場合における演算
結果のバイパス処理を用いた手法がある。この手法で
は、例えば、演算結果を汎用レジスタへ書き込む命令を
実行し、次にそのレジスタを参照する命令を実行した場
合、後者の命令でレジスタを参照する時点では、前者の
命令における演算結果が汎用レジスタへ書き込まれてい
ないため、前者の命令の演算結果を汎用レジスタを経由
することなく、専用に設けられたバイパス経路を介して
直接参照することで命令を効率良く実行する手法であ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
条件実行命令を有するマイクロプロセッサにおいてバイ
パス経路を使用する場合、例えば、演算結果を汎用レジ
スタ内に書き込む条件実行命令を実行し、次にその演算
結果が書き込まれた汎用レジスタを参照するのにバイパ
ス経路を用いる命令を実行した場合に、前者の命令の実
行条件が満たされず命令が無効となった場合には、後者
の命令で間違ったデータをバイパスすることになり、誤
動作を引き起こすという課題があった。

【０００５】この発明は上記のような課題を解決するた
めになされたもので、データを直接転送するバイパス経
路を設けた条件実行命令を有するマイクロプロセッサに
おいて、条件実行命令の後にバイパス経路を用いる命令
が続いた場合でも、パイプラインのペナルティを課する
ことなく効率良く、また誤動作なく命令を実行可能な条
件実行命令を有するマイクロプロセッサを得ることを目
的とする。

【０００６】

【課題を解決するための手段】請求項１記載の発明に係
る条件実行命令を有するマイクロプロセッサは、実行条
件フィールドおよび演算フィールドを含む条件実行命令
等の各種命令をデコードする命令デコーダと、条件が設
定される汎用フラグを含む制御レジスタと、命令デコー
ダの出力に従って命令を実行する命令実行部と、命令実
行部の実行結果を格納する複数の汎用レジスタと、命令
実行部に設けられ汎用レジスタを経由することなく、直
前に実行された命令の演算結果を格納しているレジスタ
内の演算結果をバイパスするためのバイパス経路とを備
える。特に、命令デコーダ内の条件実行判定部が、汎用
フラグ内に設定された条件データと実行条件フィールド
内に設定された条件とが合致しているか否かを判定し、
バイパス制御部が条件実行判定部の判定結果に従って、
バイパス経路を使用するか否かを制御して、条件実行命
令の後にバイパス経路を用いる命令が続いた場合でも、
パイプラインのペナルティを課することなく効率良く、
また誤動作なく命令を実行するものである。

【０００７】請求項２記載の発明に係る条件実行命令を
有するマイクロプロセッサは、バイパス制御部内のバイ
パス判定部が、命令実行部で実行される命令のパイプラ
インでデータ干渉が発生しているか否かを判定し、レジ
スタ出力制御部が、バイパス判定部の判定結果に基づい
て、バイパス経路を介した制御レジスタのデータ転送動
作を制御し、また、条件実行制御部内の条件実行判定部
が、実行しようとする条件実行命令が有効であるか無効
であるかを判定し、汎用レジスタ書き込み制御部が条件
実行判定部の判定結果に基づいて汎用レジスタへのデー
タの書き込みを制御する。さらに、バイパス判定部がデ
ータ干渉の発生を判定した場合であっても、レジスタ出
力制御部は、条件実行判定部から送信される判定結果に
従ってレジスタの動作を停止し、また汎用レジスタ内の
データを使用するようにレジスタおよび汎用レジスタを
制御して、条件実行命令の後にバイパス経路を用いる命
令が続いた場合でも、パイプラインのペナルティを課す
ることなく効率良く、また誤動作なく命令を実行するも
のである。

【０００８】請求項３記載の発明に係る条件実行命令を
有するマイクロプロセッサは、実行条件フィールドおよ
び演算フィールドを含む条件実行命令等の各種命令をデ
コードする命令デコーダと、条件が設定される汎用フラ
グを含む制御レジスタと、命令デコーダの出力に従って
命令を実行する命令実行部と、命令実行部の実行結果を
格納する複数の汎用レジスタと、命令実行部に設けら
れ、汎用レジスタを経由することなく、直前に実行され
た命令の演算結果を格納している複数のレジスタ内の演
算結果をバイパスするための複数のバイパス経路と汎用
レジスタを経由するデータ転送のためのデータ経路とを
備える。特に、命令デコーダ内の条件実行制御部は、汎
用フラグ内に設定された条件と実行条件フィールド内に
設定された条件が合致しているか否かを判定し、バイパ
ス制御部は、条件実行判定部の判定に従って、複数のバ
イパス経路および汎用レジスタを経由するデータ経路の
うちいずれかを介したデータ転送を制御するので、条件
実行命令の後にバイパス経路を用いる命令が続いた場合
でも、パイプラインのペナルティを課することなく効率
良く、また誤動作なく命令を実行するものである。

【０００９】請求項４記載の発明に係る条件実行命令を
有するマイクロプロセッサは、バイパス制御部内のバイ
パス判定部が、命令実行部で実行される命令のパイプラ
インでデータ干渉が発生しているか否かを判定し、レジ
スタ出力制御部が、バイパス判定部の判定結果に基づい
て、バイパス経路を介した制御レジスタのデータ転送動
作を制御し、条件実行制御部内の条件実行判定部が、実
行しようとする条件実行命令が有効であるか無効である
かを判定し、汎用レジスタ書き込み制御部が、条件実行
判定部の判定結果に基づいて汎用レジスタへのデータの
書き込みを制御し、バイパス判定部がデータ干渉の発生
を判定した場合であっても、レジスタ出力制御部は、条
件実行判定部から送信される判定結果に従って、複数の
バイパス経路およびデータ経路のいずれかを選択して複
数のレジスタあるいは複数の汎用レジスタのいずれかを
介したデータ転送を制御するので、条件実行命令の後に
バイパス経路を用いる命令が続いた場合でも、パイプラ
インのペナルティを課することなく効率良く、また誤動
作なく命令を実行するものである。

【００１０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．まず、この発明の条件実行命令を有する
マイクロプロセッサの基本構成に関して説明する。

【００１１】マイクロプロセッサのハードウエア構成 図１は、この発明の条件実行命令を有するマイクロプロ
セッサの全体構成を示すブロック図であり、３２ビット
の内部データバスを有する３２ビットマイクロプロセッ
サである。図において、１は条件実行命令を有するマイ
クロプロセッサコア、２は命令ＲＡＭ６から６４ビット
幅のＩＤバスを介して入力した命令コードをデコードす
る処理を行う命令デコードユニット（命令デコーダ）、
３はアドレス計算を行うメモリアクセスユニット（命令
実行部）、４は算術論理演算またはシフト演算を行う整
数演算ユニット、５は３２ビット×６４ワードの汎用レ
ジスタ（複数の汎用レジスタ）、７はデータが格納され
るデータＲＡＭである。

【００１２】命令デコードユニット２において、８、９
はそれぞれ命令コードをデコードするデコーダ、１０は
プロセッサの状態を示すプロセッサ状態語（Ｐｒｏｃｅ
ｓｓｏｒ Ｓｔａｔｕｓ Ｗｏｒｄ、以下プロセッサ状
態語をＰＳＷという）である。命令デコードユニット２
は、さらに、制御信号１１を作成し、それをメモリアク
セスユニット３へ与える。また、命令デコードユニット
２は、デコーダ９のデコード結果とＰＳＷ１０の内容に
基づいて制御信号１２を作成しそれを整数演算ユニット
４へ与える。

【００１３】メモリアクセスユニット３において、１３
はジャンプや分岐を含まない命令を実行するとＰＣ（プ
ログラムカウンタ）値に８を加えて次に実行する命令に
対するＰＣ値を算出するとともに、ジャンプや分岐を含
む命令の実行時に分岐変位をＰＣ値に加算したり、演算
で指定されたアドレッシングモードに応じた計算を行っ
てジャンプ先の命令に対するＰＣ値を計算するＰＣ制御
部である。１４は、ＰＣ制御部１３が計算したＰＣ値を
３２ビット幅のＩＡバスを介して命令ＲＡＭ６へ送ると
ともに、命令ＲＡＭ６から命令コードを出力させるメモ
リ制御部である。

【００１４】メモリ制御部１４は、３２ビット幅のＯＡ
バスを介してアドレスデータをデータＲＡＭ７へ転送
し、命令実行に必要なデータを６４ビット幅のＯＤバス
を介してアクセスする。１５は、汎用レジスタ５から３
２ビット幅のＳ１バス、Ｓ２バス、Ｓ６バスを介して転
送された最大３ワードのデータを用いて算術論理演算を
行い、演算結果を３２ビット幅のＷ１バスを介して汎用
レジスタ５に転送するＡＬＵである。１６は、汎用レジ
スタ５からＳ１バス、Ｓ２バス、Ｓ６バスを介して転送
されたデータを用いてシフト演算を行い、演算結果をＷ
１バスを介して汎用レジスタ５へ転送するシフタであ
る。

【００１５】メモリアクセスユニット３に対して、Ｓ１
バス、Ｓ２バス、Ｓ５バス、Ｓ６バスを介して、３２ビ
ット長のデータを一時に４ワード転送することが可能で
ある。従って、例えば、第１のレジスタの内容と第２の
レジスタの内容との和でアドレッシングされるメモリの
領域に第３のレジスタの内容をストアするとともに、第
３のレジスタの内容をストアしたアドレスに所定値を加
算して得られる値でアドレッシングされるメモリの領域
に、第４のレジスタの内容をストアする２ワードストア
命令を実現することができる。

【００１６】また、メモリアクセスユニット３は、Ｗ１
バスおよびＷ３ＥバスおよびＷ３Ｏバスを介して、メモ
リアクセスユニット３内での２ワードの演算結果または
データＲＡＭ７から転送された２ワードのデータを、汎
用レジスタ５に転送することができる。

【００１７】整数演算ユニット４において、１７は汎用
レジスタ５から３２ビット幅のＳ３バス、Ｓ４バス、Ｓ
５バスを介して転送された最大３ワードのデータを用い
て乗算を行い、演算結果を３２ビット幅のＷ２バス、Ｗ
３Ｅバス、Ｗ３Ｏバスを介して汎用レジスタ５へ転送す
る乗算器である。１８は、乗算の結果を累積加算または
累積減算して保持するアキュムレータである。アキュム
レータとして、６４ビットのものが２本組み込まれてい
る。１９は、汎用レジスタ５からＳ３バス、Ｓ４バス、
Ｓ５バスを介して転送された最大３ワードのデータを用
いて算術論理演算を行い、演算結果をＷ２バス、Ｗ３Ｅ
バス、Ｗ３Ｏバスを介して汎用レジスタ５へ転送するＡ
ＬＵである。２０は、汎用レジスタ５からＳ３バス、Ｓ
４バス、Ｓ５バスを介して転送されたデータを用いてシ
フト演算を行い、演算結果をＷ２バス、Ｗ３Ｅバス、Ｗ
３Ｏバスを介して汎用レジスタ５へ転送するシフタであ
る。

【００１８】このマイクロプロセッサ１では、汎用レジ
スタ５から、最大６種類のレジスタ値を読み出すことが
可能であり、読み出されたデータは、それぞれ、Ｓ１バ
ス、Ｓ２バス、Ｓ３バス、Ｓ４バス、Ｓ５バス、Ｓ６バ
スへ出力される。また、汎用レジスタ５内へ、Ｗ１バ
ス、Ｗ２バス、Ｗ３Ｅバス、Ｗ３Ｏバスを介して最大４
種類のレジスタ値を同時に書き込むことが可能である。

【００１９】図２は、図１に示したこの発明における条
件実行命令を有するマイクロプロセッサ１で用いられる
命令フォーマットを示す説明図である。命令フォーマッ
トとして、１つの命令コードで２つの演算（ｏｐｅｒａ
ｔｉｏｎ）を指示する２演算命令のフォーマット１０１
と、１つの令令コードで１つの演算を指示する１演算命
令のフォーマット１０２とがある。

【００２０】２演算命令のフォーマット１０１には、フ
ィールド１０３およびフィールド１０４からなるフォー
マットフィールドと、２つの演算フィールド１０６、１
０７に付属する各実行条件フィールド１０５とがある。
１演算命令のフォーマット１０２には、フィールド１０
８およびフィールド１０４からなるフオーマットフィー
ルドと、フィールド１０８、１０９、１１０からなる演
算フィールドと、演算フィールドに付属する実行条件フ
ィールド１０５とがある。

【００２１】図３は、図１に示したこの発明における条
件実行命令を有するマイクロプロセッサ１で用いられる
命令フォーマットフィールドを示す説明図であり、図に
おいて、ＦＭは、フィールド１０３およびフィールド１
０４からなる２ビットの値である。

【００２２】フォーマットフィールドの値がＦＭ＝００
の場合、この命令は２演算命令であることを示す。そし
て、演算フィールド１０６で指示されたｏｐｅｒａｔｉ
ｏｎ＿０の演算と演算フィールド１０７で指示されたｏ
ｐｅｒａｔｉｏｎ＿１の演算とが、デコード直後のクロ
ックサイクルで並列に実行される。ｏｐｅｒａｔｉｏｎ
＿０の演算はメモリアクセスユニット３で実行され、ｏ
ｐｅｒａｔｉｏｎ＿１の演算は整数演算ユニット４で実
行される。

【００２３】フォーマットフィールドの値がＦＭ＝０１
の場合、この命令は２演算命令であることを示す。そし
て、ｏｐｅｒａｔｉｏｎ＿０の演算がデコード直後のク
ロックサイクルに実行され、ｏｐｅｒａｔｉｏｎ＿１の
演算がｏｐｅｒａｔｉｏｎ＿０の演算に対して１クロッ
クサイクル遅れて実行される。

【００２４】フォーマットフィールドの値がＦＭ＝１０
の場合、この命令は２演算命令であることを示す。そし
て、ｏｐｅｒａｔｉｏｎ＿１の演算がデコード直後のク
ロックサイクルに実行され、ｏｐｅｒａｔｉｏｎ＿０の
演算がｏｐｅｒａｔｉｏｎ＿１の演算に対して１クロッ
クサイクル遅れて実行される。

【００２５】フォーマットフィールドの値がＦＭ＝１１
の場合、この命令は１演算命令であることを示す。そし
て、フィールド１０８、１０９、１１０からなる演算フ
ィールドで指示された１つの演算がデコード直後のクロ
ックサイクルで実行される。

【００２６】図４は、図１に示したこの発明における条
件実行命令を有するマイクロプロセッサで用いられる命
令フォーマット内の実行条件フィールド１０５の詳細な
内容を示す説明図である。実行条件フィールド１０５
は、マイクロプロセッサ１の実行コントロールフラグＦ
０、Ｆ１の値に応じて、演算フィールド１０６、１０７
のｏｐｅｒａｔｉｏｎ＿０の演算やｏｐｅｒａｔｉｏｎ
＿１の演算、および演算フィールド１０８、１０９、１
１０の演算が有効であるか無効であるかを定める。実行
コントロールフラグＦ０、Ｆ１の内容については後述す
る。

【００２７】演算が有効であるとは、演算結果がレジス
タ、メモリおよびフラグに反映され、その演算による動
作の結果が残ることを意味する。演算が無効であると
は、演算結果がレジスタ、メモリおよびフラグに反映さ
れず、あたかも無効演算（ＮＯＰ）が実行されたかのよ
うな動作の結果が残ることを意味する。

【００２８】実行条件フィールド１０５の値がＣＣ＝０
００ときには、実行コントロールフラグＦ０、Ｆ１の値
に関わらず常に演算は有効である。命令に／ＴＸを記述
したときには、ＣＣ＝０００であることを意味する。

【００２９】実行条件フィールド１０５の値がＣＣ＝０
０１のときには、実行コントロールフラグＦ０＝真のと
きにのみ演算は有効である。実行コントロールフラグＦ
１の状態はいずれでもよい。命令に／ＦＸを記述したと
きには、ＣＣ＝００１であることを意味する。

【００３０】実行条件フィールド１０５の値がＣＣ＝０
１０のときには、実行コントロールフラグＦ０＝偽のと
きにのみ演算は有効である。実行コントロールフラグＦ
１の状態はいずれでもよい。命令に／ＦＸを記述したと
きには、ＣＣ＝０１０であることを意味する。

【００３１】実行条件フィールド１０５の値がＣＣ＝０
１１のときには、実行コントロールフラグＦ１＝真のと
きにのみ演算は有効である。実行コントロールフラグＦ
０の状態はいずれでもよい。命令に／ＸＴを記述したと
きには、ＣＣ＝０１１であることを意味する。ＣＣ＝１
００のときには、実行コントロールフラグＦ１＝偽のと
きにのみ演算は有効である。実行コントロールフラグＦ
０の状態はいずれでもよい。命令に／ＸＦを記述したと
きには、ＣＣ＝１００であることを意味する。

【００３２】実行条件フィールド１０５の値がＣＣ＝１
０１のときには、実行コントロールフラグＦ０＝真かつ
Ｆ１＝真のときにのみ演算は有効である。命令に／ＴＴ
を記述したときには、ＣＣ＝１０１であることを意味す
る。ＣＣ＝１１０のときには、実行コントロールフラグ
Ｆ０＝真かつＦ１＝偽のときのみ演算は有効である。命
令に／ＴＦを記述したときには、ＣＣ＝１１０であるこ
とを意味する。

【００３３】実行条件フィールド１０５の値がＣＣ＝１
１１のときの動作は未定義であり、ユーザは、ＣＣ＝１
１１となる命令を用いることはできない。

【００３４】図５は、図１に示したこの発明における条
件実行命令を有するマイクロプロセッサで用いられる命
令フォーマット内の演算フィールドを示す説明図であ
る。図において、フォーマット１１１〜１１７は、それ
ぞれ２８ビットで表現される短型の演算フィールド１０
６または演算フィールド１０７によるものである。フォ
ーマット１１８、１１９は、フィールド１０８、１０
９、１１０で構成される長型の演算フィールドによるも
のである。フォーマット１１１（Ｓｈｏｒｔ＿Ｍ）は、
演算内容を指定するフィールド１２０、レジスタ番号を
指定する２つのフィールド１２１、１２２、レジスタ番
号または６ビット長の即値指定するフィールド１２３、
およびフィールド１２３がレジスタ番号を示すのか即値
を示すのかを指定するフィールド１２４で構成される。

【００３５】図５の説明図に示すように、フィールド１
２４の値Ｘが「００」、「０１」または「１１」である
ときにはフィールド１２３がレジスタ番号を示している
ことを示し、「１０」であるときには即値を示している
ことを示す。このフォーマット１１１は、レジスタ間接
アドレッシングのメモリアクセス演算に用いられる。

【００３６】フォーマット１１２（Ｓｈｏｒｔ＿Ａ）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定する２つのフィールド１２１、１２２、レジス
タ番号または６ビット長の即値を指定するフィールド１
２３、およびフィールド１２３がレジスタ番号を示すの
か即値を示すのかを指定するフィールド１２５で構成さ
れる。

【００３７】図５の説明図に示すように、フォーマット
１１２内のフィールド１２５の値Ｘが「０」であるとき
にはフィールド１２３がレジスタ番号を示していること
を示し、「１」であるときには即値を示していることを
示す。このフォーマット１１２は、算術演算、論理演
算、シフト演算およびビット演算に用いられる。

【００３８】フォーマット１１３（Ｓｈｏｒｔ＿Ｂ１）
は、演算内容を指定するフィールド１２０およびレジス
タ番号を指定するフィールド１２６で構成される。この
フォーマット１１３は、レジスタ指定によるジャンプ命
令および分岐命令に用いられる。

【００３９】フォーマット１１４（Ｓｈｏｒｔ＿Ｂ２）
は、演算内容を指定するフィールド１２０および１８ビ
ット長のディスプレイスメントのフィールド１２７で構
成される。このフォーマット１１４は、ジャンプ命令お
よび分岐命令に用いられる。

【００４０】フォーマット１１５（Ｓｈｏｒｔ＿Ｂ３）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定するフィールド１２１、レジスタ番号または１
２ビット長の即値を指定するフィールド１２８、フィー
ルド１２８がレジスタ番号を示すのか即値を示すのかを
指定するフィールド１２９、およびゼロ判定に基づいて
フィールド１２１に基づく条件ジャンプまたは条件分岐
を行うか否かを指定するフィールド１３０で構成され
る。このフォーマット１１５は、条件ジャンプ命令およ
び条件分岐命令に使用される。

【００４１】フォーマット１１６（Ｓｈｏｒｔ＿Ｄ１）
は、演算内容を指定するフィールド１２０、レジスタ番
号を指定するフィールド１２１、レジスタ番号または１
２ビット長の即値を指定するフィールド１２８、フィー
ルド１２８がレジスタ番号を示すのか即値を示すのかを
指定するフィールド１２９で構成される。このフォーマ
ット１１６は、条件ジャンプ命令、条件分岐命令および
リピート命令に使用される。

【００４２】フォーマット１１７（Ｓｈｏｒｔ＿Ｄ２）
は、演算内容を指定するフィールド１２０、レジスタ番
号または１２ビット長の即値を指定するフィールド１２
８、フィールド１２８がレジスタ番号を示すのか即値を
示すのかを指定するフィールド１２９、遅延命令（ディ
レイド命令）に関するフィールド１３１で構成される。
このフォーマット１１７は、ディレイドジャンプ命令、
ディレイド分岐命令およびリピート命令に使用される。

【００４３】フォーマット１１８（Ｌｏｎｇ１）は、演
算内容を指定するフィールド１２０、レジスタ番号を指
定する２つのフィールド１２１、１２２、３２ビット長
の即値を指定するフィールド１３２で構成される。この
フォーマット１１８は、複雑な算術演算、大きな即値を
用いる算術演算、大きなディスプレイスメント付きレジ
スタ間接アドレッシングのメモリアクセス演算、大きな
変位の分岐演算および絶対番値へのジャンプ命令などに
使用される。

【００４４】フォーマット１１９（Ｌｏｎｇ２）は、演
算内容を指定するフィールド１２０、レジスタ番号を指
定する２つのフィールド１２１、１２２、３２ビット長
の即値を指定するフィールド１３２、およびゼロ判定に
基づいてフィールド１３２に基づく条件ジャンプまたは
条件分岐を行うか否かを指定するフィールド１３３で構
成される。

【００４５】このフォーマット１１９は、大きな分岐変
位を持つ条件ジャンプや条件分岐命令に使用される。

【００４６】図６は、図１に示したこの発明における条
件実行命令を有するマイクロプロセッサのレジスタの構
成を示す説明図である。このマイクロプロセッサ１は、
６４本の３２ビット長の汎用レジスタ５、１２本の制御
レジスタ１５０、および２本のアキュムレータ１８を備
えている。Ｒ０の汎用レジスタ１４０の内容は常に０で
あり、そこへの書き込みは無視される。Ｒ６２の汎用レ
ジスタは、サブルーチンからの戻り先アドレスが設定さ
れるリンクレジスタである。Ｒ６３の汎用レジスタは、
スタックポインタであり、ＰＳＷ１０のＳＭフィールド
の値に応じてユーザスタックポインタ（ＳＰＵ）または
割り込みスタッタポインタ（ＳＰＩ）として動作する。
制御レジスタ１５０には、プログラムカウンタ１５１、
ＰＳＷ１０、および各種の専用レジスタが含まれる。

【００４７】図５に示すフォーマット１１２による演算
では、６４本の汎用レジスタ５のそれぞれを上位１６ビ
ットと下位１６ビットとに分けてアクセスできる。ま
た、２本のアキュムレータ１８を、上位３２ビットと下
位３２ビットとに分けて別々にアクセスできる。

【００４８】図７は、図１に示したこの発明における条
件実行命令を有するマイクロプロセッサのレジスタ内の
ＰＳＷを示す説明図である。ＰＳＷ１０の上位１６ビッ
トは、スタックポインタを切り替えるためのＳＭフィー
ルド１７１、ソフトウェアデバッガトラップ（ＳＤＢ
Ｔ）の検出を示すＥＡフィールド１７２、ＳＤＢＴの許
可を指定するＤＢフィールド１７３、割り込み許可を指
定するＩＥフィールド１７４、リピート動作の許可を指
定するＲＰフィールド１７８、モジュロアドレッシング
の許可を指定するＭＤフィールド１７６がある。

【００４９】下位１６ビットは、フラグフィールド１８
０である。フラグフィールド１８０には８個のフラグが
あり、その中のＦ０フラグ１８１およびＦ１フラグ１８
２は演算の有効／無効を指定する。各フラグの値は、比
較演算や算術演算の結果に応じて変化する。また、フラ
グ初期化演算で初期化したり、フラグ値書き込み演算で
は任意の値をフラグフィールド１８０に書き込むことに
よって変化する。フラグフィールド１８０の内容は、フ
ラグ値読み出し演算によって読み出される。

【００５０】以下、この発明の条件実行命令を有するマ
イクロプロセッサ１の命令一覧を示す。

【００５１】 A. MCU function instructions A-1. Load/Store instructions LDB Load one byte to a register with sign extension LDBU Load one byte to a register with zero extension LDH Load one half-word to a register with sign extension LDHH Load one half-word to a register high with sign extension LDHU Load one half-word to a register with zero extension LDW Load one word to a register LD2W Load two words to registers LD4BH Load four bytes to four half-word in two registers with sign extension LD4BHU Load four bytes to four half-word in two registers with zero extension LD2H Load two half-word to two word in two registers with sign extension STB Store one byte from a register STH Store one half-word from a register STHH Store one half-word from a register high STW Store one word from a register ST2W Store two words from registers ST4HB Store four bytes from four half-word from two registers ST2H Store two half-word from two registers MODDEC Decrement a register value by a 5-bit immediate value MODINC Increment a register value by a 5-bit immediate value

【００５２】 A-2. Transfer instructions MVFSYS Move a control register to a general purpose register MVTSYS Move a general purpose register to a control register MVFACC Move a word from an accumulator MVTACC Move two general purpose registers to an accumulator

【００５３】 A-3. Compare instructions CMPcc Compare cc = EQ, NE, GT, GE, LT, LE, PS(both positive), NG(both negative) CMPUcc Compare unsigned cc = GT, GE, LT, LE

【００５４】 A-4. Maximum/Minimum instructions reserved

【００５５】 A-5. Arithmetic operation instructions ABS Absolute ADD Add ADDC Add with carry ADDHppp Add half-word ppp = LLL, LLH, LHL, LHH, HLL, HLH, HHL, HHH ADDS Add register Rb with the sign of the third operand ADDS2H Add sign to two half-word ADD2H Add two pairs of half-words AVG Average with rounding towards positive infinity AVG2H Average two pairs of half-words rounding towards positive infinity JOINpp Join two half-words pp = LL, LH, HL, HH SUB Subtract SUBB Subtract with borrow SUBHppp Subtract half-word ppp = LLL, LLH, LHL, LHH, HLL, HLH, HHL, HHH SUB2H Subtract two pairs of half-words

【００５６】 A-6. Logical operation instructions AND logical AND OR logical OR NOT logical NOT XOR logical exclusive OR ANDFG logical AND flags ORFG logical OR flags NOTFG logical NOT a flag XORFG logical exclusive OR flags

【００５７】 A-7. Shift operation instructions SRA Shift right arithmetic SRA2H Shift right arithmetic two half-words SRC shift right concatenated registers SRL Shift right logical SRL2H Shift right logical two half-words ROT Rotate right ROT2H Rotate right two half-words

【００５８】 A-8. Bit operation instructions BCLR Clear a bit BNOT Invert a bit BSET Set a bit BTST Test a bit

【００５９】 A-9. Branch instructions BRA Branch BRATZR Branch if zero BRATNZ Branch if not zero BSR Branch to subroutine BSRTZR Branch to subroutine if zero BSRTNZ Branch to subroutine if not zero DBRA Delayed Branch DBRAI Delayed Branch immediate DBSR Delayed Branch to subroutine DBSRI Delayed Branch immediate to subroutine DJMP Delayed Jump DJMPI Delayed Jump immediate DJSR Delayed Jump to subroutine DJSRI Delayed Jump immediate to subroutine JMP Jump JMPTZR Jump if zero JMPTNZ Jump if not zero JSR Jump to subroutinee JSRTZR Jump to subroutine if zero JSRTNZ Jump to subroutine if not zero NOP No operation

【００６０】 A-10. OS-related instructions TRAP Trap REIT Return from exception, interrupts, and traps

【００６１】 B. DSP function instructions B-1. Arithmeti operation instructions MUL Multiply MULX Multiply with extended precision MULXS Multiply and shift to the right by one with extended precision MULX2H Multiply two pairs of half-words with extended precision MULHXpp Multiply two half-words with extended precision pp = LL, LH, HL, HH MUL2H Multiply two pairs of half-words MACa Multiply and add a = 0, 1 MACSa Multiply, shift to the right by one, and add a = 0, 1 MSUBa Multiply and subtract a= 0, 1 MSUBSa Multiply, shift to the right by one, and subtract a = 0, 1 SAT Saturate SATHH Saturate word operand into high half-word SATHL Saturate word operand into low half-word SATZ Saturate into positive number SATZ2H Saturate two half-words into positive number SAT2H Saturate two half-word operands

【００６２】 B-2. Repeat instructions REPEAT Repeat a block of instructions REPEAT Repeat a block of instructions with immediate

【００６３】図８は、図１に示したこの発明における条
件実行命令を有するマイクロプロセッサ１の並列２命令
実行時のパイプライン動作を示す説明図である。この動
作は、命令のフォーマットフィールドの値ＦＭ＝００の
ときに実行される。パイプライン１９０、１９５は、Ｉ
Ｆステージ１９１、Ｄ／Ａステージ１９２、Ｅ／Ｍステ
ージ１９３、Ｗステージ１９４で構成される。並列２命
令実行時には、メモリアクセスユニット３での実行１９
０と整数演算ユニット４での実行１９５が並列に行われ
る。

【００６４】図９は、図１に示したこの発明における条
件実行命令を有するマイクロプロセッサのパイプライン
動作を示す説明図であり、図において、各ステージはク
ロックに同期しており、クロックのＨｉｇｈの期間とＬ
ｏｗの期間により、２つの期間に分割される。

【００６５】ＩＦステージのクロックがＨｉｇｈのとき
がＩ１期間、ＬｏｗのときがＩ２期間、Ｄ／Ａステージ
のクロックがＨｉｇｈのときがＤ１期間、Ｌｏｗのとき
がＤ２期間、Ｅ／ＭステージのクロックがＨｉｇｈのと
きがＥ１期間、ＬｏｗのときがＥ２期間、ＩＦステージ
のクロックがＨｉｇｈのときがＷ１期間、Ｌｏｗのとき
がＷ２期間である。

【００６６】ＩＦステージでは命令のフェッチを行い、
Ｄ／ＡステージではＤ１期間内に命令のデコード及び汎
用レジスタのリードを行い、Ｄ２期間内にメモリのアド
レス計算を行う。Ｅ／ＭステージとＷステージのＷ１期
間では演算の実行及びメモリのアクセスを行い、Ｗステ
ージのＷ２期間にて汎用レジスタへの書き込みを行う。

【００６７】図１０は、マイクロプロセッサ１において
データ干渉が起こる場合のプログラム例である。データ
干渉については後述する。

【００６８】図において、ＡＤＤ命令は、第２オペラン
ド及び第３オペランドで指定される汎用レジスタの値を
加算し、演算結果を第１オペランドで指定される汎用レ
ジスタに書き込む命令である。ＡＤＤ命令２００では、
汎用レジスタＲ２の値及び汎用レジスタＲ３の値が加算
され、その加算結果が、汎用レジスタＲ４に書き込まれ
る。

【００６９】ＡＤＤ命令２１０では、汎用レジスタＲ１
０の値及び汎用レジスタＲ４の値が加算され、その加算
結果が、汎用レジスタＲ１１内に書き込まれる。ＡＤＤ
命令２１０において、汎用レジスタＲ４の値は、ＡＤＤ
命令２００の加算結果と等しい。

【００７０】ＡＤＤ命令２００において、汎用レジスタ
Ｒ４への加算結果の書き込みは、Ｗ２期間内に行われる
ために、ＡＤＤ命令２１０のＤ２期間では、この汎用レ
ジスタＲ４への加算結果の書き込みはまだ終っていない
ため、ＡＤＤ命令２１０のＤ１期間で読み出した汎用レ
ジスタＲ４の値は、演算に使用することができない。こ
のような状況をデータ干渉と呼ぶ。データ干渉が起こる
状況では、ＡＤＤ命令２００の加算結果を、汎用レジス
タＲ４を経由せずに専用のデータ転送経路（バイパス経
路）を介してＡＤＤ命令２１０のＤ２期間に渡す制御を
行う。

【００７１】図１１は、図１０のプログラムを実行した
ときのパイプラインの動作を示した説明図であり、図に
おいて、２２０は命令２００に対応したパイプライン、
２３０は命令２１０に対応したパイプラインである。パ
イプライン２２０とパイプライン２３０で同じ列にある
ステージがそれぞれ同時に実行されることを示してい
る。図１１内の矢印が示すように、パイプライン２２０
のＥ２期間からパイプライン２３０のＤ２期間に加算結
果をバイパス経路を介して渡すことにより、パイプライ
ンを乱さずに命令の実行を行う。

【００７２】図１２は、図１０に示すプログラムを実行
するときのマイクロプロセッサ１の動作を説明するため
のブロック図であり、図１に示すマイクロプロセッサ１
のブロック図と同一の参照番号を用いている。即ち、Ａ
ＬＵ１５、汎用レジスタ５、メモリアクセスユニット
３、ＭＵデコーダ８は、図１に示したものと同一構成要
素である。

【００７３】メモリアクセスユニット３において、２４
０はＤ２バスに出力されたデータをＥ１期間内に取り込
み、取り込んだデータをＡＬＵ１５に出力するＥ１レジ
スタ、２４１は、ＡＬＵ１５からの出力データをＥ１バ
スを介してＥ２期間内に取り込み、取り込んだデータを
Ｅ２バスに出力するとともに、レジスタ出力制御部２５
２から出力される制御信号に従って取り込んだデータを
バイパス経路Ｂ０を経由してＤ２バスへ出力するＥ２レ
ジスタ、２４２は汎用レジスタ５の出力をＳ２バスを介
してＤ２期間内に取り込み、レジスタ出力制御部２５２
の出力に従って取り込んだデータをデータ経路Ｄ０を経
由してＤ２バスへ出力するＤ２レジスタ、２４３はＥ２
レジスタ２４１の出力をＥ２バスを介してＷ１期間内に
取り込み、取り込んだデータをＷ１バスに出力するＷ１
レジスタである。

【００７４】ＭＵデコーダ８において、２５０はバイパ
ス制御を行うバイパス制御部、２６０は条件実行命令に
おける制御を行う条件実行制御部である。

【００７５】バイパス制御部２５０において、２５１は
データ干渉が起こっているか否かを判定するバイパス判
定部、２５２はバイパス判定部の判定結果および条件実
行判定部２６１の判定結果に従って、Ｅ２レジスタ２４
１およびＤ２レジスタ２４２にＤ２バスへの出力を制御
する信号を出力するレジスタ出力制御部である。

【００７６】条件実行制御部２６０において、２６１は
条件実行命令が有効であるか無効であるかを判定する条
件実行判定部、２６２は条件実行判定部２６１の判定結
果に従って、汎用レジスタ５への書き込みを制御する信
号を出力する汎用レジスタ書き込み制御部である。

【００７７】図１３は、条件実行判定部２６１を示すブ
ロック図であり、図において、２７０は図２における実
行条件フィールド１０５と同じものである。２７１は図
７におけるＦ０フラグ１８１およびＦ１フラグ１８２と
同じものである。２７２は実行条件フィールド２７０に
設定されている条件をデコードし実行コントロールフラ
グ２７１に設定されている条件と合致しているか否かを
判断するデコーダである。

【００７８】次に動作について説明する。先ず、図１０
に示すプログラムを実施の形態１の条件実行命令を有す
るマイクロプロセッサ１が実行したときの動作について
説明する。

【００７９】図１０に示すプログラム内の命令２００が
実行され得られる加算結果は、ＡＬＵ１５から出力さ
れ、Ｅ１バスを介して、命令２００のＥ２期間内にＥ２
レジスタ２４１に格納される。Ｅ２レジスタ２４１から
の出力は、Ｅ２バスを介して命令２００のＷ１期間内に
Ｗ１レジスタ２４３に格納される。

【００８０】命令２００の実行の場合には、実行条件フ
ィールド２７０はＣＣ＝０００の値を持ち、前に述べた
ように実行コントロールフラグ２７１の値によらずいつ
でも当該命令は有効である。従って、条件実行判定部２
６１は、当該命令が有効であると判定し判定結果を汎用
レジスタ書き込み制御部２６２およびレジスタ出力制御
部２５２に出力する。汎用レジスタ書き込み制御部２６
２は、条件実行判定部２６１の判定結果に従って書き込
むことを許可する制御信号を汎用レジスタへ出力する。

【００８１】Ｗ１レジスタ２４３に格納されたデータ
は、汎用レジスタ書き込み制御部２６２の制御信号に従
って、Ｗ１バスを介して汎用レジスタ内に、命令２００
のＷ２期間内に書き込まれる。命令２１０においてＲ４
のデータは、汎用レジスタ５からＳ２バスを介して命令
２１０のＤ２期間内にＤ２レジスタ２４２に取り込まれ
る。

【００８２】バイパス判定部２５１は、命令２１０がデ
ータ干渉を起こしていると判定し、判定結果をレジスタ
出力制御部２５２へ出力する。レジスタ出力制御部２５
２は、バイパス判定部２５１の判定結果に従って、命令
２００の加算結果を保持しているＥ２レジスタ２４１
に、Ｄ２バスへの出力を許可することを意味する制御信
号を出力し、汎用レジスタ５のデータを保持するＤ２レ
ジスタ２４２にＤ２バスへの出力を許可しないことを意
味する制御信号を出力する。

【００８３】Ｅ２レジスタ２４１は、レジスタ出力制御
部２５２の制御信号に従って保持したデータのＤ２バス
への出力を行う。一方、Ｄ２レジスタ２４２は、レジス
タ出力制御部２５２の制御信号に従って保持したデータ
のＤ２バスへの出力を行わない。Ｅ１レジスタ２４０
は、Ｅ２レジスタ２４１からの出力データをＤ２バスを
介して命令２１０のＥ１期間内に取り込み、取り込まれ
たデータをＡＬＵ１５へ出力する。ＡＬＵ１５は、Ｅ１
レジスタ２４０からの出力データをもとに命令２１０の
加算演算を行う。

【００８４】次に、図１０に示すプログラム内の命令２
００が条件実行命令であった場合の実施の形態１の条件
実行命令を有するマイクロプロセッサ１の動作について
説明する。

【００８５】図１４は、図１０に示すプログラム内の命
令２００が、条件実行命令である場合のデータ干渉の発
生を示す説明図である。図において、命令２８０は条件
実行命令であり、命令に／ＴＸが記述されているため、
前述したように実行コントロールフラグＦ０が１のとき
命令２８０は有効になり、実行コントロールフラグＦ０
が０のとき命令２８０は無効となる。実行コントロール
フラグＦ１の値は考慮されない。

【００８６】命令２８０が有効のときには、命令２９１
の汎用レジスタＲ４の値は、命令２８０の加算結果と一
致し、命令２８０が無効のときは、命令２９１の汎用レ
ジスタＲ４の値は、命令２８０を実行する以前の値と一
致する。図１４に示す命令２８０の加算結果は、ＡＬＵ
１５から出力され、Ｅ１バスを介して命令２００のＥ２
期間内にＥ２レジスタ２４１内に格納される。Ｅ２レジ
スタ２４１からの出力は、Ｅ２バスを介して命令２８０
のＷ１期間内にＷ１レジスタ２４３内に格納される。

【００８７】命令２８０の場合には、実行条件フィール
ド２７０はＣＣ＝００１の値を持ち、条件実行判定部２
６１は、実行コントロールフラグ２７１のＦ０フラグが
１のとき命令２８０は有効であると判定し、Ｆ０フラグ
が０のとき命令２８０は無効であると判定し、判定結果
を汎用レジスタ書き込み制御部２６２に出力するととも
に、レジスタ出力制御部２５２に出力する。

【００８８】まず、命令２８０が有効であった場合、マ
イクロプロセッサ１が図１０に示すプログラムを実行し
たときと同じ動作を行う。次に、命令２８０が無効であ
ったときの動作を説明する。汎用レジスタ書き込み制御
部２６２は、条件実行判定部２６１の判定結果に従っ
て、書き込むことを許可しないことを指示する制御信号
を汎用レジスタ５に対して出力する。Ｗ１レジスタ２４
３内に格納されたデータは、汎用レジスタ書き込み制御
部２６２の制御信号に従い、汎用レジスタ５への書き込
みは行われない。命令２９０においてＲ４のデータは、
汎用レジスタ５からＳ２バスを介して命令２９０のＤ２
期間内にＤ２レジスタ２４２内に取り込まれる。

【００８９】バイパス判定部２５１は、命令２１０がデ
ータ干渉を起こしていると判定し、判定結果をレジスタ
出力制御部２５２へ出力する。レジスタ出力制御部２５
２は、条件実行判定部２６１の判定結果に従って、バイ
パス判定部２５１の判定結果によらず、Ｅ２レジスタ２
４１に対してバイパス経路Ｂ０を経由して行われるＤ２
バスへの出力を許可しないことを意味する制御信号を出
力する。さらに、レジスタ出力制御部２５２は、汎用レ
ジスタ５のデータを保持するＤ２レジスタ２４２に、デ
ータ経路Ｄ０を経由したＤ２バスへのデータ出力を許可
することを指示する制御信号を出力する。Ｅ２レジスタ
２４１は、レジスタ出力制御部２５２から送信される制
御信号に従って、保持したデータのバイパス経路Ｂ０を
経由して行われるＤ２バスへの出力を実行しない。

【００９０】一方、Ｄ２レジスタ２４２は、レジスタ出
力制御部２５２の制御信号に従って保持したデータのＤ
２バスへの出力を行う。Ｅ１レジスタ２４０は、Ｅ２レ
ジスタからの出力データをＤ２バスを介して命令２１０
のＥ１期間内に取り込み、取り込まれたデータをＡＬＵ
１５へ出力する。ＡＬＵ１５は、Ｅ１レジスタからの出
力データをもとに命令２８０の加算演算を行う。

【００９１】以上のように、この実施の形態１によれ
ば、条件実行命令を含む命令のパイプライン間でデータ
干渉が発生しているか否かを判定し、バイパス判定部２
５１での判定結果に基づいて行われるレジスタ出力制御
部２５２の出力を、実行条件制御部２６０内の条件実行
判定部２６１での判定結果に従って制御し、バイパス経
路Ｂ０やデータ経路Ｄ０を介したデータ転送を制御する
ようにしたので、条件実行命令を実行するパイプライン
においてデータ干渉が発生した場合でも、命令を効率良
く実行し、データ干渉による誤動作を回避できる。

【００９２】実施の形態２．図１５は、この発明の実施
の形態２におけるマイクロプロセッサで実行されるプロ
グラム例を示す説明図である。実施の形態１のマイクロ
プロセッサの構成要素以外のこの実施の形態２のマイク
ロプロセッサの構成要素は、図１７に示す説明図を用い
て後述する。なお、図１および図１２に示した実施の形
態１のマイクロプロセッサの構成要素と同様のものにつ
いては、同一符号を用い、またそれらの説明を省略す
る。

【００９３】図１５におけるＬＤ２Ｗ命令３００は、第
２オペランド及び第３オペランドで指定された汎用レジ
スタに設定されている値の和で示されるメモリアドレス
から８ｂｙｔｅのデータを読み出し、第１オペランドで
指定された汎用レジスタおよび、その汎用レジスタ内の
レジスタ番号に１を加えた汎用レジスタ内に読み出した
データを書き込む命令である。また、図１５において、
第２オペランドのプラス（＋）記号は、アドレッシング
モードがポストインクリメントであることを示してお
り、メモリからデータを読み出した後、第２オペランド
で指定されている汎用レジスタの値に８が加算される。

【００９４】図１５に示すプログラムにおいて、命令３
００はレジスタＲ２およびＲ３の値の和で示されるメモ
リ内のメモリアドレスから８ｂｙｔｅのデータを読み出
し、読み出したデータをレジスタＲ１０、Ｒ１１へ書き
込む命令である。また、レジスタＲ２へは、メモリから
データが読み出された後、８が加算される。

【００９５】命令３１０は条件実行命令である。命令３
１０において記号／ＴＸは、実行コントロールフラグＦ
０が１のとき命令３１０は有効になり、実行コントロー
ルフラグＦ０が０のとき命令３１０は無効となることを
示している。実行コントロールフラグＦ１の値は考慮さ
れない。命令３１０が有効のときは、命令３００で更新
されたレジスタＲ２の値およびＲ３の値の和で示される
メモリアドレスからデータが読み出され、読み出された
データは、レジスタＲ１２、Ｒ１３内に書き込まれる。

【００９６】また、レジスタＲ２はメモリからデータが
読み出された後、８が加算される。命令３１０が無効の
ときには、レジスタＲ１２、Ｒ１３および、Ｒ２の値は
変化しない。

【００９７】命令３２０は、命令３１０が有効のときに
は、命令３１０で更新されたレジスタＲ２の値およびＲ
３の値の和で示されるメモリ内のメモリアドレスからデ
ータが読み出され、読み出されたデータはレジスタＲ１
４、Ｒ１５へ書き込まれる。命令３１０が無効のときに
は、命令３００で更新されたレジスタＲ２の値およびＲ
３の値の加算で示されるメモリアドレスのデータが読み
出され、読み出されたデータは、レジスタＲ１４、Ｒ１
５内に書き込まれる。また、レジスタＲ２へは、メモリ
からデータが読み出された後、８が加算される。

【００９８】図１６は、実施の形態２のマイクロプロセ
ッサ１が、図１５に示すプログラムを実行したときのパ
イプラインの動作を示した説明図であり、図において、
命令３００に対応したパイプラインが３３０であり、命
令３１０に対応したパイプラインが３４０であり、命令
３２０に対応したパイプラインが３５０である。

【００９９】図１６において、パイプライン３３０、３
４０および３５０で同じ列にあるステージがそれぞれ同
時に実行されることを示している。命令３００におい
て、汎用レジスタＲ２に８が加算された値が書き戻され
るのはＷ２期間であるため、命令３１０においてレジス
タＲ２の値が読み出されるＤ１期間ではまだ更新されて
おらず、データ干渉が起こっている。そのため、矢印３
３１に示すように命令３００のＤ１期間で更新されたＲ
２の値を、命令３００のＥ１期間から命令３１０のＤ１
期間に渡す。

【０１００】命令３１０において、命令が有効であると
き、レジスタＲ２の値に８が加算された値が書き戻され
るのは、Ｗ２期間であるため、命令３２０においてレジ
スタＲ２の値が汎用レジスタ５から読み出されるＤ１期
間では、レジスタＲ２の値はまだ更新されておらず、デ
ータ干渉が起こっている。そのため、矢印３４１に示す
ように、命令３２０のＤ１期間で更新されたレジスタＲ
２の値を命令３１０のＥ１期間から命令３２０のＤ１期
間に渡す。

【０１０１】命令３１０が無効であるとき、命令３００
においてレジスタＲ２の値に８が加算された値が書き戻
されるのはＷ２期間であるため、命令３２０においてレ
ジスタＲ２が汎用レジスタ５から読み出されるＤ１期間
ではまだ更新されておらず、データ干渉が起こってい
る。そのため、矢印３３２に示すように、命令３００の
Ｄ１期間で更新されたＲ２の値を命令３００のＷ１期間
から命令３２０のＤ１期間に渡す。

【０１０２】図１７は、図１５に示すプログラムを実行
するときの実施の形態２のマイクロプロセッサの動作を
説明するためのブロック図である。図において、汎用レ
ジスタ５、メモリアクセスユニット３、ＭＵデコーダ
８、データＲＡＭ７は、図１に示したものと同一の構成
要素からなる。また、条件実行制御部２６０は、図１２
に示したものと同じ構成要素からなる。

【０１０３】図１７に示す命令実行ユニットとしてのメ
モリアクセスユニット３において、３６０はインクリメ
ンタ３７０から得られる出力をＤ２期間内に取り込み、
取り込んだデータをＥ１レジスタ３６１へ出力するＤ２
レジスタである。３６１はＤ２レジスタ３６０から出力
されたデータをＥ１期間内に取り込み、取り込んだデー
タをＥ２レジスタ３６２に出力するとともに、レジスタ
出力制御部３８２から出力される制御信号に従って、バ
イパス経路Ｂ１を介してＳ１バスへ出力するＥ１レジス
タである。

【０１０４】３６３は加算器３７１からの出力データを
Ｄ２期間内に取り込み、取り込んだデータをＭ１レジス
タ３６４へ出力するＤ２レジスタである。３６４はＤ２
レジスタ３６３の出力をＥ１期間内に取り込み、取り込
んだデータをＯＡバスに出力するＭ１レジスタである。
３６５はＥ２バスに出力されたデータをＷ１期間内に取
り込み、取り込んだデータをＷ１バスに出力するととも
に、レジスタ出力制御部３８２から出力される制御信号
に従って、バイパス経路Ｓ２を介してＳ１バスへ出力す
るＷ１レジスタである。

【０１０５】３７０はＳ１バスに出力されたデータに８
を加算した値を出力するインクリメンタである。３７１
はＳ１バスおよび、Ｓ２バスに出力されたデータを入力
し、それらの加算結果をＤ２レジスタ３６３に出力する
加算器である。ＭＵデコーダ８において、３８０はバイ
パス制御を行うバイパス制御部である。

【０１０６】バイパス制御部３８０において、３８１は
命令を実行するパイプライン間でデータ干渉が発生して
いるか否かを判定し、さらにデータ干渉が発生している
場合はどのように起こっているかを判定し、判定結果を
レジスタ出力制御部３８２へ出力するバイパス判定部で
ある。３８２はバイパス判定部３８１の判定結果および
条件実行判定部２６１の判定結果に従って、バイパス経
路Ｂ１を介したＥ１レジスタ３６１のデータ転送、バイ
パス経路Ｂ２を介したＷ１レジスタ３６５のデータ転
送、およびデータ経路Ｄ１を介した汎用レジスタ５によ
るＳ１バスへのデータ転送を制御する制御信号を、これ
らのＥ１レジスタ３６１、Ｗ１レジスタ３６５および汎
用レジスタ５へ出力するレジスタ出力制御部である。

【０１０７】次に動作について説明する。先ず、図１５
に示すプログラムを実施の形態２のマイクロプロセッサ
が実行したときの動作について説明する。命令３００に
おいて、汎用レジスタ５内のレジスタＲ２、Ｒ３のデー
タは、それぞれＳ１バス、Ｓ２バスを介して加算器３７
１に出力されるとともに、レジスタＲ２のデータは、Ｓ
１バスを介してインクリメンタ３７０にも出力される。
加算器３７１から出力される加算結果は、Ｄ２レジスタ
３６３、Ｍ１レジスタ３６４を経てＯＡバスへ出力さ
れ、データＲＡＭ７のメモリアドレスとして出力され
る。

【０１０８】一方、インクリメンタ３７０では、汎用レ
ジスタ５内のレジスタＲ２の値に８が加算され、その加
算結果がＤ２レジスタ３６０を経てＥ１レジスタ３６１
に出力される。Ｅ１レジスタ３６１に取り込まれたデー
タは、Ｅ２レジスタ３６２に取り込まれ、Ｅ２バスを介
してＷ１レジスタに出力される。Ｗ１レジスタに取り込
まれたデータは、Ｗ１バスを介して汎用レジスタ５内へ
出力されレジスタＲ２の値が更新される。

【０１０９】図１５に示す命令３１０では、バイパス判
定部３８１は、命令３１０のレジスタＲ２が命令３００
とデータ干渉を起こしていると判定し、判定結果をレジ
スタ出力制御部３８２に出力する。レジスタ出力制御部
３８２では、バイパス判定部３８１の判定結果に従っ
て、命令３００のレジスタＲ２の加算結果を保持してい
るＥ１レジスタにＳ１バスへの出力を許可することを意
味する制御信号を出力し、Ｗ１レジスタ３６５および汎
用レジスタ５に対してＳ１バスへの出力を許可しないこ
とを意味する制御信号を出力する。

【０１１０】バイパス経路Ｂ１を介してＳ１バスへ出力
されたＥ１レジスタ３６１からのデータは、加算器３７
１へ入力されると同時に、インクリメンタ３７０内へ入
力される。加算器３７１の加算結果は、Ｄ２レジスタ３
６３、Ｍ１レジスタ３６４を経てＯＡバスに出力され、
データＲＡＭ７に対するメモリアドレスとして出力され
る。また、インクリメンタ３７０での加算結果は、Ｄ２
レジスタ３６０を経てＥ１レジスタ３６１に取り込まれ
る。Ｅ１レジスタ３６１に取り込まれたデータは、Ｅ２
レジスタ３６２内へ取り込まれ、Ｅ２バスを介してＷ１
レジスタ３６５へ出力される。Ｗ１レジスタ３６５に取
り込まれたデータは、Ｗ１バスを介して汎用レジスタ５
へ出力される。

【０１１１】実行条件フィールド２７０はＣＣ＝００１
の値を持ち、条件実行判定部２６１は、実行コントロー
ルフラグ２７１のＦ０フラグが１のとき命令３１０は有
効であると判定し、Ｆ０フラグが０のとき命令３１０は
無効であると判定し、判定結果を汎用レジスタ書き込み
制御部２６２へ出力する同時に、レジスタ出力制御部３
８２へ出力する。命令３１０が有効のときは、汎用レジ
スタ書き込み制御部２６２は、書き込みを許可すること
を指示する制御信号を汎用レジスタ５へ出力し、これに
より汎用レジスタ５は、Ｗ１バスに出力されたＲ２の更
新結果を書き込む。

【０１１２】命令３１０が無効のときは、汎用レジスタ
書き込み制御部２６２は、書き込みを許可しないことを
指示する制御信号を汎用レジスタ５に対して出力し、こ
れにより汎用レジスタ５は、Ｗ１バスに出力されたレジ
スタＲ２の更新結果の書き込みを実行しない。

【０１１３】命令３２０では、バイパス判定部３８１
は、命令３２０のレジスタＲ２が命令３００および命令
３１０とデータ干渉を起こしていると判定し、判定結果
をレジスタ出力制御部３８２へ出力する。レジスタ出力
制御部３８２は、条件実行判定部２６１から出力された
命令３１０に対する判定結果に従って、命令３１０が有
効のときには、命令３１０のレジスタＲ２の加算結果を
保持しているＥ１レジスタ３６１に対し、バイパス経路
Ｂ１を介したＳ１バスへのデータ転送を許可することを
指示する制御信号を出力し、命令３００のレジスタＲ２
の加算結果を保持しているＷ１レジスタ３６５および、
汎用レジスタ５に対しては、それぞれバイパス経路Ｂ
２、データ経路Ｄ１を介したＳ１バスへの出力を許可し
ないことを指示する制御信号を出力する。

【０１１４】命令３１０が無効のときには、レジスタ出
力制御部３８２は、命令３１０のレジスタＲ２の加算結
果を保持しているＥ１レジスタ３６１および汎用レジス
タ５に対し、それぞれバイパス経路Ｂ１、データ経路Ｄ
１を介したＳ１バスへのデータ転送を許可しないことを
指示する制御信号を出力し、さらに命令３００のレジス
タＲ２への加算結果を保持しているＷ１レジスタ３６５
に対し、バイパス経路Ｂ２を介したＳ１バスへデータ転
送を許可することを指示する制御信号を出力する。

【０１１５】インクリメンタ３７０および加算器３７１
は、命令３１０が有効のとき、Ｅ１レジスタ３６１から
出力されたデータをＳ１バスを介して入力する。一方、
命令３１０が無効のときには、Ｗ１レジスタ３６５から
出力されたデータをＳ１バスを介して入力する。加算器
３７１の加算結果は、Ｄ２レジスタ３６３、Ｍ１レジス
タ３６４を経てＯＡバスへ出力され、データＲＡＭ７の
メモリアドレスとしてデータＲＡＭ７に出力される。

【０１１６】インクリメンタ３７０の加算結果は、Ｄ２
レジスタ３６０を経てＥ１レジスタ３６１へ出力され
る。Ｅ１レジスタ３６１に取り込まれたデータは、Ｅ２
レジスタ３６２へ取り込まれ、Ｅ２バスを介してＷ１レ
ジスタに出力される。Ｗ１レジスタに取り込まれたデー
タは、Ｗ１バスを介して汎用レジスタ５へ出力される。

【０１１７】以上のように、この実施の形態２によれ
ば、命令デコードユニット２内に設けられた条件実行制
御部２６０内の条件実行判定部２６１が、データ干渉が
どのように発生しているかを判定するバイパス制御部３
８０内のバイパス判定部３８１の出力を制御し、レジス
タ出力制御部３８２から出力される制御信号を制御し
て、バイパス経路Ｂ１、Ｂ２やデータ経路Ｄ１を選択し
てデータ転送を実行するように構成したので、条件実行
命令を含む複数の命令のパイプラインにおいてデータ干
渉が発生した場合でも、命令を効率良く実行でき、デー
タ干渉による誤動作を回避できる。

【０１１８】

【発明の効果】以上のように、請求項１記載の発明によ
れば、命令デコーダ内の条件実行判定部が、汎用フラグ
内に設定された条件データと実行条件フィールド内に設
定された条件とが合致しているか否かを判定し、バイパ
ス制御部が条件実行判定部の判定結果に従って、バイパ
ス経路を使用するか否かを制御するように構成したの
で、条件実行命令の後にバイパス経路を用いる命令が続
いた場合でも、パイプラインのペナルティを課すること
なく効率良く、また誤動作なく命令を実行できる効果が
ある。

【０１１９】請求項２記載の発明によれば、バイパス制
御部内のバイパス判定部が、命令実行部で実行される命
令のパイプラインでデータ干渉が発生しているか否かを
判定し、レジスタ出力制御部が、バイパス判定部の判定
結果に基づいて、バイパス経路を介した制御レジスタの
データ転送動作を制御し、また、条件実行制御部内の条
件実行判定部が、実行しようとする条件実行命令が有効
であるか無効であるかを判定し、汎用レジスタ書き込み
制御部が条件実行判定部の判定結果に基づいて汎用レジ
スタへのデータの書き込みを制御し、バイパス判定部が
データ干渉の発生を判定した場合であっても、レジスタ
出力制御部は、条件実行判定部から送信される判定結果
に従ってレジスタの動作を停止し、また汎用レジスタ内
のデータを使用するようにレジスタおよび汎用レジスタ
を制御するように構成したので、条件実行命令の後にバ
イパス経路を用いる命令が続いた場合でも、パイプライ
ンのペナルティを課することなく効率良く、また誤動作
なく命令を実行できる効果がある。

【０１２０】請求項３記載の発明によれば、命令デコー
ダ内の条件実行制御部が、汎用フラグ内に設定された条
件と実行条件フィールド内に設定された条件が合致して
いるか否かを判定し、バイパス制御部が条件実行判定部
の判定に従って、複数のバイパス経路および汎用レジス
タを経由するデータ経路のうちいずれかを介したデータ
転送を制御するように構成したので、条件実行命令の後
にバイパス経路を用いる命令が続いた場合でも、パイプ
ラインのペナルティを課することなく効率良く、また誤
動作なく命令を実行できる効果がある。

【０１２１】請求項４記載の発明によれば、バイパス制
御部内のバイパス判定部が、命令実行部で実行される命
令のパイプラインでデータ干渉が発生しているか否かを
判定し、レジスタ出力制御部がバイパス判定部の判定結
果に基づいて、バイパス経路を介した制御レジスタのデ
ータ転送動作を制御し、条件実行制御部内の条件実行判
定部が、実行しようとする条件実行命令が有効であるか
無効であるかを判定し、汎用レジスタ書き込み制御部
が、条件実行判定部の判定結果に基づいて汎用レジスタ
へのデータの書き込みを制御し、バイパス判定部がデー
タ干渉の発生を判定した場合であっても、レジスタ出力
制御部が条件実行判定部から送信される判定結果に従っ
て、複数のバイパス経路およびデータ経路のいずれかを
選択して複数のレジスタあるいは複数の汎用レジスタの
いずれかを介したデータ転送を制御するように構成した
ので、条件実行命令の後にバイパス経路を用いる命令が
続いた場合でも、パイプラインのペナルティを課するこ
となく効率良く、また誤動作なく命令を実行できる効果
がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１における条件実行命
令を有するマイクロプロセッサの基本構成を示すブロッ
ク図である。

【図２】 図１に示したこの発明における条件実行命令
を有するマイクロプロセッサで用いられる命令フォーマ
ットを示す説明図である。

【図３】 図１に示したこの発明における条件実行命令
を有するマイクロプロセッサで用いられる命令フォーマ
ットフィールドを示す説明図である。

【図４】 図１に示したこの発明における条件実行命令
を有するマイクロプロセッサで用いられる命令フォーマ
ット内の実行条件フィールドの詳細な内容を示す説明図
である。

【図５】 図１に示したこの発明における条件実行命令
を有するマイクロプロセッサで用いられる命令フォーマ
ット内の演算フィールドを示す説明図である。

【図６】 図１に示したこの発明における条件実行命令
を有するマイクロプロセッサのレジスタの構成を示す説
明図である。

【図７】 図１に示したこの発明における条件実行命令
を有するマイクロプロセッサのレジスタ内のＰＳＷを示
す説明図である。

【図８】 図１に示したこの発明における条件実行命令
を有するマイクロプロセッサのパイプライン動作を示す
説明図である。

【図９】 図１に示したこの発明における条件実行命令
を有するマイクロプロセッサのパイプライン動作を示す
説明図である。

【図１０】 この発明の一実施の形態におけるマイクロ
プロセッサのデータ干渉が起こる場合のプログラム例で
ある。

【図１１】 図１０に示すプログラムを実行したときの
パイプラインの動作を示した説明図である。

【図１２】 図１０に示すプログラムを実行するときの
マイクロプロセッサの動作を説明するためのブロック図
である。

【図１３】 条件実行判定部を示すブロック図である。

【図１４】 図１０に示すプログラム内の命令が、条件
実行命令である場合のデータ干渉の発生を示す説明図で
ある。

【図１５】 この発明の実施の形態２におけるマイクロ
プロセッサで実行されるプログラム例を示す説明図であ
る。

【図１６】 図１５に示すプログラムを実行したときの
パイプラインの動作を示す図である。

【図１７】 図１５に示すプログラムを実行するときの
実施の形態２のマイクロプロセッサの動作を説明するた
めのブロック図である。

【符号の説明】

２ 命令デコードユニット（命令デコーダ）、３ メモ
リアクセスユニット（命令実行部）、５ 汎用レジスタ
（複数の汎用レジスタ）、２４１，２４２，３６１，３
６５ 複数のレジスタ、２５０，３８０ バイパス制御
部、２５１，３８１ バイパス判定部、２５２，３８２
レジスタ出力制御部、２６０ 条件実行制御部、２６
１ 条件実行判定部、２６２ 汎用レジスタ書き込み制
御部、Ｂ０，Ｂ１，Ｂ２ バイパス経路、Ｄ０，Ｄ１
データ経路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 豊彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 実行条件フィールドおよび演算フィール
   ドを含む条件実行命令等の各種命令をデコードする命令
   デコーダと、条件が設定される汎用フラグを含む制御レ
   ジスタと、前記命令デコーダの出力に従って命令を実行
   する命令実行部と、前記命令実行部の実行結果を格納す
   る複数の汎用レジスタと、前記命令実行部に設けられ前
   記汎用レジスタを経由することなく、直前に実行された
   命令の演算結果を格納しているレジスタ内の前記演算結
   果をバイパスするためのバイパス経路とを備え、前記命
   令デコーダは、前記汎用フラグ内に設定された条件デー
   タと前記実行条件フィールド内に設定された条件とが合
   致しているか否かを判定する条件実行判定部および前記
   条件実行判定部の判定結果に従って、前記バイパス経路
   を使用するか否かを制御するバイパス制御部とを有する
   ことを特徴とする条件実行命令を有するマイクロプロセ
   ッサ。
2. 【請求項２】 バイパス制御部は、命令実行部で実行さ
   れる命令のパイプラインでデータ干渉が発生しているか
   否かを判定するバイパス判定部と、前記バイパス判定部
   の判定結果に基づいて、バイパス経路を介した制御レジ
   スタのデータ転送動作を制御するレジスタ出力制御部と
   を有し、条件実行制御部は、実行しようとする条件実行
   命令が有効であるか無効であるかを判定する条件実行判
   定部と、前記条件実行判定部の判定結果に基づいて汎用
   レジスタへのデータの書き込みを制御する汎用レジスタ
   書き込み制御部とを有し、前記バイパス判定部がデータ
   干渉の発生を判定した場合であっても、前記レジスタ出
   力制御部は、前記条件実行判定部から送信される判定結
   果に従って前記レジスタとバイパス経路を経由するデー
   タ転送を停止し、前記汎用レジスタ内のデータを使用す
   るように前記レジスタおよび前記汎用レジスタを制御す
   ることを特徴とする請求項１記載の条件実行命令を有す
   るマイクロプロセッサ。
3. 【請求項３】 実行条件フィールドおよび演算フィール
   ドを含む条件実行命令等の各種命令をデコードする命令
   デコーダと、条件が設定される汎用フラグを含む制御レ
   ジスタと、前記命令デコーダの出力に従って命令を実行
   する命令実行部と、前記命令実行部の実行結果を格納す
   る複数の汎用レジスタと、前記命令実行部に設けられ、
   前記汎用レジスタを経由することなく、直前に実行され
   た命令の演算結果を格納している複数のレジスタ内の前
   記演算結果をバイパスするための複数のバイパス経路と
   前記汎用レジスタを経由するデータ転送のためのデータ
   経路とを備え、前記命令デコーダは、前記汎用フラグ内
   に設定された条件と前記実行条件フィールド内に設定さ
   れた条件が合致しているか否かを判定する条件実行制御
   部と前記条件実行判定部の判定に従って、前記複数のバ
   イパス経路および前記汎用レジスタを経由する前記デー
   タ経路のうちいずれかを介したデータ転送を制御するバ
   イパス制御部とを有することを特徴とする条件実行命令
   を有するマイクロプロセッサ。
4. 【請求項４】 バイパス制御部は、命令実行部で実行さ
   れる命令のパイプラインでデータ干渉が発生しているか
   否かを判定するバイパス判定部と、前記バイパス判定部
   の判定結果に基づいて、バイパス経路を介した制御レジ
   スタのデータ転送動作を制御するレジスタ出力制御部と
   を有し、条件実行制御部は、実行しようとする条件実行
   命令が有効であるか無効であるかを判定する条件実行判
   定部と、前記条件実行判定部の判定結果に基づいて汎用
   レジスタへのデータの書き込みを制御する汎用レジスタ
   書き込み制御部とを有し、前記バイパス判定部がデータ
   干渉の発生を判定した場合であっても、前記レジスタ出
   力制御部は、前記条件実行判定部から送信される判定結
   果に従って、前記複数のバイパス経路および前記データ
   経路のいずれかを選択して前記複数のレジスタあるいは
   前記複数の汎用レジスタのいずれかを介したデータ転送
   を制御することを特徴とする請求項３記載の条件実行命
   令を有するマイクロプロセッサ。