JP2000347858A

JP2000347858A - マイクロプロセッサ

Info

Publication number: JP2000347858A
Application number: JP11161717A
Authority: JP
Inventors: Takahiro Kaneko; 貴弘兼子; Atsushi Mori; 篤史毛利
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-06-08
Filing date: 1999-06-08
Publication date: 2000-12-15

Abstract

(57)【要約】【課題】汎用レジスタの内容をデータメモリのスタッ
クへ、退避または復元する処理を削減するマイクロプロ
セッサを提供する。【解決手段】汎用レジスタ６への書込みの有無を指示
する保護フラグに基づいて、命令実行結果を汎用レジス
タ６へ書込むか否かを判断する。命令デコード部１９
は、保護フラグが書込み要求状態を示す場合には、汎用
レジスタに保持された命令実行結果を選択する選択信号
を上記マルチプレクサ１５へ出力し、保護フラグの値が
書込み停止状態を示す場合には、バイパス経路を介して
転送された命令実行結果を選択する選択信号をマルチプ
レクサ１５へ出力して命令実行結果を受け渡すととも
に、書込む先のアドレスを、読取専用レジスタのアドレ
スにすることによって汎用レジスタ６への書込みを停止
することにより実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数命令を並列に
処理するマイクロプロセッサ、具体的には、パイプライ
ン制御方式で制御されるマイクロプロセッサにおいて、
命令が実行時に汎用レジスタに書込み保護をかけること
によりプログラム実行の性能向上を実現するプロセッサ
に関するものである。

【０００２】

【従来の技術】近年マイクロプロセッサは、動作周波数
の向上を図るためにパイプライン処理により命令実行が
行われている。パイプライン処理とは複数の命令をオー
バーラップさせて同時実行する技術である。一個の命令
の処理過程を複数の小さな処理過程（パイプライン・ス
テージ）に分割する。各ステージが順に接続されて一本
のパイプラインを形成し、命令がパイプの一端から入っ
て複数のステージを進み最後にパイプのもう一方の端か
ら出て行く。このパイプラインの単位時間当りの処理性
能は、最も遅いステージの処理時間により決まる。その
ため、通常は各ステージの処理時間が均一になるように
設計されている。例えば、Ｎ段のステージからなるパイ
プライン処理では、パイプライン処理されない場合に比
較して、理論上は、Ｎ倍の処理性能を達成することが可
能である。

【０００３】図８に、従来のマイクロプロセッサのブロ
ック図を示す。このマイクロプロセッサでは、４段のス
テージより構成されるパイプライン処理が実行される。
具体的には、命令フェッチを行うＩＦステージと、命令
デコード及びアドレス計算を行うＤ／Ａステージと、命
令実行及びメモリアクセスを行うＥ／Ｍステージと、実
行結果を汎用レジスタに書き戻すＷステージである。図
８のマイクロプロセッサ１は、命令アドレスレジスタ
２、命令メモリ３、ＡＤＤ（アドレス加算器）４，７、
即値生成５、レジスタファイル６、演算器８、データメ
モリ９、フリップフロップ１０，１１，１２、ＭＵＸ
（マルチプレクサ）１３，１４，１５，１６，１７、割
込み制御部１８、命令デコード部１０１、制御レジスタ
部１０２を含む構成となっている。ＩＦステージでは、
命令アドレスレジスタＩＡ２の値により命令メモリ３が
アクセスされる。命令メモリから読み出された命令コー
ドは、命令デコード部１０１に転送されると共に、ＩＦ
及びＤ／Ａステージ間のフリップフロップ１０に転送さ
れる。また、ＩＡ２の値は次命令アクセスを行うため
に、インクリメンタ（ＡＤＤ）４により一命令の命令コ
ードの長さ（ここでは、４バイトとする）を加算（＋
４）されて、マルチプレクサ１３を介して命令アドレス
レジスタＩＡ２に書き戻される。また、命令デコード部
１０１では、各種レジスタや演算器等の制御を行うため
の制御信号を生成する。

【０００４】Ｄ／Ａステージでは、主に命令のデコード
と分岐処理やデータメモリアクセスのためのアドレス計
算が行われる。命令コードに埋め込まれている即値は、
即値生成部５で切り出される。また、命令コード中のソ
ースレジスタ指定子により汎用レジスタ６内のレジスタ
が記憶する値（以下、レジスタが記憶する値を「レジス
タ値」という）が読み出される。上記即値やレジスタ値
は、Ｄ／Ａ及びＥ／Ｍステージ間のフリップフロップ１
１に格納される。また、即値またはレジスタ値は、マル
チプレクサ１４を介してアドレス加算器７にも転送され
る。分岐命令が実行された時には、上記アドレス加算器
７の値は、マルチプレクサ１３を介して命令アドレスレ
ジスタＩＡ２に分岐先アドレスとして格納される。ま
た、ロード／ストア命令が実行された時には、データメ
モリアクセス用のアドレスとして次ステージに転送され
る。

【０００５】Ｅ／Ｍステージでは、主に命令実行とメモ
リアクセスが行われる。即値またはレジスタ値は、マル
チプレクサ１６を介して演算部８に転送され、演算が実
行される。また、加算器７で生成されたデータアドレス
もデータメモリ９に転送されて、データメモリ９の所望
のデータアドレスに対してアクセスが行われる。即ち、
ストア命令の場合には、そのデータアドレスにレジスタ
値が格納される。また、ストアアドレスの場合には、そ
のデータアドレスからデータが読み出される。更に、プ
ロセッサを制御するレジスタ、例えば、プロセッサ状態
語レジスタ（ＰＳＷ）等の制御レジスタ部１０２へのア
クセスもＥ／Ｍステージで行われる。制御レジスタへの
アクセス専用命令により、制御レジスタ部１０２への書
込みや読み出しが行われる。演算部８の演算結果やロー
ド命令により読み出されたデータ、そして、制御レジス
タからの読み出しデータは、Ｅ／ＭステージとＷステー
ジ間のフリップフロップ１２に格納される。そして、こ
のフリップフロップ１２に格納されたデータは、Ｗステ
ージにマルチプレクサ１７を介して、命令コードに埋め
込まれているディスティネーションレジスタ指定子で指
定されるアドレス１０３の汎用レジスタ６に書き戻され
る。

【０００６】また、このようなパイプライン処理を行う
マイクロプロセッサでは、連続する命令間でデータハザ
ードが発生した場合、汎用レジスタ経由でなくバイパス
経由でデータの受け渡しを行うためにバイパス経路２０
０，２０１を備えている。日経ＢＰ社の「コンピュータ
の構成と設計［下］」（ＤａｖｉｄＡ．Ｐａｔｔｅｒ
ｓｏｎ／ＪｏｈｎＬ．Ｈｅｎｎｅｓｓｙ、成田光彰
訳、１９９６年）のｐｐ３７２−３８４によれば、デー
タハザードを低減するために、これらバイパス経路が有
効であることが説明されている。但し、これらバイパス
経路によって命令間で転送されたデータは、再度使用す
るかどうかに関わらず、汎用レジスタへの更新処理も同
時に行われていた。

【０００７】図９に、典型的なマイクロプロセッサの命
令コードの概要と、図１０に、命令間でデータ干渉が発
生した場合の処理機構について説明する。命令コード
は、命令を識別するオペコードフィールド（オペコー
ド）と、モード指定子フィールド（ｍｏｄｅ）と、命令
実行結果を書き込むレジスタを指定するディスティネー
ションレジスタ指定子（Ｒａ）と、演算対象であるソー
スデータのあるレジスタを指定するソースレジスタ指定
子（Ｒｂ）、命令コード中のソースデータを指定するフ
ィールドであることを示すｓｏｕｒｃｅ（以下、「ｓｒ
ｃ」とする）より構成されている。ｓｒｃは、ソースレ
ジスタ指定子（Ｒｃ）または即値（６ｂｉｔ）のいずれ
かの値をとる。上記二つのいずれの値をとるかは、オペ
コードに依存する。モードフィールドでは、ロード、ス
トア命令のアドレッシングモードの指定等が行われる。
図１０を用いて、（イ）、（ロ）、（ハ）にデータハザ
ードが発生した場合のパイプラインインターロック処理
を示す。（イ）と（ロ）の命令間にデータハザードは発
生していないため、パイプライン処理は乱れることなく
進行する。これに対して（ロ）と（ハ）間では、（ロ）
のディスティネーションレジスタ指定子ｒ１１と（ハ）
のソースレジスタ指定子ｒ１１がデータハザードを発生
している。即ち、（ハ）では、先行命令（ロ）の演算結
果ｒ１１が必要であり、この場合、（ロ）のライトバッ
ク・フェーズＷの終了まで、デコード・フェーズＤに対
してインターロックをかける必要がある（矢印Ａ）。こ
のようなデータハザードを回避する機構としてバイパス
経路がある。バイパス経路とは、図８で示すデータメモ
リ９のデータと演算部８の演算結果をバイパスＡ２０
０、バイパスＢ２０１を使用してマルチプレクサ１５を
介してフリップフロップ１１に格納することである。フ
リップフロップ１１へ格納されたデータと演算結果は、
次の命令の演算のデータとして使用する。このバイパス
経路を使用することにより、データハザードが発生して
いた図１０の（ハ）は、（ハ１）のように遅延させるこ
となく、処理することができる。

【０００８】以下に、図８で示すマイクロプロセッサで
実行される命令を示す。Ａ．ＭＣＵｆｕｎｃｔｉｏｎｉｎｓｔｒｕｃｔｉｏ
ｎｓＡ−１．Ｌｏａｄ／Ｓｔｏｒｅｉｎｓｔｒｕｃｔｉｏ
ｎｓＬＤＢ：Ｌｏａｄｏｎｅｂｙｔｅｔｏａｒｅ
ｇｉｓｔｅｒｗｉｔｈｓｉｇｎｅｘｔｅｎｓｉｏｎＬＤＢＵ：Ｌｏａｄｏｎｅｂｙｔｅｔｏａｒ
ｅｇｉｓｔｅｒｗｉｔｈｚｅｒｏｅｘｔｅｎｓｉ
ｏｎＬＤＨ：Ｌｏａｄｏｎｅｈａｌｆ−ｗｏｒｄｔｏ
ａｒｅｇｉｓｔｅｒｗｉｔｈｓｉｇｎｅｘｔ
ｅｎｓｉｏｎＬＤＨＨ：Ｌｏａｄｏｎｅｈａｌｆ−ｗｏｒｄｔ
ｏａｒｅｇｉｓｔｅｒｈｉｇｈｗｉｔｈｓｉ
ｇｎｅｘｔｅｎｓｉｏｎＬＤＨＵ：Ｌｏａｄｏｎｅｈａｌｆ−ｗｏｒｄｔ
ｏａｒｅｇｉｓｔｅｒｗｉｔｈｚｅｒｏｅｘ
ｔｅｎｓｉｏｎＬＤＷ：Ｌｏａｄｏｎｅｗｏｒｄｔｏａｒｅ
ｇｉｓｔｅｒＬＤ２Ｗ：Ｌｏａｄｔｗｏｗｏｒｄｓｔｏｒｅ
ｇｉｓｔｅｒｓＬＤ４ＢＨ：Ｌｏａｄｆｏｕｒｂｙｔｅｓｔｏ
ｆｏｕｒｈａｌｆ−ｗｏｒｄｉｎｔｗｏｒｅｇ
ｉｓｔｅｒｓｗｉｔｈｓｉｇｎｅｘｔｅｎｓｉｏｎＬＤ４ＢＨＵ：Ｌｏａｄｆｏｕｒｂｙｔｅｓｔｏ
ｆｏｕｒｈａｌｆ−ｗｏｒｄｉｎｔｗｏｒｅｇ
ｉｓｔｅｒｓｗｉｔｈｚｅｒｏｅｘｔｅｎｓｉｏｎＬＤ２Ｈ：Ｌｏａｄｔｗｏｈａｌｆ−ｗｏｒｄｔ
ｏｔｗｏｗｏｒｄｉｎｔｗｏｒｅｇｉｓｔｅｒ
ｓｗｉｔｈｓｉｇｎｅｘｔｅｎｓｉｏｎＳＴＢ：Ｓｔｏｒｅｏｎｅｂｙｔｅｆｒｏｍａ
ｒｅｇｉｓｔｅｒＳＴＨ：Ｓｔｏｒｅｏｎｅｈａｌｆ−ｗｏｒｄｆ
ｒｏｍａｒｅｇｉｓｔｅｒＳＴＨＨ：Ｓｔｏｒｅｏｎｅｈａｌｆ−ｗｏｒｄ
ｆｒｏｍａｒｅｇｉｓｔｅｒｈｉｇｈＳＴＷ：Ｓｔｏｒｅｏｎｅｗｏｒｄｆｒｏｍａ
ｒｅｇｉｓｔｅｒＳＴ２Ｗ：Ｓｔｏｒｅｔｗｏｗｏｒｄｓｆｒｏｍ
ｒｅｇｉｓｔｅｒｓＳＴ４ＨＢ：Ｓｔｏｒｅｆｏｕｒｂｙｔｅｓｆｒ
ｏｍｆｏｕｒｈａｌｆ−ｗｏｒｄｆｒｏｍｔｗ
ｏｒｅｇｉｓｔｅｒｓＳＴ２Ｈ：Ｓｔｏｒｅｔｗｏｈａｌｆ−ｗｏｒｄ
ｆｒｏｍｔｗｏｒｅｇｉｓｔｅｒｓＭＯＤＤＥＣ：Ｄｅｃｒｅｍｅｎｔａｒｅｇｉｓｔ
ｅｒｖａｌｕｅｂｙａ５−ｂｉｔｉｍｍｅｄ
ｉａｔｅｖａｌｕｅＭＯＤＩＮＣ：Ｉｎｃｒｅｍｅｎｔａｒｅｇｉｓｔ
ｅｒｖａｌｕｅｂｙａ５−ｂｉｔｉｍｍｅｄ
ｉａｔｅｖａｌｕｅＡ−２．ＴｒａｎｓｆｅｒｉｎｓｔｒｕｃｔｉｏｎｓＭＶＦＳＹＳ：Ｍｏｖｅａｃｏｎｔｒｏｌｒｅｇ
ｉｓｔｅｒｔｏａｇｅｎｅｒａｌｐｕｒｐｏｓｅ
ｒｅｇｉｓｔｅｒＭＶＴＳＹＳ：Ｍｏｖｅａｇｅｎｅｒａｌｐｕｒ
ｐｏｓｅｒｅｇｉｓｔｅｒｔｏａｃｏｎｔｒｏ
ｌｒｅｇｉｓｔｅｒＭＶＦＡＣＣ：Ｍｏｖｅａｗｏｒｄｆｒｏｍａ
ｎａｃｃｕｍｕｌａｔｏｒＭＶＴＡＣＣ：Ｍｏｖｅｔｗｏｇｅｎｅｒａｌｐ
ｕｒｐｏｓｅｒｅｇｉｓｔｅｒｓｔｏａｎａｃｃ
ｕｍｕｌａｔｏｒＡ−３．ＣｏｍｐａｒｅｉｎｓｔｒｕｃｔｉｏｎｓＣＭＰｃｃ：Ｃｏｍｐａｒｅｃｃ＝ＥＱ，ＮＥ，ＧＴ，ＧＥ，ＬＴ，ＬＥ，ＰＳ（ｂ
ｏｔｈｐｏｓｉｔｉｖｅ），ＮＧ（ｂｏｔｈｎｅｇ
ａｔｉｖｅ）ＣＭＰＵｃｃ：Ｃｏｍｐａｒｅｕｎｓｉｇｎｅｄｃｃ＝ＧＴ，ＧＥ，ＬＴ，ＬＥＡ−４．Ｍａｘｉｍｕｍ／Ｍｉｎｉｍｕｍｉｎｓｔｒ
ｕｃｔｉｏｎｓｒｅｓｅｒｖｅｄＡ−５．Ａｒｉｔｈｍｅｔｉｃｏｐｅｒａｔｉｏｎ
ｉｎｓｔｒｕｃｔｉｏｎｓＡＢＳ：ＡｂｓｏｌｕｔｅＡＤＤ：ＡｄｄＡＤＤＣ：ＡｄｄｗｉｔｈｃａｒｒｙＡＤＤＨｐｐｐ：Ａｄｄｈａｌｆ−ｗｏｒｄｐｐｐ＝ＬＬＬ，ＬＬＨ，ＬＨＬ，ＬＨＨ，ＨＬＬ，Ｈ
ＬＨ，ＨＨＬ，ＨＨＨＡＤＤＳ：ＡｄｄｒｅｇｉｓｔｅｒＲｂｗｉｔｈ
ｔｈｅｓｉｇｎｏｆｔｈｅｔｈｉｒｄｏｐ
ｅｒａｎｄＡＤＤＳ２Ｈ：Ａｄｄｓｉｇｎｔｏｔｗｏｈａ
ｌｆ−ｗｏｒｄＡＤＤ２Ｈ：Ａｄｄｔｗｏｐａｉｒｓｏｆｈａ
ｌｆ−ｗｏｒｄｓＡＶＧ：Ａｖｅｒａｇｅｗｉｔｈｒｏｕｎｄｉｎｇ
ｔｏｗａｒｄｓｐｏｓｉｔｉｖｅｉｎｆｉｎｉｔ
ｙＡＶＧ２Ｈ：Ａｖｅｒａｇｅｔｗｏｐａｉｒｓｏ
ｆｈａｌｆ−ｗｏｒｄｓｒｏｕｎｄｉｎｇｔｏｗ
ａｒｄｓｐｏｓｉｔｉｖｅｉｎｆｉｎｉｔｙＪＯＩＮｐｐ：Ｊｏｉｎｔｗｏｈａｌｆ−ｗｏｒｄ
ｓｐｐ＝ＬＬ，ＬＨ，ＨＬ，ＨＨＳＵＢ：ＳｕｂｔｒａｃｔＳＵＢＢ：ＳｕｂｔｒａｃｔｗｉｔｈｂｏｒｒｏｗＳＵＢＨｐｐｐ：Ｓｕｂｔｒａｃｔｈａｌｆ−ｗｏｒ
ｄｐｐｐ＝ＬＬＬ，ＬＬＨ，ＬＨＬ，ＬＨＨ，ＨＬＬ，Ｈ
ＬＨ，ＨＨＬ，ＨＨＨＳＵＢ２Ｈ：Ｓｕｂｔｒａｃｔｔｗｏｐａｉｒｓ
ｏｆｈａｌｆ−ｗｏｒｄｓＡ−６．Ｌｏｇｉｃａｌｏｐｅｒａｔｉｏｎｉｎｓ
ｔｒｕｃｔｉｏｎｓＡＮＤ：ｌｏｇｉｃａｌＡＮＤＯＲ：ｌｏｇｉｃａｌＯＲＮＯＴ：ｌｏｇｉｃａｌＮＯＴＸＯＲ：ｌｏｇｉｃａｌｅｘｃｌｕｓｉｖｅＯＲＡＮＤＦＧ：ｌｏｇｉｃａｌＡＮＤｆｌａｇｓＯＲＦＧ：ｌｏｇｉｃａｌＯＲｆｌａｇｓＮＯＴＦＧ：ｌｏｇｉｃａｌＮＯＴａｆｌａｇＸＯＲＦＧ：ｌｏｇｉｃａｌｅｘｃｌｕｓｉｖｅＯ
ＲｆｌａｇｓＡ−７．Ｓｈｉｆｔｏｐｅｒａｔｉｏｎｉｎｓｔｒ
ｕｃｔｉｏｎｓＳＲＡ：Ｓｈｉｆｔｒｉｇｈｔａｒｉｔｈｍｅｔｉ
ｃＳＲＡＨｐ：Ｓｈｉｆｔｒｉｇｈｔａｒｉｔｈｍｅ
ｔｉｃａｈａｌｆ−ｗｏｒｄｐ＝Ｌ（０），Ｈ（１）ＳＲＡ２Ｈ：Ｓｈｉｆｔｒｉｇｈｔａｒｉｔｈｍｅ
ｔｉｃｔｗｏｈａｌｆ−ｗｏｒｄｓＳＲＣ：ｓｈｉｆｔｒｉｇｈｔｃｏｎｃａｔｅｎａ
ｔｅｄｒｅｇｉｓｔｅｒｓＳＲＬ：ＳｈｉｆｔｒｉｇｈｔｌｏｇｉｃａｌＳＲＬＨｐ：Ｓｈｉｆｔｒｉｇｈｔｌｏｇｉｃａｌ
ａｈａｌｆ−ｗｏｒｄｐ＝Ｌ（０），Ｈ（１）ＳＲＬ２Ｈ：Ｓｈｉｆｔｒｉｇｈｔｌｏｇｉｃａｌ
ｔｗｏｈａｌｆ−ｗｏｒｄｓＲＯＴ：ＲｏｔａｔｅｒｉｇｈｔＲＯＴ２Ｈ：Ｒｏｔａｔｅｒｉｇｈｔｔｗｏｈａ
ｌｆ−ｗｏｒｄｓＡ−８．Ｂｉｔｏｐｅｒａｔｉｏｎｉｎｓｔｒｕｃ
ｔｉｏｎｓＢＣＬＲ：ＣｌｅａｒａｂｉｔＢＮＯＴ：ＩｎｖｅｒｔａｂｉｔＢＳＥＴ：ＳｅｔａｂｉｔＢＴＳＴ：ＴｅｓｔａｂｉｔＡ−９．ＢｒａｎｃｈｉｎｓｔｒｕｃｔｉｏｎｓＢＲＡ：ＢｒａｎｃｈＢＲＡＴＺＲ：ＢｒａｎｃｈｉｆｚｅｒｏＢＲＡＴＮＺ：ＢｒａｎｃｈｉｆｎｏｔｚｅｒｏＢＳＲ：ＢｒａｎｃｈｔｏｓｕｂｒｏｕｔｉｎｅＢＳＲＴＺＲ：Ｂｒａｎｃｈｔｏｓｕｂｒｏｕｔｉ
ｎｅｉｆｚｅｒｏＢＳＲＴＮＺ：Ｂｒａｎｃｈｔｏｓｕｂｒｏｕｔｉ
ｎｅｉｆｎｏｔｚｅｒｏＤＢＲＡ：ＤｅｌａｙｅｄＢｒａｎｃｈＤＢＲＡＩ：ＤｅｌａｙｅｄＢｒａｎｃｈｉｍｍｅ
ｄｉａｔｅＤＢＳＲ：ＤｅｌａｙｅｄＢｒａｎｃｈｔｏｓｕ
ｂｒｏｕｔｉｎｅＤＢＳＲＩ：ＤｅｌａｙｅｄＢｒａｎｃｈｉｍｍｅ
ｄｉａｔｅｔｏｓｕｂｒｏｕｔｉｎｅＤＪＭＰ：ＤｅｌａｙｅｄＪｕｍｐＤＪＭＰＩ：ＤｅｌａｙｅｄＪｕｍｐｉｍｍｅｄｉ
ａｔｅＤＪＳＲ：ＤｅｌａｙｅｄＪｕｍｐｔｏｓｕｂｒ
ｏｕｔｉｎｅＤＪＳＲＩ：ＤｅｌａｙｅｄＪｕｍｐｉｍｍｅｄｉ
ａｔｅｔｏｓｕｂｒｏｕｔｉｎｅＪＭＰ：ＪｕｍｐＪＭＰＴＺＲ：ＪｕｍｐｉｆｚｅｒｏＪＭＰＴＮＺ：ＪｕｍｐｉｆｎｏｔｚｅｒｏＪＳＲ：ＪｕｍｐｔｏｓｕｂｒｏｕｔｉｎｅｅＪＳＲＴＺＲ：Ｊｕｍｐｔｏｓｕｂｒｏｕｔｉｎｅ
ｉｆｚｅｒｏＪＳＲＴＮＺ：Ｊｕｍｐｔｏｓｕｂｒｏｕｔｉｎｅ
ｉｆｎｏｔｚｅｒｏＮＯＰ：ＮｏｏｐｅｒａｔｉｏｎＡ−１０．ＯＳ−ｒｅｌａｔｅｄｉｎｓｔｒｕｃｔｉ
ｏｎｓＴＲＡＰ：ＴｒａｐＲＥＩＴ：Ｒｅｔｕｒｎｆｒｏｍｅｘｃｅｐｔｉｏ
ｎ，ｉｎｔｅｒｒｕｐｔｓ，ａｎｄｔｒａｐｓＢ．ＤＳＰｆｕｎｃｔｉｏｎｉｎｓｔｒｕｃｔｉｏ
ｎｓＢ−１．Ａｒｉｔｈｍｅｔｉｃｏｐｅｒａｔｉｏｎ
ｉｎｓｔｒｕｃｔｉｏｎｓＭＵＬ：ＭｕｌｔｉｐｌｙＭＵＬＸ：Ｍｕｌｔｉｐｌｙｗｉｔｈｅｘｔｅｎｄ
ｅｄｐｒｅｃｉｓｉｏｎＭＵＬＸＳ：Ｍｕｌｔｉｐｌｙａｎｄｓｈｉｆｔ
ｔｏｔｈｅｒｉｇｈｔｂｙｏｎｅｗｉｔｈｅ
ｘｔｅｎｄｅｄｐｒｅｃｉｓｉｏｎＭＵＬＸ２Ｈ：Ｍｕｌｔｉｐｌｙｔｗｏｐａｉｒｓ
ｏｆｈａｌｆ−ｗｏｒｄｓｗｉｔｈｅｘｔｅｎ
ｄｅｄｐｒｅｃｉｓｉｏｎＭＵＬＨＸｐｐ：Ｍｕｌｔｉｐｌｙｔｗｏｈａｌｆ
−ｗｏｒｄｓｗｉｔｈｅｘｔｅｎｄｅｄｐｒｅｃｉ
ｓｉｏｎｐｐ＝ＬＬ，ＬＨ，ＨＬ，ＨＨＭＵＬ２Ｈ：Ｍｕｌｔｉｐｌｙｔｗｏｐａｉｒｓ
ｏｆｈａｌｆ−ｗｏｒｄｓＭＡＣａ：Ｍｕｌｔｉｐｌｙａｎｄａｄｄａ＝０，１ＭＡＣＳａ：Ｍｕｌｔｉｐｌｙ，ｓｈｉｆｔｔｏ
ｔｈｅｒｉｇｈｔｂｙｏｎｅ，ａｎｄａｄｄａ＝０，１ＭＳＵＢａ：Ｍｕｌｔｉｐｌｙａｎｄｓｕｂｔｒａ
ｃｔａ＝０，１ＭＳＵＢＳａ：Ｍｕｌｔｉｐｌｙ，ｓｈｉｆｔｔｏ
ｔｈｅｒｉｇｈｔｂｙｏｎｅ，ａｎｄｓｕ
ｂｔｒａｃｔａ＝０，１ＳＡＴ：ＳａｔｕｒａｔｅＳＡＴＨＨ：Ｓａｔｕｒａｔｅｗｏｒｄｏｐｅｒａ
ｎｄｉｎｔｏｈｉｇｈｈａｌｆ−ｗｏｒｄＳＡＴＨＬ：Ｓａｔｕｒａｔｅｗｏｒｄｏｐｅｒａ
ｎｄｉｎｔｏｌｏｗｈａｌｆ−ｗｏｒｄＳＡＴＺ：Ｓａｔｕｒａｔｅｉｎｔｏｐｏｓｉｔｉ
ｖｅｎｕｍｂｅｒＳＡＴＺ２Ｈ：Ｓａｔｕｒａｔｅｔｗｏｈａｌｆ−
ｗｏｒｄｓｉｎｔｏｐｏｓｉｔｉｖｅｎｕｍｂｅｒＳＡＴ２Ｈ：Ｓａｔｕｒａｔｅｔｗｏｈａｌｆ−ｗ
ｏｒｄｏｐｅｒａｎｄｓＢ−２．ＲｅｐｅａｔｉｎｓｔｒｕｃｔｉｏｎｓＲＥＰＥＡＴ：Ｒｅｐｅａｔａｂｌｏｃｋｏｆ
ｉｎｓｔｒｕｃｔｉｏｎｓＲＥＰＥＡＴ：Ｒｅｐｅａｔａｂｌｏｃｋｏｆ
ｉｎｓｔｒｕｃｔｉｏｎｓｗｉｔｈｉｍｍｅｄｉａ
ｔｅ

【０００９】次に、図１１に、従来の典型的な割り込み
処理機構を示す。図に示すように、プログラム実行中に
割り込みが発生した場合、ＰＣ（プログラム・カウンタ
・レジスタ）の内容をＢＰＣ（バックアップ・プログラ
ム・カウンタ・レジスタ）に保存し、ＰＳＷ（プロセッ
サ状態語レジスタ）６３の内容をＢＰＳＷ（バックアッ
プ・プロセッサ状態語レジスタ）に保存し、更に全ての
汎用レジスタの内容をデータＲＡＭ上のスタックに退避
し、割込み発生時のマイクロプロセッサの状態を保存す
る必要があった。割込み処理終了後には、保存していた
ＰＣ、ＰＳＷ、汎用レジスタを戻すことによって割込み
発生前の状態にしていた。

【００１０】また、図１２に、従来の画像処理フローを
示す。この画像処理では、ＡとＢの符号化された画像デ
ータ値に対して復号処理をそれぞれ施し、８×８画素
（６４バイト）のＡとＢの復号結果を元に、各対応する
画素間の平均処理を行う。但し、本画像処理を行うマイ
クロプロセッサに内蔵されている汎用レジスタのサイズ
が３２ビット×１６本（６４バイト）であることを想定
している。この処理を行う場合、まず、Ａの符号値を読
み込み（Ｓ１０１）、読み込んだ符号値に対して復号処
理を行う（Ｓ１０２）。復号処理結果である６４バイト
のデータは、復号処理後一旦汎用レジスタに蓄えられ
る。しかし、そのままでは、後で実施するＢの符号値の
復号処理時に破壊されてしまうので、データＲＡＭに格
納する（Ｓ１０３）。Ａの復号結果をデータＲＡＭ内に
格納した後に、Ｂの符号値を読み込み（Ｓ１０４）、読
み込んだ符号値に対して復号処理を行う（Ｓ１０５）。
Ｂの復号処理結果である６４バイトのデータは汎用レジ
スタに格納される。次に、データＲＡＭに格納していた
Ａの復号結果を読み込み（Ｓ１０６）、上記Ａの復号結
果と汎用レジスタ内のＢの復号結果の平均処理を行い
（Ｓ１０７）、このＡとＢの平均結果をデータＲＡＭに
格納する（Ｓ１０８）。このように、第１に実施する処
理（処理１、上記の例では、Ｓ１０１，Ｓ１０２）の演
算結果で全ての汎用レジスタを使用し、処理したデータ
を第２に実施する処理（処理２、上記の例では、Ｓ１０
４，Ｓ１０５）の結果と合わせて演算を行う必要がある
場合、処理１の結果によって汎用レジスタに書込まれた
内容が、処理２の演算結果によって書き換わってしまう
ため、汎用レジスタをデータＲＡＭに退避させ（Ｓ１０
３）、その後、必要に応じてデータＲＡＭからデータを
読込み、処理２の結果と合わせて第３に実施する処理
（処理３、上記の例では、Ｓ１０７，Ｓ１０８）を続け
る必要がある。

【００１１】

【発明が解決しようとする課題】この発明は、従来の割
り込み機構において、汎用レジスタの内容をデータメモ
リにスタック退避したり復元したりするための処理を削
減することを目的とし、汎用レジスタへの書込みを停止
する機構を設け、書込み停止状態中に専用バイパス経路
によりデータの受け渡しを行うことにより、この課題を
解決している。

【００１２】

【課題を解決するための手段】命令を実行するマイクロ
プロセッサにおいて、この発明に係るマイクロプロセッ
サは、一の命令を実行した結果を命令実行結果として保
持する汎用レジスタと、上記汎用レジスタを介すことな
く上記命令実行結果を転送する経路であるバイパス経路
と、少なくとも汎用レジスタに保持された命令実行結果
と、上記バイパス経路を介して転送された命令実行結果
とを入力し、選択信号に基づいて入力された命令実行結
果から一方の命令実行結果を選択して出力するするマル
チプレクサと、上記汎用レジスタへ命令実行結果を書込
み保持する書込み要求状態と、上記汎用レジスタへ命令
実行結果を書込まず保持しない書込み停止状態とのいず
れかの状態を示す値を記憶する保護フラグと、上記保護
フラグの値を入力し、上記保護フラグの値が書込み要求
状態を示す場合には、汎用レジスタに保持された命令実
行結果を選択する選択信号を上記マルチプレクサへ出力
し、上記保護フラグの値が書込み停止状態を示す場合に
は、バイパス経路を介して転送された命令実行結果を選
択する選択信号を上記マルチプレクサへ出力して命令実
行結果を受け渡すとともに、命令実行結果を汎用レジス
タへ書込むことを停止する制御を行う命令デコード部と
を備えたことを特徴とする。

【００１３】上記マイクロプロセッサは、更に、書込む
ことができない読込み専用の読込み専用レジスタを備
え、上記命令デコード部は、保護フラグの値が書込み要
求状態を示す場合は、上記汎用レジスタのアドレスを汎
用レジスタドレスとして生成し、上記保護フラグの値が
書込み停止状態を示す場合は、上記読込み専用レジスタ
のアドレスをレジスタアドレスとして生成するアドレス
デコード部を備えたことを特徴とする。

【００１４】上記マイクロプロセッサは、更に、マイク
ロプロセッサを制御する制御レジスタ部を備え、上記保
護フラグは、上記制御レジスタ部に備えられ、制御レジ
スタ部を更新する更新命令によって設定され、上記命令
デコード部は上記制御レジスタ部から保護フラグの値を
取得することを特徴とする。

【００１５】上記保護フラグは、命令を表現する命令コ
ードの中にモードビットとして、上記命令コードを生成
する時に設定され、上記命令デコード部は、上記命令コ
ードに設定されたモードビットの値を抽出し、抽出した
モードビットの値に基づいて書込み要求状態または書込
み停止状態のいずれかの状態を判定するモードビット判
定部を備え、上記アドレスデコード部は、上記モードビ
ット判定部の判定結果に基づいて汎用レジスタドレスを
生成することを特徴とする。

【００１６】上記マイクロプロセッサは、更に、割込み
処理を受け付ける割込み制御部を備え、上記命令デコー
ド部は、上記割込み制御部が割込み処理を受け付けた場
合、上記制御レジスタ部に備えられた保護フラグを制御
レジスタ部の更新命令により書込み停止状態に設定し、
汎用レジスタの値を退避することなく割込み処理を実行
することを特徴とする。

【００１７】上記命令デコード部は、上記一の命令に後
続する後続命令へ上記命令実行結果を転送する場合に、
上記バイパス経路を用いることによって、上記レジスタ
を介することなく上記後続命令へ上記命令実行結果を指
示する上記選択信号を出力することを特徴とする。

【００１８】上記マイクロプロセッサは、パイプライン
制御機構を備えたことを特徴とする。

【００１９】

【発明の実施の形態】実施の形態１．図１に、この発明
に係るプロセッサの一例を表すマイクロプロセッサのブ
ロック図を示す。このマイクロプロセッサは、図８に示
す従来のマイクロプロセッサと同様に、４段のステージ
より構成されるパイプライン処理を実行する場合を示し
ている。図８の従来例のプロセッサと同じ符号を付した
構成要素は、同様のものである。また、パイプライン処
理を実行する各ステージも従来の技術で説明したものと
同様である。

【００２０】この発明に係るマイクロプロセッサは、従
来のマイクロプロセッサと以下の点が異なる。制御レジ
スタ部２０が備えるプロセッサ状態語レジスタ（ＰＳ
Ｗ）６３は、汎用レジスタ６へ命令実行結果を書込み保
持する書込み要求状態と、汎用レジスタ６へ命令実行結
果を書込まず保持しない書込み停止状態とのいずれかの
状態を示す値を記憶する保護フラグを備える。また、命
令デコード部１９は、上記保護フラグの値を入力し、上
記保護フラグの値が書込み要求状態を示す場合には、汎
用レジスタに保持された命令実行結果を選択する選択信
号を上記ＭＵＸ（マルチプレクサ）１５へ出力し、上記
保護フラグの値が書込み停止状態を示す場合には、バイ
パス経路を介して転送された命令実行結果を選択する選
択信号を上記ＭＵＸ１５へ出力して命令実行結果を受け
渡す。更に、上記命令デコード部１９は、保護フラグの
値が書込み要求状態を示す場合は、上記汎用レジスタの
アドレスを汎用レジスタアドレスとして生成し、上記保
護フラグの値が書込み停止状態を示す場合は、上記読込
み専用レジスタのアドレスをレジスタアドレスとして生
成するアドレスデコード部６０を備える。

【００２１】以下、この発明に係るプロセッサの一例と
して、この実施の形態では、ＰＳＷ（プロセッサ状態語
レジスタ）６３に汎用レジスタ書込み停止状態を示すＷ
Ｐ８２を設定し、ＰＳＷ６３のＷＰ８２がセットされた
場合、制御レジスタ部から命令デコード部に汎用レジス
タ書込み停止を通達する汎用レジスタへの書込みを停止
することを通達する信号線２２を設ける。命令デコード
部では、書込み停止状態を解析し、汎用レジスタのデー
タが更新されないように、汎用レジスタ６へのディステ
ィネーション・アドレス２１を読込み専用レジスタのア
ドレス（６ｂｉｔ００００００）にする場合を説明す
る。

【００２２】図２に、本発明におけるＰＳＷ６３の詳細
を示す。８０は、ＰＳＷ６３の上位１６ビットを示す。
８１は、スタックポインタを切り替えるＳＭフィール
ド、８２は、汎用レジスタに書込み停止をかけるＷＰフ
ィールド、即ち、保護フラグ、８３は、ソフトウェアデ
バッガトラップ（ＳＤＢＴ）の検出を示すＥＡフィール
ド、８４は、ＳＤＢＴの許可を指定するＤＢフィール
ド、８５は、デバック割り込み許可を指定するＤＳフィ
ールド、８６は、割り込み許可を指定するＩＥフィール
ド、８７は、リピート動作の許可を指定するＲＰフィー
ルド、８８は、モジュロアドレシングの許可を指定する
ＭＤフィールドである。９０は、ＰＳＷ６３の下位１６
ビットを示し、フラグフィールドである。フラグフィー
ルドには、Ｆ０からＦ７までの８個のフラグがある。Ｆ
０フラグ９１とＦ１フラグ９２は、演算の有効または無
効を制御する。Ｆ０からＦ７の各フラグの値は、比較演
算や算術演算の結果に依存して変化する他、フラグ初期
化演算で初期化したり、フラグ値書込み演算で任意の値
をフラグフィールドに書き込むことで変化する。また、
フラグ値読み出し演算でフラグフィールドの値を読み出
すこともできる。このＰＳＷ６３は、本発明の特徴であ
る汎用レジスタに書込み停止をかけるためのＷＰフィー
ルドを保護フラグとして備えている。この実施の形態で
は、ＷＰフィールドが‘１’の場合を書込み停止状態、
ＷＰフィールドが‘０’の場合を書込み要求状態とす
る。

【００２３】ＷＰフィールドは、制御レジスタの更新命
令ｍｖｔｓｙｓによって、ＷＰフィールドに‘１’を書
き込めば、この次の命令から汎用レジスタは書込み停止
状態になり、命令実行結果が汎用レジスタに書き込まれ
ないようになる。即ち、このＷＰフィールドは、命令デ
コーダ部に入力され、命令コードのＲａフィールドで示
されるディスティネーション・アドレスを０にクリアす
る。また、再度ｍｖｔｓｙｓによって、ＷＰフィールド
に‘０’を書き込むと、次の命令から汎用レジスタは、
書込み要求状態になり、命令実行結果が汎用レジスタに
書き込まれる。上記ＰＳＷ６３に設定されたＷＰフィー
ルド、即ち、保護フラグの値は、信号線２２を介して、
書込みマスク信号５０として、命令デコード部１９へ転
送される。

【００２４】次に、上記保護フラグの値を受け取った命
令デコード部１９の説明する。命令デコード部１９で
は、ＩＦステージで取り出された命令コードを受け取
り、命令実行結果を書き込む汎用レジスタ内のレジスタ
アドレスを指定するＲａフィールドを取り出す。取り出
したＲａフィールドは、アドレスデコード部６０へ転送
される。また、命令デコード部１９は、信号線２２の値
により、信号線の値に基づいて、信号線５０を介して、
汎用レジスタが書込み要求状態か書込み停止状態かをア
ドレスデコード部６０へ通知する。

【００２５】以下に、アドレスデコード部６０の詳細を
図３に基づいて説明する。アドレスデコード部６０は、
Ｒａフィールドとして受け取った命令実行結果を書き込
む汎用レジスタのレジスタアドレスのマスク処理を行
う。命令デコード部１９から転送されたＲａフィールド
は、Ｄ，Ｅ／Ｍ，Ｗステージをパイプライン転送され
る。そして、Ｗステージ用のフリップフロップの出力は
セレクタに入力され、書込みマスク信号５０が１であれ
ば、Ｒａフィールドの値の代わりに、読込み専用アドレ
スである６ｂｉｔ００００００（５１）をアドレスデコ
ーダ５２に出力する。これにより、デコーダの出力はレ
ジスタ０（０値のリードのみのレジスタ）を指定し、Ｒ
ａフィールドで指定されるレジスタへ命令処理結果は書
き込まれない。

【００２６】以上のように、命令をフェッチする命令フ
ェッチ部と、命令をデコードする命令デコーダと、命令
の実行を制御する制御レジスタと、データを記憶する複
数の汎用レジスタ（複数の汎用レジスタ）と、算術論理
演算等を行う演算回路を備えた命令実行部を持ち、プロ
グラムに記述された命令を該命令デコーダが順次デコー
ドし、該命令デコーダの出力に従い該命令実行部では命
令を実行し、汎用レジスタやメモリ等から該命令実行部
にデータを読み込み、該命令実行結果を汎用レジスタや
メモリ等に格納し、該制御レジスタの内容を読み出した
り内容の更新を行うプロセッサにおいて、各命令処理要
素がオーバーラップして処理するパイプライン処理機構
を備え、該命令実行結果を汎用レジスタに格納する前
に、該命令の後続命令が該汎用レジスタの内容を読み込
みしたい場合に、該汎用レジスタを経由することなく、
専用バイパス経路で該命令結果を転送する機構を備え、
該制御レジスタに汎用レジスタ保護ビットを備え、制御
レジスタ更新命令により該汎用レジスタ保護ビットを有
効にすると、該命令実行結果により汎用レジスタの更新
が実行されないと共に、該汎用レジスタを経由してデー
タの受け渡しを行う代わりに、該専用バイパス経路を経
由してデータの受け渡しを行う。

【００２７】実施の形態２．この実施の形態では、命令
コードのｍｏｄｅフィールドに、書込み停止状態を示す
保護フラグとしてモードビットを設定する。また、上記
モードビットを判定するモードビット判定部を命令デコ
ード部に備える。図１の６１にモードビット判定部を示
す。モードビット判定部６１は、命令コードに設定され
たモードビットの値を抽出し、抽出したモードビットの
値に基づいて書込み要求状態または書込み停止状態のい
ずれかの状態を判定する。モードビット判定部の出力に
より汎用レジスタのデータが更新されないように、汎用
レジスタ６へのディスティネーション・アドレス２１を
読込み専用レジスタのアドレス（６ｂｉｔ０００００
０）にする場合を説明する。

【００２８】図４に、本発明における命令コード内埋め
込まれた保護フラグとしてのモードビットの判定機構を
示す。汎用レジスタの書込みモードビットは、命令コー
ド［８］のｍｏｄｅフィールドに埋め込まれている。こ
の実施の形態では、モードビットが１の時は、命令実行
結果が汎用レジスタへ書き込まれない。また、モードビ
ットが０の時は、命令実行結果が汎用レジスタへ書き込
まれるものとする。このモードビットは、命令デコード
時にモードビットが有効かどうかを判定するためのモー
ドビット判定部６１に入力され、判定される。判定され
た結果は、モードビット判定部６１からアドレスデコー
ド部６０へ信号線６２によって転送される。アドレスデ
コード部６０は、信号線６２の値を書込みマスク信号５
０として受け取る。図３で説明したように、アドレスデ
コード部６０は、モードビットの判定結果が１であれ
ば、Ｒａフィールドの値の代わりに、読み込み専用アド
レスである６ｂｉｔ００００００（５１）をアドレスデ
コーダ５２に出力する。これにより、アドレスデコーダ
５２の出力は、レジスタ０（０値のリードのみのレジス
タ）を指定し、Ｒａフィールドで指定されるレジスタに
は命令処理結果は書き込まれない。

【００２９】以上のように、命令をフェッチする命令フ
ェッチ部と、命令をデコードする命令デコーダと、命令
の実行を制御する制御レジスタと、データを記憶する複
数の汎用レジスタと、算術論理演算等を行う演算回路を
備えた命令実行部を持ち、プログラムに記述された命令
を該命令デコーダが順次デコードし、該命令デコーダの
出力に従い該命令実行部では命令を実行し、汎用レジス
タやメモリ等から該命令実行部にデータをリードし、該
命令実行結果を汎用レジスタやメモリ等に格納し、該制
御レジスタの内容を読み出したり内容の更新を行うプロ
セッサにおいて、各命令処理要素がオーバーラップされ
て処理されるパイプライン処理機構を備え、該命令実行
結果を汎用レジスタに格納する前に、該命令の後続命令
が該汎用レジスタの内容をリードしたい場合に、該汎用
レジスタを経由することなく、専用バイパス経路で該命
令結果を転送する機構を備え、該命令コードに汎用レジ
スタ保護を示すモードビットを内蔵し、該命令デコード
部で該モードビットが有効であれるかどうかを判定する
機構を備え、該モードビットが有効であれば、該命令実
行部で実行した該命令結果により汎用レジスタを更新し
ないと共に、該汎用レジスタを経由してデータの受け渡
しを行う代わりに、該専用バイパス経路を経由してデー
タの受け渡しを行う。

【００３０】実施の形態３．図５は、本発明における割
込み発生時の処理をプロセッサ状態語レジスタ６３のＷ
Ｐ８２を用いて実行する。割込みが発生した場合、割込
み発生時のデータ処理装置の状態を保持するため、ＰＣ
（プログラム・カウンタ）とＰＳＷ（プロセッサ状態語
レジスタ）６３を、それぞれＢＰＣ，ＢＰＳＷのバック
アップレジスタに保存する。この点は、従来の技術と同
様である。しかし、割込み処理開始前に汎用レジスタの
バックアップの代わりに、図３のＰＳＷ６３の保護フラ
グとしてのＷＰ８２を‘１’へセットすることで、図１
で示す信号線２２を通して命令デコード部１９に汎用レ
ジスタへの命令実行結果の書込みが禁止状態になったこ
とを通達する。図２に示す機構により、汎用レジスタへ
の書込み停止状態を解析した命令デコード部１９は、汎
用レジスタ６へのディスティネーション・アドレスを読
込み専用のレジスタのアドレス（６ｂｉｔ０００００
０）にすることで、汎用レジスタのデータが保護される
ようになっている。ディスティネーション・アドレスと
して、汎用アドレスが記述される割込み処理のプログラ
ムでは汎用レジスタの更新はされず、割込み処理中のデ
ータの受渡しは全てバイパス処理にて行い、汎用レジス
タ経由では行わない。即ち、汎用レジスタへの書込み停
止期間に実行される命令列（Ａ）から（Ｄ）では、
（Ａ）でアドレス＃４０００００００からレジスタｒ１
０にデータをリードし、（Ｂ）でこのレジスタｒ１０の
内容が＃２００より大きいかどうかを比較し、もし大き
ければ、ＰＳＷ６３のフラグＦ０に１をセットする。こ
の（Ａ）から（Ｂ）へのレジスタｒ１０を指定してのデ
ータの受け渡しは汎用レジスタを経由せずに、バイパス
経路によって実行される。また、（Ｃ）と（Ｄ）は、フ
ラグＦ０の値が真、これらの命令が実行されるという指
定を行う「／Ｔオプションにより指定」を用いて実行条
件を指定しておく。「／Ｔオプション」により（Ｃ）と
（Ｄ）は、フラグＦ０の値が真であれば、これら命令が
実行される。即ち、レジスタｒ１０の値が＃２００より
大きければ、（Ｃ）でｒ２０に即値＃１０００００００
を入れる。そして、（Ｄ）でレジスタｒ２０の値をアド
レス＃４０００００００にストアする。この（Ｃ）から
（Ｄ）へのレジスタｒ２０を指定してのデータの受け渡
しは汎用レジスタを経由せずに、バイパス経路によって
実行される。そして、割込み処理を終え、ＰＣとＰＳＷ
６３を割込み処理前の状態に戻すことにより、汎用レジ
スタ書込み停止ビットＷＰ８２もクリアされる。そし
て、通常通り汎用レジスタへの書込みが可能となり、割
込み発生により中断していたプログラムが再開される。

【００３１】実施の形態４．図６は、本発明における割
込み発生の処理を命令コードのｍｏｄｅフィールドを用
いて実行する場合を示したものである。割込みが発生し
た場合、割込みが発生時の状態を保持するため、ＰＣ
（プログラム・カウンタ）とＰＳＷ（プロセッサ状態語
レジスタ）６３を、それぞれＢＰＣ，ＢＰＳＷのバック
アップレジスタに保存する。割込み処理のプログラム
は、図２で示す命令コードのｍｏｄｅフィールドに汎用
レジスタのデータを更新しないように、汎用レジスタ書
込み停止モードビットを命令コードへ設定する。このよ
うに、汎用レジスタ書込み停止モードビットを命令コー
ドへ設定した命令コードは、命令コードの表記に＿Ｎを
付加して記述する。そして、図３に示す機構により、こ
のモードビットが有効かどうかを判定した命令デコード
部は、汎用レジスタ６へのディスティネーション・アド
レスを読込み専用のレジスタのアドレス（６ｂｉｔ００
００００）にすることで、汎用レジスタのデータが保護
されるようになっている。ディスティネーションレジス
タとして、汎用レジスタが指定される割込み処理のプロ
グラムでは汎用レジスタの更新はされず、割込み処理中
のデータの受渡しは全てバイパス処理にて行い、汎用レ
ジスタ経由では行わなれない。即ち、汎用レジスタの更
新を禁止するモードビットがセットされている命令列
（Ｅ）から（Ｈ）では、（Ｅ）でアドレス＃４００００
０００からレジスタｒ１０にデータをリードし、（Ｆ）
でこのレジスタｒ１０の内容が＃２００より大きいかど
うかを比較し、もし大きければ、ＰＳＷ６３のフラグＦ
０に１をセットする。この（Ｅ）から（Ｆ）へのレジス
タｒ１０を指定してのデータの受け渡しは汎用レジスタ
を経由せずに、バイパス経路によって実行される。ま
た、（Ｇ）と（Ｈ）は、実施の形態３と同様に、「／Ｔ
オプション」により指定によってフラグＦ０の値が真で
あれば、これら命令が実行されることになる。即ち、レ
ジスタｒ１０の値が＃２００より大きければ、（Ｇ）で
ｒ２０に即値＃１０００００００を入れる。そして、
（Ｈ）でレジスタｒ２０の値をアドレス＃４０００００
００にストアする。この（Ｇ）から（Ｈ）へのレジスタ
ｒ２０を指定してのデータの受け渡しは汎用レジスタを
経由せずに、バイパス経路によって実行される。割込み
処理を終え、ＰＣとＰＳＷ６３を割込み処理前の状態に
戻し、割込み発生により中断していたプログラムを再開
させる。

【００３２】実施の形態５．図７は、本発明を用いて汎
用レジスタ全てを使用する演算の一例を示したものであ
る。処理１によりＡの符号結果が得られる。Ａの符号値
をリードし、この符号値に対して復号処理を行い、Ａの
符号結果である６４バイトのデータは、汎用レジスタに
格納したままにしておく（処理１）。次に、汎用レジス
タに書込み停止をかけた状態で、Ｂの符号値をリード
し、この符号値に対して復号処理を行う（処理２）。Ｂ
の復号結果と汎用レジスタにあるＡの復号結果の平均処
理（処理３）を行う。ＡとＢの平均結果を、データＲＡ
Ｍに格納する。この汎用レジスタのプロテクト期間中の
処理は、前述したように、バイパス経由でデータの受け
渡しが行われる。このように、本発明の処理フローで
は、Ａの復号結果をデータＲＡＭに格納する処理とデー
タＲＡＭからリードする処理が不用となり、全体の処理
フローが効率化される。

【００３３】

【発明の効果】この発明に係るマイクロプロセッサによ
れば、汎用レジスタへ命令実行結果を書込むことなく命
令実行結果を転送するとともに、汎用レジスタへの書き
込みを回避することができる。

【００３４】この発明によれば、汎用レジスタへの書込
みを読取専用アドレスにより回避することができる。

【００３５】この発明によれば、制御レジスタ部に備え
られた保護フラグを設定することにより、汎用レジスタ
への書込むか否かを設定し、不必要なデータの書込みを
回避することができる。

【００３６】この発明によれば、汎用レジスタへ命令実
行結果を書込まない命令コードを、コンパイル時に指定
して作成し、命令実行の効率化を図ることができる。

【００３７】この発明によれば、割込み処理が発生した
場合、汎用レジスタのデータを退避することなく割込み
処理を実行することができ、割込み処理等の汎用レジス
タ退避処理を削減することができる。

【００３８】この発明によれば、汎用レジスタへ書込み
することなく後続命令へ命令実行結果を転送することが
できる。

【００３９】この発明によれば、パイプライン制御機構
で発生するデータハザードを回避する際に、不必要なデ
ータの書込みをなくすことにより効率化を図ることがで
きる。

【図面の簡単な説明】

【図１】この発明に係るマイクロプロセッサの一例を
表わした図である。

【図２】この発明に係るのマイクロプロセッサのプロ
セッサ状態語レジスタの一例を表わした図である。

【図３】この発明に係るのマイクロプロセッサのアド
レスデコード部の一例を表わした図である。

【図４】この発明に係るマイクロプロセッサに備えら
れたモードビット判定部の動作の詳細を表わした図であ
る。

【図５】この発明に係るのマイクロプロセッサのプロ
セッサ状態語レジスタが書込み停止状態の場合の割り込
み処理時の動作を表わした図である。

【図６】この発明に係るのマイクロプロセッサの命令
コードのモードビットが書込み停止状態である場合の動
作を表わした図である。

【図７】この発明に係るマイクロプロセッサを用いた
画像復号化処理の動作の一例を表わした図である。

【図８】従来のマイクロプロセッサの一例を表わした
図である。

【図９】マイクロプロセッサの命令コードの一例を表
わした図である。

【図１０】パイプライン処理機構において命令間でデ
ータ干渉が発生した場合の一例を表わした図である。

【図１１】従来のマイクロプロセッサの割り込み処理
時の動作を表わした図である。

【図１２】従来のマイクロプロセッサを用いた画像復
号化処理の動作の一例を表わした図である。

【符号の説明】

１マイクロプロセッサ、２ＩＡ（命令アドレスレジ
スタ）、３命令メモリ、４，７ＡＤＤ（アドレス加
算器）、５即値生成部、６汎用レジスタ、８演算
部、９データメモリ、１０，１１，１２フリップフ
ロップ、１３，１４，１５，１６，１７ＭＵＸ（マル
チプレクサ）、１８割込み制御部、１９，１００命
令デコード部、２０，１０２制御レジスタ部、５０
書込みマスク信号、５１読込み専用レジスタアドレ
ス、５２，５３，５４アドレスデコーダ、６０アド
レスデコード部、６１モードビット判定部、６２モ
ードビット判定結果、６３プロセッサ状態語レジスタ
（ＰＳＷ）、８１ＳＭフィールド、８２ＷＰフィー
ルド、８３ＥＡフィールド、８４ＤＢフィールド、
８５ＤＳフィールド、８６ＩＥフィールド、８７
ＲＰフィールド、８８ＭＤフィールド、９１Ｆ０フラ
グ、９２Ｆ１フラグ。

Claims

【特許請求の範囲】

【請求項１】命令を実行するマイクロプロセッサにお
いて、一の命令を実行した結果を命令実行結果として保持する
汎用レジスタと、上記汎用レジスタを介すことなく上記命令実行結果を転
送する経路であるバイパス経路と、少なくとも汎用レジスタに保持された命令実行結果と、
上記バイパス経路を介して転送された命令実行結果とを
入力し、選択信号に基づいて入力された命令実行結果か
ら一方の命令実行結果を選択して出力するするマルチプ
レクサと、上記汎用レジスタへ命令実行結果を書込み保持する書込
み要求状態と、上記汎用レジスタへ命令実行結果を書込
まず保持しない書込み停止状態とのいずれかの状態を示
す値を記憶する保護フラグと、上記保護フラグの値を入力し、上記保護フラグの値が書
込み要求状態を示す場合には、汎用レジスタに保持され
た命令実行結果を選択する選択信号を上記マルチプレク
サへ出力し、上記保護フラグの値が書込み停止状態を示
す場合には、バイパス経路を介して転送された命令実行
結果を選択する選択信号を上記マルチプレクサへ出力し
て命令実行結果を受け渡すとともに、命令実行結果を汎
用レジスタへ書込むことを停止する制御を行う命令デコ
ード部とを備えたことを特徴とするマイクロプロセッ
サ。
【請求項２】上記マイクロプロセッサは、更に、書込
むことができない読込み専用の読込み専用レジスタを備
え、上記命令デコード部は、保護フラグの値が書込み要求状
態を示す場合は、上記汎用レジスタのアドレスを汎用レ
ジスタドレスとして生成し、上記保護フラグの値が書込
み停止状態を示す場合は、上記読込み専用レジスタのア
ドレスをレジスタアドレスとして生成するアドレスデコ
ード部を備えたことを特徴とする請求項１記載のマイク
ロプロセッサ。
【請求項３】上記マイクロプロセッサは、更に、マイ
クロプロセッサを制御する制御レジスタ部を備え、上記保護フラグは、上記制御レジスタ部に備えられ、制
御レジスタ部を更新する更新命令によって設定され、上記命令デコード部は、上記制御レジスタ部から保護フ
ラグの値を取得することを特徴とする請求項２記載のマ
イクロプロセッサ。
【請求項４】上記保護フラグは、命令を表現する命令
コードの中にモードビットとして、上記命令コードを生
成する時に設定され、上記命令デコード部は、上記命令コードに設定されたモ
ードビットの値を抽出し、抽出したモードビットの値に
基づいて書込み要求状態または書込み停止状態のいずれ
かの状態を判定するモードビット判定部を備え、上記アドレスデコード部は、上記モードビット判定部の
判定結果に基づいて汎用レジスタドレスを生成すること
を特徴とする請求項２記載のマイクロプロセッサ。
【請求項５】上記マイクロプロセッサは、更に、割込
み処理を受け付ける割込み制御部を備え、上記命令デコード部は、上記割込み制御部が割込み処理
を受け付けた場合、上記制御レジスタ部に備えられた保
護フラグを制御レジスタ部の更新命令により書込み停止
状態に設定し、汎用レジスタの値を退避することなく割
込み処理を実行することを特徴とする請求項３記載のマ
イクロプロセッサ。
【請求項６】上記命令デコード部は、上記一の命令に
後続する後続命令へ上記命令実行結果を転送する場合
に、上記バイパス経路を用いることによって、上記レジ
スタを介することなく上記後続命令へ上記命令実行結果
を指示する上記選択信号を出力することを特徴とする請
求項３記載のマイクロプロセッサ。
【請求項７】上記マイクロプロセッサは、パイプライ
ン制御機構を備えたことを特徴とする請求項１から６い
ずれかに記載のマイクロプロセッサ。