JPH10312637A - ディスク再生装置の信号処理回路 - Google Patents

Abstract

(57)【要約】 【課題】ＬＳＩテスタの性能を超えている超高速ＬＳＩ
であっても精度の高い動作確認を行うことができるディ
スク再生装置の信号処理回路を提供する。 【解決手段】ＣＤ−ＲＯＭ用ＬＳＩ１０ａにおいて、所
定周波数の基準クロックに基づいて疑似ＥＦＭ信号を生
成するＥＦＭ信号生成回路１２と、通常モードまたはテ
ストモードのいずれかを示すモード信号ＭＤに応じて、
外部からの再生信号またはＥＦＭ信号生成回路１２で生
成した疑似ＥＦＭ信号のいずれかを選択してＤＳＰ回路
１１に入力させるセレクタ部１３とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤ（コンパクト
ディスク）やＭＤ（ミニディスク）と称されるディジタ
ル・オーディオ・ディスク等の情報記録ディスク（以
下、単にディスクと称する）を再生するディスクプレー
ヤ等のディスク再生装置の信号処理回路に関する。

【０００２】

【従来の技術】ディジタル・オーディオ・ディスク、た
とえばＣＤ方式のディスクでは、ＥＦＭ（Eight to Fou
rteen Modulation) と呼ばれる変調方式が採られてい
る。このＥＦＭ信号を復調する際には、ディスクから読
み取ったＲＦ信号を波形整形することによって得られる
２値のパルス列信号に基づいてクロック（以下、再生ク
ロックと称する）を生成し、この再生クロックを用いて
復調処理が行われる。この再生クロックの生成には、一
般的に、ＰＬＬ（Phase Locked Loop)回路が用いられて
いる。このように、ＥＦＭ信号は、ディスクから読み取
られたＲＦ信号が波形整形によって２値化されて得られ
る信号であるが、この２値化信号は、チャネルクロック
の周期をＴとすると、ｎＴ（但し、ｎは３〜１１の整
数）で変化する信号である。

【０００３】たとえばＣＤ−ＲＯＭ用の信号処理ＬＳＩ
１０では、図４に示すように、ディスク１に光学系２か
らレーザビームＬＢを照射した戻り光から生成されたＥ
ＦＭ信号が、ＬＳＩ１０内のたとえばＤＳＰ(Digital S
ignal Processor)１１に入力されて上述した復調処理が
行われる。

【０００４】ＣＤのディスクに記録されているデータ
は、４４．１ｋＨｚでサンプリングした１６ビットのデ
ィジタルデータを上位側および下位側に８ビットずつ２
分割し、いわゆるインターリーブ処理を施したうえで、
Ｃ１，Ｃ２系列に沿ってパリティを付加する。この８ビ
ットのデータをあらかじめ定められている１４ビットに
変換（ＥＦＭ復調）し、データ間に３ビットの結合ビッ
トを付加して、最終的に３Ｔから１１Ｔ（１／Ｔ＝４．
３２１８ＭＨｚ、１倍速）の長さに集約される。

【０００５】ＣＤでは、Ｌ／Ｒチャネルそれぞれ６標本
が１フレームの単位となり、前述のデータの他にフレー
ム同期パルス、サブコード（時間情報）を加えた上でデ
ィスク上に記憶されている。最終的にディスク１に記録
されているＥＦＭ信号は、図５に示すようなフォーマッ
トとなる。

【０００６】そして、上述したＣＤーＲＯＭ用ＬＳＩの
出荷時には、１フレームで５８８ビットのＥＦＭ信号を
８フレーム分だけ繰り返し回した信号をテストパターン
上に展開し、図６に示すように、その信号を疑似ＥＦＭ
信号Ｓ３としてＬＳＩテスタ３からＬＳＩ１０に転送す
ることにより、ＤＳＰ内のＰＬＬ回路等のテストを行っ
ていた。

【０００７】

【発明が解決しようとする課題】ところで、近年、ＣＤ
−ＲＯＭ市場はより高速再生化へ進んでおり、ＣＤ−Ｒ
ＯＭ用信号処理ＬＳＩでは、１倍速からより高速再生を
実現する超高速のｎ倍速、たとえば１６倍速や２４倍速
等まで対応可能なものが実用に供されている。したがっ
て、ＬＳＩの保証スペックがＬＳＩテスタの性能を上回
っていることから、現在のＬＳＩテストは以下のように
して行われている。なおここでは、電源電圧Ｖddが３．
７Ｖで１８倍速を保証したいＬＳＩをテストする場合を
例に説明する。

【０００８】製造上許容される範囲、たとえば図７中に
直線Ａ，Ｂで示す特性を有する高速品、低速品のＬＳＩ
を電源電圧Ｖddを変化させることにより、図７に示すよ
うに、電源電圧Ｖddに対する動作速度の傾きがわかる。
この傾きで電源電圧Ｖddが３．７Ｖ、動作速度が１８倍
速の点を通る直線が合格ラインとなる。そして、実際の
ＬＳＩテストを行うときには、テスタが動作速度を測定
できる領域まで電源電圧Ｖddを下げて測定し、その電圧
で動作速度が合格ラインを超していれば合格という判定
をしている。

【０００９】しかしながら、ＬＳＩの動作速度特性は、
図７中、点で示すように、直線Ｃにはならず、ばらつい
ている。たとえば、電源電圧Ｖddを３．２Ｖでテスト
し、テストの結果、合格ライン以上であることから合格
であるとしても、実際には電源電圧Ｖddが３．７Ｖでは
１８倍速に達していないことがある。そのため、正しい
良否判定ができず、市場不良が発生したり、反対に量産
ラインで異常ロットが生じたりする。

【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ＬＳＩテスタの性能を超えてい
る超高速ＬＳＩであっても精度の高い動作確認を行うこ
とができるディスク再生装置の信号処理回路を提供する
ことにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、所定の変調方式に従ってディスクに記録
されたデータの再生信号に同期した再生クロックに基づ
いて、上記再生信号に対する復調処理を行う復調系回路
を備えたディスク再生装置の信号処理回路であって、所
定周波数の基準クロックに基づいて疑似再生信号を生成
する再生信号生成回路と、通常モードまたはテストモー
ドのいずれかを示すモード信号に応じて、外部からの再
生信号または上記再生信号生成回路で生成した疑似再生
信号のいずれかを選択して上記復調系回路に入力させる
セレクタ部とを有する。

【００１２】また、本発明では、上記再生信号生成回路
は、発振手段による発振出力から上記再生クロックに対
応する所定周波数の上記基準クロックを生成するＰＬＬ
回路と、上記ディスクからの再生信号に応じた複数ビッ
トの再生データがあらかじめ記憶されている記憶手段
と、上記基準クロックを受けて、当該基準クロック数が
上記記憶手段に記憶されている再生データのビット数に
達する毎にキャリイン信号を出力する第１の回路と、上
記キャリイン信号の入力毎にアドレス値を変更し、当該
アドレス値を示すアドレス信号により上記記憶手段に記
憶されている再生データを読み出す第２の回路と、上記
キャリイン信号を受けて上記記憶手段から読み出された
パラレルの再生データを入力し、上記基準クロック毎に
再生データをシリアルデータの疑似再生信号として出力
する第３の回路とを有する。

【００１３】また、本発明では、上記記憶手段には、動
作速度に応じた複数種の再生データが記憶されている。

【００１４】また、本発明では、上記ＰＬＬ回路は、制
御信号に応じて発振周波数が変化する制御発振手段と、
上記発振手段の発振出力を可変分周比にて分周する第１
の分周手段と、上記制御発振手段の発振出力を可変分周
比にて分周する第２の分周手段と、上記第１の分周手段
の第１の分周信号と上記第２の分周手段の第２の分周信
号との位相差を検出し、検出結果に応じた前記制御信号
を発生して上記制御発振手段に入力させる位相比較手段
とを有する。

【００１５】また、本発明では、上記セレクタ部は、エ
ラー生成制御信号の入力に応じて、選択した外部からの
再生信号または疑似再生信号を上記復調系回路へ入力さ
せるか否かを制御するゲート手段を有する。また、上記
テストモード時に、上記復調系回路のテスト結果を外部
のテスタに出力可能な手段を有する。

【００１６】本発明の信号処理回路によれば、テストモ
ード時には、当該信号処理回路内に設けられた再生信号
生成回路で生成された疑似再生信号がセレクタ部で選択
されて、復調系回路に入力される。そして、復調系回路
の処理結果は、外部の測定用テスタに出力される。この
とき、再生信号生成回路では、たとえばＰＬＬ回路にお
いて、発振手段による発振出力から再生クロックに対応
する所定周波数の基準クロックが生成され、第１の回
路、第２の回路、第３の回路に供給される。第１の回路
では、基準クロックを受けて、当該基準クロック数が記
憶手段に記憶されている再生データのビット数に達する
毎にキャリイン信号が生成され、第第２の回路に出力さ
れる。第２の回路においては、キャリイン信号の入力毎
にアドレス値が変更され、当該アドレス値を示すアドレ
ス信号により記憶手段に記憶されている再生データが読
み出される。そして、第３の回路において、キャリイン
信号を受けて記憶手段から読み出されたパラレルの再生
データが入力され、基準クロック毎に再生データがシリ
アルデータの疑似再生信号としてセレクタ部に出力され
る。

【００１７】また、ＰＬＬ回路の第１の分周手段および
第２の分周手段の少なくともいずれかの分周比が任意に
変更される。これにより、任意の周波数の再生クロック
に対応した基準クロック信号が生成される。また、再生
信号生成回路で生成される疑似再生信号は、たとえば動
作速度に応じた再生データに基づくものであるから、テ
ストの処理能力を超える超高速動作のテストが可能とな
る。

【００１８】また、セレクタ部においては、ゲート手段
に入力されるエラー生成制御信号の応じて、選択した外
部からの再生信号または疑似再生信号を上記復調系回路
へ入力させるか否かが制御される。たとえば、エラー生
成制御信号により入力を停止する制御が行われると、デ
ィスクにゴミや傷によりデータが読めない、いわゆるバ
ーストエラー時の復調系回路の振る舞いをテストするこ
とができる。

【００１９】

【発明の実施の形態】以下、たとえばＣＤプレーヤに適
用された本発明の実施形態について図面を参照しつつ詳
細に説明する。なお、本発明は、ＣＤプレーヤへの適用
に限定されるものではなく、ＭＤプレーヤなどディスク
プレーヤ全般に適用し得るものである。

【００２０】図１は、本発明が適用されるＣＤプレーヤ
のＬＳＩテストシステムの一実施形態を示すブロック構
成図である。図１のＬＳＩテストシステムにおいて、３
はＬＳＩテスタ、１０ａはＣＤ−ＲＯＭ用ＬＳＩをぞれ
ぞれ示している。

【００２１】ＣＤ−ＲＯＭ用ＬＳＩ１０ａは、復調系回
路としてのＤＳＰ回路１１、ＥＦＭ信号生成回路１２、
およびセレクタ部１３により構成されている。

【００２２】ＤＳＰ回路１１は、ＰＬＬアシンメトリ(a
symmetry) 補正回路、ＥＦＭ復調回路、サブコード復調
回路、ＲＡＭ、エラー訂正回路、デ・インターリーブ回
路、ＰＬＬ回路等を有し、セレクタ１３を通して入力さ
れる図４に示すように光学系２からの実際のＥＦＭ信号
またはＥＦＭ信号生成回路１２で生成された疑似ＥＦＭ
信号を受けて、アシンメトリの補正を行って得られた２
値のＥＦＭ信号からＥＦＭ復調処理を行い、フレーム同
期信号のすぐ後ろに入っている時間情報としてのサブコ
ードの復調、ＥＦＭ復調後のデータのエラー訂正、ＣＩ
ＲＣ(Cross Interleave Reed-Solomon Code)のインター
リーブを解き、Ｌ／Ｒｃｈのオーディオ信号として出力
する等の処理を行う。

【００２３】ＥＦＭ信号生成回路１２は、図示しないク
リスタル発振器の発振信号から生成した基準クロック信
号ＰＬＣＫに基づいてパラレルなＥＦＭデータを生成
し、これをシリアル信号に変換して疑似ＥＦＭ信号とし
てセレクタ１３に出力する。

【００２４】図２は、ＥＦＭ信号生成回路１２およびセ
レクタ部１３の構成例を示すブロック図である。また、
図３は、図２の回路のタイミングチャートである。この
ＥＦＭ信号生成回路１２は、図２に示すように、ＰＬＬ
回路１２１、１／８分周器１２２、アドレスカウンタ１
２３、ＲＯＭ部１２４、およびパラレル／シリアル変換
器１２５により構成されている。

【００２５】ＰＬＬ回路１２１は、１／ｍ分周器１２１
１、１／ｎ分周器１２１２、位相比較器１２１３、ロー
パスフィルタ１２１４、および電圧制御発振器（ＶＣ
Ｏ：Voltage Controlled Oscillator ）１２１５により
構成されている。

【００２６】１／ｍ分周器１２１１は、図示しないたと
えば発振周波数１６．９３４４ＭＨｚのクリスタル発振
器の発振信号の周波数を１／ｍ分周し、位相比較器１２
１３に出力する。１／ｎ分周器１２１２は、ＶＣＯ１２
１５によるクロック信号ＰＬＣＫの周波数を１／ｎに分
周する。

【００２７】位相比較器１２１３は、クリスタル発振器
の発振信号の周波数を１／ｍに分周した信号Ｓ１２１１
をリファレンス側の入力、ＶＣＯ１２１５の発振周波数
を１／ｎに分周した信号ＰＬＣＫをバリアブル側の入力
として、両入力信号の周波数信号の位相を比較すること
によりその位相差信号Ｓ１２１３をローパスフィルタ１
２１４に出力する。

【００２８】ＶＣＯ１２１５は、ローパスフィルタ１２
１４において高い周波数成分がカットされた位相比較器
１２１３の出力信号Ｓ１２１３を制御電圧として受け
て、制御電圧に応じた周波数で発振し、図３（ａ）に示
すように、基準クロック信号ＰＬＣＫ（周波数は１／Ｔ
に相当する）として１／ｎ分周器１２１２、１／８分周
器１２２、アドレスカウンタ１２３、およびパラレル／
シリアル変換器１２５に出力する。

【００２９】１／８分周器１２２は、ＰＬＬ回路１２１
で生成された基準クロック信号ＰＬＣＫの周波数を１／
８に分周し、図３（ｂ）に示すように、８個の基準クロ
ック信号おきにキャリイン信号Ｓ１２２を生成してアド
レスカウンタ１２３に出力する。この分周比「８」は、
ＲＯＭ部１２４に記憶されているＥＦＭデータのビット
数「８」に応じて設定されている。また、この１／８分
周器１２２の出力信号は、パラレル／シリアル変換器１
２５のデータロード信号ＬＤとしてパラレル／シリアル
変換器１２５に供給される。

【００３０】なお、ＰＬＬ回路１２１において、１／ｍ
分周器１２１１および１／ｎ分周器１２１２の分周値ｍ
およびｎの値を任意に選択することにより、基準クロッ
ク信号ＰＬＣＫの周波数を任意に設定することができ
る。

【００３１】アドレスカウンタ１２３は、基準クロック
信号ＰＬＣＫに同期して、１／８分周器１２２から出力
されたキャリイン信号Ｓ１２２の入力毎に「１」だけカ
ウントアップし、そのカウンタ値をアドレス信号Ｓ１２
３としてＲＯＭ部１２４に供給する。

【００３２】ＲＯＭ部１２４は、図３（ｄ）に示すよう
に、８ビットのＥＦＭデータＤ０〜Ｄ７を所定アドレス
毎に記憶しており、アドレスカウンタ１２３のアドレス
信号Ｓ１２３で指定されたＥＦＭデータＤ０〜Ｄ７を出
力する。

【００３３】パラレル／シリアル変換器１２５は、１／
８分周器１２２の出力信号をデータロード信号ＬＤとし
て入力したときに、ＲＯＭ１２４から出力されたＥＦＭ
データＤ０〜Ｄ７を入力し、図３（ｆ）〜（ｊ）に示す
ように、入力したパラレルデータをシリアルデータＳＤ
０〜ＳＤ７に変換し、基準クロック信号ＰＬＣＫの入力
毎に、疑似ＥＦＭ信号Ｓ１２５としてセレクタ部１３に
出力する。

【００３４】セレクタ部１３は、通常モードまたはテス
トモードに応じて、実際にディスクから読み出された光
学系からのＥＭＦ信号あるいはＬＳＩテスタ３で生成さ
れた疑似ＥＦＭ信号である外部で生成されたＥＦＭ信
号、またはＬＳＩ１０ａ内のＥＦＭ信号生成回路１２で
生成された疑似ＥＦＭ信号Ｓ１２５を選択し、いわゆる
バーストエラー生成制御信号ＢＳＴが非アクティブ（た
とえばハイレベル）のときに選択したＥＦＭ信号をＤＳ
Ｐ回路１１に入力させる。

【００３５】セレクタ部１３は、図２に示すように、セ
レクタ１３１および２入力ＡＮＤゲート１３２により構
成されている。セレクタ１３１は、ノーマル端子ＮＲＭ
が外部から入力されたＥＦＭ信号の入力端子に接続さ
れ、テスト端子ＴＳＴがＥＦＭ信号生成回路１２の疑似
ＥＦＭ信号Ｓ１２５の出力ラインに接続され、たとえば
モード信号ＭＤがローレベルの場合にはノーマル端子Ｎ
ＲＭに入力されたアクティブ状態でハイレベルの外部Ｅ
ＦＭ信号を選択し、モード信号ＭＤがハイレベルの場合
にはテスト端子ＴＳＴに入力されたアクティブ状態でハ
イレベルの疑似ＥＦＭ信号を選択して出力する。ＡＮＤ
ゲート１３２は、一方の入力端子がセレクタ１３１のＥ
ＦＭ信号の出力ラインに接続され、他方の入力端子がバ
ーストエラー生成制御信号ＢＳＴの入力ラインに接続さ
れ、出力端子がＤＳＰ回路１１の一入力端子に接続され
ている。したがって、ＡＮＤゲート１３２は、バースト
エラー生成制御信号ＢＳＴがハイレベルのときにＥＦＭ
信号をＤＳＰ回路１１に入力させる。

【００３６】次に、上記構成による動作を説明する。Ｃ
Ｄ−ＲＯＭ用ＬＳＩ１０ａのテストを行う場合、ＤＳＰ
回路１１の処理結果の出力ラインがＬＳＩテスタ３と接
続される。この状態で、たとえばモード信号ＭＤがハイ
レベルのテストモードでセレクタ部１３のセレクタ１３
１に入力される。

【００３７】このとき、ＣＤ−ＲＯＭ用ＬＳＩ１０ａに
設けられたＥＦＭ信号生成回路１２においては、外部に
設けられた図示しないクリスタル発振器による発振クロ
ック信号が１／ｍ分周器１２１１に入力され、入力発振
信号の周波数が１／ｍに分周されて位相比較器１２１３
のリファレンス側の入力端子に入力される。また、１／
ｎ分周器１２１２では、ＶＣＯ１２１５による発振クロ
ック信号ＰＬＣＫの周波数が１／ｎに分周され、位相比
較器１２１３のバリアブル側の入力端子に入力される。
位相比較器１２１３では、両入力信号の周波数信号の位
相が比較され、その位相差信号Ｓ１２１３がローパスフ
ィルタ１２１４に出力される。そして、ローパスフィル
タ１２１４において位相比較器１２１３の出力信号Ｓ１
２１３の高い周波数成分がカットされて、制御電圧とし
てＶＣＯ１２１５に供給される。ＶＣＯ１２１５では、
ローパスフィルタ１２１４による制御電圧を受けて、制
御電圧に応じた周波数による発振が行われ、図３（ａ）
に示すように、基準クロック信号ＰＬＣＫとして１／ｎ
分周器１２１２、１／８分周器１２２、アドレスカウン
タ１２３、およびパラレル／シリアル変換器１２５に出
力される。

【００３８】１／８分周器１２２では、ＰＬＬ回路１２
１で生成された基準クロック信号ＰＬＣＫの周波数が１
／８に分周されて、キャリイン信号Ｓ１２３としてアド
レスカウンタ１２３に出力され、またデータロード信号
ＬＤとしてパラレル／シリアル変換器１２５に出力され
る。すなわち、８個の基準クロック信号ＰＬＣＫおきに
キャリイン信号Ｓ１２２が生成されて、アドレスカウン
タ１２３に供給される。アドレスカウンタ１２３におい
ては、基準クロック信号ＰＬＣＫに同期して、１／８分
周器１２２から出力されたキャリイン信号Ｓ１２２の入
力毎に１だけカウントアップされ、そのカウンタ値はア
ドレス信号Ｓ１２３としてＲＯＭ部１２４に供給され
る。

【００３９】ＲＯＭ部１２４では、所定アドレス毎に記
憶された８ビットのＥＦＭデータＤ０〜Ｄ７がアドレス
信号Ｓ１２３が指定するアドレスに基づいて出力され
る。そして、パラレル／シリアル変換器１２５では、デ
ータロード信号ＬＤをアクティブで受けたときにＲＯＭ
部１２４によるＥＦＭデータＤ０〜Ｄ７が入力されて保
持され、基準クロック信号ＰＬＣＫの入力毎に保持デー
タＤ０〜Ｄ７がシフトされてシリアルな疑似ＥＦＭ信号
Ｓ１２５としてセレクタ１３１に出力される。

【００４０】このとき、上述したようにモード信号ＭＤ
がハイレベルのテストモードでセレクタ部１３のセレク
タ１３１に入力されていることから、セレクタ１３１で
はＬＳＩ１０ａ内のＥＦＭ信号生成回路１２で生成され
た疑似ＥＦＭ信号Ｓ１２５が選択され、ＡＮＤゲート１
３２に入力される。そして、たとえばバーストエラー生
成制御信号ＢＳＴが非アクティブのハイレベルでＡＮＤ
ゲート１３２に入力されて、セレクタ１３１で選択され
た疑似ＥＦＭ信号がＤＳＰ回路１１に入力される。

【００４１】ＤＳＰ回路１１では、入力した疑似ＥＦＭ
信号に基づいて、ＥＦＭ復調処理やデ・インターリーブ
処理等が行われ、処理結果が期待値信号Ｓ１０としてＬ
ＳＩテスタ３に出力される。

【００４２】また、ＡＮＤゲート１３２に、アクティブ
のローレベルでバーストエラー生成制御信号ＢＳＴが供
給されると、疑似ＥＭＦ信号のＤＳＰ回路１１への入力
が停止される。したがって、ディスクにゴミや傷により
データが読めないバーストエラー状態が疑似的に作ら
れ、バーストエラー時のＬＳＩの振る舞いがＬＳＩテス
タ３で測定される。

【００４３】また、実際に使用されているときは、モー
ド信号ＭＤがローレベルでセレクタ１３１に入力され
る。この場合、セレクタ１３１では、実際にディスクか
ら読み出された光学系からのＥＭＦ信号が選択され、ま
た、ＡＮＤゲート１３２にはハイレベルのバーストエラ
ー生成制御信号ＢＳＴが入力される。これにより、ＤＳ
Ｐ回路１１において通常の処理が行われる。

【００４４】なお、モード信号ＭＤがローレベルが入力
され、セレクタ１３２が外部ＥＦＭ信号を選択するよう
に制御されており、たとえばテスト対象のＬＳＩが１７
倍速以下の場合には、従来と同様に、ＬＳＩテスタ３で
生成した疑似ＥＦＭ信号を入力させてＬＳＩのテストを
行うことも可能である。

【００４５】以上説明したように、本実施形態によれ
ば、クリスタル発振器の発振出力に基づいて所定周波数
の基準クロック信号ＰＬＣＫを生成するＰＬＬ回路１２
１と、複数ビット数の再生データがあらかじめ記憶され
ているＲＯＭ部１２４と、基準クロックを受けて、当該
基準クロック数がＲＯＭ部１２４に記憶されている再生
データのビット数である８に達する毎にキャリイン信号
を出力する１／８分周回路１２２と、キャリイン信号の
入力毎にアドレス値を変更し、アドレス値を示すアドレ
ス信号によりＲＯＭ部１２４に記憶されているＥＦＭデ
ータを読み出させるアドレスカウンタ１２３と、キャリ
イン信号をデータロード信号として受けてＲＯＭ部１２
４から読み出されたパラレルのＥＦＭデータを入力し、
基準クロック毎に再生データをシリアルデータの疑似再
生信号Ｓ１２５として出力するパラレル／シリアル変換
器１２５とを有するＥＦＭ信号生成回路１２と、通常モ
ードまたはテストモードのいずれかを示すモード信号Ｍ
Ｄに応じて、外部からのＥＦＭ信号またはＥＦＭ信号生
成回路１２で生成した疑似再生信号のいずれかを選択し
てＤＳＰ回路１１に入力させるセレクタ部１３とを設け
たので、超高速動作測定ができるようになり、実際にテ
ストを希望する動作速度でテストすることができ、その
結果、従来のように動作速度対電源電圧の相関を考慮す
る必要がなく、精度の高い測定を行うことができる。

【００４６】また、本実施形態によれば、セレクタ部１
３において、バーストエラー生成制御信号ＢＳＴの入力
に応じて、選択した外部からのＥＦＭ信号または疑似Ｅ
ＦＭ信号をＤＳＰ回路１１へ入力させるか否かを制御す
るＡＮＤゲート１３２を設けたので、ディスクにゴミや
傷によりデータが読めない、いわゆるバーストエラー時
のＬＳＩの振る舞いをテストすることができる。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
ＬＳＩテスタの性能を超えている超高速信号処理回路で
あっても精度の高い動作確認を行うことができる。ま
た、バーストエラー時の信号処理回路の振る舞いをテス
トすることができる利点がある。

【図面の簡単な説明】

【図１】本発明が適用されるＣＤ−ＲＯＭ用ＬＳＩのテ
ストシステムの一実施形態を示すブロック構成図であ
る。

【図２】本発明に係るＥＦＭ信号生成回路およびセレク
タ部の構成例を示すブロック図である。

【図３】図２の回路のタイミングチャートである。

【図４】一般的なＣＤのおけるＥＦＭ信号処理について
の説明図である。

【図５】一般的なＣＤ−ＲＯＭ用ＬＳＩのテストシステ
ムのブロック構成図である。

【図６】一般的なＥＦＭ信号のフォーマット例を示す図
である。

【図７】従来のＬＳＩテスト方法の説明図である。

【符号の説明】

１…ディスク、２…光学系、３…ＬＳＩテスタ、１０ａ
…ＣＤ−ＲＯＭ用ＬＳＩ、１１…ＤＳＰ回路、１２…Ｅ
ＦＭ信号生成回路、１２１…ＰＬＬ回路、１２１１…１
／ｍ分周器、１２１２…１／ｎ分周器、１２１３…位相
比較器、１２１４…ＶＣＯ、１２２…１／８分周器、１
２３…アドレスカウンタ、１２４…ＲＯＭ、１２５…パ
ラレル／シリアル変換器、１３…セレクタ部、１３１…
セレクタ、１３２…ＡＮＤゲート。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 誠司 神奈川県横浜市保土ヶ谷区神戸町134番地 ソニー・エルエスアイ・デザイン株式会 社内 (72)発明者 大島 悟 神奈川県横浜市保土ヶ谷区神戸町134番地 ソニー・エルエスアイ・デザイン株式会 社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定の変調方式に従ってディスクに記録
   されたデータの再生信号に同期した再生クロックに基づ
   いて、上記再生信号に対する復調処理を行う復調系回路
   を備えたディスク再生装置の信号処理回路であって、 所定周波数の基準クロックに基づいて疑似再生信号を生
   成する再生信号生成回路と、 通常モードまたはテストモードのいずれかを示すモード
   信号に応じて、外部からの再生信号または上記再生信号
   生成回路で生成した疑似再生信号のいずれかを選択して
   上記復調系回路に入力させるセレクタ部とを有するディ
   スク再生装置の信号処理回路。
2. 【請求項２】 上記再生信号生成回路は、発振手段によ
   る発振出力から上記再生クロックに対応する所定周波数
   の上記基準クロックを生成するＰＬＬ回路と、 上記ディスクからの再生信号に応じた複数ビットの再生
   データがあらかじめ記憶されている記憶手段と、 上記基準クロックを受けて、当該基準クロック数が上記
   記憶手段に記憶されている再生データのビット数に達す
   る毎にキャリイン信号を出力する第１の回路と、 上記キャリイン信号の入力毎にアドレス値を変更し、当
   該アドレス値を示すアドレス信号により上記記憶手段に
   記憶されている再生データを読み出す第２の回路と、 上記キャリイン信号を受けて上記記憶手段から読み出さ
   れたパラレルの再生データを入力し、上記基準クロック
   毎に再生データをシリアルデータの疑似再生信号として
   出力する第３の回路とを有する請求項１記載のディスク
   再生装置の信号処理回路。
3. 【請求項３】 上記記憶手段には、動作速度に応じた複
   数種の再生データが記憶されている請求項２記載のディ
   スク再生装置の信号処理回路。
4. 【請求項４】 上記ＰＬＬ回路は、制御信号に応じて発
   振周波数が変化する制御発振手段と、 上記発振手段の発振出力を可変分周比にて分周する第１
   の分周手段と、 上記制御発振手段の発振出力を可変分周比にて分周する
   第２の分周手段と、上記第１の分周手段の第１の分周信
   号と上記第２の分周手段の第２の分周信号との位相差を
   検出し、検出結果に応じた前記制御信号を発生して上記
   制御発振手段に入力させる位相比較手段とを有する請求
   項２記載のディスク再生装置の信号処理回路。
5. 【請求項５】 上記セレクタ部は、エラー生成制御信号
   の入力に応じて、選択した外部からの再生信号または疑
   似再生信号を上記復調系回路へ入力させるか否かを制御
   するゲート手段を有する請求項１記載のディスク再生装
   置の信号処理回路。
6. 【請求項６】 上記テストモード時に、上記復調系回路
   のテスト結果を外部のテスタに出力可能な手段を有する
   請求項１記載のディスク再生装置の信号処理回路。