JPH10304653A - 半導体昇圧回路 - Google Patents
半導体昇圧回路Info
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- JPH10304653A JPH10304653A JP10449897A JP10449897A JPH10304653A JP H10304653 A JPH10304653 A JP H10304653A JP 10449897 A JP10449897 A JP 10449897A JP 10449897 A JP10449897 A JP 10449897A JP H10304653 A JPH10304653 A JP H10304653A
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Abstract
(57)【要約】
【課題】 簡単な回路構成でもって、複数レベルの出力
電圧を選択的に取り出せるようにするとともに、消費電
力を低減する。 【解決手段】 昇圧用クロックＣＬＫ1〜ＣＬＫnにより
容量性素子Ｃ1〜Ｃnの充放電を行うことで昇圧動作を行
う複数個のポンプブロック１1〜１nが直列に接続されて
昇圧電圧を生成するチャージポンプ手段１０と、このチ
ャージポンプ手段１０を構成する各ポンプブロック１1
〜１nに対して昇圧用クロックＣＬＫ1〜ＣＬＫnを供給
するクロック生成手段２と、チャージポンプ手段１０に
おけるポンプブロック１1〜１nの出力の内の少なくとも
１つの出力を整流用ダイオードＤo1〜Ｄonを介して容量
性素子Ｃoに接続してなる出力整流手段４とを備える。
電圧を選択的に取り出せるようにするとともに、消費電
力を低減する。 【解決手段】 昇圧用クロックＣＬＫ1〜ＣＬＫnにより
容量性素子Ｃ1〜Ｃnの充放電を行うことで昇圧動作を行
う複数個のポンプブロック１1〜１nが直列に接続されて
昇圧電圧を生成するチャージポンプ手段１０と、このチ
ャージポンプ手段１０を構成する各ポンプブロック１1
〜１nに対して昇圧用クロックＣＬＫ1〜ＣＬＫnを供給
するクロック生成手段２と、チャージポンプ手段１０に
おけるポンプブロック１1〜１nの出力の内の少なくとも
１つの出力を整流用ダイオードＤo1〜Ｄonを介して容量
性素子Ｃoに接続してなる出力整流手段４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る昇圧回路に関するものである。
る昇圧回路に関するものである。
【０００２】
【従来の技術】近年の半導体集積回路、たとえばフラッ
シュＥＥＰＲＯＭでは、書込みや消去あるいは読出しの
際に正の高電圧や負の高電圧など様々な電圧の電源を必
要とする。
シュＥＥＰＲＯＭでは、書込みや消去あるいは読出しの
際に正の高電圧や負の高電圧など様々な電圧の電源を必
要とする。
【０００３】しかし、一方で低消費電力化、単一電源化
が促進されており、そのような状況下から、たとえば、
単一電源化を図るために外部の電源電圧を内部を設けた
回路によって昇圧するようにしたものが提供されてい
る。
が促進されており、そのような状況下から、たとえば、
単一電源化を図るために外部の電源電圧を内部を設けた
回路によって昇圧するようにしたものが提供されてい
る。
【０００４】このような外部の電源電圧を内部で昇圧さ
せる半導体昇圧回路として、たとえば、図４に示すよう
なチャージポンプ型昇圧回路が知られている。なお、図
４のチャージポンプ型昇圧回路は正昇圧回路である。
せる半導体昇圧回路として、たとえば、図４に示すよう
なチャージポンプ型昇圧回路が知られている。なお、図
４のチャージポンプ型昇圧回路は正昇圧回路である。
【０００５】図４に示すチャージポンプ型昇圧回路は、
基本的には、昇圧用のクロックＣＬＫ1，ＣＬＫ2を入力
してチャージポンプ手段を構成する各ポンプブロック１
1〜１nの段数に応じて電源電圧Ｖddから昇圧された所定
の電圧Ｖppを出力端子６から得るものであって、ダイオ
ードＤ1〜Ｄnが直列接続され、各々のダイオードＤ1〜
Ｄnのカソードに対しては、昇圧用の容量性素子Ｃ1〜Ｃ
nを介してクロック生成手段１から生成される昇圧用の
２つのクロックＣＬＫ1、ＣＬＫ2が供給されるようにな
っている。
基本的には、昇圧用のクロックＣＬＫ1，ＣＬＫ2を入力
してチャージポンプ手段を構成する各ポンプブロック１
1〜１nの段数に応じて電源電圧Ｖddから昇圧された所定
の電圧Ｖppを出力端子６から得るものであって、ダイオ
ードＤ1〜Ｄnが直列接続され、各々のダイオードＤ1〜
Ｄnのカソードに対しては、昇圧用の容量性素子Ｃ1〜Ｃ
nを介してクロック生成手段１から生成される昇圧用の
２つのクロックＣＬＫ1、ＣＬＫ2が供給されるようにな
っている。
【０００６】この場合の昇圧用のクロックＣＬＫ1，Ｃ
ＬＫ2は、容量性素子Ｃ1〜Ｃnの内、図中奇数番目に相
当する容量性素子Ｃ1，Ｃ3，…に対しては一方のクロッ
クＣＬＫ1が、また、図中偶数番目に相当する容量性素
子Ｃ2，Ｃ4，…に対しては、他方のＣＬＫ2がそれぞれ
供給される。両クロックＣＬＫ1，ＣＬＫ2は、同じ周波
数でかつ位相が互いに逆であって、両クロックＣＬ
Ｋ1，ＣＬＫ2は共にＬレベルのときはＧＮＤレベルに、
Ｈレベルのときは電源電圧のＶddレベルとなるように設
定されている。また、最終段のダイオードＤoおよび容
量性素子Ｃoは整流用素子であって、出力電圧Ｖppを整
流する出力整流手段４を構成している。
ＬＫ2は、容量性素子Ｃ1〜Ｃnの内、図中奇数番目に相
当する容量性素子Ｃ1，Ｃ3，…に対しては一方のクロッ
クＣＬＫ1が、また、図中偶数番目に相当する容量性素
子Ｃ2，Ｃ4，…に対しては、他方のＣＬＫ2がそれぞれ
供給される。両クロックＣＬＫ1，ＣＬＫ2は、同じ周波
数でかつ位相が互いに逆であって、両クロックＣＬ
Ｋ1，ＣＬＫ2は共にＬレベルのときはＧＮＤレベルに、
Ｈレベルのときは電源電圧のＶddレベルとなるように設
定されている。また、最終段のダイオードＤoおよび容
量性素子Ｃoは整流用素子であって、出力電圧Ｖppを整
流する出力整流手段４を構成している。
【０００７】以下、図４に示すチャージポンプ回路の動
作について詳しく説明する。
作について詳しく説明する。
【０００８】まず、一方のクロックＣＬＫ1がＬレベ
ル、他方のクロックＣＬＫ2がＨレベルのとき、ダイオ
ードＤ1には順バイアスが加わって容量性素子Ｃ1が充電
されるので、初段のポンプブロック１1のノードＮ1はＶ
ddからダイオードＤ1の電圧降下分(＝Ｖd)を引いた電位
(＝Ｖdd−Ｖd)になる。
ル、他方のクロックＣＬＫ2がＨレベルのとき、ダイオ
ードＤ1には順バイアスが加わって容量性素子Ｃ1が充電
されるので、初段のポンプブロック１1のノードＮ1はＶ
ddからダイオードＤ1の電圧降下分(＝Ｖd)を引いた電位
(＝Ｖdd−Ｖd)になる。
【０００９】次に、ＣＬＫ1がＨレベルに、ＣＬＫ2がＬ
レベルになると、ノードＮ1の電位は(Ｖdd−Ｖd)からＶ
dd分だけ昇圧されて(２Ｖdd−Ｖd)の電位となる。ま
た、このとき、次段のポンプブロック１2のダイオード
Ｄ2に順バイアスが加わって容量性素子Ｃ2が充電される
ので、そのノードＮ2の電位は、前段のポンプブロック
１1のノードＮ1の電位からダイオードＤ2による電圧降
下分(＝Ｖd)を差し引いた(２Ｖdd−Ｖd)−Ｖd＝２(Ｖdd
−Ｖd)の値となる。
レベルになると、ノードＮ1の電位は(Ｖdd−Ｖd)からＶ
dd分だけ昇圧されて(２Ｖdd−Ｖd)の電位となる。ま
た、このとき、次段のポンプブロック１2のダイオード
Ｄ2に順バイアスが加わって容量性素子Ｃ2が充電される
ので、そのノードＮ2の電位は、前段のポンプブロック
１1のノードＮ1の電位からダイオードＤ2による電圧降
下分(＝Ｖd)を差し引いた(２Ｖdd−Ｖd)−Ｖd＝２(Ｖdd
−Ｖd)の値となる。
【００１０】続いて、ＣＬＫ1がＬレベル、ＣＬＫ2がＨ
レベルになると、ノードＮ2の電位は２(Ｖdd−Ｖd)から
Ｖdd分だけ昇圧した(３Ｖdd−２Ｖd)となる。また、こ
のとき、次段のポンプブロック１3のダイオードＤ3には
順バイアスが加わって容量性素子Ｃ3が充電されるの
で、そのノードＮ3の電位は、その前段のノードＮ2の電
位からダイオードＤ3による電圧降下分(＝Ｖd)を引いた
(３Ｖdd−２Ｖd)−Ｖd＝３(Ｖdd−Ｖd）の値となる。
レベルになると、ノードＮ2の電位は２(Ｖdd−Ｖd)から
Ｖdd分だけ昇圧した(３Ｖdd−２Ｖd)となる。また、こ
のとき、次段のポンプブロック１3のダイオードＤ3には
順バイアスが加わって容量性素子Ｃ3が充電されるの
で、そのノードＮ3の電位は、その前段のノードＮ2の電
位からダイオードＤ3による電圧降下分(＝Ｖd)を引いた
(３Ｖdd−２Ｖd)−Ｖd＝３(Ｖdd−Ｖd）の値となる。
【００１１】以下、同様の動作を繰り返すことにより、
各ポンプブロック１1〜１nの段数分だけ昇圧され、n段
目のポンプブロック１nのノードＮnの電位は、n・(Ｖdd
−Ｖd)となる。そして、出力端子６で得られる最終的な
出力電圧Ｖppは、出力整流手段４でノードＮnの電位を
ピークホールドするので、Ｖpp＝(n＋１)・(Ｖdd−Ｖd)
となる。
各ポンプブロック１1〜１nの段数分だけ昇圧され、n段
目のポンプブロック１nのノードＮnの電位は、n・(Ｖdd
−Ｖd)となる。そして、出力端子６で得られる最終的な
出力電圧Ｖppは、出力整流手段４でノードＮnの電位を
ピークホールドするので、Ｖpp＝(n＋１)・(Ｖdd−Ｖd)
となる。
【００１２】
【発明が解決しようとする課題】ところで、図４に示す
チャージポンプ型昇圧回路は、外部の電源電圧Ｖddがノ
イズなどにより振れて、その値Ｖddが低下した場合、こ
れに応じて出力電圧Ｖppも低下して所望の電圧を出力で
きないという問題がある。
チャージポンプ型昇圧回路は、外部の電源電圧Ｖddがノ
イズなどにより振れて、その値Ｖddが低下した場合、こ
れに応じて出力電圧Ｖppも低下して所望の電圧を出力で
きないという問題がある。
【００１３】また、逆に、外部の電源電圧Ｖddが上昇し
た場合には、必要以上に出力電圧Ｖppも上昇し、消費電
力の面から不利になるという問題がある。
た場合には、必要以上に出力電圧Ｖppも上昇し、消費電
力の面から不利になるという問題がある。
【００１４】さらに、出力電圧Ｖppが上がり過ぎた場
合、ＰＮジャンクションダイオードのブレイクダウン電
圧を越えて特性を悪化させるという問題もある。
合、ＰＮジャンクションダイオードのブレイクダウン電
圧を越えて特性を悪化させるという問題もある。
【００１５】これに加えて、半導体装置においては、多
数の昇圧電圧が必要な場合があるが、そのときには、そ
れぞれの昇圧電圧毎にチャージポンプ型昇圧回路が必要
となり、実装面積およびコスト面から不利になるという
問題がある。
数の昇圧電圧が必要な場合があるが、そのときには、そ
れぞれの昇圧電圧毎にチャージポンプ型昇圧回路が必要
となり、実装面積およびコスト面から不利になるという
問題がある。
【００１６】本発明は、このような問題点を解消するた
めのもので、低消費電力、低コストの半導体昇圧回路を
提供することを課題とする。
めのもので、低消費電力、低コストの半導体昇圧回路を
提供することを課題とする。
【００１７】
【課題を解決するための手段】本発明、上記の課題を解
決するために、次の手段を講じている。
決するために、次の手段を講じている。
【００１８】請求項１記載に係る半導体昇圧回路は、昇
圧用クロックにより容量性素子の充放電を行うことで昇
圧動作を行うポンプブロックの複数個が直列に接続され
て昇圧電圧を生成するチャージポンプ手段と、このチャ
ージポンプ手段を構成する各ポンプブロックに対して前
記昇圧用クロックを供給するクロック生成手段と、前記
チャージポンプ手段におけるポンプブロックの出力の内
の少なくとも１つの出力を整流用ダイオードを介して容
量性素子に接続してなる出力整流手段とを備えることを
特徴としている。
圧用クロックにより容量性素子の充放電を行うことで昇
圧動作を行うポンプブロックの複数個が直列に接続され
て昇圧電圧を生成するチャージポンプ手段と、このチャ
ージポンプ手段を構成する各ポンプブロックに対して前
記昇圧用クロックを供給するクロック生成手段と、前記
チャージポンプ手段におけるポンプブロックの出力の内
の少なくとも１つの出力を整流用ダイオードを介して容
量性素子に接続してなる出力整流手段とを備えることを
特徴としている。
【００１９】請求項２記載に係る半導体昇圧回路は、請
求項１記載の構成において、前記出力整流手段の出力電
圧を検出し、これに基づいて前記クロック生成手段によ
る前記昇圧用クロックの供給を制御する電圧検出手段を
備えることを特徴としている。
求項１記載の構成において、前記出力整流手段の出力電
圧を検出し、これに基づいて前記クロック生成手段によ
る前記昇圧用クロックの供給を制御する電圧検出手段を
備えることを特徴としている。
【００２０】請求項３記載に係る半導体昇圧回路は、請
求項１または請求項２記載の構成において、前記出力整
流手段の出力側に、この出力整流手段の出力電圧を降圧
して安定化するレギュレータ回路を少なくとも一つを接
続したことを特徴としている。
求項１または請求項２記載の構成において、前記出力整
流手段の出力側に、この出力整流手段の出力電圧を降圧
して安定化するレギュレータ回路を少なくとも一つを接
続したことを特徴としている。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２２】（実施の形態１）図１は、この実施の形態
１に係る半導体昇圧回路、特にここではチャージポンプ
型昇圧回路を示す回路図であり、図４に示した従来例に
対応する部分には、同一の符号を付す。
１に係る半導体昇圧回路、特にここではチャージポンプ
型昇圧回路を示す回路図であり、図４に示した従来例に
対応する部分には、同一の符号を付す。
【００２３】この実施の形態１においても、ダイオード
Ｄ1〜Ｄnが直列接続され、各々のダイオードＤ1〜Ｄnの
カソードに対しては昇圧用の容量性素子Ｃ1〜Ｃnが接続
されて複数のポンプブロック１1〜１nからなるチャージ
ポンプ手段１０が構成されている点は、図４に示した従
来例の場合と同じである。
Ｄ1〜Ｄnが直列接続され、各々のダイオードＤ1〜Ｄnの
カソードに対しては昇圧用の容量性素子Ｃ1〜Ｃnが接続
されて複数のポンプブロック１1〜１nからなるチャージ
ポンプ手段１０が構成されている点は、図４に示した従
来例の場合と同じである。
【００２４】この実施の形態１の特徴は、各ポンプブロ
ック１1〜１nの出力がそれぞれ整流用ダイオードＤｏ1
〜Ｄｏnを介して単一の出力端子６に接続されて出力整
流手段４が構成されている。しかも、クロック生成手段
２からは、各ポンプブロック１1〜１nの個数に応じた昇
圧用の各クロックＣＬＫ1〜ＣＬＫnが発生され、各クロ
ックＣＬＫ1〜ＣＬＫnがそれぞれ個別に各ポンプブロッ
ク１1〜１nに与えられていることである。
ック１1〜１nの出力がそれぞれ整流用ダイオードＤｏ1
〜Ｄｏnを介して単一の出力端子６に接続されて出力整
流手段４が構成されている。しかも、クロック生成手段
２からは、各ポンプブロック１1〜１nの個数に応じた昇
圧用の各クロックＣＬＫ1〜ＣＬＫnが発生され、各クロ
ックＣＬＫ1〜ＣＬＫnがそれぞれ個別に各ポンプブロッ
ク１1〜１nに与えられていることである。
【００２５】この場合、クロック生成手段２から出力さ
れる昇圧用の各クロックＣＬＫ1〜ＣＬＫnの内、偶数番
目のクロックＣＬＫ2，ＣＬＫ4，…と、奇数番目のクロ
ックＣＬＫ1，ＣＬＫ3，…とは、同じ周波数でかつ位相
が互いに逆であって、各クロックＣＬＫ1〜ＣＬＫnは、
共にＬレベルのときはＧＮＤレベルに、Ｈレベルのとき
は電源電圧のＶddレベルとなるように設定されている。
れる昇圧用の各クロックＣＬＫ1〜ＣＬＫnの内、偶数番
目のクロックＣＬＫ2，ＣＬＫ4，…と、奇数番目のクロ
ックＣＬＫ1，ＣＬＫ3，…とは、同じ周波数でかつ位相
が互いに逆であって、各クロックＣＬＫ1〜ＣＬＫnは、
共にＬレベルのときはＧＮＤレベルに、Ｈレベルのとき
は電源電圧のＶddレベルとなるように設定されている。
【００２６】以上のように構成された半導体昇圧回路の
動作について説明する。
動作について説明する。
【００２７】クロック生成手段２から昇圧用のクロック
ＣＬＫ１〜ＣＬＫnが全て出力されている通常の場合
は、図４に示した構成の従来のチャージポンプ型昇圧回
路と同様に、出力端子６で得られる出力電圧Ｖppは、最
終的に(n＋１)・(Ｖdd−Ｖd)となる。
ＣＬＫ１〜ＣＬＫnが全て出力されている通常の場合
は、図４に示した構成の従来のチャージポンプ型昇圧回
路と同様に、出力端子６で得られる出力電圧Ｖppは、最
終的に(n＋１)・(Ｖdd−Ｖd)となる。
【００２８】ただし、このような最終的な出力電圧Ｖpp
＝(n＋１)・(Ｖdd−Ｖd)に到達するまでの過渡的な動作
は、図４に示した従来回路の場合の動作と若干異なって
いる。
＝(n＋１)・(Ｖdd−Ｖd)に到達するまでの過渡的な動作
は、図４に示した従来回路の場合の動作と若干異なって
いる。
【００２９】すなわち、出力電圧Ｖppが低い場合、ま
ず、ポンプブロック１1のノードＮ1からダイオードＤo1
を介して出力端子６にＶppに電荷を供給する。
ず、ポンプブロック１1のノードＮ1からダイオードＤo1
を介して出力端子６にＶppに電荷を供給する。
【００３０】出力端子６の電位Ｖppが徐々に上がってい
くと、ダイオードＤo1は逆バイアスとなるため、その動
作が停止する。
くと、ダイオードＤo1は逆バイアスとなるため、その動
作が停止する。
【００３１】その後、ノードＮ1より昇圧されるノード
Ｎ2からダイオードＤo2を介してＶppに電荷を供給す
る。出力端子６の電位Ｖppが徐々に上がっていくと、ダ
イオードＤo2は逆バイアスとなるため、その動作が停止
する。
Ｎ2からダイオードＤo2を介してＶppに電荷を供給す
る。出力端子６の電位Ｖppが徐々に上がっていくと、ダ
イオードＤo2は逆バイアスとなるため、その動作が停止
する。
【００３２】以上の動作を繰り返し、出力端子６の最終
的な出力電圧Ｖppは(n＋１)・(Ｖdd−Ｖd)となる。
的な出力電圧Ｖppは(n＋１)・(Ｖdd−Ｖd)となる。
【００３３】ここで、たとえば、ある動作モードで出力
電圧Ｖppとしてn・(Ｖdd−Ｖd)の電圧が必要となった場
合を考えると、このときには、図外のマイクロコンピュ
ータ等の制御回路からクロック制御信号を与えて、クロ
ック生成手段２から出力されている昇圧用のクロックＣ
ＬＫ1〜ＣＬＫnの内、n段目のポンプブロック１nに供給
されているクロックＣＬＫnの出力のみを停止する。
電圧Ｖppとしてn・(Ｖdd−Ｖd)の電圧が必要となった場
合を考えると、このときには、図外のマイクロコンピュ
ータ等の制御回路からクロック制御信号を与えて、クロ
ック生成手段２から出力されている昇圧用のクロックＣ
ＬＫ1〜ＣＬＫnの内、n段目のポンプブロック１nに供給
されているクロックＣＬＫnの出力のみを停止する。
【００３４】すると、このポンプブロック１nにおける
昇圧動作が停止するが、それより前段側にある各ポンプ
ブロック１1〜１n-1にはクロックＣＬＫ1〜ＣＬＫn-1が
継続的に加えられているので、(n−１)段目のポンプブ
ロック１n-1のノードＮn-1の電位は昇圧されて(n−１)
・(Ｖdd−Ｖd)となる。
昇圧動作が停止するが、それより前段側にある各ポンプ
ブロック１1〜１n-1にはクロックＣＬＫ1〜ＣＬＫn-1が
継続的に加えられているので、(n−１)段目のポンプブ
ロック１n-1のノードＮn-1の電位は昇圧されて(n−１)
・(Ｖdd−Ｖd)となる。
【００３５】このとき、Ｄon-1とＣoからなる整流回路
によってこの(n−１)段目のポンプブロック１n-1のノー
ドＮn-1の電位をピークホールドするので、出力端子６
で得られる最終的な出力電圧Ｖppは、n・(Ｖdd−Ｖd)と
なる。なお、この場合、他の整流用ダイオードＤo1〜Ｄ
on-2は逆バイアスとなるので動作はしない。
によってこの(n−１)段目のポンプブロック１n-1のノー
ドＮn-1の電位をピークホールドするので、出力端子６
で得られる最終的な出力電圧Ｖppは、n・(Ｖdd−Ｖd)と
なる。なお、この場合、他の整流用ダイオードＤo1〜Ｄ
on-2は逆バイアスとなるので動作はしない。
【００３６】これから分かるように、クロック番号の大
きな昇圧用クロックから順次クロック出力を停止してい
くことで、出力端子６で得られる最終的な出力電圧Ｖpp
の電位は下がっていくことになる。
きな昇圧用クロックから順次クロック出力を停止してい
くことで、出力端子６で得られる最終的な出力電圧Ｖpp
の電位は下がっていくことになる。
【００３７】つまり、クロック生成手段２からの昇圧用
クロックＣＬＫ1〜ＣＬＫnを供給するか、停止するかを
制御することよって、出力電圧Ｖppの値として(Ｖdd−
Ｖd)の整数倍の出力を任意に得ることができる。
クロックＣＬＫ1〜ＣＬＫnを供給するか、停止するかを
制御することよって、出力電圧Ｖppの値として(Ｖdd−
Ｖd)の整数倍の出力を任意に得ることができる。
【００３８】以上のように、この実施の形態１において
は、昇圧用クロックの供給制御により、複数の出力電圧
を１つのチャージポンプ型昇圧回路で得ることができる
ため、従来のように、各々所望の昇圧電圧ごとに個別に
昇圧回路を設ける必要がなくなる。
は、昇圧用クロックの供給制御により、複数の出力電圧
を１つのチャージポンプ型昇圧回路で得ることができる
ため、従来のように、各々所望の昇圧電圧ごとに個別に
昇圧回路を設ける必要がなくなる。
【００３９】また、ピーク電圧より低い電圧を出力する
とき、クロック番号の大きな昇圧用クロックから順次ク
ロックの供給を止めていくことで最終的な出力電圧Ｖpp
の電位は下がって所望の電圧を得ることができる。
とき、クロック番号の大きな昇圧用クロックから順次ク
ロックの供給を止めていくことで最終的な出力電圧Ｖpp
の電位は下がって所望の電圧を得ることができる。
【００４０】さらに、このとき不要なクロックを完全に
止めることができるので低消費電力化を実現することが
できる なお、この実施の形態１では、各ポンプブロック１1〜
１nの構成素子としてダイオードＤ1〜Ｄnを使用し、ま
た、出力整流手段４としてもダイオードＤo１〜Ｄonを
使用したが、これらのダイオードに代えてＭＯＳトラン
ジスタを用いても同様の効果を得ることができる。ま
た、正昇圧に関して説明したが、ダイオードＤ1〜Ｄn，
Ｄo1〜Ｄonのアノードとカソードの向きを変えることに
よって、負昇圧チャージポンプ型昇圧回路を実現でき
る。
止めることができるので低消費電力化を実現することが
できる なお、この実施の形態１では、各ポンプブロック１1〜
１nの構成素子としてダイオードＤ1〜Ｄnを使用し、ま
た、出力整流手段４としてもダイオードＤo１〜Ｄonを
使用したが、これらのダイオードに代えてＭＯＳトラン
ジスタを用いても同様の効果を得ることができる。ま
た、正昇圧に関して説明したが、ダイオードＤ1〜Ｄn，
Ｄo1〜Ｄonのアノードとカソードの向きを変えることに
よって、負昇圧チャージポンプ型昇圧回路を実現でき
る。
【００４１】また、この実施の形態１で使用したチャー
ジポンプ型昇圧回路は非常に基本的な回路であって、し
きい値電圧相殺型や相補型のチャージポンプ型昇圧回路
等でも同様の効果を得ることができる。
ジポンプ型昇圧回路は非常に基本的な回路であって、し
きい値電圧相殺型や相補型のチャージポンプ型昇圧回路
等でも同様の効果を得ることができる。
【００４２】この実施の形態１では昇圧用クロックが各
々独立したクロックであったが、複数本まとめても同様
の効果を得ることができる。ただし、その場合には、出
力電圧を調整できる電圧の数が減ることにはなるが、調
整する電圧が少なくなる分、クロックの削減およびクロ
ック配線領域の削減することにより面積的に有利にな
る。
々独立したクロックであったが、複数本まとめても同様
の効果を得ることができる。ただし、その場合には、出
力電圧を調整できる電圧の数が減ることにはなるが、調
整する電圧が少なくなる分、クロックの削減およびクロ
ック配線領域の削減することにより面積的に有利にな
る。
【００４３】また、整流用ダイオードＤo1〜Ｄonを各ポ
ンプブロック１1〜１n毎に接続しているが、一部のポン
プブロックのみに接続しても同様の効果を得ることがで
きる。ただし、その場合も、出力電圧を調整できる電圧
の数が減ることになるが、調整する電圧が少なくなる
分、整流用ダイオードを削減することができて面積的に
有利になる。
ンプブロック１1〜１n毎に接続しているが、一部のポン
プブロックのみに接続しても同様の効果を得ることがで
きる。ただし、その場合も、出力電圧を調整できる電圧
の数が減ることになるが、調整する電圧が少なくなる
分、整流用ダイオードを削減することができて面積的に
有利になる。
【００４４】（実施の形態２）図２は、この実施の形態
２に係る半導体昇圧回路、特にここではチャージポンプ
型昇圧回路を示す回路図であって、図１に示した実施の
形態１と対応する部分については同一の符号を付す。
２に係る半導体昇圧回路、特にここではチャージポンプ
型昇圧回路を示す回路図であって、図１に示した実施の
形態１と対応する部分については同一の符号を付す。
【００４５】この実施の形態２の特徴は、出力端子６に
加わる出力電圧Ｖppを入力してその値を検出し、その検
出した信号に基づいてクロック生成手段２を制御する電
圧検出手段３が付加されていることである。
加わる出力電圧Ｖppを入力してその値を検出し、その検
出した信号に基づいてクロック生成手段２を制御する電
圧検出手段３が付加されていることである。
【００４６】その他の構成は、図１に示した実施の形態
１と同様であるから、ここでは詳しい説明は省略する。
１と同様であるから、ここでは詳しい説明は省略する。
【００４７】以上のように構成された半導体昇圧回路の
動作について説明する。
動作について説明する。
【００４８】図２に示す回路においても、クロック生成
手段２から昇圧用のクロックＣＬＫ１〜ＣＬＫnが全て
出力されている通常の場合で、かつ、外部の電源電圧Ｖ
ddが安定しているときには、実施形態１の場合と同様
に、出力端子６で得られる出力電圧Ｖppは、最終的に(n
＋１)・(Ｖdd−Ｖd)となる。
手段２から昇圧用のクロックＣＬＫ１〜ＣＬＫnが全て
出力されている通常の場合で、かつ、外部の電源電圧Ｖ
ddが安定しているときには、実施形態１の場合と同様
に、出力端子６で得られる出力電圧Ｖppは、最終的に(n
＋１)・(Ｖdd−Ｖd)となる。
【００４９】また、昇圧用クロックＣＬＫ1〜ＣＬＫnの
出力をクロック番号の大きな順から停止していくこと
で、出力電圧Ｖppの値として(Ｖdd−Ｖd)の整数倍の出
力を選択的に得ることができる点も実施の形態１の場合
と同様である。
出力をクロック番号の大きな順から停止していくこと
で、出力電圧Ｖppの値として(Ｖdd−Ｖd)の整数倍の出
力を選択的に得ることができる点も実施の形態１の場合
と同様である。
【００５０】さらに、この実施の形態２では、次の点に
特徴がある。
特徴がある。
【００５１】通常、外部の電源電圧Ｖddは、ノイズや負
荷電流が流れることによる電圧降下などで常に変動して
いると考えられる。
荷電流が流れることによる電圧降下などで常に変動して
いると考えられる。
【００５２】ここで、図２の回路での通常動作による出
力端子６からの最終的な出力電圧Ｖppは、(n＋１)・(Ｖ
dd−Ｖd)であるから、たとえば、Ｖd＝０.５Ｖ、n＝６
として、Ｖdd＝３ＶのときはＶpp＝１７.５Ｖとなり、
また、Ｖdd＝３.５ＶのときはＶpp＝２１Ｖとなる。つ
まり、出力電圧Ｖppは、外部の電源電圧Ｖddの変動に応
じて変動する。
力端子６からの最終的な出力電圧Ｖppは、(n＋１)・(Ｖ
dd−Ｖd)であるから、たとえば、Ｖd＝０.５Ｖ、n＝６
として、Ｖdd＝３ＶのときはＶpp＝１７.５Ｖとなり、
また、Ｖdd＝３.５ＶのときはＶpp＝２１Ｖとなる。つ
まり、出力電圧Ｖppは、外部の電源電圧Ｖddの変動に応
じて変動する。
【００５３】そこで、電圧検出手段３により出力電圧Ｖ
ppの電位を検出し、出力電圧Ｖppが所望の電圧より高い
場合には、クロック番号の大きな昇圧用クロックから順
次クロックの供給を止めていくようクロック生成手段２
を制御する。このようにすれば、最終的な出力電圧Ｖpp
の電位は、次第に下降して所望の電圧に近づけることが
できる。
ppの電位を検出し、出力電圧Ｖppが所望の電圧より高い
場合には、クロック番号の大きな昇圧用クロックから順
次クロックの供給を止めていくようクロック生成手段２
を制御する。このようにすれば、最終的な出力電圧Ｖpp
の電位は、次第に下降して所望の電圧に近づけることが
できる。
【００５４】これとは逆に、出力電圧Ｖppが所望の電圧
より低い場合には、現在供給を止めている昇圧用クロッ
クのうちクロック番号の小さな昇圧ブロックから順次ク
ロックの供給を開始していくようクロック生成手段２を
制御する。このようにすれば、最終的な出力電圧Ｖppは
次第に上昇して所望の電圧に近づけることができる。
より低い場合には、現在供給を止めている昇圧用クロッ
クのうちクロック番号の小さな昇圧ブロックから順次ク
ロックの供給を開始していくようクロック生成手段２を
制御する。このようにすれば、最終的な出力電圧Ｖppは
次第に上昇して所望の電圧に近づけることができる。
【００５５】具体例として、出力端子６からの所望の出
力電圧Ｖppを１７.５Ｖとしたとき、電源電圧Ｖddが変
動して３.５Ｖとなったときには、そのままでは出力電
圧Ｖppは２１Ｖになって高過ぎることになるので、これ
を電圧検出手段３により検出し、クロック生成手段２を
制御して昇圧用クロックＣＬＫ6の供給を止めるよう制
御する。すると、６段目のポンプブロック１6の昇圧動
作が停止し、５段分のポンプブロック１1〜１5しか昇圧
動作をしないので、出力電圧Ｖppは１８Ｖとなり、Ｖdd
＝３Ｖ時の所望の出力電圧１７.５Ｖに近づけることが
できる。
力電圧Ｖppを１７.５Ｖとしたとき、電源電圧Ｖddが変
動して３.５Ｖとなったときには、そのままでは出力電
圧Ｖppは２１Ｖになって高過ぎることになるので、これ
を電圧検出手段３により検出し、クロック生成手段２を
制御して昇圧用クロックＣＬＫ6の供給を止めるよう制
御する。すると、６段目のポンプブロック１6の昇圧動
作が停止し、５段分のポンプブロック１1〜１5しか昇圧
動作をしないので、出力電圧Ｖppは１８Ｖとなり、Ｖdd
＝３Ｖ時の所望の出力電圧１７.５Ｖに近づけることが
できる。
【００５６】以上のように、この実施の形態２によれ
ば、昇圧用クロックＣＬＫ1〜ＣＬＫnの供給制御によっ
て、出力整流手段４で得られる１つの出力電圧Ｖppのレ
ベルを任意に設定することができ、このときには不要な
クロック発生を完全に止めることができるので、低消費
電力化を実現することができる。
ば、昇圧用クロックＣＬＫ1〜ＣＬＫnの供給制御によっ
て、出力整流手段４で得られる１つの出力電圧Ｖppのレ
ベルを任意に設定することができ、このときには不要な
クロック発生を完全に止めることができるので、低消費
電力化を実現することができる。
【００５７】また、この実施の形態２の特徴として、外
部電源電圧Ｖddが変動することにより出力電圧Ｖppが変
動した場合でも、電圧検出手段３によって出力電圧Ｖpp
を検出し、クロック生成手段２による昇圧用クロックの
供給を制御することにより、常に安定した出力電圧が得
られるようになり、信頼性の面からも有利である。
部電源電圧Ｖddが変動することにより出力電圧Ｖppが変
動した場合でも、電圧検出手段３によって出力電圧Ｖpp
を検出し、クロック生成手段２による昇圧用クロックの
供給を制御することにより、常に安定した出力電圧が得
られるようになり、信頼性の面からも有利である。
【００５８】なお、この実施の形態２では、各ポンプブ
ロック１1〜１nの構成素子としてダイオードＤ1〜Ｄnを
使用し、また、出力整流手段４としてもダイオードＤo
１〜Ｄonを使用したが、これらのダイオードに代えてＭ
ＯＳトランジスタを用いても同様の効果を得ることがで
きる。また、正昇圧に関して説明したが、ダイオードＤ
1〜Ｄn，Ｄo1〜Ｄonのアノードとカソードの向きを変え
ることによって、負昇圧チャージポンプ型昇圧回路を実
現できる。
ロック１1〜１nの構成素子としてダイオードＤ1〜Ｄnを
使用し、また、出力整流手段４としてもダイオードＤo
１〜Ｄonを使用したが、これらのダイオードに代えてＭ
ＯＳトランジスタを用いても同様の効果を得ることがで
きる。また、正昇圧に関して説明したが、ダイオードＤ
1〜Ｄn，Ｄo1〜Ｄonのアノードとカソードの向きを変え
ることによって、負昇圧チャージポンプ型昇圧回路を実
現できる。
【００５９】また、この実施の形態１で使用したチャー
ジポンプ型昇圧回路は非常に基本的な回路であって、し
きい値電圧相殺型や相補型のチャージポンプ型昇圧回路
等でも同様の効果を得ることができる。
ジポンプ型昇圧回路は非常に基本的な回路であって、し
きい値電圧相殺型や相補型のチャージポンプ型昇圧回路
等でも同様の効果を得ることができる。
【００６０】この実施の形態２では昇圧用クロックＣＬ
Ｋ1〜ＣＬＫnが各々独立したクロックであったが、複数
本まとめても同様の効果を得ることができる。ただし、
その場合には、出力電圧を調整できる電圧の数が減るこ
とにはなるが、調整する電圧が少なくなる分、クロック
の削減およびクロック配線領域の削減することにより面
積的に有利になる。
Ｋ1〜ＣＬＫnが各々独立したクロックであったが、複数
本まとめても同様の効果を得ることができる。ただし、
その場合には、出力電圧を調整できる電圧の数が減るこ
とにはなるが、調整する電圧が少なくなる分、クロック
の削減およびクロック配線領域の削減することにより面
積的に有利になる。
【００６１】また、整流用ダイオードＤo1〜Ｄonを各ポ
ンプブロック１1〜１n毎に接続しているが、一部のポン
プブロックのみに接続しても同様の効果を得ることがで
きる。ただし、その場合も、出力電圧を調整できる電圧
の数が減ることになるが、調整する電圧が少なくなる
分、整流用ダイオードを削減することができて面積的に
有利になる。
ンプブロック１1〜１n毎に接続しているが、一部のポン
プブロックのみに接続しても同様の効果を得ることがで
きる。ただし、その場合も、出力電圧を調整できる電圧
の数が減ることになるが、調整する電圧が少なくなる
分、整流用ダイオードを削減することができて面積的に
有利になる。
【００６２】（実施の形態３）図３は、この実施の形態
３に係る半導体昇圧回路、特にここではチャージポンプ
型昇圧回路を示す回路図であり、図２に示した実施の形
態２に対応する部分については同一の符号を付す。
３に係る半導体昇圧回路、特にここではチャージポンプ
型昇圧回路を示す回路図であり、図２に示した実施の形
態２に対応する部分については同一の符号を付す。
【００６３】この実施の形態３の特徴は、出力整流手段
４の出力側に出力端子６0が設けられていることに加え
て、この出力整流手段４で得られる出力電圧Ｖppを入力
して、この出力電圧Ｖppを予め決められた各々の電圧に
降圧して安定化させる複数のレギュレータ回路５1〜５m
が並列に接続されていることである。
４の出力側に出力端子６0が設けられていることに加え
て、この出力整流手段４で得られる出力電圧Ｖppを入力
して、この出力電圧Ｖppを予め決められた各々の電圧に
降圧して安定化させる複数のレギュレータ回路５1〜５m
が並列に接続されていることである。
【００６４】その他の構成は、図２に示した実施の形態
２の場合と同様であるから、ここでは詳しい説明は省略
する。
２の場合と同様であるから、ここでは詳しい説明は省略
する。
【００６５】以上のように構成された半導体昇圧回路の
動作について説明する。
動作について説明する。
【００６６】図３に示す回路においても、図２に示した
部分と同じ部分は実施の形態２の場合と同様の動作を行
う。つまり、クロック生成手段２から昇圧用のクロック
ＣＬＫ１〜ＣＬＫnが全て出力されている通常の場合
で、かつ、外部の電源電圧Ｖddが安定しているときに
は、実施形態２の場合と同様に、出力端子６で得られる
出力電圧Ｖppは、最終的に(n＋１)・(Ｖdd−Ｖd)とな
る。
部分と同じ部分は実施の形態２の場合と同様の動作を行
う。つまり、クロック生成手段２から昇圧用のクロック
ＣＬＫ１〜ＣＬＫnが全て出力されている通常の場合
で、かつ、外部の電源電圧Ｖddが安定しているときに
は、実施形態２の場合と同様に、出力端子６で得られる
出力電圧Ｖppは、最終的に(n＋１)・(Ｖdd−Ｖd)とな
る。
【００６７】また、昇圧用クロックＣＬＫ1〜ＣＬＫnの
出力をクロック番号の大きな順から停止していくこと
で、出力電圧Ｖppの値として(Ｖdd−Ｖd)の整数倍の出
力を任意に得ることができる点も実施の形態２の場合と
同様である。
出力をクロック番号の大きな順から停止していくこと
で、出力電圧Ｖppの値として(Ｖdd−Ｖd)の整数倍の出
力を任意に得ることができる点も実施の形態２の場合と
同様である。
【００６８】さらに、電圧検出手段３によって出力電圧
Ｖppを検出し、その出力電圧Ｖppの変動に応じてクロッ
ク生成手段２から出力される昇圧用の各クロックＣＬＫ
1〜ＣＬＫnの供給を制御して出力電圧Ｖppを安定化させ
ることができる点も実施の形態２の場合と同様である。
Ｖppを検出し、その出力電圧Ｖppの変動に応じてクロッ
ク生成手段２から出力される昇圧用の各クロックＣＬＫ
1〜ＣＬＫnの供給を制御して出力電圧Ｖppを安定化させ
ることができる点も実施の形態２の場合と同様である。
【００６９】さらに、この実施の形態３では、次の点に
特徴がある。
特徴がある。
【００７０】半導体装置として、外部の電源電圧Ｖdd以
外の複数種類の電圧が同時に必要な場合がある。
外の複数種類の電圧が同時に必要な場合がある。
【００７１】そのような要求に応え得るように、出力整
流手段４で得られる出力電圧Ｖppを出力端子６からその
まま取り出せるだけでなく、出力電圧Ｖppを各々のレギ
ュレータ回路５1〜５mで個別に降圧して必要な電圧Ｖpp
1〜Ｖppmを供給する。なお、当然ながらＶpp≧Ｖpp1〜
Ｖppmである。
流手段４で得られる出力電圧Ｖppを出力端子６からその
まま取り出せるだけでなく、出力電圧Ｖppを各々のレギ
ュレータ回路５1〜５mで個別に降圧して必要な電圧Ｖpp
1〜Ｖppmを供給する。なお、当然ながらＶpp≧Ｖpp1〜
Ｖppmである。
【００７２】以上のように、この実施の形態３によれ
ば、昇圧用クロックＣＬＫ1〜ＣＬＫnの供給操作により
出力整流手段４で得られる１つの出力電圧Ｖppのレベル
を任意に設定することができ、このときには不要なクロ
ック発生を完全に止めることができるので、低消費電力
化を実現することができる。
ば、昇圧用クロックＣＬＫ1〜ＣＬＫnの供給操作により
出力整流手段４で得られる１つの出力電圧Ｖppのレベル
を任意に設定することができ、このときには不要なクロ
ック発生を完全に止めることができるので、低消費電力
化を実現することができる。
【００７３】また、外部電源電圧Ｖddが変動することに
より出力電圧Ｖppが変動した場合でも、電圧検出手段３
によって出力電圧Ｖppを検出し、クロック生成手段２に
よる昇圧用クロックの供給を制御することにより、常に
安定した出力電圧が得られるようになり、信頼性の面か
らも有利である。
より出力電圧Ｖppが変動した場合でも、電圧検出手段３
によって出力電圧Ｖppを検出し、クロック生成手段２に
よる昇圧用クロックの供給を制御することにより、常に
安定した出力電圧が得られるようになり、信頼性の面か
らも有利である。
【００７４】また、出力整流手段４に並列接続された複
数のレギュレータ回路５1〜５mによって、出力整流手段
４で得られる１つの出力電圧Ｖppから、これよりも低い
複数の出力電圧Ｖpp1〜Ｖppmを同時に得ることができ
る。このため、同時に複数の昇圧電圧Ｖpp，Ｖpp1〜Ｖp
pmが必要な場合、従来のように、各々所望の昇圧電圧ご
とに個別に昇圧回路を設ける必要がないため、面積的に
有利になる。
数のレギュレータ回路５1〜５mによって、出力整流手段
４で得られる１つの出力電圧Ｖppから、これよりも低い
複数の出力電圧Ｖpp1〜Ｖppmを同時に得ることができ
る。このため、同時に複数の昇圧電圧Ｖpp，Ｖpp1〜Ｖp
pmが必要な場合、従来のように、各々所望の昇圧電圧ご
とに個別に昇圧回路を設ける必要がないため、面積的に
有利になる。
【００７５】なお、この実施の形態３では、各ポンプブ
ロック１1〜１nの構成素子としてダイオードＤ1〜Ｄnを
使用し、また、出力整流手段４としてもダイオードＤo
１〜Ｄonを使用したが、これらのダイオードに代えてＭ
ＯＳトランジスタを用いても同様の効果を得ることがで
きる。また、正昇圧に関して説明したが、ダイオードＤ
1〜Ｄn，Ｄo1〜Ｄonのアノードとカソードの向きを変え
ることによって、負昇圧チャージポンプ型昇圧回路を実
現できる。
ロック１1〜１nの構成素子としてダイオードＤ1〜Ｄnを
使用し、また、出力整流手段４としてもダイオードＤo
１〜Ｄonを使用したが、これらのダイオードに代えてＭ
ＯＳトランジスタを用いても同様の効果を得ることがで
きる。また、正昇圧に関して説明したが、ダイオードＤ
1〜Ｄn，Ｄo1〜Ｄonのアノードとカソードの向きを変え
ることによって、負昇圧チャージポンプ型昇圧回路を実
現できる。
【００７６】また、この実施の形態３で使用したチャー
ジポンプ型昇圧回路は非常に基本的な回路であって、し
きい値電圧相殺型や相補型のチャージポンプ型昇圧回路
等でも同様の効果を得ることができる。
ジポンプ型昇圧回路は非常に基本的な回路であって、し
きい値電圧相殺型や相補型のチャージポンプ型昇圧回路
等でも同様の効果を得ることができる。
【００７７】この実施の形態３では昇圧用クロックが各
々独立したクロックであったが、複数本まとめても同様
の効果を得ることができる。ただし、その場合には、出
力電圧を調整できる電圧の数が減ることにはなるが、調
整する電圧が少なくなる分、クロックの削減およびクロ
ック配線領域の削減することにより面積的に有利にな
る。
々独立したクロックであったが、複数本まとめても同様
の効果を得ることができる。ただし、その場合には、出
力電圧を調整できる電圧の数が減ることにはなるが、調
整する電圧が少なくなる分、クロックの削減およびクロ
ック配線領域の削減することにより面積的に有利にな
る。
【００７８】また、整流用ダイオードＤo1〜Ｄonを各ポ
ンプブロック１1〜１n毎に接続しているが、一部のポン
プブロックのみに接続しても同様の効果を得ることがで
きる。ただし、その場合も、出力電圧を調整できる電圧
の数が減ることになるが、調整する電圧が少なくなる
分、整流用ダイオードを削減することができて面積的に
有利になる。
ンプブロック１1〜１n毎に接続しているが、一部のポン
プブロックのみに接続しても同様の効果を得ることがで
きる。ただし、その場合も、出力電圧を調整できる電圧
の数が減ることになるが、調整する電圧が少なくなる
分、整流用ダイオードを削減することができて面積的に
有利になる。
【００７９】
【発明の効果】以上のように、本発明の半導体昇圧回路
は、次の効果を奏する。
は、次の効果を奏する。
【００８０】(１) 請求項１記載に係る発明てば、昇圧
用クロックを各々独立に供給制御を行える構成にしたこ
とより、昇圧動作を行うポンプブロックの段数を調整で
きるので、１つのチャージポンプ型昇圧回路で複数の電
圧を任意に出力することができる。
用クロックを各々独立に供給制御を行える構成にしたこ
とより、昇圧動作を行うポンプブロックの段数を調整で
きるので、１つのチャージポンプ型昇圧回路で複数の電
圧を任意に出力することができる。
【００８１】(２) 請求項２記載に係る発明では、電圧
検出手段によって出力電圧を検出して、出力電圧による
昇圧用クロックの供給を調整するので、電源電圧の変動
しても、出力電圧を常に安定化させることができ、信頼
性が高くなる。
検出手段によって出力電圧を検出して、出力電圧による
昇圧用クロックの供給を調整するので、電源電圧の変動
しても、出力電圧を常に安定化させることができ、信頼
性が高くなる。
【００８２】(３) 請求項１または請求項２の構成にお
いて、供給を止めている昇圧用クロックがあれば不要な
クロック発生を完全に止めることができるので消費電力
を低減することができる。
いて、供給を止めている昇圧用クロックがあれば不要な
クロック発生を完全に止めることができるので消費電力
を低減することができる。
【００８３】(４) 請求項３記載に係る発明では、複数
のレギュレータ回路により、出力整流手段の出力電圧Ｖ
ppよりも低い複数の出力電圧を同時に出力することがで
きるため、複数の昇圧電圧が必要な場合でも昇圧回路が
一つですむので、面積的に有利になる。
のレギュレータ回路により、出力整流手段の出力電圧Ｖ
ppよりも低い複数の出力電圧を同時に出力することがで
きるため、複数の昇圧電圧が必要な場合でも昇圧回路が
一つですむので、面積的に有利になる。
【図１】本発明の実施の形態１に係る半導体昇圧回路の
回路図
回路図
【図２】本発明の実施の形態２に係る半導体昇圧回路の
回路図
回路図
【図３】本発明の実施の形態３に係る半導体昇圧回路の
回路図
回路図
【図４】従来の半導体昇圧回路の回路図
１1〜１n…ポンプブロック ２…クロック生成手段 ３…電圧検出手段 ４…電力整流手段 ５1〜５m…レギュレータ回路 １０…チャージポンプ手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渕上 郁雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 智生 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (3)
- 【請求項１】 昇圧用クロックにより容量性素子の充放
電を行うことで昇圧動作を行うポンプブロックの複数個
が直列に接続されて昇圧電圧を生成するチャージポンプ
手段と、 このチャージポンプ手段を構成する各ポンプブロックに
対して前記昇圧用クロックを供給するクロック生成手段
と、 前記チャージポンプ手段におけるポンプブロックの出力
の内の少なくとも１つの出力を整流用ダイオードを介し
て容量性素子に接続してなる出力整流手段と、 を備えることを特徴とする半導体昇圧回路。 - 【請求項２】 前記出力整流手段の出力電圧を検出し、
これに基づいて前記クロック生成手段による前記昇圧用
クロックの供給を制御する電圧検出手段を備えることを
特徴とする請求項１記載の半導体昇圧回路。 - 【請求項３】 前記出力整流手段の出力側に、この出力
整流手段の出力電圧を降圧して安定化するレギュレータ
回路を少なくとも一つを接続したことを特徴とする請求
項１または請求項２記載の半導体昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10449897A JP3578248B2 (ja) | 1997-04-22 | 1997-04-22 | 半導体昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10449897A JP3578248B2 (ja) | 1997-04-22 | 1997-04-22 | 半導体昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10304653A true JPH10304653A (ja) | 1998-11-13 |
| JP3578248B2 JP3578248B2 (ja) | 2004-10-20 |
Family
ID=14382193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10449897A Expired - Fee Related JP3578248B2 (ja) | 1997-04-22 | 1997-04-22 | 半導体昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3578248B2 (ja) |
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| US6249445B1 (en) | 1999-02-15 | 2001-06-19 | Nec Corporation | Booster including charge pumping circuit with its electric power consumption reduced and method of operating the same |
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| KR20020095008A (ko) * | 2001-06-07 | 2002-12-20 | 박찬홍 | 다이오드와 콘덴서를 이용한 전압 변환 장치 |
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| US8049259B2 (en) | 2007-12-07 | 2011-11-01 | Kabushiki Kaisha Toshiba | Semiconductor device including memory cell having charge accumulation layer |
| US8829582B2 (en) | 2007-12-07 | 2014-09-09 | Kabushiki Kaisha Toshiba | Semiconductor device including memory cell having charge accumulation layer |
| US9190157B2 (en) | 2007-12-07 | 2015-11-17 | Kabushiki Kaisha Toshiba | Semiconductor device including memory cell having charge accumulation layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3578248B2 (ja) | 2004-10-20 |
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Legal Events
| Date | Code | Title | Description |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040311 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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