JPH10304004A - 改良した物理層インターフェース装置 - Google Patents

Abstract

(57)【要約】 【課題】 コスト的に有利で融通性のある態様で両転送
速度で動作することができるＬＡＮ物理層インターフェ
ース装置を提供する。 【解決手段】 それぞれの動作モードを有する２つの受
信機と２つの送信機を設け、決定された動作モードに応
じて、一方の受信機、一方の送信機を選択動作させるよ
うに構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にデジタル通
信に関し、より詳細には、物理層インターフェース装置
に関する。

【０００２】

【従来の技術】ローカルエリア・ネットワーク（ＬＡ
Ｎ）は広く受け入れられるようになってきており、多く
のワークステーションおよび／またはパーソナルコンピ
ュータ（ＰＣ）を相互接続してそれらが高価なメインフ
レームコンピュータを必要とせずまたその関連した多数
の端末を取り付ける必要なしにデータおよびアピリケー
ションのようなリソースを共用できるようにする態様で
多くのかつ種々の産業界で使用されている。１つの広く
受け入れられているＬＡＮの構成はＩＥＥＥ８０２．３
規格で定められている登録商標「イーサーネット」ＬＡ
Ｎである。

【０００３】ＬＡＮが広範囲に受け入れられ、技術の進
歩が加速し続けるに連れて、より速い転送速度を有する
ＬＡＮ構成の要請が増え続けている。２種の１００メガ
バイト／秒（Ｍｂｐｓ）ＬＡＮが１０Ｍｂｐｓイーサー
ネットＬＡＮの設置ベースの範囲を張り巡らされてい
る。転送速度のこの増大は好ましいことではあるが、こ
れは、往々、実在の１０Ｍｂｐｓ設備を一層高価な新た
な１００Ｍｂｐｓ設備で置換するには大きな負担となっ
てしまう。しかしながら、ある種のＬＡＮは両形式の設
置設備で走ることができる。両転送速度で動作するよう
な物理層インターフェース装置を持てば便利となるであ
ろう。

【０００４】

【発明が解決しようとする課題】本発明の課題は、コス
ト的に有利で融通性のある態様で両転送速度で動作する
ことができるＬＡＮ物理層インターフェース装置を提供
することである。

【０００５】

【課題を解決するための手段】本発明は実在の５Ｖ部品
部とコンパチブルな単一チップ二重機能１０ＢＡＳＥ−
Ｔ／１００ＢＡＳＥ−Ｘ物理層インターフェース装置を
与える。このＰＨＹはメディア非依存インターフェース
（ＭＩＩ）を含んでおり、絶縁トランスおよび単一のＲ
Ｊ４５コネクタを介して非遮蔽撚り対線ケーブルに接続
する。このＰＨＹは全／半２重１０ＢＡＳＥ−Ｔおよび
１００ＢＡＳＥ−ＴＸの自動選択を行なわせる内蔵自動
ネゴシエーション回路を含んでおり、その自動選択の際
に、自動極性訂正回路は１０ＢＡＳＥ−Ｔ動作モードに
おいて受信対線反転に対するイミュニティ性能を確保す
る。このＰＨＹは内部ＰＬＬ回路を含み、これは単一の
２０ＭＨｚクロックすなわちクリスタルを含んでいる
が、それはどちらの動作モードにも適合する。このＰＨ
Ｙは低電力（ローパワー）および電力下降（パワーダウ
ン）モードを含んでいる。このＰＨＹの１０ＢＡＳＥ−
Ｔ部分は改良した受信雑音余裕度のためのスマートスケ
ルチを含んでいる。このＰＨＹは高ジッタ許容度クロッ
クリカバリ回路と送信ジャバ検出回路とを含んでいる。
このＰＨＹの１０ＢＡＳＥ−Ｔ部分はオンボード送信波
形成形回路を含んでいる。このＰＨＹの１００ＢＡＳＥ
−Ｘ部分は電磁妨害雑音（ＥＭＩ）を減少するための合
成立上り時間制御回路を含んでいる。このＰＨＹは１０
０ＢＡＳＥ−Ｘ・ＭＬＴ−３波形を発生するためのプロ
グラマブル送信電圧増幅器と１００ＢＡＳＥ−Ｘ受信機
のためのベースラインふらつき修正（ＤＣ回復）回路と
を含んでいる。

【０００６】

【発明の実施の形態】本発明は添付図面に関連して以下
の記載を考察すればより明瞭に理解できるであろう。種
々の図で対応する数字および記号は他に指示がなければ
対応する部品部を表すものとする。

【０００７】ここで、図１を参照すれば、そこには本発
明の物理層インターフェース装置（ＰＨＹ）の簡略化し
たブロック図が示されている。図１から理解できるよう
に、本発明は単一チップ１０ＢＡＳＥ−Ｔ／１００ＢＡ
ＳＥ−Ｘ物理層インターフェース装置（以下、１０／１
００ＰＨＹあるいは単にＰＨＹという）を与える。図１
は、また、本発明のＰＨＹの種々のブロックに供給され
るか、それらブロックによって供給される種々の信号、
並びにそれらの相互接続状態をも示す。

【０００８】簡単に言って、本発明のＰＨＹは標準メデ
ィアアクセス制御（ＭＡＣ）装置に容易に接続させるよ
うにするためのメディア非依存インターフェース（ＭＩ
Ｉ）を含み、その際に非遮蔽撚り対線ケーブルへの接続
は簡単な絶縁トランスと単一のＲＪ４５コネクタとによ
って行なわれる（図２参照）。本発明のＰＨＹは濾波あ
るいは立上り時間制御のための外部要素を必要とせず、
全ての等化要素がチップ上に含まれている。この装置の
動作は、構成化ピンによるピンレベルで、あるいは管理
データインターフェースおよび内部レジスタを用いて制
御される。この装置は半／全２重１０ＢＡＳＥ−Ｔおよ
び１００ＢＡＳＥ−ＴＸの自動選択を行なわせるための
内蔵自動ネゴシエーション回路を含み、その自動選択の
際に自動極性訂正回路は１０ＢＡＳＥ−Ｔ動作モードに
おいて受信対線反転に対するイミュニティ性能を確保す
る。

【０００９】図１に示された本発明のＰＨＹは、好まし
くは、３．３Ｖ電源を有するＣＭＯＳ設計のもの（これ
は２ピン管理インターフェースを備えた標準ＩＥＥＥ８
０２．３ｕメディア非依存インターフェース（ＭＩＩ）
を有する実在の５Ｖの部品部のものとコンパチブルであ
る）を用いる単一パッケージ二重機能１０ＢＡＳＥ−Ｔ
／１００ＢＡＳＥ−Ｘ物理層インターフェース装置を与
える。このＰＨＹは次ページサポート機能を備えたＩＥ
ＥＥ８０２．３ｕ自動ネゴシエーションを構成化してい
る。このＰＨＹは両動作速度に対して単一のＲＪ４５コ
ネクタに接続した単一送信／受信トランスをサポートす
る。このＰＨＹは、全ての濾波および等化要素を装置に
集積化した状態で最少の外部要素の量しか必要としな
い。このＰＨＹは両モードにおいてシステム試験を行な
うための内部ループバック用の回路を含んでおり、かつ
ＩＥＥＥ規格１１４９．１試験アクセスポート（ＪＴＡ
Ｇ）を含んでいる。このＰＨＹはＣＡＴ３ケーブル（１
０ＢＡＳＥ−Ｔ）あるいはＣＡＴ５（１０ＢＡＳＥ−
Ｔ、１００ＢＡＳＥ−Ｘ）への接続を行なわせ、かつ最
少の結合のため絶縁送信／受信電源を用いる。このＰＨ
Ｙは単一の２０ＭＨｚのクロックすなわちクリスタルを
用いる内部ＰＬＬ回路を含んでいるが、これはどちらの
速度モードにも適合する。このＰＨＹは低電力（ローパ
ワー）および電力下降（パワーダウン）モードを含んで
おり、かつ１０ＢＡＳＥ−Ｔおよび１００ＢＡＳＥ−Ｘ
の両方で全２重伝送をサポートする。

【００１０】このＰＨＹの１０ＢＡＳＥ−Ｔ部分は完全
にＩＥＥＥ８０２．３に従っており、かつ改良した受信
雑音余裕度を与えるスマートスケルチを含んでいる。こ
のＰＨＹは大きなジッタ許容度クロックリカバリを与え
るＤＳＰベースのデジタルフェーズロックループと送信
ジャバ（ｊａｂｂｅｒ）検出回路とを含んでいる。この
ＰＨＹの１０ＢＡＳＥ−Ｔ部分は外部端子要素だけしか
必要とせずにオンボード送信波形成形機能を含んでお
り、かつ自動極性（逆極性接続）回路を含んでいる。

【００１１】このＰＨＹの１００ＢＡＳＥ−Ｘ部分はＡ
ＮＳＩ撚り対線物理媒体依存（ＴＰ−ＰＭＤ）およびＩ
ＥＥＥ８０２．３ｕ規格に完全に従っており、電磁妨害
雑音（ＥＭＩ）を減少するための合成立上り時間制御機
能を含み、このためＥＭＩ制御のために外部コンデンサ
を必要としない。このＰＨＹはＭＬＴ−３波形発生のた
めのプログラマブル送信電圧増幅機能を含み、かつ集積
化した適応等化回路および集積化したベースラインふら
つき訂正（ＤＣ回復）回路を有する集積化した受信機お
よび送信機を含んでいる。このＰＨＹは０から１００メ
ートルまでの撚り対線長での動作を可能とし、かつ真の
沈黙ライン状態のための送信遮断機能を含んでいる。

【００１２】図２は外部要素を備えた本発明のＰＨＹの
相互接続状態を示す。１０／１００ＰＨＹの差動ライン
ドライバは１００ＢＡＳＥ−ＴＸモードにおいて少なく
とも１００ｍのＣＡＴ５ケーブルを、また１０ＢＡＳＥ
−Ｔモードでは１００ｍを越えるＣＡＴ３（あるいはＣ
ＡＴ５）ケーブルをドライブするように設計されてい
る。図２に示されるように、３つの送信出力ピン（ＡＸ
ＭＴＰ、ＡＸＭＴＮおよび中央タップ接続部ＡＣＴ）は
両動作モードにおいて単一のバラー（Ｖａｌｏｒ）ＰＴ
４１７１Ｓトランス（あるいは同等品）とインターフェ
ースする。これにより、このトランスの２次巻線に直接
接続される単一のＲＪ−４５ソケットへの外部接続が簡
略化される。

【００１３】この１０／１００ＰＨＹは１０ＢＡＳＥ−
Ｔ送信のためのオンチップ波形成形部と１００ＢＡＳＥ
−ＴＸ送信のための立上り時間制御部を組み込んでい
て、図２に示された２つの終端抵抗以外の外部要素を必
要とせずに装置が結合トランスと直接インターフェース
することができるようにしている。

【００１４】ここで図１を参照すると、そこには１０Ｂ
ＡＳＥ−Ｔ送信機部分と、適当な伝送媒体、例えばこれ
に限定するものではないが、撚り対線を介して伝送する
ため送信機ブロックのデジタル出力をアナログ信号に変
換するデジタル対アナログ（ＤＡＣ）送信（ＤＡＣ Ｘ
ＭＴ）部分とが示されている。更に、並列送信（ＰＰＸ
ＭＴ）部分に接続された直列化器ブロックに出力を与え
る１００Ｍｂｐｓ送信機部分をも示している。

【００１５】１０Ｍｂｐｓ送信機は送信すべきデータを
取り出す（データを送信する形態にする）ように働きか
つ送信可能化信号（ＴＸＥＮ）に応じてデータストリー
ム（ＴＸＤ）を伝送媒体を介して送信しようと試みる波
形成形部分を有している。１０Ｍｂｐｓ送信機はＤＡＣ
波形制御信号を与え、かつニブラー（ｎｉｂｂｌｅｒ）
直列化器を有している。送信機のこのブロックは、デー
タストリームを供給する装置に送信クロック信号（ＴＸ
ＣＬＫ）を与えて装置が送信機のための正しいクロック
を持つようにする。

【００１６】同様に、１００Ｍｂｐｓ送信機はデータス
トリームを供給する装置に与えられる送信クロック出力
信号（ＴＸＣＬＫ）、衝突出力信号（ＣＯＬ）およびキ
ャリア感知出力信号（ＣＲＳ）を有している。１００Ｍ
ｂｐｓ送信機はデータストリームを供給する装置からデ
ータストリーム（ＴＸＤ）、送信可能化信号（ＴＸＥ
Ｎ）および送信エラー信号（ＴＸＥＲ）を受ける。

【００１７】図２に示されるように、１０／１００ＰＨ
Ｙの２つの受信機入力ピン（ＡＲＣＶＰおよびＡＲＣＶ
Ｎ）は外部絶縁トランス（これはＰＨＹの送信部分のた
めに使用されたトランスと同じものである）を介して適
切に終端された伝送ラインに接続されなければならな
い。単一の受信機入力ワイヤ対線は両速度モードをサポ
ートし、装置の内部で多重化機能の全てが行なわれる。

【００１８】受信機回路はそれ自体の共通モード入力バ
イアス電圧を確立し、外部の抵抗分圧器回路網を必要と
しない。２つの抵抗と１つのコンデンサからなる図２に
示されるような簡単な外部終端回路網が現在好適であ
る。この回路網から受けたデータは対応するＭＲＣＬＫ
信号の立上りエッジと同期してＭＩＩのＭＲＸＤニブル
に出力される。ＭＲＣＬＫ周波数は１０ＢＡＳＥ−Ｔモ
ードでは２．５ＭＨｚ、１００ＢＡＳＥ−Ｘモードでは
２５ＭＨｚに自動的に調節される。

【００１９】ここで図１を参照すると、１０ＢＡＳＥ−
Ｔ受信機は、入力振幅が最小信号スレッショルドよりも
大きくかつ特定のパルスシーケンスを受けた場合に入来
データを通過させるだけの機能を有するスマートスケル
チ機能を組み込んでいる。これはインパルスライン雑音
が信号あるいはリンクのアクティビティを阻害しないよ
うに保護する。このスケルチ回路は規格外のパルスを受
けた場合に迅速な機能停止を行なう。極めて長いパルス
はリンクパルスのようには誤動作させない。

【００２０】図１に示された１００ＢＡＳＥ−ＴＸ受信
機はＭＬＴ−３波形を解読（デコード）しデータニブル
をＭＲＸＤ（０−３）ピンに与えるために必要な回路を
含んでいる。装置がＭＬＴ−３信号を受けると、この信
号は即座に増幅されて等化される。これは１００ｍを越
えるＣＡＴ５ケーブルでの受信を可能とする。ＭＬＴ−
３信号の低周波数成分は除去される（この成分はトラン
ス結合回路において過渡なしで長い遅延の結果として生
じた可能性があり、往々ベースラインのふらつきと呼ば
れている）。次いで、この理想的なＭＬＴ−３信号は内
部的にＮＲＺＩに変換され、その後デジタルフェーズロ
ックループ技術を用いてそれ自体の回復されたクロック
に再同期される。次いで、再クロッキングされたデータ
は５ビットコード群に逆直列化され、スクランブル解除
され、５Ｂ４Ｂ解読（デコード）される。５Ｂデータス
トリームにおいてストリームデリミタ（ｄｅｌｉｍｉｔ
ｅｒ）の開始が検出されると、後続のフレームがＭＩＩ
に出力される。

【００２１】更に図１から理解されるように、１０Ｍｂ
ｐｓ受信機（１０Ｍｂｐｓ ＲＣＶ）ブロックおよび１
００Ｍｂｐｓ受信機（１００Ｍｂｐｓ ＲＣＶ）の両者
は伝送媒体から信号を受ける。１０Ｍｂｐｓブロックか
らの信号は制御ブロック（１０ＢＡＳＥ−Ｔ ＭＡＵ）
に与えられ、この制御ブロックは受信信号の評価を行な
い、例えば、これに限定するつもりはないがスマートス
ケルチ、信号品位エラー（ＳＱＥ）試験、信号認定およ
び衝突検出といった選択された機能を行なうように働
く。この制御ブロックは、伝送媒体を介して入来する何
等かのデータストリームを受ける何等かの装置に衝突検
出（ＣＯＬ）およびキャリア感知信号（ＣＲＳ）を与え
る。更に、このブロックは、データ（ＲＸＤ）およびそ
のクロック信号（ＲＸＣＬＫ）を装置に供給する前にデ
ータをサンプリングし、ＰＬＬをデータクロックに同期
しかつニブルパケット化する他のブロックに受信信号を
与える（これは、また、受信データ有効（ＲＸＤＶ）信
号を装置に供給する）。

【００２２】図１の１００Ｍｂｐｓ受信機（１００ＢＡ
ＳＥ−ＴＸ ＲＣＶ）ブロックはベースラインふらつき
訂正を行ない、かつ信号を伝送した伝送媒体の長さに対
して受信信号を等化する。この受信機ブロックは、デー
タサンプリング、５Ｂパッケージ化およびデジタルＰＬ
Ｌとの同期を行なう第１の制御ブロックに受信データを
与える。次いで、このようにされた信号は、受信状態マ
シンを含み、かつＮＲＺＩ−ＮＲＺ解読（デコード）、
スクランブル解除、５Ｂ４Ｂ解読およびバイパス多重化
を行なう第２の制御ブロックに与えられる。また、第１
の制御ブロックからの信号はリンクモニタおよび遠端障
害検出器にも与えられる。第２の制御ブロックからの上
述のように処理された受信信号は受信データクロック
（ＲＸＣＬＫ）、データ受信データ有効（ＲＸＤＶ）お
よび受信エラー（ＲＸＥＲ）信号と共に受信データ（Ｒ
ＸＤ）として装置に与えられる。

【００２３】更に、図１には自動ネゴシエーションブロ
ック、アナログＰＬＬブロック、ＬＥＤコントローラブ
ロック、ＭＩＩ管理ブロックおよびＪＴＡＧブロックが
示されている。

【００２４】ＬＥＤコントローラブロックはＰＨＹの動
作の状態を指示するために使用されてもよいＬＥＤに対
して適切な信号を与える。１０／１００ＰＨＹは「アク
ティビティ（ＡＣＴＩＶＩＴＹ）」、「デュプレックス
（２重）／衝突（ＤＵＰＬＥＸ／ＣＯＬＬＩＳＩＯ
Ｎ」、「リンク（ＬＩＮＫ）」および「速度（ＳＰＥＥ
Ｄ）」のためにＬＥＤをドライブするように設計された
４つのピンを有している。回路はＬＥＤドライバのため
のオープンドレインＮＭＯＳ装置を含み、ＬＥＤは電流
制限抵抗を介してデジタル３．３Ｖに接続されなければ
ならない。この抵抗の値はＬＥＤの形式に依存する。

【００２５】リンクＬＥＤは、ＰＨＹが１０ＢＡＳＥ−
Ｔモードにおいて有効なリンクを確立した時に点灯す
る。１００ＢＡＳＥ−ＴＸモードにおいて、それは、ス
クランブル解除器がデータにロックしかつ１０／１００
ＰＨＹがデータを送受信できるような状態にあることを
指示する。リンクＬＥＤはページ受信に応じて自動ネゴ
シエーションの間にフラッシュする。これは、自動ネゴ
シエーションプロセスが終了するのに数秒かかるので、
ユーザにリンクのアクティビティの指示を与える。

【００２６】アクティビティＬＥＤは、ＰＨＹがデータ
を送受信している時に点灯する。このＬＥＤは各アクテ
ィビティに対して２０ｍｓの最少持続期間の間点灯す
る。その動作は両速度モードで同一である。

【００２７】デュプレックス／衝突ＬＥＤは、ＰＨＹが
全２重モードにある時には連続して点灯し、衝突が半２
重モードで生じた時には２０ｍｓの最少持続期間の間点
灯する。連続あるいは間欠衝突の場合には、このＬＥＤ
は１０Ｈｚでフラッシュする。

【００２８】１０ＢＡＳＥ−Ｔにあるが、自動ネゴシエ
ーションモード（後述）にない時には、１０／１００Ｐ
ＨＹは１６ミリ秒（ｍｓ）の期間だけ隔てられたリンク
パルスをデータ出力（ＤＯ）回路に送り出す。

【００２９】受信機は入力ワイヤ対線での有効リンクパ
ルスを捜す。リンクパルスが所定の時間期間内で受信さ
れなかった場合には、装置は「リンク失敗」状態に入
る。この状態において、リンクパルスは発生され続け、
受信機はリンクパルスパターンを絶えず捜し続ける。好
ましくは、ＰＨＹは、有効受信パケットあるいは多数の
適式リンク試験パルスが受信されるまでこの状態に留ま
る。逆極性のリンクパルスも通常のリンクパルスと同じ
態様で受信され、認定される。これは、受信対線接続が
反転されかつこの問題を直すために自動内部再構成化が
生じたことの指示を与えるために使用される。データが
ＭＬＴ−３符号化されるような１００ＢＡＳＥ−ＴＸモ
ードでは逆極性訂正は不用である。

【００３０】自動ネゴシエーションブロックは送信およ
び受信ブロックの制御のための受信、送信および仲裁状
態マシン（ＳＭ）を含んでいる。このブロックは、ま
た、タイマおよびＮＬＰ状態マシンを含む。更に、それ
はＭＩＩブロックに接続され、自動極性補正を行なう。

【００３１】１０／１００ＰＨＹは次ページ転送を含む
ＩＥＥＥ８０２．３ｕ自動ネゴシエーションを完全にサ
ポートする。使用可能化されると、この機能により１０
／１００ＰＨＹは任意の他の自動ネゴシエーションが可
能なＰＨＹとそのリンクセグメントでネゴシエーション
を行なってそれらの最も高い共通のプロトコルを確立す
ることができるようになる。あるＰＨＹがそのネゴシエ
ーションを完了するまで、それは「ＬＩＮＫ」を表明し
ない。リンクパートナー能力のより一層の詳細は１０／
１００ＰＨＹレジスタのデータを読むことによって得ら
れるようにしてもよい。

【００３２】１０ＢＡＳＥ−Ｔモードのため、ループバ
ックモードの間ではリンク試験パルス以外の全ての受信
アクティビティは無能化される。しかしながら、スケル
チ情報は依然として処理され、瞬時ループバック自己試
験の下でリンク状態が維持されることができるようにさ
れる。

【００３３】このＰＨＹは次ページ能力を含む完全な自
動ネゴシエーション規格を構成化している。３つのピン
ＣＡＵＴＯＮＥＧ、ＣＳＰＥＥＤおよびＣＤＵＰＬＥＸ
はリンク速度を直接構成化するためあるいは自動ネゴシ
エーションをした速度を設定しかつ報告するために使用
される。図３はこれら３つの信号およびＳＬＩＮＫ信号
に対する自動ネゴシエーション信号波形を示す。

【００３４】ＣＡＵＴＯＮＥＧが否定記述の低である時
に、ＣＳＰＥＥＤおよびＣＤＵＰＬＥＸピンはリンク構
成を決定する。ＣＳＰＥＥＤおよびＣＤＵＰＬＥＸの両
ピンは弱いプルアップを有し、接続されずにいた時に全
２重１００ＢＡＳＥ−ＴＸのデフォルト構成を与える。

【００３５】ＣＡＵＴＯＮＥＧの立上りエッジはＣＳＰ
ＥＥＤおよびＣＤＵＰＬＥＸピンの値を自動ネゴシエー
ションロジックへラッチするために使用される。外部コ
ントローラは、ＣＡＵＴＯＮＥＧが高となった後１２０
０ｍｓ（最大）内にこれらピンをドライブすることを停
止しなければならない。

【００３６】このＰＨＹはＣＡＵＴＯＮＥＧが表明され
ると直ちにネゴシエーションを開始する。自動ネゴシエ
ーションの最終の７５０ｍｓ（最小）はヒステリシスタ
イマによりリンクが適正な時間の間安定に留まることを
確実にするためのものである。この時間の間、ＰＨＹは
ＣＳＰＥＥＤおよびＣＤＵＰＬＥＸピンをドライブして
リンク構成を指示させるようにする。外部コントローラ
はＳＬＩＮＫピンの立上りエッジでこれら２つのピンの
値をラッチする。

【００３７】外部コントローラは、ＣＡＵＴＯＮＥＧが
高となっている間にＣＳＰＥＥＤ、ＣＤＵＰＬＥＸのい
ずれかのドライブを開始しようとしてはならない。

【００３８】表１は、自動ネゴシエーションが開始した
時にＣＤＰＥＥＤおよびＣＤＵＰＬＥＸピンからのラッ
チされる値の意味を要約するものである。ここで、Ｙｅ
ｓおよびＮｏはそれぞれ合および否を表す。

【００３９】

【表１】

【００４０】最初の電源投入時に、ＰＨＹは内部リセッ
トを行なう。外部リセット回路は不用である。しかしな
がら、１０／１００ＰＨＹの動作は電源投入後５０ミリ
秒（ｍｓ）の間は不定である。

【００４１】動作時に、５０マイクロ秒（μｓ）よりも
少なくない期間の間ＭＲＳＴ＃ピンを低にすることによ
って装置の完全なリセットを行なうことができる。ＭＲ
ＳＴ＃ピンが否定記述の高となった後の５０ｍｓの期間
の間は装置の正しい動作は保証されない。

【００４２】ＪＴＡＧブロックは通常のＪＴＡＧポート
を含み、ＩＥＥＥ規格１１４９．１に従っている。ＪＴ
ＡＧ試験アクセスポートは５つのピンからなり、これら
は装置および境界走査試験を行なうためにそれがインス
トールされているボードと直列的にインターフェースす
るために使用される。

【００４３】ＭＩＩ管理ブロックは、このＰＨＹが種々
のＭＩＩ機能、例えば、これに限定するつもりはないが
読出しおよび書込み制御並びに割込み制御を行なうこと
を可能にする。また、ＭＩＩ管理ブロックは標準的なＭ
ＩＩ情報を収容する複数のレジスタと他の目的のための
複数のレジスタとを含んでいる。図４は本発明のＰＨＹ
のための現在好適なレジスタマップである。図４の上部
の８つのレジスタはＭＩＩ規格によって定められている
汎用レジスタである。ＴＸの接頭文字を付して示された
レジスタはＴＩ独特のレジスタである。更に他のレジス
タが本発明のＰＨＹによって使用されてもよい。全ての
他のレジスタはゼロと読む。

【００４４】装置のＣＬＯＯＰＢＫ＃ピンを付勢するこ
とによって、あるいは汎用制御レジスタ（ＧＥＮ ｃｔ
ｌ）にＬＯＯＰＢＫビットをセットすることによって、
このＰＨＹの送信回路はできるだけ撚り対線Ｉ／Ｏピン
に近付くように対応する受信回路にループバックされ
る。

【００４５】ＩＥＥＥ８０２．３ｕ ＭＩＩ直列プロト
コルは、各装置が３２までの（１６ビット幅）内部レジ
スタを具備した、３２までの異なったＰＭＤを可能とす
る。この１０／１００ＢＡＳＥ−Ｔ ＰＨＹは複数の内
部レジスタ（その幾つかはハードワイヤ化されている）
の構成を有している。

【００４６】２ワイヤＭＩＩのデフォルトすなわちＩＤ
ＬＥ状態は論理１である。全ての３状態（ｔｒｉｓｔａ
ｔｅ）ドライバは無能化され、ＰＨＹのプルアップ抵抗
はＭＤＩＯラインを論理１に引っ張る。他のトランザク
ションがあればそれを初期化する前に、ステーション管
理エンティティはＭＤＩＯの３２の一連の論理１ビット
のプリアンブルシーケンスをＭＤＣＬＫの３２の対応す
るサイクルと共に送って、ＰＨＹが同期を確立するため
に使用されることができるパターンを与えるようにす
る。あるＰＨＹは、他のトランザクションがあればこれ
に応答する前にＭＤＣＬＫの３２の対応するサイクルを
備えたＭＤＩＯの３２の一連の１ビットのシーケンスを
監視する。図５ＡはＭＩＩ読出しのためのフレームフォ
ーマットを示す。図５ＢはＭＩＩ書込みのためのフレー
ムフォーマットを示す。これらＭＩＩフォーマットフィ
ールドの簡単な記述は次の通りである。

【００４７】開始デリミタ：１つのフレームの開始は０
１パターンによって表される。このパターンはデフォル
トの論理１のライン状態から０へのおよび１に戻る転換
を確実にする。

【００４８】動作コード：読出しの動作コードは１０で
あり、書込みの動作コードは０１である。

【００４９】ＰＨＹアドレス：ＰＨＹアドレスは３２の
特異なＰＨＹアドレスを可能にする５ビットである。送
信および受信される最初のＰＨＹアドレスビットはアド
レスのＭＳＢである。１０／１００ＢＡＳＥ−Ｔ ＰＨ
ＹアドレスはＣＤＥＶＳＥＬ０−４ピンを用いてセット
される。

【００５０】レジスタアドレス：レジスタアドレスは、
３２の個別のレジスタが各ＰＨＹ内でアドレスされるこ
とができるようにする５ビットである。

【００５１】ターンアラウンド：装置がＭＤＩＯ信号を
有効的にドライブしないアイドルビット時間が、コンテ
ンションを回避するために読出しフレームのレジスタア
ドレスフィールドとデータフィールドとの間に挿入され
なければならない。読出しフレームの間に、ＰＨＹはア
イドルビットの後、データフィールドの前のビット時間
の間ＭＤＩＯに向けて１つの０ビットを出す。書込みフ
レームの間ではこのフィールドは１つの０ビットとそれ
に続く１つの１ビットとからなる。

【００５２】データ：データフィールドは１６ビットで
ある。送信されかつ受信される最初のデータビットはデ
ータペイロードのＭＳＢである。

【００５３】休止／割込み可能化サイクル：休止サイク
ルはデータ転送に続くサイクルであり、その間ではＭＡ
ＣコントローラおよびＰＨＹの両者はＭＤＩＯピンをド
ライブしない。休止サイクルの後のＭＤＣＬＫの次の立
上りエッジで（ＭＤＣが同様高の間）、ＭＤＩＯは、Ｐ
ＨＹ割込みがペンディングとなっていることを指示する
ためにＰＨＹによってＬＯＷにドライブされてもよい。

【００５４】図６は汎用制御レジスタＧＥＮ ｃｔｌの
ためのビット位置および各ビット位置に関連した信号名
を示す。表２はこの汎用制御レジスタのビット、信号名
および機能を示す。

【００５５】

【表２】

【表３】

【表４】

【００５６】図７は汎用状態レジスタＧＥＮ ｓｔｓの
ためのビット位置および各ビット位置に関連した信号名
を示す。表３はこの汎用状態レジスタのビット、信号名
および機能を示す。

【００５７】

【表５】

【表６】

【００５８】図８は汎用識別子レジスタＧＥＮ ｉｄ
ｈｉ／ＧＥＮ ｉｄ ｌｏのためのビット位置および各
ビット位置に関連した信号名を示す。

【００５９】図９は自動ネゴシエーション公示レジスタ
ＡＮ ａｄｖのためのビット位置および各ビット位置に
関連した信号名を示す。表４はこの自動ネゴシエーショ
ン公示レジスタのビット、信号名および機能を示す。

【００６０】

【表７】

【表８】

【００６１】図１０Ａ、図１０Ｂおよび図１０Ｃは自動
ネゴシエーションリンクパートナー能力レジスタＡＮ
１ｐａのためのビット位置および各ビット位置に関連し
た信号名を示す。

【００６２】リンクパートナー能力レジスタＡＮ １ｐ
ａは、ページがいつ受信されたかにより３つの異なった
フォーマットを有している。リンクパートナーから受信
した最初のページは常に基本ページ符号化（エンコーデ
ィング）状態となっており、ＰＨＹにより自動構成化の
ために使用される。リンクパートナーが次ページ交換を
サポートしている場合には、引続いて受信されたページ
はメッセージページあるいは未フォーマットページ符号
化のいずれかの状態になることができ、これはＬＰＭＰ
ビットの値によって決定される。表５は基本ページレジ
スタのビット、信号名および機能を示す。表６はメッセ
ージページレジスタのビット、信号名および機能を示
す。表７は未フォーマットページレジスタのビット信号
名および機能を示す。表８は表４のメッセージコードフ
ィールドを示す。

【００６３】

【表９】

【００６４】

【表１０】

【００６５】

【表１１】

【００６６】

【表１２】

【表１３】

【００６７】次ページの使用は次のように要約される。
ＰＨＹおよびリンクパートナーの両者は一方に対して次
ページの交換を開始するための次ページ能力を指示す
る。両装置に次ページ能力があれば、両装置は少なくと
も１つの次ページを送らなければならない。次ページ交
換はリンク上のどの装置もＬＰＮＰ／ＮＰビットによっ
て表されるように、送信するそれ以上のページを持たな
くなるまで続く。装置が送信する他の情報を持たなくな
れば、空白メッセージコードフィールド値を備えたメッ
セージページが送られる。メッセージコードは、特定の
メッセージ、あるいは続きの未フォーマットページ（１
つあるいはそれ以上）があればそれがどのようにして解
釈されるかを定める情報を表すことができる。メッセー
ジコードが未フォーマットページを参照する場合に、未
フォーマットページはメッセージコードに指定されてい
る順序で即座に参照メッセージコードに従う。未フォー
マットページのユーザは彼等ユーザの未フォーマットペ
ージのためのフォーマットおよびシーケンス化を制御す
ることに対して責任を持たなければならない。

【００６８】図１１は自動ネゴシエーション拡張レジス
タＡＮ ｅｘｐのためのビット位置および各ビット位置
に関連した信号名を示す。表９はこの自動ネゴシエーシ
ョン拡張レジスタのビット、信号名および機能を示す。

【００６９】

【表１４】

【００７０】図１２は自動ネゴシエーション次ページ送
信レジスタＡＮ ｎｐのためのビット位置および各ビッ
ト位置に関連した信号名を示す。表１０はこの自動ネゴ
シエーション次ページ送信レジスタのビット、信号名お
よび機能を示す。

【００７１】

【表１５】

【００７２】図１３はＰＨＹ識別子高／低レジスタＴＬ
ＰＨＹ ｉｄのためのビット位置および各ビット位置に
関連した信号名を示す。このＰＨＹ識別子高／低レジス
タはＴＬＡＮ ＰＨＹ／ＰＭＩのためのＴＩ指定の識別
子コードを含んだハードワイヤ化した１６ビットレジス
タである。ＩＥＥＥ８０２．３ｕ ＭＩＩ規格によって
は他にサポートされない非ＩＥＥＥ８０２．３ＰＨＹ／
ＰＭＩを識別するためには追加の識別子が必要である。
内部１０／１００ＢＡＳＥ−Ｔ ＰＨＹのための識別子
コードは０ｘ０００３である。図１４はＰＨＹ制御レジ
スタＴＬＰＨＹ ｃｔｌのためのビット位置および各ビ
ット位置に関連した信号名を示す。表１１はこのＰＨＹ
制御レジスタのビット、信号名および機能を示す。

【００７３】

【表１６】

【表１７】

【表１８】

【００７４】図１５はＰＨＹ状態レジスタＴＬＰＨＹ
ｓｔｓのためのビット位置および各ビット位置に関連し
た信号名を示す。表１２はこのＰＨＹ状態レジスタのビ
ット、信号名および機能を示す。

【００７５】

【表１９】

【表２０】

【００７６】図１６は本発明の１０／１００ＰＨＹのた
めのピン位置および各ピン位置に関連した信号名を示
す。図１６において、ピン名の接頭部に対するキーすな
わち手引としては、Ｄはデジタルロジックのための電源
あるいは接地、Ａはアナログ回路のための電源あるいは
接地、Ｃは構成化モード、Ｍはメディア非依存インター
フェース接続、Ｌは内部ＬＥＤ、ＪはＪＴＡＧ−試験ポ
ート、Ｆはファイバ送信機モジュールに対するインター
フェース、ＳはＰＨＹ状態の指示、Ａは内部アナログ回
路への接続である。表１３Ａ〜表１３Ｉは種々のピン、
信号名および機能を示し、特に表１３Ａはネットワーク
インターフェースピン、表１３Ｂは外部構成化ピン、表
１３ＣはＬＥＤインターフェースピン、表１３Ｄは外部
構成化ピン、表１３Ｅは外部状態ピン、表１３Ｆは媒体
非依存インターフェースピン、表１３ＧはＪＴＡＧ試験
ポートピン、表１３Ｈは特殊試験モードインターフェー
スピン、表１３Ｉはネットワークインターフェースピン
を表す。

【００７７】

【表２１】

【００７８】

【表２２】

【００７９】

【表２３】

【００８０】

【表２４】

【表２５】

【００８１】

【表２６】

【００８２】

【表２７】

【表２８】

【００８３】

【表２９】

【００８４】

【表３０】

【００８５】

【表３１】

【００８６】ここで、図１７を参照すると、そこには１
００ＢＡＳＥ−Ｔ差動ライン受信機１７００の簡略化し
たブロック図が示されている。より詳細には、受信機１
７００は差動信号入力ＡＲＣＶＰおよびＡＲＣＶＮを受
ける２つの入力ライン１７０２および１７０４を有して
いる。これら２つの差動信号入力は、伝送ラインをデー
タ源（このデータ源からの信号を受信する）に接続する
外部絶縁トランス（図１７には示されていない）からの
出力である。

【００８７】図２から理解されるように、受信機１７０
０は外部抵抗分圧器回路網を必要としない。その代わり
に、その抵抗分圧器回路網は受信機の初めの部分とな
る。この回路網は受信機の入力ラインに配置された３つ
の抵抗１７０６、１７０８、１７１０からなる。この回
路網は、この受信機回路が見る電圧スイングを、抵抗回
路網がない場合に見る電圧スイングの約半分まで減少す
るように働く。

【００８８】電圧分圧器回路網からの差動信号は可調ゲ
イン増幅器（ＡＧＡ）あるいは電圧制御増幅器（ＶＣ
Ａ）１７１２に供給され、これは伝送ラインを通って伝
送時に生じた損失のためその信号を増強するように働
く。好ましくは、この増強は周波数に依存する（これ
は、伝送ラインでの信号損失が周波数およびラインの長
さに依存するためである）。ＶＧＡからの２つの増強さ
れた出力は、次いで、それぞれピーク電圧増幅器１７１
４、１７１６を通過する。

【００８９】２つのピーク電圧検出器１７１４、１７１
６は２つの重要な機能を行なうように働く。１つの機能
はベースラインのふらつきの量を決定して、それを除去
できるようにすることである。他の機能は信号強度を決
定して、それがＶＣＡ１７１２に与えられる帰還信号１
７１８により正しいレベルまで増強され得るようにする
ことである。信号レベル遷移の間で長い遅延が生じた時
にベースラインのふらつきが生じる場合がある。伝送ラ
インを絶縁するために使用されるトランスのインダクタ
ンスが低く、それが一定レベルの信号があればそれをゆ
っくりと減衰させ（時間がたてばたつ程減衰が大きくな
ってしまう）かつ引続く信号レベルの遷移があればそれ
は「エッジ」を与えるために他に必要となる以上に信号
レベルをドライブするためにベースラインのふらつきが
生じる。

【００９０】ベースバンドのふらつきを補償するため
に、検出器１７１４、１７１６からの出力は演算増幅器
（ｏｐ ａｍｐ）１７２０に入力として与えられる。第
１の検出器１７１４はベースラインふらつきバイアスが
あればそれを含んだ信号の高いレベルを測定する。入力
信号は差動信号であるために、第２の検出器１７１６は
ベースラインのふらつきがあればそれからのバイアスを
含んだ負の信号の高いレベルを測定する。しかしなが
ら、この高いレベルは第１の検出器１７１４が見る信号
の低いレベル（すなわちトラフ）に対応する。すなわ
ち、２つの検出器１７１４、１７１６は信号のピークお
よびトラフ（これはそのピーク対ピーク値である）を測
定する。従って、真のベースラインがピーク対ピーク値
の間の中間であるため、ベースラインのふらつきがあれ
ばそれからのバイアスを補償することができる。演算増
幅器の出力はコンデンサ１７３４によって濾波される。
演算増幅器１７２０からの出力は増幅器１７２４におい
て基準電圧１７２２と比較されてもよく、次いでベース
ラインふらつきバイアスがあればこれをオフセットする
ために適切なレベル調節がＶＣＡ１７１２への入力信号
に対して行なわれる。この態様で、信号が能動回路に入
る前にベースラインのふらつきが除去され、ＶＧＡ１７
１２が必要に応じてより大きな制御能力を得ることが可
能となり、３つの抵抗１７０６、１７０８、１７１０の
初期電圧分圧器との組合せでＶＣＡ１７１２がその入力
で見る電圧レベルを制限する。

【００９１】この比較的に簡単な技術に対する１つの別
形態のものは、元の送信された信号を再形成し、次いで
それを入来信号から減算しベースラインのふらつきがあ
ればその量を決定することである。しかしながら、これ
は事実上正帰還形のシステムとなってしまうため、それ
は容易に制御を失ってしまう。

【００９２】２つのピーク検出器からの出力電圧の一部
が１対の抵抗１７２６、１７２８間で降下し、生じた出
力電圧は他の演算増幅器１７３０に与えられ、そこで基
準電圧１７３２と比較され、次いでＶＣＡ１７１２によ
って与えられる増強量を制御するためにＶＣＡに対する
帰還信号１７１８として使用される。帰還信号１７１８
はコンデンサ１７３６によって濾波される。同様、増強
量は、好ましくは、周波数に依存する。好ましくは、増
強量は伝送ラインの長さおよび周波数に依存する（すな
わち、受信信号強度の関数としての増強量は周波数の関
数として変更されれる）。この周波数補償は伝送ライン
に沿った信号の高周波数減衰をライン長の関数としてオ
フセットするように選択される。この態様で、ＶＣＡ１
７１２の出力は所望の周波数範囲に対し所望の信号値範
囲内になるように調節される。すなわち、元の送信され
た信号は特定の精度範囲内である既知の信号レベルで送
信されたことになる。この増強は種々の周波数成分に対
して元の送信された信号とほぼ同じレベルで受信機から
出力信号を与える。

【００９３】ＶＣＡ１７１２からの出力は更に比較器１
７３８に与えられ、この比較器の出力がデータ出力１７
４０となる。すなわち、この信号は受信された入力信号
に対応するが、任意のベースラインのふらつきに対して
好ましく調節され、かつ伝送時に生じる任意の信号損失
に対して好ましく調節されたものである。

【００９４】ここで、図１８を参照すれば、そこには１
００ＢＡＳＥ−Ｔ差動ライン受信機１８００の他の簡略
化したブロック図が示されている。より詳細には、この
受信機は差動信号入力ＡＲＣＶＰおよびＡＲＣＶＮを受
ける２つの入力ライン１７０２および１７０４を有して
いる。これら２つの差動信号入力は、伝送ラインに接続
される外部絶縁トランス（図１８には示されていない）
からの出力である。

【００９５】このブロック図から理解することができる
ように、電圧分圧器回路網は受信機１８００の最初の部
分であり、これは抵抗１７０６、１７０８、１７０９、
１７１１およびコンデンサ１７０１、１７０３、１７０
５、１７０７から作られている。この回路網は、この能
動受信機回路が見る電圧スイングを、回路網がない場合
に見る電圧スイングの約半分まで減少するように働く。

【００９６】電圧分圧器回路網からの信号は複数の可調
ゲイン増幅器（ＶＣＡ）１７１２ａ、１７１２ｂ、１７
１２ｃに与えられ、これらは伝送ラインに沿った伝送時
に生じた損失に対して指定周波数スペクトルのための信
号を増強するように働く。３つのこのようなＶＣＡが図
示されているが、明かにそれ以上あるいはそれ以下のＶ
ＣＡがそのようにして使用されてもよく、依然として本
発明の範囲内にあるであろう。各ＶＣＡは指定周波数帯
にわたる増強を担う。図１８において、１つのＶＣＡ１
７１２ａは全ての周波数が割り当てられ、第２のＶＣＡ
１７１２ｂは中間範囲の周波数（１〜２０ＭＨｚ）が割
り当てられ、第３のＶＣＡ１７１２ｃは高い範囲の周波
数（２０ＭＨｚおよびそれ以上）が割り当てられる。更
に、各ＶＣＡの出力は等化回路１７１３ａ、１７１３
ｂ、１７１３ｃに供給され、これらはそのＶＣＡの指定
周波数スペクトルのライン損失を補償するように、ある
いは部分的に補償するように設計されている。

【００９７】図１８に示されるように、実際の増強量は
各周波数帯で異なる可能性がある。すなわち、全体の周
波数範囲のための第１のＶＣＡ１７１２ａは入力信号に
増強を与えないように固定量の帰還１７１８ａを有す
る。第２のＶＣＡ１７１２ｂ（中間周波数）は帰還回路
１７３０に基づく帰還１７１８ｂ量を有する。第３のＶ
ＣＡ１７１２ｃ（高周波数）は帰還回路１７３０の２乗
（１８０６）に基づく帰還を有する。従って、総合増強
および等化は周波数に依存する。各等化器回路１７１３
ａ、１７１３ｂ、１７１３ｃからの２つの差動出力は、
次いで、単一の対の出力に加算され、その後各複合出力
はピーク電圧検出器１７１４、１７１６に送られる。

【００９８】２つのピーク電圧検出器１７１４、１７１
６は２つの重要な機能を行なうように働く。１つの機能
はベースラインのふらつきの量を決定してこれを取り除
くことができるようにすることである。他の機能は信号
強度を決定して、それがＶＣＡへの帰還１７１８ａ、１
７１８ｂ、１７１８ｃにより正しいレベルまで増強され
ることができるようにすることである。これらの機能は
上述した通りであるが、追加の回路素子が示されてい
る。

【００９９】等化器回路からの加算出力は更に比較器１
７２０に与えられる。この出力１７４０はデータ出力Ｎ
ＲＺＯＵＴである。すなわち、この信号は受信入力信号
に対応するがベースラインのふらつきがあればこれに対
して好ましく調節され、かつ伝送時に信号損失が生じた
らそれに対して好ましく調節されたものである。

【０１００】ここで、図１８に示された等化回路１７１
３ａ、１７１３ｂ、１７１３ｃに戻ると、各回路は、そ
れぞれ、周波数の関数として等化量を決定するために抵
抗／コンデンサ（ＲＣ）回路網１８１２、１８１０、１
８０８と関連していることが解る。制御信号１８２２が
これらＲＣ回路網に供給され、回路網の抵抗（１つある
いはそれ以上）の抵抗値が制御される。ある等化回路は
コンデンサだけを含んでもよく、このようなコンデンサ
だけの回路に対しては制御信号を供給する必要はない。
制御信号はフェーズロックループ（ＰＬＬ）の電圧制御
発振器（ＶＣＯ）部分１８１８からの出力によって与え
られる。

【０１０１】基準電圧発生回路１８０２は、ライン１８
０４を介して受信機１８００の入力での電圧分圧器に出
力電圧を同様与えるものとして示されている。適切な基
準電圧が回路１８０２によって受信機１８００の他の部
分に供給される。周波数決定回路１８１６を取り付けて
いる発振器回路１８１４にある基準電圧が供給され、こ
の周波数決定回路１８１６にも制御信号１８２２が供給
される。

【０１０２】３つのコンデンサ１７３４、１７３６およ
び１８２０はそれぞれピンＡＣＢＬＷ、ＡＣＡＧＣおよ
びＡＣＰＬＬに取り付けられた外部コンデンサである。

【０１０３】図１９は図１８の３つの等化器回路のそれ
ぞれに対するＲＣ回路網の１つの実施例である。詳細に
は、バイアス電圧ＲＣによって制御される第１のＭＯＳ
ＦＥＴ（ｔｎ０）が示されている。ＲＣはＰＬＬのＶＣ
Ｏ部分からの出力であることを再度述べる。このＭＯＳ
ＦＥＴ（ｔｎ０）はＲＣにより直線動作範囲になるよう
にバイアスされ、第１の等化器回路のための抵抗として
働く（それはまたある固有の容量を有している）。ま
た、複数のＭＯＳＦＥＴ（ｔｎ１〜ｔｎ１７）、２つの
抵抗（ｉ０およびｉ１）並びに２対のコンデンサ（２
ｉ０、２ ｉ１および２ ｉ２、２ ｉ３）は第２の等
化器回路のためのＲＣ回路網を形成する。最後に、１対
のコンデンサ（２ ｉ４、２ ｉ５）および抵抗（ｉ
２）は第３の等化器回路のためのＲＣ回路網である。Ｍ
ＯＳＦＥＴ（ｔｎ１〜ｔｎ１７）もそれらの直線範囲の
動作を確実にするようにバイアス電圧ＲＣによって制御
され、かつそれらはＲＣ回路網の周波数特性を調節する
ための抵抗として働く。ＲＣ信号をＰＬＬのものと同一
にすることによって、調節可能なＭＯＳＦＥＴが等化時
定数を正確に設定するために使用され得る（これが等化
器およびＰＬＬのＶＣＯの両方で調節可能なＭＯＳＦＥ
Ｔを設定するために使用される同一の電圧であり、コン
デンサは簡単にスケーリングされ得るためである）。こ
の回路は、正確に制御される帯域幅を与えかつ維持する
ために不正確な抵抗値でのプロセスにおいてどのように
してＭＯＳＦＥＴが好ましくバイアスされ得るかを示し
ている。すなわち、等化時定数を定めるために抵抗より
もより正確であるコンデンサの精度にトランスコンダク
タンスが定められる。

【０１０４】ここで、図２０を参照すれば、そこには図
１８の一部のより詳細が示されている。特に、発振器ブ
ロックが発振器サブブロック（ＯＳＣ）、電圧比較ブロ
ック（ｖｃｏｃｏｍｐ）、レスバイアス（ｒｅｓｂｉａ
ｓ）ブロック、それらの相互接続にどのようにして分割
され得るかを示す。図２１は発振器サブブロックの一部
の詳細な回路を示す。図２２はｖｃｏｃｏｍｐブロック
の一部の詳細な回路を示す。図２３はレスバイアスブロ
ックの詳細な回路を示す。

【０１０５】図２０において、ＣＰ信号はｐ形ＭＯＳＦ
ＥＴのためのカスコードバイアスであり、制御信号（Ｃ
ＯＮＴＲＯＬ）は発振器周波数を高速化あるいは低速化
するための信号である。ＣＭＸ信号は共通モード基準電
圧であり、ＰＤは電力下降（パワーダウン）信号であ
り、ＮＰＤは否電力下降信号である。ＲＥＦＰおよびＲ
ＥＦＮはそれぞれｐおよびｎ形トランジスタバイアス電
圧である。ＰＲＥＳＢＩＡＳおよびＢＮＳＵＭはｐＭＯ
ＳＦＥＴをその直線（抵抗性）動作領域にするためのｐ
およびｎ形ＭＯＳＦＥＴ対用バイアス電圧であり、ＲＣ
は生成されたバイアス出力である。ＯＵＴＰは２乗波出
力クロック信号である。

【０１０６】ここで、図２１を参照すると、１対のコン
デンサ（２ ｉ０、２ ｉ１）は発振器回路のコアを形
成し、正の出力信号ＯＵＴＰおよび負の出力信号ＯＵＴ
Ｎを与えるように適切に充電および放電される（これら
出力信号はのこぎり波あるいは三角波である）。トラン
ジスタｔｎ６およびｔｎ７を流れる電流はこれらのコン
デンサを充電および放電するために使用される。トラン
ジスタｔｎ６およびｔｎ７の電流は、一方が所定量だけ
増大すると他方が所定量だけ減少するように互いに逆方
向であり、すなわちそれら電流はコンデンサ対を充電あ
るいは放電するためプッシュプルモードとなっている。
１つのトランジスタがコンデンサの一方の１つの側を充
電している時には、他方は他のコンデンサの他の側を充
電している。

【０１０７】特に、これら２つのトランジスタには一定
のＤＣ電流が流れ、これはトランジスタｔｎ０およびｔ
ｎ４からの電流と混合する。トランジスタｔｎ６および
ｔｎ７からの電流がトランジスタｔｎ０およびｔｎ４か
らの静電流を打勝つのに十分になる時には、関連したコ
ンデンサが充電される結果となる。トランジスタｔｎ６
およびｔｎ７からの電流がトランジスタｔｎ０およびｔ
ｎ４からの静電流を打勝つのに不十分である時には、関
連したコンデンサが放電される結果となる。

【０１０８】ＯＵＴＰラインおよびＯＵＴＮラインに接
続されたトランジスタｔｎ９〜ｔｎ１２およびｔｎ１
９、ｔｎ２０の共通モード帰還回路はコンデンサの電圧
スイングを一定の電圧ＣＭＸに関して中央決めして維持
するように働く。トランジスタｔｎ６およびｔｎ７を流
れる電流の量は２つのトランジスタ対ｔｎ１６／ｔｎ１
８およびｔｎ１５／ｔｎ１７によって決定され、これら
トランジスタ対はｖｃｏｃｏｍｐブロックによって供給
される１対のバイアス電圧（ＦＢＮ、ＦＢＰ）によって
オンあるいはオフにされる。これら２つの信号はｖｃｏ
比較ブロック（図２２参照）からの帰還信号であり、ト
ランジスタ対の一方をオンに他方をオフにする。

【０１０９】ＲＥＦＰおよびＲＥＦＮはトランジスタｔ
ｎ２およびｔｎ３を流れる電流を決定する一定の基準バ
イアス電圧である。制御信号はＰＬＬ回路の位相比較部
分からの信号であり、ＰＬＬ周波数を変えてＰＬＬおよ
び外部クロック速度を同期させるためにコンデンサの充
電および放電の速度を高速化あるいは低速化するように
働く。否電力下瞬（ＮＰＤ）信号は回路の残りのものの
バイアスを適切に停止するために使用される。少なくと
も等化回路によって使用されるＲＣ信号はこの回路によ
って発生され、かつ受信機の他の回路に適切に与えられ
ることを留意されたい。

【０１１０】ここで、図２２を参照すれば、図２０のｖ
ｃｏｃｏｍｐブロックの一部の詳細が示されている。図
２１の発振器ブロックからの差動信号（ＯＵＴＮおよび
ＯＵＴＰ）はＩＮＰおよびＩＮＮ信号（回路の最左端）
によってこの回路に供給される。これらの信号はそれぞ
れｔｎ０およびｔｎ１並びにｔｎ２およびｔｎ６によっ
て、更には他の対によってＲＥＦＰおよびＲＥＦＮと比
較される。これらの対は遷移においてロックし耐ジッタ
回路を与えるように働くＥＣＬラッチ（ｔｐ３、ｔｎ１
３、ｔｎ１２、ｔｄｕｍ１０、ｔｎ１６、ｔｎ２０、ｔ
ｎ１４、ｔｎ２およびｔｎ２３）をドライブする。この
ラッチは図２１の発振器に他のトランジスタ対を介して
差動２乗波帰還出力（ＦＢＰおよびＦＰＮ）を与える。
レール対レール２乗波電圧出力がＯＵＴＰによって与え
られる。

【０１１１】ここで、図２３を参照すると、そこには図
２０のレスバイアスブロックの一部の詳細な回路が示さ
れている。この回路の電流の半分がｐ形ＭＯＳＦＥＴ
（ｔｐ３）およびその脚に流れ、他の半分がｐ形ＭＯＳ
ＦＥＴ（ｔｐ１）およびその脚に流れる。これら２つの
ＭＯＳＦＥＴは負荷抵抗として働いている。ＰＲＥＳＢ
ＩＡＳおよびＢＮＲＥＳはこれら２つのＦＥＴにバイア
スを設定しこれらを直線動作領域に置くために使用され
る。ＦＥＴ（ｔｎ９およびｔｎ１５）のためのドレイン
／ソース電圧はそれらのゲート電圧をＢＮＲＥＳとして
出力することによって同様に設けられた他のＦＥＴのた
めの対応する電圧と整合するためにドライブされる。す
なわち、ＢＮＲＥＳはｎ形「抵抗」ＦＥＴのためのバイ
アスである。

【０１１２】ここで、図２４を参照すれば、そこには図
１７および図１８に使用されたような高速比較器の一部
のための詳細な回路が示されている。この回路は負荷抵
抗を与えるようにそのＦＥＴを適切にバイアスするため
にＰＲＥＳＢＩＡＳおよびＢＮＲＥＳ信号を使用する。
同様に、差動入力ＩＮＰおよびＩＮＮはＢＥＦＰおよび
ＲＥＦＮと比較され、ピーク対ピークをスイングする差
動出力をＰＵＴＰおよびＯＵＴＮに与える。入力信号エ
ッジのための遷移時間は約４秒であり、回路のための遷
移時間は数百から５ピコ秒程度である。スイッチング点
での電流の半分が負荷ＦＥＴ（ｔｐ３およびｔｐ２）を
通って流れる。

【０１１３】ここで、図２５を参照すれば、そこには２
つの対称的な送信機電流源／シンクと外部送信機負荷抵
抗および外部絶縁あるいは結合トランスとの相互接続の
簡略化したブロック図が示されている。１０ＢＡＳＥ−
Ｔ動作時に、ＭＯＳＦＥＴはスイッチとして働き、制御
ロジックからの適切なゲート信号によって閉じ、アナロ
グＶｄｄを結合トランスの中央タップ（ＡＣＴ）に接続
する。１００ＢＡＳＥ−Ｔ動作時には、ＭＯＳＦＥＴは
制御ロジックからの適切なゲート信号により開き、結合
トランスの中央タップ（ＡＣＴ）をアナログＶｄｄから
接続解除する。

【０１１４】１００ＢＡＳＥ−Ｔ動作時に、１つの電流
シンクがオンになり、トランスのコイルおよびそのコイ
ルの反対側での負荷抵抗を介して電流シンク（反対側の
負荷抵抗）から、また同じ側の負荷抵抗を介してＶｄｄ
から最大電流（＋１に対応する）を引く。次いで、この
電流は０まで低下し、他の電流源が逆方向のその電流ラ
ンプ（−１に対応する）をトランスのコイルおよび反対
側の負荷抵抗を介して開始する。従って、否ゼロ波形に
ため一度に１つだけの電流源がドライブされている。ゼ
ロ波形のためには、量電流源がオンにスイッチされる
が、それらが個々に動作する時には電流値は半分であ
る。これは対称的でより小さくより高精度の電圧スイン
グを与える。

【０１１５】１０ＢＡＳＥ−Ｔ動作時には、１つの電流
シンクがオンになり、Ｖｄｄからトランスのコイルのそ
のシンク側の半部を介して最大電流を引く。コイルの他
の半部はトランス作用によってＶｄｄ以上に同量（約
１．２５Ｖ）だけ動き、Ｖｄｄで中心決めした１次コイ
ル間に最大電圧を与える。次いで、反対側の電流シンク
がオンになり、Ｖｄｄからトランスのコイルのそのシン
ク側の半部を介して最大電流を引っ張る。同様に、これ
は全体のコイル間で最大電圧を与える。このようにして
両電流源が交互にドライブされる。これは、１００ＢＡ
ＳＥ−Ｔの場合には許容され得ない電圧の精度の低さを
受け入れるより高い電圧出力を与える。

【０１１６】この態様で、組合せの１０ＢＡＳＥ−Ｔ／
１００ＢＡＳＥ−ＴＸ送信機は外部スイッチングトラン
ジスタあるいはリレーを備えた単一のＲＪ４５コネクタ
を用いる。更に、適切なスイッチングを確保するように
適切な時定数を与えるための外部コンデンサおよび抵抗
は不用である。この接続方法は１００ＢＡＳＥ−ＴＸ動
作に対しては完全に終端されかつ対称的な性能を可能に
し、他方３．３Ｖの１０ＢＡＳＥ−Ｔ動作を可能とす
る。

【０１１７】ここで、図２６を参照すれば、そこには本
発明のＰＨＹのアナログＰＬＬ回路の一部である再循環
遅延線からの信号を用いて送信機電流源を適切に段階決
めしてオンにする回路の簡略化したブロックを示す。こ
の態様で、送信機電流源のオンおよびオフは構成要素の
精度が変わっても、立上り時間を制御するためにゲート
に接続されたオンチップコンデンサを有する電流源／シ
ンクの装置トランスコンダクタンスが変わっても影響さ
れない。

【０１１８】より詳細には、ＰＬＬは２つの再循環遅延
線を含んでおり、その一方は１０ＢＡＳＥ−Ｔ動作を与
えるように選択され、他方は１００ＢＡＳＥ−ＴＸ動作
を与えるように選択される。このＰＬＬは２０ＭＨｚの
外部クロック信号と遅延線の１つからの出力（適切には
比較を意味あるものにするために適切に分周される）と
を比較する通常の位相検出器回路を含んでおり、この適
切な出力は制御ロジックのブロックによって与えられる
制御信号によって制御されるマルチプレクサ（ｍｕｘ）
によって選択される。次いで、位相検出器は再循環遅延
線のクロック速度を増大あるいは減少するための上昇あ
るいは下降の出力信号をチャージポンプ回路に与え、こ
のチャージポンプ回路は遅延線に沿った再循環の速度を
上昇あるいは下降するコンデンサに電荷を加えたり引い
たりする。しかしながら、この速度上昇あるいは下降信
号は制御回路のブロックに与えられ、これはどの遅延線
が信号を受けるべきかを決定し、また所望の再循環遅延
線から出力信号を選択する種々のマルチプレクサに制御
信号を与える。また、制御ロジックは選択された遅延線
の始動部に信号を与えて、その始動を行なわせるように
する。

【０１１９】遅延線を構成する種々の素子の出力からの
ストローブ信号は複数の電流源に与えられる。図２６に
おいて、４つのこのような電流源が並列に接続されたも
のとして示されており、これら４つの電流源は図２５の
電流源の１つを表す。明かに、それ以上のあるいはそれ
以下の数の電流源がそのようにして使用されてもよい。
遅延線の素子からのストローブ信号は関連した電流源を
オン（またはオフ）にするように働く。この態様で、電
流源は遅延段でオンにされ、外部立上り時間制御要素を
用いなくとも制御された立上り時間を与えるようにな
り、この技術を用いてこのような要素、例えば図２６に
示されるコンデンサ（生じた波形を滑らかにしかつ階段
波が生じたならばそれを除去するか減少するように働
く）がオンチップとなることができるようになる。本発
明の現在好適な実施例において、４つのこのような電流
源が使用され、４ナノ秒で全ての電流源が完全にオンに
なるように１つの電流源から他の電流源まで１ナノ秒の
遅延でオンにされる。すなわち、ＰＬＬ遅延線の素子か
らの適切なストローブは１ナノ秒の間隔でそれぞれの電
流源に与えられる。

【０１２０】また、制御ロジックは、電流源がオンある
いはオフするかどうか並びにどの方向で電流を発生する
かを決定する制御信号を電流源に与える。図２６は４つ
の電流源の逐次的なオン（またはオフ）を示すが、明か
に１つの遅延線がそれらを逐次的にオンにし、他の遅延
線がそれら全てを同時にオンにすることができる。別態
様として、所望の遅延線の選択された素子がストローブ
信号を適切な電流源に与えて所望の制御された立上り時
間が与えられるようにしてもよい。明かに、任意の数の
素子を備えた任意の数の遅延線が予め選択された数の電
流源を選択的に制御するために使用されてもよい。

【０１２１】ここで、図２７を参照すれば、そこには１
００ＢＡＳＥ−ＴＸ送信機回路に使用する高精度電流基
準を与える回路の簡略化したブロック図が示されてい
る。特に、制御帰還ループ内のカスケードゲート電圧の
制御の新たな使用は出力の電流源電流で電圧能力を犠牲
にすることなく電流ミラーにおける有限出力インピーダ
ンスの影響を減少する。通常の電流基準回路に対して
は、図２７のＦＥＴ Ｔ１に対応するＦＥＴを流れる電
流は電圧Ｖｒｅｆを抵抗Ｒの値で割ったものに等しい電
流Ｉを持つことになる。しかしながら、Ｖａが変化すれ
ば、ＶａがＶｂに等しくない時にＩを変化するＴ１の有
限出力インピーダンスのためＩが変化する。図２７の回
路はＶａを監視し、Ｖｂが同じ電圧となるようにする。
この際に、Ｉは常にＶｒｅｆをＲで割ったものとなる。
２つのＦＥＴが図２７のＴ１に対して置換される場合に
は、それらは、２つのＦＥＴの下側のＦＥＴがオフにな
り始める前にＶａが上昇することができるレベルを制限
する。図２７の電流Ｉは図２５の電流源を与えるように
電流ミラー回路において好ましく使用され得る。

【０１２２】図２８は図２７で示された装置を実現する
好適実施例の詳細な回路を示す。

【０１２３】ここで、図２９を参照すれば、そこにはク
ロック回復がデジタル的に行なわれる時に１０ＢＡＳＥ
−Ｔおよび１００ＢＡＳＥ−ＴＸの両者に対してＤＰＬ
Ｌ速度を可能にする単一入力周波数を用いた回路の簡略
化したブロック図が示されている。この回路は２つの遅
延線を使用しており、かつＰＬＬ帰還ループに６．２５
分周（÷６．２５）段、２分周（÷２）段のいずれかを
用い、これは、比較速度およびループ帯域幅が、外部要
素ではなく内部のループフィルタ要素を使用することが
できるように十分に高く保持されることができるように
する。

【０１２４】図示実施例に関連して本発明が記載された
が、この記載は限定的な方向に解釈されるようには意図
されない。図示実施例の種々の変更、並びに本発明の他
の実施例がこの記載を参照すれば当業者にとって明白と
なることであろう。従って、特許請求の範囲が本発明の
真の範囲内にある任意のこのような変更あるいは実施例
を包含するものと考える。

【０１２５】以上の説明に関して更に以下の項を開示す
る。 （１）物理層インターフェース装置において、第１の動
作モードのための第１の受信機と、第２の動作モードの
ための第２の受信機と、第３の動作モードのための第１
の送信機と、第４の動作モードのための第２の送信機
と、動作モードを決定し、かつ上記第１および第２の受
信機から適切な受信機を選択しおよび／または上記第１
および第２の送信機から適切な送信機を選択する制御回
路と、を具備したことを特徴とする物理層インターフェ
ース装置。

【０１２６】（２）第１項記載の物理層インターフェー
ス装置において、この物理層インターフェース装置を絶
縁トランスおよび単一のコネクタを介して伝送媒体に接
続するための接続回路を更に含んだことを特徴とする物
理層インターフェース装置。

【０１２７】（３）第１項記載の物理層インターフェー
ス装置において、上記第２の送信機は波形発生のためプ
ログラマブル送信電圧増幅器を更に含んだことを特徴と
する物理層インターフェース装置。

【０１２８】（４）第１項記載の物理層インターフェー
ス装置において、上記第２の受信機は集積化された適応
等化回路およびベースラインふらつき訂正回路を更に含
んだことを特徴とする物理層インターフェース装置。

【０１２９】（５）第１項記載の物理層インターフェー
ス装置において、上記第２の受信機および上記第２の送
信機は外部コンデンサを不用とするように電磁妨害雑音
を減少するための合成立上り時間制御機能を更に含んだ
ことを特徴とする物理層インターフェース装置。

【０１３０】（６）第１項記載の物理層インターフェー
ス装置において、半／全２重動作の自動選択を行なうた
めの自動ネゴシエーション回路を更に含んだことを特徴
とする物理層インターフェース装置。

【０１３１】（７）第１項記載の物理層インターフェー
ス装置において、上記第１の動作モードにおいて受信対
線反転に対するイミュニティを与えるための自動極正訂
正回路を更に含んだことを特徴とする物理層インターフ
ェース装置。

【０１３２】（８）第１項記載の物理層インターフェー
ス装置において、上記第１、第２、第３および第４の動
作モードのどれにでも適切な単一のクロッキング装置を
用いるフェーズロックループ（ＰＬＬ）を更に含んだこ
とを特徴とする物理層インターフェース装置。

【０１３３】（９）第１項記載の物理層インターフェー
ス装置において、上記第１の受信機は入来データの入力
振幅が最小信号スレッショルドよりも大きくかつ特定の
パルスシーケンスを受けた場合に入来データを単に通過
させるスマートスケルチ機能を更に含んだことを特徴と
する物理層インターフェース装置。

【０１３４】（１０）第１項記載の物理層インターフェ
ース装置において、再循環遅延線を含み、この再循環遅
延線からの信号を使用して電流源を段階的にオンにする
ように動作可能なアナログフェーズロックループ（ＰＬ
Ｌ）回路を更に含んだことを特徴とする物理層インター
フェース装置。

【０１３５】（１１）第１項記載の物理層インターフェ
ース装置において、ベースバンドふらつき訂正と信号強
度の損失のためのオフセットとを与えるための自動ゲイ
ン制御回路を更に含んだことを特徴とする物理層インタ
ーフェース装置。

【０１３６】（１２）第１１項記載の物理層インターフ
ェース装置において、上記自動ゲイン制御回路は２つの
ピーク検出器を含んでおり、上記自動ゲイン制御回路は
上記２つのピーク検出器間の差を最小にすることによっ
て上記ベースラインふらつき訂正を与えるように動作可
能であることを特徴とする物理層インターフェース装
置。

【０１３７】（１３）第１項記載の物理層インターフェ
ース装置において、適応等化回路とアナログＣＭＯＳ回
路とを更に含んでおり、上記適応等化回路における高周
波数増強が上記アナログＣＭＯＳ回路内の中間範囲周波
数回路の関数として与えられることを特徴とする物理層
インターフェース装置。

【０１３８】（１４）第１３項記載の物理層インターフ
ェース装置において、フェーズロックループ（ＰＬＬ）
を更に含んでおり、上記適応等化回路のための時定数が
バイアスされたトランスコンダクタを適切に比率決めさ
れたコンデンサに合わせるように上記ＰＬＬを設定する
ことによって発生されることを特徴とする物理層インタ
ーフェース装置。

【０１３９】（１５）第１項記載の物理層インターフェ
ース装置において、単一の入力周波数を用いて複数のＤ
ＰＬＬ動作速度を与えるように動作可能なデジタルフェ
ーズロックループ（ＤＰＬＬ）回路を更に含んだことを
特徴とする物理層インターフェース装置。

【０１４０】（１６）第１５項記載の物理層インターフ
ェース装置において、上記ＤＰＬＬ回路は上記複数のＤ
ＰＬＬ動作速度の１つを与えるためにＰＬＬ帰還ループ
に第１の遅延線を通る第１の路と÷６．２５分周段とを
含んだことを特徴とする物理層インターフェース装置。

【０１４１】（１７）第１６項記載の物理層インターフ
ェース装置において、上記複数のＤＰＬＬ動作速度の他
のものを与えるための上記ＰＬＬ帰還ループに第２の遅
延線を通る第２の路と÷２分周段とを含んだことを特徴
とする物理層インターフェース装置。

【０１４２】（１８）第１７項記載の物理層インターフ
ェース装置において、上記第１および第２の路の１つを
選択するための制御ロジック回路を更に含んだことを特
徴とする物理層インターフェース装置。

【０１４３】（１９）第１項記載の物理層インターフェ
ース装置において、この物理層インターフェース装置に
高精度電流基準を与えるように制御帰還ループ内のカス
ケードゲート電圧を制御し、それにより電流ミラーにお
ける有限入力インピーダンスの影響が電圧制御能力を犠
牲にせずに減少されるようにする電流基準回路を更に含
んだことを特徴とする物理層インターフェース装置。

【０１４４】（２０）第１項記載の物理層インターフェ
ース装置において、上記第２の送信機による受信された
信号の損失を補償するように動作可能な等化回路と、上
記物理層インピーダンス装置を上記受信信号に同期する
ためのもので、出力としてバイアス電圧を与える電圧制
御出力部分を有するフェーズロックループ（ＰＬＬ）回
路と、上記ＰＬＬからの上記バイアス電圧出力に従って
等化量を周波数の関数として決定するための抵抗／コン
デンサ回路網回路と、を更に含んだことを特徴とする物
理層インターフェース装置。

【０１４５】（２１）差動信号入力を受け入れるように
動作できる差動ライン受信機にあって信号レベル制御を
与える方法において、上記差動信号入力の電圧スイング
を減少するように動作できる内部抵抗器回路網分圧ネッ
トワークを与えるステップと、第１の帰還信号に従って
上記差動信号入力を増強して送信時に生じた損失を補償
するように動作できると共に、第２の帰還信号に従って
上記差動信号入力のベースラインのふらつきを補償して
差動信号出力を発生するように動作できる増幅器手段を
与えるステップと、第１のピーク電圧検出器を用いて上
記差動信号入力の高いレベルを測定するステップと、第
２のピーク電圧検出器を用いて上記差動信号入力の低い
レベルを測定するステップと、上記差動信号入力の上記
高いレベルおよび上記低いレベルに応じてベースライン
信号を発生するステップと、ベースラインのふらつきを
補償するために第１の調節値を決定するステップと、上
記第１の調節値に従って上記第１の帰還信号を調節する
ステップと、送信時に生じた上記損失を補償するために
第２の調節値を決定するステップと、上記第２の調節値
に従って上記第２の帰還信号を調節するステップと、ベ
ースラインのふらつきと送信時に生じた上記損失とに対
して調節されたデータ出力信号を発生するために上記差
動信号出力を補償器に与えるステップと、を具備したこ
とを特徴とする方法。

【０１４６】（２２）第２１項記載の方法において、第
１の調節値を決定する上記ステップは、上記ベースライ
ン信号を濾波するステップと、上記濾波されたベースラ
イン信号を第１の基準電圧に対して比較し、上記第１の
調節信号を発生するようにしたステップと、を更に含ん
だことを特徴とする方法。

【０１４７】（２３）第２１項記載の方法において、第
２の調節信号を発生する上記ステップは、上記差動信号
入力の上記高および低レベルを１対の抵抗間で落すこと
によって出力電圧信号を発生するステップと、上記出力
電圧信号を第２の基準電圧に対して比較し、第２の調節
信号を発生するステップと、を更に含んだことを特徴と
する方法。

【０１４８】（２４）物理層インターフェース装置にあ
って信号制御を与える装置において、差動信号入力の電
圧スイングを減少するように動作可能な電圧分圧器回路
と、帰還回路からの帰還信号に従ってベースラインのふ
らつきと信号強度の損失とを補償するように上記差動信
号入力を調節し、それにより差動信号出力を発生するよ
うに動作可能な可調増幅器回路と、上記ベースラインの
ふらつきと上記信号強度の損失とを測定し、それに応じ
て上記帰還信号を発生するように動作可能な上記帰還回
路と、上記差動信号出力に応じてデータ出力信号を発生
するように動作可能な補償器と、を具備したことを特徴
とする装置。

【０１４９】（２５）第２４項記載の装置において、上
記帰還回路は、上記可調増幅器回路からの上記差動信号
出力の高レベルを測定するように動作可能な第１のピー
ク電圧検出器と、上記可調増幅器回路からの上記差動信
号出力の低レベルを測定するように動作可能な第２のピ
ーク電圧検出器と、上記差動信号出力の上記高レベルお
よび上記低レベル間の中間の値に従ってベースラインの
ふらつきの量を決定する回路と、上記差動信号出力を基
準電圧に対して比較することによって信号損失の量を決
定する回路と、を具備したことを特徴とする装置。

【０１５０】（２６）物理層インターフェース装置にあ
って信号制御を与える装置において、電圧分圧器回路網
と、少なくとも１つの可調ゲイン増幅器であり、それぞ
れは指定周波数スペクトルおよび関連帰還信号に従って
差動信号入力の特定の部分を増強することによって増強
された差動信号出力を発生し、それによって各上記指定
周波数スペクトルの上記差動信号入力が異なった量で増
強され得るように動作可能な少なくとも１つの可調ゲイ
ン増幅器と、少なくとも１つの等化器手段であり、それ
ぞれは上記少なくとも１つの可調ゲイン増幅器の関連し
た１つを有し、ライン損失のため上記増強された差動信
号出力を補償し、それにより等化された差動信号出力を
発生するように動作可能な少なくとも１つの等化器手段
と、上記等化された差動信号出力を加算し、それにより
最終の１対の差動信号出力を発生する加算手段と、ベー
スラインのふらつきおよび信号強度の損失を測定しかつ
それに応じて帰還信号を発生するように動作可能な帰還
回路と、を具備したことを特徴とする装置。

【０１５１】（２７）第２６項記載の装置において、上
記帰還回路は、上記差動信号出力のベースラインのふら
つきを決定し、かつそれに応じて上記関連帰還信号を調
節する第１のピーク電圧検出器手段と、上記差動信号出
力の信号強度を決定し、かつそれに応じて上記関連帰還
信号を調節する第２のピーク電圧検出器手段と、を含ん
だことを特徴とする装置。

【０１５２】（２８）第２６項記載の装置において、上
記少なくとも１つの可調ゲイン増幅器は、上記差動信号
入力の上記関連部分に増強を与えない一定量の帰還を付
与するように動作可能な３つの可調ゲイン増幅器の第１
のものと、上記帰還回路の出力に基づいて帰還量を付与
するように動作可能な上記３つの可調ゲイン増幅器の第
２のものと、上記帰還回路の出力の２乗に基づいて帰還
量を付与するように動作可能な上記３つの可調ゲイン増
幅器の第３のものと、からなることを特徴とする装置。

【０１５３】（２９）物理層インターフェース装置にあ
って適応等化回路の時定数を制御する方法において、上
記物理層インターフェース装置のフェーズロックループ
の電圧制御発振器部分からバイアス電圧を発生するステ
ップと、上記適応等化回路に抵抗を与えるために可調Ｍ
ＯＳＦＥＴを用いるステップと、上記バイアス電圧を使
用して上記可調ＭＯＳＦＥＴを設定するステップと、を
具備したことを特徴とする方法。

【０１５４】（３０）実在の５Ｖ部品部とコンパチブル
な単一チップ二重機能１０ＢＡＳＥ−Ｔ／１００ＢＡＳ
Ｅ−Ｘ物理層インターフェース装置（ＰＨＹ）が与えら
れる。このＰＨＹはメディア非依存インターフェース
（ＭＩＩ）を含んでおり、絶縁トランスおよび単一のＲ
Ｊ４５コネクタを介して非遮蔽撚り対線ケーブルに接続
する。このＰＨＹは全／半２重１０ＢＡＳＥ−Ｔおよび
１００ＢＡＳＥ−ＴＸの自動選択を行なわせる内蔵自動
ネゴシエーション回路を含んでおり、その自動選択の際
に、自動極性訂正回路は１０ＢＡＳＥ−Ｔ動作モードに
おいて受信対反転に対するイミュニティ性能を確保す
る。このＰＨＹは内部ＰＬＬ回路を含み、これは単一の
２０ＭＨｚクロックすなわちクリスタルを含んでいる
が、それはどちらの動作モードにも適合する。このＰＨ
Ｙは低電力および電力下降（パワーダウン）モードを含
んでいる。このＰＨＹの１０ＢＡＳＥ−Ｔ部分はオンボ
ード送信波形成形部を含んでいる。このＰＨＹの１００
ＢＡＳＥ−Ｘ部分は電磁妨害雑音（ＥＭＩ）を減少する
ための合成立上り時間制御回路を含んでいる。このＰＨ
Ｙは１００ＢＡＳＥ−Ｘ・ＭＬＴ−３波形を発生するた
めのプログラマブル送信電圧増幅器と１００ＢＡＳＥ−
Ｘ受信機のための集積化した適応等化回路およびベース
ラインふらつき修正（ＤＣ回復）回路とを含んでいる。

【図面の簡単な説明】

【図１】本発明の物理層インターフェース装置の簡略化
したブロック図である。

【図２】図１の物理層インターフェース装置の外部構成
要素との相互接続の簡略化したブロック図である。

【図３】図１の物理層インターフェース装置のための自
動ネゴシエーション構成化および状態波形並びにタイミ
ングの簡略化した図である。

【図４】図１の物理層インターフェース装置において使
用される基本セットのレジスタの簡略化したブロック図
である。

【図５】図５Ａおよび図５Ｂで、それぞれＭＩＩ読出し
および書込みの簡略化した図を示す。

【図６】汎用制御レジスタＧＥＮ ｃｔｌのためのビッ
ト位置および各ビット位置に関連した信号名の簡略化し
た図である。

【図７】汎用状態レジスタＧＥＮ ｓｔｓのためのビッ
ト位置および各ビット位置に関連した信号名の簡略化し
た図である。

【図８】汎用識別子レジスタＧＥＮ ｉｄ ｈｉ／ＧＥ
Ｎ ｉｄ ｌｏのためのビット位置および各ビット位置
に関連した信号名の簡略化した図である。

【図９】自動ネゴシエーション公示レジスタＡＮ ａｄ
ｖのためのビット位置および各ビット位置に関連した信
号名の簡略化した図である。

【図１０】図１０Ａ、図１０Ｂおよび図１０Ｃで、自動
ネゴシエーションリンクパートナー能力レジスタＡＮ
ｌｐａのためのビット位置および各ビット位置に関連し
た信号名の簡略化した図である。

【図１１】自動ネゴシエーション拡張レジスタＡＮ ｅ
ｘｐのためのビット位置および各ビット位置に関連した
信号名の簡略化した図である。

【図１２】自動ネゴシエーション次ページ送信レジスタ
ＡＮ ｎｐのためのビット位置および各ビット位置に関
連した信号名の簡略化した図である。

【図１３】ＴＬＡＮ ＰＨＹ識別子高／低レジスタＴＬ
ＡＮＹ ｉｄのためのビット位置および各ビット位置に
関連した信号名の簡略化した図である。

【図１４】ＴＬＡＮ ＰＨＹ制御レジスタＴＬＰＨＹ
ｃｔｌのためのビット位置および各ビット位置に関連し
た信号名の簡略化した図である。

【図１５】ＴＬＡＮ ＰＨＹ状態レジスタＴＬＰＨＹ
ｓｔｓのためのビット位置および各ビット位置に関連し
た信号名の簡略化した図である。

【図１６】図１の物理層インターフェース装置のための
ピン位置および各ピン位置に関連した信号名の簡略化し
た図である。

【図１７】図１の物理層インターフェース装置の１００
ＢＡＳＥ−ＴＸ受信機の簡略化したブロック図である。

【図１８】図１の物理層インターフェース装置の１００
ＢＡＳＥ−ＴＸ受信機のブロック図である。

【図１９】図１８の１００ＢＡＳＥ−ＴＸ受信機の一部
のより詳細な図である。

【図２０】図１８の１００ＢＡＳＥ−ＴＸ受信機の一部
の簡略化したブロック図である。

【図２１】図２０に示された回路の一部のより詳細な図
である。

【図２２】図２０に示された回路の一部のより詳細な図
である。

【図２３】図２０に示された回路の一部のより詳細な図
である。

【図２４】図１７および図１８に示されたもののような
高速比較器の一部の詳細な回路を示す。

【図２５】送信機電流源と外部送信機負荷抵抗および外
部絶縁トランスとの相互接続の簡略化したブロック図で
ある。

【図２６】立上り時間の制御のため送信機電流源を段階
的にオンにする回路の簡略化したブロック図である。

【図２７】１００ＢＡＳＥ−ＴＸ送信機回路で使用する
ための高精度電流基準を与える回路の簡略化したブロッ
ク図である。

【図２８】図２７で示された回路を実現する好適実施例
の詳細な回路を示す。

【図２９】二重ＤＰＬＬ速度を可能にする単一入力周波
数を用いる回路の簡略化したブロック図である。

【符号の説明】

１７００ １００ＢＡＳＥ−Ｔ差動ライン受信器 １７０１ コンデンサ １７０２ 入力ライン １７０３ コンデンサ １７０４ 入力ライン １７０５ コンデンサ １７０６ 抵抗 １７０７ コンデンサ １７０８ 抵抗 １７０９ 抵抗 １７１０ 抵抗 １７１１ 抵抗 １７１２ 電圧制御増幅器 １７１２ａ 可調ゲイン増幅器 １７１２ｂ 可調ゲイン増幅器 １７１２ｃ 可調ゲイン増幅器 １７１３ａ 等化回路 １７１３ｂ 等化回路 １７１３ｃ 等化回路 １７１４ ピーク電圧増幅器 １７１５ コンデンサ １７１６ ピーク電圧増幅器 １７１８ 帰還信号 １７１８ａ 帰還 １７１８ｂ 帰還 １７１８ｃ 帰還 １７２０ 演算増幅器 １７２２ 基準電圧 １７２４ 増幅器 １７２６ 抵抗 １７２８ 抵抗 １７３０ 演算増幅器 １７３２ 基準電圧 １７３４ コンデンサ １７３６ コンデンサ １７３８ 比較器 １７４０ データ出力 １８００ １００ＢＡＳＥ−Ｔ差動ライン受信器 １８０２ 基準電圧発生回路 １８０４ ライン １８０６ ２乗 １８０８ 抵抗／コンデンサ回路網 １８１０ 抵抗／コンデンサ回路網 １８１２ 抵抗／コンデンサ回路網 １８１４ 発振器 １８１６ 周波数決定回路 １８１８ フェーズロックループ １８２０ コンデンサ １８２２ 制御信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 物理層インターフェース装置において、 第１の動作モードのための第１の受信機と、 第２の動作モードのための第２の受信機と、 第３の動作モードのための第１の送信機と、 第４の動作モードのための第２の送信機と、 動作モードを決定し、かつ上記第１および第２の受信機
   から適切な受信機を選択しおよび／または上記第１およ
   び第２の送信機から適切な送信機を選択する制御回路
   と、を具備したことを特徴とする物理層インターフェー
   ス装置。
2. 【請求項２】 差動信号入力を受け入れるように動作で
   きる差動ライン受信機にあって信号レベル制御を与える
   方法において、 上記差動信号入力の電圧スイングを減少するように動作
   できる内部抵抗分圧器回線網を与えるステップと、 第１の帰還信号に従って上記差動信号入力を増強して送
   信時に生じた損失を補償するように動作できると共に、
   第２の帰還信号に従って上記差動信号入力のベースライ
   ンのふらつきを補償して差動信号出力を発生するように
   動作できる増幅器手段を与えるステップと、 第１のピーク電圧検出器を用いて上記差動信号入力の高
   いレベルを測定するステップと、 第２のピーク電圧検出器を用いて上記差動信号入力の低
   いレベルを測定するステップと、 上記差動信号入力の上記高いレベルおよび上記低いレベ
   ルに応じてベースライン信号を発生するステップと、 ベースラインのふらつきを補償するために第１の調節値
   を決定するステップと、 上記第１の調節値に従って上記第１の帰還信号を調節す
   るステップと、 送信時に生じた上記損失を補償するために第２の調節値
   を決定するステップと、 上記第２の調節値に従って上記第２の帰還信号を調節す
   るステップと、 ベースラインのふらつきと送信時に生じた上記損失とに
   対して調節されたデータ出力信号を発生するために上記
   差動信号出力を補償器に与えるステップと、を具備した
   ことを特徴とする方法。