JPH10303376A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10303376A JPH10303376A JP9107736A JP10773697A JPH10303376A JP H10303376 A JPH10303376 A JP H10303376A JP 9107736 A JP9107736 A JP 9107736A JP 10773697 A JP10773697 A JP 10773697A JP H10303376 A JPH10303376 A JP H10303376A
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- ferroelectric film
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Abstract
(57)【要約】
【課題】 強誘電体膜を利用した強誘電体トランジスタ
において、強誘電体膜に印加される電圧を大きくする。 【解決手段】 サンプル２０は、Ｓｉウエハ１０の上
に、ＳｉＯ2 膜１２、Ｐｔ膜１４、強誘電体膜１６およ
びＰｔ膜１８が順次に積層した構造である。そして、強
誘電体膜１６としてＢｉ2 ＭｏＯ6 膜を用いている。
において、強誘電体膜に印加される電圧を大きくする。 【解決手段】 サンプル２０は、Ｓｉウエハ１０の上
に、ＳｉＯ2 膜１２、Ｐｔ膜１４、強誘電体膜１６およ
びＰｔ膜１８が順次に積層した構造である。そして、強
誘電体膜１６としてＢｉ2 ＭｏＯ6 膜を用いている。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置である強誘電体メモリに用いられる強誘電体膜
に関する。
記憶装置である強誘電体メモリに用いられる強誘電体膜
に関する。
【０００２】
【従来の技術】近年、半導体メモリの高密度化が進めら
れており、最近では強誘電体膜を用いるものが注目を集
めている（文献１「セラミックス，Ｖｏｌ．３０（１９
９５），Ｎｏ．６，ｐｐ４９９−５０７」）。例えば、
このような半導体メモリとして、従来、ＭＦＳ（Metal-
Ferroelectric-Semiconductor ）構造のＦＥＴ（電界効
果トランジスタ）素子を用いるものがある。この素子
は、通常のＦＥＴのチャネル領域に絶縁膜としての強誘
電体膜およびゲート電極としての上部電極を順次に積層
した構造である。この素子を用いたメモリセルは、ゲー
ト電極および半導体基板間に電圧を印加することによ
り、強誘電体膜の分極を反転させる。その分極により、
トランジスタのチャネル領域に電子または正孔を誘起
し、トランジスタのしきい値電圧を変える。このときの
ドレイン電流値の大きさにより記憶されている情報が識
別される。このメモリセルの特徴は、セルサイズが１ト
ランジスタ１キャパシタ（１Ｔｒ１Ｃｐ）より小さくで
きること、および情報を読み出す際に書き込んだ情報を
破壊せずに読み出せることである。
れており、最近では強誘電体膜を用いるものが注目を集
めている（文献１「セラミックス，Ｖｏｌ．３０（１９
９５），Ｎｏ．６，ｐｐ４９９−５０７」）。例えば、
このような半導体メモリとして、従来、ＭＦＳ（Metal-
Ferroelectric-Semiconductor ）構造のＦＥＴ（電界効
果トランジスタ）素子を用いるものがある。この素子
は、通常のＦＥＴのチャネル領域に絶縁膜としての強誘
電体膜およびゲート電極としての上部電極を順次に積層
した構造である。この素子を用いたメモリセルは、ゲー
ト電極および半導体基板間に電圧を印加することによ
り、強誘電体膜の分極を反転させる。その分極により、
トランジスタのチャネル領域に電子または正孔を誘起
し、トランジスタのしきい値電圧を変える。このときの
ドレイン電流値の大きさにより記憶されている情報が識
別される。このメモリセルの特徴は、セルサイズが１ト
ランジスタ１キャパシタ（１Ｔｒ１Ｃｐ）より小さくで
きること、および情報を読み出す際に書き込んだ情報を
破壊せずに読み出せることである。
【０００３】しかし、単純に、ゲート絶縁膜をシリコン
酸化膜から強誘電体膜に変更しただけでは、シリコン基
板と強誘電体膜とが直に触れ合うため、シリコン基板表
面でのトラップ準位等の制御ができず、トランジスタの
安定動作上問題がある。また、シリコン基板表面上に強
誘電体膜を良好な結晶状態で作成することが困難であ
る。このため、最近では、シリコン基板表面を安定化す
るためにシリコン酸化膜を形成し、強誘電体膜の結晶成
長を改善するために浮遊ゲート電極を用いるようにした
ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Se
miconductor ）ＦＥＴのメモリセルがさかんに研究開発
されている。
酸化膜から強誘電体膜に変更しただけでは、シリコン基
板と強誘電体膜とが直に触れ合うため、シリコン基板表
面でのトラップ準位等の制御ができず、トランジスタの
安定動作上問題がある。また、シリコン基板表面上に強
誘電体膜を良好な結晶状態で作成することが困難であ
る。このため、最近では、シリコン基板表面を安定化す
るためにシリコン酸化膜を形成し、強誘電体膜の結晶成
長を改善するために浮遊ゲート電極を用いるようにした
ＭＦＭＩＳ（Metal-Ferroelectric-Metal-Insulator-Se
miconductor ）ＦＥＴのメモリセルがさかんに研究開発
されている。
【０００４】この強誘電体膜を用いる際の技術課題とし
ては、分極反転に伴う膜疲労（fatigue ）の問題があ
り、この解決のために酸化物電極の検討等がなされてい
る。また、この膜疲労が生じない材料としてＢｉ（ビス
マス）層状化合物が提案され、特にＳｒＢｉ2 Ｔａ2 Ｏ
9 （ＳＢＴ）薄膜が活発に研究されている（例えば文献
２「Jpn.J.Appl.Phys.Vol.34(1995)pp.5096-5099」）。
ては、分極反転に伴う膜疲労（fatigue ）の問題があ
り、この解決のために酸化物電極の検討等がなされてい
る。また、この膜疲労が生じない材料としてＢｉ（ビス
マス）層状化合物が提案され、特にＳｒＢｉ2 Ｔａ2 Ｏ
9 （ＳＢＴ）薄膜が活発に研究されている（例えば文献
２「Jpn.J.Appl.Phys.Vol.34(1995)pp.5096-5099」）。
【０００５】
【発明が解決しようとする課題】しかしながら、このＳ
ｒＢｉ2 Ｔａ2 Ｏ9 薄膜を用いたメモリには、以下に示
す３つの問題があった。
ｒＢｉ2 Ｔａ2 Ｏ9 薄膜を用いたメモリには、以下に示
す３つの問題があった。
【０００６】強誘電体膜に十分な大きさの電圧がかか
らない。
らない。
【０００７】ＭＦＭＩＳ構造では、ゲート酸化膜と強誘
電体膜とが直列に接続したキャパシタ構造となるため、
例えば、ゲート酸化膜としてのＳｉＯ2 （比誘電率３．
９）と強誘電体膜としてのＳＢＴ（比誘電率１８０）と
を接続すると、比誘電率の小さいゲート酸化膜にほとん
どの電圧が印加されてしまって強誘電体膜に電圧がかか
らない。また、強誘電体膜に十分な大きさの電圧をかけ
るために印加電圧を大きくすると、酸化膜の耐圧を超え
てしまい絶縁破壊を生じてしまう。従って、比誘電率が
小さい強誘電体膜が必要である。
電体膜とが直列に接続したキャパシタ構造となるため、
例えば、ゲート酸化膜としてのＳｉＯ2 （比誘電率３．
９）と強誘電体膜としてのＳＢＴ（比誘電率１８０）と
を接続すると、比誘電率の小さいゲート酸化膜にほとん
どの電圧が印加されてしまって強誘電体膜に電圧がかか
らない。また、強誘電体膜に十分な大きさの電圧をかけ
るために印加電圧を大きくすると、酸化膜の耐圧を超え
てしまい絶縁破壊を生じてしまう。従って、比誘電率が
小さい強誘電体膜が必要である。
【０００８】塩基性の強いアルカリ土類金属であるＳ
ｒ（ストロンチウム）を含んでいるため、汚染が懸念さ
れ、リーク電流が大きくなる。
ｒ（ストロンチウム）を含んでいるため、汚染が懸念さ
れ、リーク電流が大きくなる。
【０００９】半導体産業においては、アルカリ性の元素
特に、Ｎａ（ナトリウム）、Ｋ（カリウム）のようなア
ルカリ元素は汚染物質として敬遠されている。従って、
Ｓｒも好ましくない。さらに、このように塩基性の強い
金属は電子を放出しやすいので、膜中で電子を供与する
可能性が高い。このような電子の授受は、リーク電流の
増大に結びつくので好ましくない。
特に、Ｎａ（ナトリウム）、Ｋ（カリウム）のようなア
ルカリ元素は汚染物質として敬遠されている。従って、
Ｓｒも好ましくない。さらに、このように塩基性の強い
金属は電子を放出しやすいので、膜中で電子を供与する
可能性が高い。このような電子の授受は、リーク電流の
増大に結びつくので好ましくない。
【００１０】結晶化のための熱処理の温度が高く、ま
た、微細化が困難である。
た、微細化が困難である。
【００１１】ＳＢＴ薄膜は、ｍ＝２のＢｉ層状化合物で
ある。ここで、ｍは、酸化Ｂｉ層間のペロブスカイト格
子の数である。従って、通常のペロブスカイト構造に比
して構造が複雑である。そのため、結晶化のために施す
熱処理温度が高温（通常８００℃）になってしまう。こ
のため、基板の耐熱性が高いことが必要条件となり、特
に、汚染を防止するためのバリア層（配線および基板表
面の間に設けられるメタル層）への要求水準が高くな
る。従って、バリア層の開発が困難になるばかりでな
く、バリア層が厚くなり、エッチングが困難になる。よ
って、微細化ができなくなる等の支障を生じてしまう。
ある。ここで、ｍは、酸化Ｂｉ層間のペロブスカイト格
子の数である。従って、通常のペロブスカイト構造に比
して構造が複雑である。そのため、結晶化のために施す
熱処理温度が高温（通常８００℃）になってしまう。こ
のため、基板の耐熱性が高いことが必要条件となり、特
に、汚染を防止するためのバリア層（配線および基板表
面の間に設けられるメタル層）への要求水準が高くな
る。従って、バリア層の開発が困難になるばかりでな
く、バリア層が厚くなり、エッチングが困難になる。よ
って、微細化ができなくなる等の支障を生じてしまう。
【００１２】従って、従来より、比誘電率が小さいＢｉ
層状化合物であって、アルカリ金属あるいはアルカリ土
類金属元素を含まず、ｍ＝１であるＢｉ層状化合物の出
現が望まれていた。
層状化合物であって、アルカリ金属あるいはアルカリ土
類金属元素を含まず、ｍ＝１であるＢｉ層状化合物の出
現が望まれていた。
【００１３】
【課題を解決するための手段】そこで、この発明の半導
体記憶装置によれば、半導体基板の上に強誘電体膜を具
える半導体記憶装置において、前記強誘電体膜としてＢ
ｉとクロム属元素とを含む複合酸化物膜を用いることを
特徴とする。
体記憶装置によれば、半導体基板の上に強誘電体膜を具
える半導体記憶装置において、前記強誘電体膜としてＢ
ｉとクロム属元素とを含む複合酸化物膜を用いることを
特徴とする。
【００１４】このような複合酸化物膜は、比誘電率が小
さく、アルカリ金属またはアルカリ土類金属を含まず、
ｍ＝１のＢｉ層状化合物である。従って、強誘電体膜に
十分な大きさの電圧をかけることが可能であり、汚染や
リーク電流の心配がなく、微細化が可能である。
さく、アルカリ金属またはアルカリ土類金属を含まず、
ｍ＝１のＢｉ層状化合物である。従って、強誘電体膜に
十分な大きさの電圧をかけることが可能であり、汚染や
リーク電流の心配がなく、微細化が可能である。
【００１５】この発明の半導体記憶装置において、好ま
しくは、前記クロム属元素がＭｏ（モリブデン）である
のが良い。
しくは、前記クロム属元素がＭｏ（モリブデン）である
のが良い。
【００１６】また、この発明の半導体記憶装置におい
て、好ましくは、前記クロム属元素がＷ（タングステ
ン）であるのが良い。
て、好ましくは、前記クロム属元素がＷ（タングステ
ン）であるのが良い。
【００１７】さらに、この発明の半導体記憶装置におい
て、好ましくは、前記クロム属元素がＣｒ（クロム）で
あるのが良い。
て、好ましくは、前記クロム属元素がＣｒ（クロム）で
あるのが良い。
【００１８】また、この発明の半導体記憶装置におい
て、好ましくは、前記複合酸化物膜をＢｉ2 ＲＯ6 膜と
するのが良い。但し、前記Ｒは、Ｍｏ、ＷおよびＣｒの
いずれか一つの元素である。
て、好ましくは、前記複合酸化物膜をＢｉ2 ＲＯ6 膜と
するのが良い。但し、前記Ｒは、Ｍｏ、ＷおよびＣｒの
いずれか一つの元素である。
【００１９】Ｂｉ2 ＭｏＯ6 膜の比誘電率は２８であ
り、従来のＳＢＴの比誘電率に比べて小さい。また、Ｂ
ｉ2 ＭｏＯ6 膜は、アルカリ金属およびアルカリ土類金
属を含まない。そして、Ｂｉ2 ＭｏＯ6 膜は、ｍ＝１の
Ｂｉ層状化合物であって結晶化温度が４００℃である。
従って、従来のＳＢＴに比べて結晶化温度が低い。
り、従来のＳＢＴの比誘電率に比べて小さい。また、Ｂ
ｉ2 ＭｏＯ6 膜は、アルカリ金属およびアルカリ土類金
属を含まない。そして、Ｂｉ2 ＭｏＯ6 膜は、ｍ＝１の
Ｂｉ層状化合物であって結晶化温度が４００℃である。
従って、従来のＳＢＴに比べて結晶化温度が低い。
【００２０】Ｂｉ2 ＷＯ6 膜の比誘電率は４０であり、
従来のＳＢＴの比誘電率に比べて小さい。また、Ｂｉ2
ＷＯ6 膜は、アルカリ金属およびアルカリ土類金属を含
まない。そして、Ｂｉ2 ＷＯ6 膜は、ｍ＝１のＢｉ層状
化合物であって結晶化温度が４５０℃である。従って、
従来のＳＢＴに比べて結晶化温度が低い。
従来のＳＢＴの比誘電率に比べて小さい。また、Ｂｉ2
ＷＯ6 膜は、アルカリ金属およびアルカリ土類金属を含
まない。そして、Ｂｉ2 ＷＯ6 膜は、ｍ＝１のＢｉ層状
化合物であって結晶化温度が４５０℃である。従って、
従来のＳＢＴに比べて結晶化温度が低い。
【００２１】Ｂｉ2 ＣｒＯ6 膜の比誘電率は４０であ
り、従来のＳＢＴの比誘電率に比べて小さい。また、Ｂ
ｉ2 ＣｒＯ6 膜は、アルカリ金属およびアルカリ土類金
属を含まない。そして、Ｂｉ2 ＣｒＯ6 膜は、ｍ＝１の
Ｂｉ層状化合物であって結晶化温度が４５０℃である。
従って、従来のＳＢＴに比べて結晶化温度が低い。
り、従来のＳＢＴの比誘電率に比べて小さい。また、Ｂ
ｉ2 ＣｒＯ6 膜は、アルカリ金属およびアルカリ土類金
属を含まない。そして、Ｂｉ2 ＣｒＯ6 膜は、ｍ＝１の
Ｂｉ層状化合物であって結晶化温度が４５０℃である。
従って、従来のＳＢＴに比べて結晶化温度が低い。
【００２２】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に、大きさ、配置関係等を概略的に示してあ
るに過ぎない。また、この実施の形態で述べる使用材料
および数値条件は、この発明の範囲内の単なる一例に過
ぎず、従って、この発明はこれら使用材料および数値条
件に限定されるものではない。
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に、大きさ、配置関係等を概略的に示してあ
るに過ぎない。また、この実施の形態で述べる使用材料
および数値条件は、この発明の範囲内の単なる一例に過
ぎず、従って、この発明はこれら使用材料および数値条
件に限定されるものではない。
【００２３】［第１の実施の形態］図１は、ＭＦＭＩＳ
構造のサンプルの断面構造を示す図である。図１に示す
ように、ＭＦＭＩＳ構造のサンプル２０は、半導体基板
としてのＳｉウエハ１０の上に、ゲート酸化膜としての
ＳｉＯ2 （酸化シリコン）膜１２、下部電極としてのＰ
ｔ（白金）膜１４、強誘電体膜１６および上部電極とし
てのＰｔ膜１８を順次に積層した構造である。そして、
この実施の形態では、Ｂｉとクロム属元素であるＭｏと
を含む複合酸化物膜すなわちＢｉ2 ＭｏＯ6 膜を強誘電
体膜１６として用いている。
構造のサンプルの断面構造を示す図である。図１に示す
ように、ＭＦＭＩＳ構造のサンプル２０は、半導体基板
としてのＳｉウエハ１０の上に、ゲート酸化膜としての
ＳｉＯ2 （酸化シリコン）膜１２、下部電極としてのＰ
ｔ（白金）膜１４、強誘電体膜１６および上部電極とし
てのＰｔ膜１８を順次に積層した構造である。そして、
この実施の形態では、Ｂｉとクロム属元素であるＭｏと
を含む複合酸化物膜すなわちＢｉ2 ＭｏＯ6 膜を強誘電
体膜１６として用いている。
【００２４】このサンプル２０の製造方法につき説明す
る。先ず、直径が６インチのＳｉウエハ１０の上面に通
常の酸化技術を用いて膜厚が１００ｎｍのＳｉＯ2 膜１
２を形成する。次に、膜厚が６０ｎｍのＰｔ膜１４を、
スパッタリング法により、ＳｉＯ2 膜１２の上に成膜す
る。そして、このＰｔ膜１４の上に強誘電体膜１６とし
てのＢｉ2 ＭｏＯ6 膜を形成し、最後に、Ｂｉ2 ＭｏＯ
6 膜の上に、膜厚が２００ｎｍ、および直径が０．２ｍ
ｍのＰｔ膜１８を、メタルマスクを用いて、スパッタリ
ング法により形成する。
る。先ず、直径が６インチのＳｉウエハ１０の上面に通
常の酸化技術を用いて膜厚が１００ｎｍのＳｉＯ2 膜１
２を形成する。次に、膜厚が６０ｎｍのＰｔ膜１４を、
スパッタリング法により、ＳｉＯ2 膜１２の上に成膜す
る。そして、このＰｔ膜１４の上に強誘電体膜１６とし
てのＢｉ2 ＭｏＯ6 膜を形成し、最後に、Ｂｉ2 ＭｏＯ
6 膜の上に、膜厚が２００ｎｍ、および直径が０．２ｍ
ｍのＰｔ膜１８を、メタルマスクを用いて、スパッタリ
ング法により形成する。
【００２５】この強誘電体膜１６は、Ｂｉ2 ＭｏＯ6 タ
ーゲットを用いたＲＦマグネトロンスパッタリングによ
り形成する。ここでは、Ａｒ（アルゴン）ガスに５％の
酸素を混合したガスの雰囲気中でスパッタリングを行っ
ている。そして、このガス圧を７ｍＴｏｒｒとし、基板
温度すなわちＳｉウエハ１０、ＳｉＯ2 膜１２およびＰ
ｔ膜１４の温度を２００℃とし、５００Ｗの放電電力で
スパッタリングを行い、膜厚が３００ｎｍのＢｉ2 Ｍｏ
Ｏ6 膜を作成する。そして、このＢｉ2 ＭｏＯ6 膜に対
して温度４００℃の熱処理を施したところ、結晶化が確
認された。
ーゲットを用いたＲＦマグネトロンスパッタリングによ
り形成する。ここでは、Ａｒ（アルゴン）ガスに５％の
酸素を混合したガスの雰囲気中でスパッタリングを行っ
ている。そして、このガス圧を７ｍＴｏｒｒとし、基板
温度すなわちＳｉウエハ１０、ＳｉＯ2 膜１２およびＰ
ｔ膜１４の温度を２００℃とし、５００Ｗの放電電力で
スパッタリングを行い、膜厚が３００ｎｍのＢｉ2 Ｍｏ
Ｏ6 膜を作成する。そして、このＢｉ2 ＭｏＯ6 膜に対
して温度４００℃の熱処理を施したところ、結晶化が確
認された。
【００２６】このように、このＢｉ2 ＭｏＯ6 膜は、４
００℃といった低温度で結晶化する。このことは、Ｂｉ
2 ＭｏＯ6 膜が、ｍ＝１のＢｉ層状化合物であることに
起因している。ここでｍ＝１とは酸化Ｂｉ層間のペロブ
スカイト格子の数を表しており、つまり、酸化Ｂｉ層
（Ｂｉ2 Ｏ2 層）とペロブスカイト層（ＭｏＯ4 層）と
が交互に積層した積層構造であることを意味している。
ちなみに、ｍ＝２のＢｉ層状化合物の場合には、１層の
酸化Ｂｉ層の上に２層のペロブスカイト層が積層した構
造となっている。従って、Ｂｉ2 ＭｏＯ6 膜は、Ｂｉ層
状化合物としては最も単純な構造をしており、このた
め、結晶化温度が低くなる。
００℃といった低温度で結晶化する。このことは、Ｂｉ
2 ＭｏＯ6 膜が、ｍ＝１のＢｉ層状化合物であることに
起因している。ここでｍ＝１とは酸化Ｂｉ層間のペロブ
スカイト格子の数を表しており、つまり、酸化Ｂｉ層
（Ｂｉ2 Ｏ2 層）とペロブスカイト層（ＭｏＯ4 層）と
が交互に積層した積層構造であることを意味している。
ちなみに、ｍ＝２のＢｉ層状化合物の場合には、１層の
酸化Ｂｉ層の上に２層のペロブスカイト層が積層した構
造となっている。従って、Ｂｉ2 ＭｏＯ6 膜は、Ｂｉ層
状化合物としては最も単純な構造をしており、このた
め、結晶化温度が低くなる。
【００２７】また、Ｂｉ2 ＭｏＯ6 膜は、アルカリ金属
またはアルカリ土類金属を含んでいない。従って、汚染
が起きる可能性が低く、バリア層を厚くする必要がな
い。従って、加工性が高く、高集積のメモリが実現でき
る。
またはアルカリ土類金属を含んでいない。従って、汚染
が起きる可能性が低く、バリア層を厚くする必要がな
い。従って、加工性が高く、高集積のメモリが実現でき
る。
【００２８】このようにして作成したサンプル２０をＭ
ＯＳＦＥＴに接続して擬似的な電界効果型の強誘電体ト
ランジスタを構成し、Ｂｉ2 ＭｏＯ6 膜の特性評価を行
った。
ＯＳＦＥＴに接続して擬似的な電界効果型の強誘電体ト
ランジスタを構成し、Ｂｉ2 ＭｏＯ6 膜の特性評価を行
った。
【００２９】図２は、擬似電界効果型強誘電体トランジ
スタの構成を示す断面図（回路図）である。尚、図２に
示す一部の断面のハッチングを省略してある。図２に示
すＭＯＳＦＥＴ３６は、Ｓｉ（シリコン）基板２２の上
面のチャネル領域にゲート絶縁膜２４を介してゲート電
極２６を具えている。そして、ゲート電極２６の両側の
基板２２の上面部分に、それぞれドレイン電極２８およ
びソース電極３０としてのｎ+ 型導電層が形成されてい
る。そして、これらドレイン電極２８およびソース電極
３０の上面にそれぞれバリアメタル３２が形成されてお
り、これらバリアメタル３２が配線に接続されている。
また、Ｓｉ基板２２のゲート電極が設けられている側と
は反対側の面に、下部電極３４が設けられている。
スタの構成を示す断面図（回路図）である。尚、図２に
示す一部の断面のハッチングを省略してある。図２に示
すＭＯＳＦＥＴ３６は、Ｓｉ（シリコン）基板２２の上
面のチャネル領域にゲート絶縁膜２４を介してゲート電
極２６を具えている。そして、ゲート電極２６の両側の
基板２２の上面部分に、それぞれドレイン電極２８およ
びソース電極３０としてのｎ+ 型導電層が形成されてい
る。そして、これらドレイン電極２８およびソース電極
３０の上面にそれぞれバリアメタル３２が形成されてお
り、これらバリアメタル３２が配線に接続されている。
また、Ｓｉ基板２２のゲート電極が設けられている側と
は反対側の面に、下部電極３４が設けられている。
【００３０】次に、電気的な接続関係につき説明する。
先ず、図２には、サンプル２０が模式的に示されてい
る。図中には、図の簡略化のため、Ｐｔ膜１４、強誘電
体膜１６およびＰｔ膜１８の積層構造だけをサンプル２
０として示している。そして、図２に示されるように、
ゲート電極２６とＰｔ膜１４とが配線により接続されて
いる。また、Ｐｔ膜１８と下部電極３４との間が直流電
源Ｖｇを介して結合されている。従って、下部電極３
４、Ｓｉ基板２２、ゲート絶縁膜２４、ゲート電極２
６、Ｐｔ膜１４、強誘電体膜１６およびＰｔ膜１８に
は、電源Ｖｇによってゲート電圧Ｖｇが印加されるよう
に構成されている。また、ソース電極３０およびＰｔ膜
１８の間にも電源Ｖｇにより電圧が印加されるようにな
っている。そして、ドレイン電極２８およびソース電極
３０の間は電源Ｖｄを介して結合されている。従って、
ドレイン電極２８およびソース電極３０の間には電源Ｖ
ｄによってドレイン電圧Ｖｄが印加される。この電源Ｖ
ｄによりトランジスタのチャネル領域に流れるドレイン
電流Ｉｄを制御する。尚、下部電極３４およびソース電
極３０は接地端子ＧＮＤに接続されている。
先ず、図２には、サンプル２０が模式的に示されてい
る。図中には、図の簡略化のため、Ｐｔ膜１４、強誘電
体膜１６およびＰｔ膜１８の積層構造だけをサンプル２
０として示している。そして、図２に示されるように、
ゲート電極２６とＰｔ膜１４とが配線により接続されて
いる。また、Ｐｔ膜１８と下部電極３４との間が直流電
源Ｖｇを介して結合されている。従って、下部電極３
４、Ｓｉ基板２２、ゲート絶縁膜２４、ゲート電極２
６、Ｐｔ膜１４、強誘電体膜１６およびＰｔ膜１８に
は、電源Ｖｇによってゲート電圧Ｖｇが印加されるよう
に構成されている。また、ソース電極３０およびＰｔ膜
１８の間にも電源Ｖｇにより電圧が印加されるようにな
っている。そして、ドレイン電極２８およびソース電極
３０の間は電源Ｖｄを介して結合されている。従って、
ドレイン電極２８およびソース電極３０の間には電源Ｖ
ｄによってドレイン電圧Ｖｄが印加される。この電源Ｖ
ｄによりトランジスタのチャネル領域に流れるドレイン
電流Ｉｄを制御する。尚、下部電極３４およびソース電
極３０は接地端子ＧＮＤに接続されている。
【００３１】図３は、ドレイン電圧Ｖｄおよびドレイン
電流Ｉｄの関係を示すグラフである。図３に示すグラフ
の横軸には、ドレイン電圧Ｖｄを、Ｖ（ボルト）単位で
０Ｖから５Ｖまでの範囲を１Ｖごとに目盛って取ってあ
る。また、図３に示すグラフの縦軸には、ドレイン電流
Ｉｄを、Ａ（アンペア）単位で１０-7Ａから１０-2Ａま
での範囲を対数表示で取ってある。
電流Ｉｄの関係を示すグラフである。図３に示すグラフ
の横軸には、ドレイン電圧Ｖｄを、Ｖ（ボルト）単位で
０Ｖから５Ｖまでの範囲を１Ｖごとに目盛って取ってあ
る。また、図３に示すグラフの縦軸には、ドレイン電流
Ｉｄを、Ａ（アンペア）単位で１０-7Ａから１０-2Ａま
での範囲を対数表示で取ってある。
【００３２】そして、図３に示す電流−電圧特性は、ゲ
ート電圧Ｖｇを０Ｖとしたときに、ドレイン電圧Ｖｄを
変化させながら、ドレイン電流Ｉｄを測定したものであ
る。また、この電流−電圧特性は、記憶状態Ｈの場合
（曲線ａ）と記憶状態Ｌの場合（曲線ｂ）とを分けて測
定している。ここで、記憶状態Ｈ（ハイ状態）および記
憶状態Ｌ（ロウ状態）は、強誘電体膜１６に形成されて
いる分極の方向によって決まる。そして、強誘電体膜１
６の分極状態は測定前に印加するゲート電圧Ｖｇによっ
て決まる。
ート電圧Ｖｇを０Ｖとしたときに、ドレイン電圧Ｖｄを
変化させながら、ドレイン電流Ｉｄを測定したものであ
る。また、この電流−電圧特性は、記憶状態Ｈの場合
（曲線ａ）と記憶状態Ｌの場合（曲線ｂ）とを分けて測
定している。ここで、記憶状態Ｈ（ハイ状態）および記
憶状態Ｌ（ロウ状態）は、強誘電体膜１６に形成されて
いる分極の方向によって決まる。そして、強誘電体膜１
６の分極状態は測定前に印加するゲート電圧Ｖｇによっ
て決まる。
【００３３】図３に示す測定結果は、測定前に最大３Ｖ
のゲート電圧Ｖｇを印加してから測定を行い、次に、先
に印加したゲート電圧の正負の向きを変えて３Ｖの電圧
を印加してから測定を行った結果である。各測定結果が
それぞれ図３に示す記憶状態Ｈおよび記憶状態Ｌに対応
している。図３に示す通り、記憶状態Ｈの場合のドレイ
ン電流Ｉｄはドレイン電圧Ｖｄを１Ｖかけた程度で飽和
値にほぼ達しており、その値は２×１０-3Ａ程度であ
る。また、記憶状態Ｌの場合のドレイン電流Ｉｄはドレ
イン電圧Ｖｄを０．２Ｖかけた程度で飽和値に達してお
り、その値は３×１０-5Ａ程度である。このように、３
Ｖという実用的なゲート電圧で、ドレイン電流のウイン
ドウが開いている。すなわち、記憶状態Ｈと記憶状態Ｌ
とを明確に判別できることが確認される。
のゲート電圧Ｖｇを印加してから測定を行い、次に、先
に印加したゲート電圧の正負の向きを変えて３Ｖの電圧
を印加してから測定を行った結果である。各測定結果が
それぞれ図３に示す記憶状態Ｈおよび記憶状態Ｌに対応
している。図３に示す通り、記憶状態Ｈの場合のドレイ
ン電流Ｉｄはドレイン電圧Ｖｄを１Ｖかけた程度で飽和
値にほぼ達しており、その値は２×１０-3Ａ程度であ
る。また、記憶状態Ｌの場合のドレイン電流Ｉｄはドレ
イン電圧Ｖｄを０．２Ｖかけた程度で飽和値に達してお
り、その値は３×１０-5Ａ程度である。このように、３
Ｖという実用的なゲート電圧で、ドレイン電流のウイン
ドウが開いている。すなわち、記憶状態Ｈと記憶状態Ｌ
とを明確に判別できることが確認される。
【００３４】また、この構成例の強誘電体膜１６すなわ
ちＢｉ2 ＭｏＯ6 膜の比誘電率を測定したところ２８で
あった。尚、比誘電率の測定は、例えば、通常のソーヤ
・タワー（Sawyer-Tower）法により行える。あるいは、
インピーダンス・アナライザを用いて測定することがで
きる。
ちＢｉ2 ＭｏＯ6 膜の比誘電率を測定したところ２８で
あった。尚、比誘電率の測定は、例えば、通常のソーヤ
・タワー（Sawyer-Tower）法により行える。あるいは、
インピーダンス・アナライザを用いて測定することがで
きる。
【００３５】このように、Ｂｉ2 ＭｏＯ6 膜の比誘電率
は、従来のＳＢＴ膜の比誘電率に比べて、６分の１以下
である。従って、強誘電体膜に印加される電圧のゲート
電圧に対する割合を通常より大きくすることができる。
よって、従来に比べて強誘電体膜に印加される電圧が大
きくできるから、ＦＥＴの動作が安定する。このこと
は、図３に示した測定結果から明らかである。
は、従来のＳＢＴ膜の比誘電率に比べて、６分の１以下
である。従って、強誘電体膜に印加される電圧のゲート
電圧に対する割合を通常より大きくすることができる。
よって、従来に比べて強誘電体膜に印加される電圧が大
きくできるから、ＦＥＴの動作が安定する。このこと
は、図３に示した測定結果から明らかである。
【００３６】［第２の実施の形態］次に、図１に示すサ
ンプル２０において、強誘電体膜１６を、Ｂｉとクロム
属元素であるＷとを含む複合酸化物膜すなわちＢｉ2 Ｗ
Ｏ6 膜とする実施の形態につき説明する。
ンプル２０において、強誘電体膜１６を、Ｂｉとクロム
属元素であるＷとを含む複合酸化物膜すなわちＢｉ2 Ｗ
Ｏ6 膜とする実施の形態につき説明する。
【００３７】このサンプル２０の製造方法は、第１の実
施の形態で説明した通りである。但し、強誘電体膜１６
の作成は、Ｂｉ2 ＭｏＯ6 ターゲットの代わりにＢｉ2
ＷＯ6 ターゲットを用いたＲＦマグネトロンスパッタリ
ングにより形成する。作成条件等は、第１の実施の形態
と同様である。このようにして作成したＢｉ2 ＷＯ6膜
は、温度４５０℃の熱処理を施すと結晶化することが確
認された。
施の形態で説明した通りである。但し、強誘電体膜１６
の作成は、Ｂｉ2 ＭｏＯ6 ターゲットの代わりにＢｉ2
ＷＯ6 ターゲットを用いたＲＦマグネトロンスパッタリ
ングにより形成する。作成条件等は、第１の実施の形態
と同様である。このようにして作成したＢｉ2 ＷＯ6膜
は、温度４５０℃の熱処理を施すと結晶化することが確
認された。
【００３８】このように、このＢｉ2 ＷＯ6 膜は、４５
０℃といった低温度で結晶化する。このことは、Ｂｉ2
ＷＯ6 膜が、ｍ＝１のＢｉ層状化合物であるからであ
る。つまり、Ｂｉ2 ＷＯ6 膜は、酸化Ｂｉ層（Ｂｉ2 Ｏ
2 層）とペロブスカイト層（ＷＯ4 層）とが交互に積層
した積層構造となっている。従って、Ｂｉ層状化合物と
しては最も単純な構造をしており、このため、結晶化温
度が低くなる。
０℃といった低温度で結晶化する。このことは、Ｂｉ2
ＷＯ6 膜が、ｍ＝１のＢｉ層状化合物であるからであ
る。つまり、Ｂｉ2 ＷＯ6 膜は、酸化Ｂｉ層（Ｂｉ2 Ｏ
2 層）とペロブスカイト層（ＷＯ4 層）とが交互に積層
した積層構造となっている。従って、Ｂｉ層状化合物と
しては最も単純な構造をしており、このため、結晶化温
度が低くなる。
【００３９】また、Ｂｉ2 ＷＯ6 膜は、アルカリ金属ま
たはアルカリ土類金属を含んでいない。従って、汚染が
起きる可能性が低く、バリア層を厚くする必要がない。
従って、加工性が高く、高集積のメモリが実現できる。
たはアルカリ土類金属を含んでいない。従って、汚染が
起きる可能性が低く、バリア層を厚くする必要がない。
従って、加工性が高く、高集積のメモリが実現できる。
【００４０】また、この構成例の強誘電体膜１６すなわ
ちＢｉ2 ＷＯ6 膜の比誘電率を測定したところ４０であ
った。従って、このようにして作成したサンプル２０を
ＭＯＳＦＥＴに接続して擬似電界効果型強誘電体トラン
ジスタを構成し、Ｂｉ2 ＷＯ6 膜の特性評価を行うと、
第１の実施の形態と同様に、安定なＦＥＴ動作が期待で
きる。すなわち、Ｂｉ2 ＷＯ6 膜の比誘電率は、従来の
ＳＢＴ膜の比誘電率に比べて、４分の１以下である。従
って、強誘電体膜に印加される電圧のゲート電圧に対す
る割合を通常より大きくすることができる。よって、従
来に比べて強誘電体膜に印加される電圧が大きくできる
から、ＦＥＴの動作が安定する。
ちＢｉ2 ＷＯ6 膜の比誘電率を測定したところ４０であ
った。従って、このようにして作成したサンプル２０を
ＭＯＳＦＥＴに接続して擬似電界効果型強誘電体トラン
ジスタを構成し、Ｂｉ2 ＷＯ6 膜の特性評価を行うと、
第１の実施の形態と同様に、安定なＦＥＴ動作が期待で
きる。すなわち、Ｂｉ2 ＷＯ6 膜の比誘電率は、従来の
ＳＢＴ膜の比誘電率に比べて、４分の１以下である。従
って、強誘電体膜に印加される電圧のゲート電圧に対す
る割合を通常より大きくすることができる。よって、従
来に比べて強誘電体膜に印加される電圧が大きくできる
から、ＦＥＴの動作が安定する。
【００４１】また、第１の実施の形態で用いたＭｏの融
点が２６１０℃であるのに対し、この実施の形態で用い
たＷの融点は３３８２℃である。従って、さらに拡散の
可能性が低くなり、さらにバリア層の薄膜化が容易にな
る。従って、さらに、加工性が向上し、高密度化が図れ
る。
点が２６１０℃であるのに対し、この実施の形態で用い
たＷの融点は３３８２℃である。従って、さらに拡散の
可能性が低くなり、さらにバリア層の薄膜化が容易にな
る。従って、さらに、加工性が向上し、高密度化が図れ
る。
【００４２】［第３の実施の形態］次に、図１に示すサ
ンプル２０において、強誘電体膜１６を、Ｂｉとクロム
属元素であるＣｒとを含む複合酸化物膜すなわちＢｉ2
ＣｒＯ6 膜とする実施の形態につき説明する。
ンプル２０において、強誘電体膜１６を、Ｂｉとクロム
属元素であるＣｒとを含む複合酸化物膜すなわちＢｉ2
ＣｒＯ6 膜とする実施の形態につき説明する。
【００４３】このサンプル２０の製造方法は、第１の実
施の形態で説明した通りである。但し、強誘電体膜１６
の作成は、Ｂｉ2 ＭｏＯ6 ターゲットの代わりにＢｉ2
ＣｒＯ6 ターゲットを用いたＲＦマグネトロンスパッタ
リングにより形成する。作成条件等は、第１の実施の形
態と同様である。このようにして作成したＢｉ2 ＣｒＯ
6 膜は、温度４５０℃の熱処理を施すと結晶化すること
が確認された。
施の形態で説明した通りである。但し、強誘電体膜１６
の作成は、Ｂｉ2 ＭｏＯ6 ターゲットの代わりにＢｉ2
ＣｒＯ6 ターゲットを用いたＲＦマグネトロンスパッタ
リングにより形成する。作成条件等は、第１の実施の形
態と同様である。このようにして作成したＢｉ2 ＣｒＯ
6 膜は、温度４５０℃の熱処理を施すと結晶化すること
が確認された。
【００４４】このように、このＢｉ2 ＣｒＯ6 膜は、４
５０℃といった低温度で結晶化する。これは、Ｂｉ2 Ｃ
ｒＯ6 膜が、ｍ＝１のＢｉ層状化合物であるからであ
る。つまり、Ｂｉ2 ＣｒＯ6 膜は、酸化Ｂｉ層（Ｂｉ2
Ｏ2 層）とペロブスカイト層（ＣｒＯ4 層）とが交互に
積層した積層構造となっている。従って、Ｂｉ層状化合
物としては最も単純な構造をしており、このため、結晶
化温度が低くなる。
５０℃といった低温度で結晶化する。これは、Ｂｉ2 Ｃ
ｒＯ6 膜が、ｍ＝１のＢｉ層状化合物であるからであ
る。つまり、Ｂｉ2 ＣｒＯ6 膜は、酸化Ｂｉ層（Ｂｉ2
Ｏ2 層）とペロブスカイト層（ＣｒＯ4 層）とが交互に
積層した積層構造となっている。従って、Ｂｉ層状化合
物としては最も単純な構造をしており、このため、結晶
化温度が低くなる。
【００４５】また、Ｂｉ2 ＣｒＯ6 膜は、アルカリ金属
またはアルカリ土類金属を含んでいない。従って、汚染
が起きる可能性が低く、バリア層を厚くする必要がな
い。従って、加工性が高く、高集積のメモリが実現でき
る。
またはアルカリ土類金属を含んでいない。従って、汚染
が起きる可能性が低く、バリア層を厚くする必要がな
い。従って、加工性が高く、高集積のメモリが実現でき
る。
【００４６】また、この構成例の強誘電体膜１６すなわ
ちＢｉ2 ＣｒＯ6 膜の比誘電率を測定したところ４０で
あった。従って、このようにして作成したサンプル２０
をＭＯＳＦＥＴに接続して擬似電界効果型強誘電体トラ
ンジスタを構成し、Ｂｉ2 ＣｒＯ6 膜の特性評価を行う
と、第１の実施の形態と同様に、安定なＦＥＴ動作が期
待できる。すなわち、Ｂｉ2 ＣｒＯ6 膜の比誘電率は、
従来のＳＢＴ膜の比誘電率に比べて、４分の１以下であ
る。従って、強誘電体膜に印加される電圧のゲート電圧
に対する割合を通常より大きくすることができる。よっ
て、従来に比べて強誘電体膜に印加される電圧が大きく
できるからＦＥＴの動作が安定する。
ちＢｉ2 ＣｒＯ6 膜の比誘電率を測定したところ４０で
あった。従って、このようにして作成したサンプル２０
をＭＯＳＦＥＴに接続して擬似電界効果型強誘電体トラ
ンジスタを構成し、Ｂｉ2 ＣｒＯ6 膜の特性評価を行う
と、第１の実施の形態と同様に、安定なＦＥＴ動作が期
待できる。すなわち、Ｂｉ2 ＣｒＯ6 膜の比誘電率は、
従来のＳＢＴ膜の比誘電率に比べて、４分の１以下であ
る。従って、強誘電体膜に印加される電圧のゲート電圧
に対する割合を通常より大きくすることができる。よっ
て、従来に比べて強誘電体膜に印加される電圧が大きく
できるからＦＥＴの動作が安定する。
【００４７】また、この実施の形態で用いたＣｒの融点
は１８７５℃であるが、拡散の心配はない。そして、Ｃ
ｒの原子半径が０．１２５ｎｍであるのに対し、Ｗは
０．１３６６ｎｍ、およびＭｏは０．１３９ｎｍであ
る。このように原子半径が小さいので、酸素との結合に
よる格子の歪みを小さくすることができる。
は１８７５℃であるが、拡散の心配はない。そして、Ｃ
ｒの原子半径が０．１２５ｎｍであるのに対し、Ｗは
０．１３６６ｎｍ、およびＭｏは０．１３９ｎｍであ
る。このように原子半径が小さいので、酸素との結合に
よる格子の歪みを小さくすることができる。
【００４８】また、Ｃｒは６価を容易に取るため、（Ｂ
ｉ2 Ｏ2 ）2+（ＣｒＯ4 ）2-で表されるＢｉ層状化合物
を取りやすい。すなわち、化合物内での価数の変化がな
いため、リーク電流の低い安定な膜を形成することがで
きる。
ｉ2 Ｏ2 ）2+（ＣｒＯ4 ）2-で表されるＢｉ層状化合物
を取りやすい。すなわち、化合物内での価数の変化がな
いため、リーク電流の低い安定な膜を形成することがで
きる。
【００４９】以上説明した第１、第２および第３の実施
の形態によれば、強誘電体膜としてＢｉとクロム属元素
とを含む複合酸化物膜を用いている。このような複合酸
化物膜はｍ＝１のＢｉ層状化合物であることは上述した
通りである。このように、元素数も少なく、単純な構造
であるため、ＣＶＤ法によっても作成が可能である。従
って、ステップカバリッジが向上する。
の形態によれば、強誘電体膜としてＢｉとクロム属元素
とを含む複合酸化物膜を用いている。このような複合酸
化物膜はｍ＝１のＢｉ層状化合物であることは上述した
通りである。このように、元素数も少なく、単純な構造
であるため、ＣＶＤ法によっても作成が可能である。従
って、ステップカバリッジが向上する。
【００５０】
【発明の効果】この発明の半導体記憶装置によれば、強
誘電体膜としてＢｉとクロム属元素とを含む複合酸化物
膜を用いている。このような複合酸化物膜は、比誘電率
が小さく、アルカリ金属またはアルカリ土類金属を含ま
ず、ｍ＝１のＢｉ層状化合物である。従って、強誘電体
膜に十分な大きさの電圧をかけることが可能であり、汚
染やリーク電流の心配がなく、微細化が可能である。
誘電体膜としてＢｉとクロム属元素とを含む複合酸化物
膜を用いている。このような複合酸化物膜は、比誘電率
が小さく、アルカリ金属またはアルカリ土類金属を含ま
ず、ｍ＝１のＢｉ層状化合物である。従って、強誘電体
膜に十分な大きさの電圧をかけることが可能であり、汚
染やリーク電流の心配がなく、微細化が可能である。
【００５１】また、この発明の半導体記憶装置によれ
ば、複合酸化物膜をＢｉ2 ＲＯ6 膜とする。
ば、複合酸化物膜をＢｉ2 ＲＯ6 膜とする。
【００５２】例えば、ＲをＭｏとするＢｉ2 ＭｏＯ6 膜
の比誘電率は２８であり、従来のＳＢＴの比誘電率に比
べて小さい。また、Ｂｉ2 ＭｏＯ6 膜は、アルカリ金属
およびアルカリ土類金属を含まない。そして、Ｂｉ2 Ｍ
ｏＯ6 膜は、ｍ＝１のＢｉ層状化合物であって結晶化温
度が４００℃である。従って、従来のＳＢＴに比べて結
晶化温度が低い。
の比誘電率は２８であり、従来のＳＢＴの比誘電率に比
べて小さい。また、Ｂｉ2 ＭｏＯ6 膜は、アルカリ金属
およびアルカリ土類金属を含まない。そして、Ｂｉ2 Ｍ
ｏＯ6 膜は、ｍ＝１のＢｉ層状化合物であって結晶化温
度が４００℃である。従って、従来のＳＢＴに比べて結
晶化温度が低い。
【００５３】また、ＲをＷとするＢｉ2 ＷＯ6 膜の比誘
電率は４０であり、従来のＳＢＴの比誘電率に比べて小
さい。また、Ｂｉ2 ＷＯ6 膜は、アルカリ金属およびア
ルカリ土類金属を含まない。そして、Ｂｉ2 ＷＯ6 膜
は、ｍ＝１のＢｉ層状化合物であって結晶化温度が４５
０℃である。従って、従来のＳＢＴに比べて結晶化温度
が低い。
電率は４０であり、従来のＳＢＴの比誘電率に比べて小
さい。また、Ｂｉ2 ＷＯ6 膜は、アルカリ金属およびア
ルカリ土類金属を含まない。そして、Ｂｉ2 ＷＯ6 膜
は、ｍ＝１のＢｉ層状化合物であって結晶化温度が４５
０℃である。従って、従来のＳＢＴに比べて結晶化温度
が低い。
【００５４】さらに、ＲをＣｒとするＢｉ2 ＣｒＯ6 膜
の比誘電率は４０であり、従来のＳＢＴの比誘電率に比
べて小さい。また、Ｂｉ2 ＣｒＯ6 膜は、アルカリ金属
およびアルカリ土類金属を含まない。そして、Ｂｉ2 Ｃ
ｒＯ6 膜は、ｍ＝１のＢｉ層状化合物であって結晶化温
度が４５０℃である。従って、従来のＳＢＴに比べて結
晶化温度が低い。
の比誘電率は４０であり、従来のＳＢＴの比誘電率に比
べて小さい。また、Ｂｉ2 ＣｒＯ6 膜は、アルカリ金属
およびアルカリ土類金属を含まない。そして、Ｂｉ2 Ｃ
ｒＯ6 膜は、ｍ＝１のＢｉ層状化合物であって結晶化温
度が４５０℃である。従って、従来のＳＢＴに比べて結
晶化温度が低い。
【図１】サンプルの断面構造を示す図である。
【図２】擬似電界効果型強誘電体トランジスタの構成を
示す図である。
示す図である。
【図３】電流−電圧特性を示す図である。
１０：Ｓｉウエハ １２：ＳｉＯ2 膜 １４、１８：Ｐｔ膜 １６：強誘電体膜 ２０：サンプル ２２：Ｓｉ基板 ２４：ゲート絶縁膜 ２６：ゲート電極 ２８：ドレイン電極 ３０：ソース電極 ３２：バリアメタル ３４：下部電極 ３６：ＭＯＳＦＥＴ
Claims (5)
- 【請求項１】 半導体基板の上に強誘電体膜を具える半
導体記憶装置において、 前記強誘電体膜としてＢｉとクロム属元素とを含む複合
酸化物膜を用いることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記クロム属元素がＭｏであることを特徴とする半導体
記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置におい
て、 前記クロム属元素がＷであることを特徴とする半導体記
憶装置。 - 【請求項４】 請求項１に記載の半導体記憶装置におい
て、 前記クロム属元素がＣｒであることを特徴とする半導体
記憶装置。 - 【請求項５】 請求項１に記載の半導体記憶装置におい
て、 前記複合酸化物膜をＢｉ2 ＲＯ6 膜とすることを特徴と
する半導体記憶装置。但し、前記Ｒは、Ｍｏ、Ｗおよび
Ｃｒのいずれか一つの元素である。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107736A JPH10303376A (ja) | 1997-04-24 | 1997-04-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9107736A JPH10303376A (ja) | 1997-04-24 | 1997-04-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303376A true JPH10303376A (ja) | 1998-11-13 |
Family
ID=14466657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9107736A Withdrawn JPH10303376A (ja) | 1997-04-24 | 1997-04-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101052413B1 (ko) * | 2003-06-10 | 2011-07-28 | 카토다 타카시 | 고순도 산화 몰리브덴으로 형성된 전자 디바이스 |
-
1997
- 1997-04-24 JP JP9107736A patent/JPH10303376A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101052413B1 (ko) * | 2003-06-10 | 2011-07-28 | 카토다 타카시 | 고순도 산화 몰리브덴으로 형성된 전자 디바이스 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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