JPH10285606A - 信号変換方法及び回路 - Google Patents
信号変換方法及び回路Info
- Publication number
- JPH10285606A JPH10285606A JP9358197A JP9358197A JPH10285606A JP H10285606 A JPH10285606 A JP H10285606A JP 9358197 A JP9358197 A JP 9358197A JP 9358197 A JP9358197 A JP 9358197A JP H10285606 A JPH10285606 A JP H10285606A
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- JP
- Japan
- Prior art keywords
- signal
- digital
- shift register
- conversion
- rgb
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- Pending
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Abstract
(57)【要約】
【課題】回路構成が簡潔で意図した変換係数が誤差なく
得られるようにした新規な信号変換方法並びにその回路
を提供する。 【解決手段】ＲＧＢ→ＹＵＶの変換はメモリ１に記憶す
る前に第１変換回路２で Ｙ＝０.２５Ｒ＋０.５Ｇ＋０.２５Ｂ Ｕ＝Ｂ−Ｙ Ｖ＝Ｒ−Ｙ を充足するように行なわれ、またＹＵＶ→ＲＧＢの変換
は、メモリ１から読み出した後に第２変換回路３で Ｒ＝Ｖ＋Ｙ Ｇ＝（Ｙ−０.２５Ｒ−０.２５Ｂ）／０.５ Ｂ＝Ｕ＋Ｙ を充足するように行なわれる。
得られるようにした新規な信号変換方法並びにその回路
を提供する。 【解決手段】ＲＧＢ→ＹＵＶの変換はメモリ１に記憶す
る前に第１変換回路２で Ｙ＝０.２５Ｒ＋０.５Ｇ＋０.２５Ｂ Ｕ＝Ｂ−Ｙ Ｖ＝Ｒ−Ｙ を充足するように行なわれ、またＹＵＶ→ＲＧＢの変換
は、メモリ１から読み出した後に第２変換回路３で Ｒ＝Ｖ＋Ｙ Ｇ＝（Ｙ−０.２５Ｒ−０.２５Ｂ）／０.５ Ｂ＝Ｕ＋Ｙ を充足するように行なわれる。
Description
【０００１】
【発明の属する技術分野】本発明はディジタルの３原色
信号ＲＧＢをディジタルの輝度信号Ｙと色差信号Ｕ、Ｖ
に変換したり、その逆に変換したりする信号変換方法及
び回路に関するものである。
信号ＲＧＢをディジタルの輝度信号Ｙと色差信号Ｕ、Ｖ
に変換したり、その逆に変換したりする信号変換方法及
び回路に関するものである。
【０００２】
【従来の技術】画像データとしての３原色信号ＲＧＢを
フレームメモリ等に記憶する場合、これらをＹＵＶに変
換して記憶する方法が提案されている。そのようにする
と、データを圧縮して記憶することができ（４２２フォ
ーマット又は４１１フォーマット）、メモリの容量が少
なくて済むという利点を享受できる。
フレームメモリ等に記憶する場合、これらをＹＵＶに変
換して記憶する方法が提案されている。そのようにする
と、データを圧縮して記憶することができ（４２２フォ
ーマット又は４１１フォーマット）、メモリの容量が少
なくて済むという利点を享受できる。
【０００３】このような記憶方法を採る場合、記憶前と
後でそれぞれカラー信号の変換を行なう必要がある。即
ち、記憶前はＲＧＢ→ＹＵＶの変換を行ない、読み出し
た後は、ＹＵＶ→ＲＧＢの変換を行なう。ところで、従
来、行なわれている変換は次の関係式に基いて行なって
いる。
後でそれぞれカラー信号の変換を行なう必要がある。即
ち、記憶前はＲＧＢ→ＹＵＶの変換を行ない、読み出し
た後は、ＹＵＶ→ＲＧＢの変換を行なう。ところで、従
来、行なわれている変換は次の関係式に基いて行なって
いる。
【０００４】ＲＧＢ→ＹＵＶの変換式 Ｙ＝０.２９９Ｒ＋０.５８７Ｇ＋０.１１４Ｂ Ｕ＝Ｂ−Ｙ Ｖ＝Ｒ−Ｙ ＹＵＶ→ＲＧＢの変換式 Ｒ＝Ｖ＋Ｙ Ｇ＝（Ｙ−０.２９９Ｒ−０.１１４Ｂ）／０.５８７ Ｂ＝Ｕ＋Ｙ
【０００５】
【発明が解決しようとする課題】上記のように従来の変
換式では、変換係数の０.２９９や０.１１４の値を
実現するための回路構成が膨大なものになってしまうと
いう欠点があり、しかも正確にそれらの値を実現するの
は困難であるため近似値となり、結果として誤差を必ず
含んだものとなっていた。
換式では、変換係数の０.２９９や０.１１４の値を
実現するための回路構成が膨大なものになってしまうと
いう欠点があり、しかも正確にそれらの値を実現するの
は困難であるため近似値となり、結果として誤差を必ず
含んだものとなっていた。
【０００６】本発明は回路構成が簡潔で意図した変換係
数が誤差なく得られるようにした新規な信号変換方法並
びにその回路を提供することを目的とする。
数が誤差なく得られるようにした新規な信号変換方法並
びにその回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、ＲＧＢ→ＹＵＶの変換は、 Ｙ＝０.２５Ｒ＋０.５Ｇ＋０.２５Ｂ Ｕ＝Ｂ−Ｙ Ｖ＝Ｒ−Ｙ を充足するように行なわれ、またＹＵＶ→ＲＧＢの変換
は、 Ｒ＝Ｖ＋Ｙ Ｇ＝（Ｙ−０.２５Ｒ−０.２５Ｂ）／０.５ Ｂ＝Ｕ＋Ｙ を充足するように行なわれる。
め本発明では、ＲＧＢ→ＹＵＶの変換は、 Ｙ＝０.２５Ｒ＋０.５Ｇ＋０.２５Ｂ Ｕ＝Ｂ−Ｙ Ｖ＝Ｒ−Ｙ を充足するように行なわれ、またＹＵＶ→ＲＧＢの変換
は、 Ｒ＝Ｖ＋Ｙ Ｇ＝（Ｙ−０.２５Ｒ−０.２５Ｂ）／０.５ Ｂ＝Ｕ＋Ｙ を充足するように行なわれる。
【０００８】このような構成によると、変換係数は０.
５や０.２５であり、これらは１／２と１／４である。
換言すれば、１ビットシフトのシフトレジスタ又はシフ
タと、２ビットシフトのシフトレジスタ又はシフタで変
換係数を誤差なく、実現できる。
５や０.２５であり、これらは１／２と１／４である。
換言すれば、１ビットシフトのシフトレジスタ又はシフ
タと、２ビットシフトのシフトレジスタ又はシフタで変
換係数を誤差なく、実現できる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１において、１はフレームメモリ
である。２はディジタルのＲＧＢ信号をディジタルのＹ
ＵＶ信号に変換する第１の変換器であり、その出力はフ
レームメモリ１に記憶される。３はフレームメモリ１か
ら読み出されたディジタルのＹＵＶ信号をディジタルの
ＲＧＢ信号に変換する第２の変換器である。
参照して説明する。図１において、１はフレームメモリ
である。２はディジタルのＲＧＢ信号をディジタルのＹ
ＵＶ信号に変換する第１の変換器であり、その出力はフ
レームメモリ１に記憶される。３はフレームメモリ１か
ら読み出されたディジタルのＹＵＶ信号をディジタルの
ＲＧＢ信号に変換する第２の変換器である。
【００１０】前記第１の変換器２は図２に示すように構
成されている。図２において、４は入力のＲ信号を１／
４に成し、０.２５Ｒを出力する２ビットシフトレジス
タである。５は入力のＧ信号を１／２倍し、０.５Ｇを
出力する１ビットシフトレジスタである。６は入力のＢ
信号を１／４倍し、０.２５Ｂを出力する２ビットシフ
トレジスタである。これらのシフトレジスタ４、５、６
の出力は加算器７で加算され、Ｙ信号となる。
成されている。図２において、４は入力のＲ信号を１／
４に成し、０.２５Ｒを出力する２ビットシフトレジス
タである。５は入力のＧ信号を１／２倍し、０.５Ｇを
出力する１ビットシフトレジスタである。６は入力のＢ
信号を１／４倍し、０.２５Ｂを出力する２ビットシフ
トレジスタである。これらのシフトレジスタ４、５、６
の出力は加算器７で加算され、Ｙ信号となる。
【００１１】このＹ信号はＹ＝０.２５Ｒ＋０.５Ｇ＋
０.２５Ｂである。８は入力のＲ信号から前記加算器７
の出力であるＹ信号を減算する減算器であり、その出力
はＶ信号となる。９は入力のＢ信号から加算器７の出力
であるＹ信号を減算してＵ信号を出力する減算器であ
る。
０.２５Ｂである。８は入力のＲ信号から前記加算器７
の出力であるＹ信号を減算する減算器であり、その出力
はＶ信号となる。９は入力のＢ信号から加算器７の出力
であるＹ信号を減算してＵ信号を出力する減算器であ
る。
【００１２】次に、図１に示される第２の変換器３は図
３のように構成されている。図３において、１０はＹ信
号とＵ信号を加算（Ｙ＋Ｂ−Ｙ）することによってＢ信
号を出力する加算器であり、１１はＹ信号とＶ信号を加
算（Ｙ＋Ｒ−Ｙ）することによってＲ信号を出力する加
算器である。
３のように構成されている。図３において、１０はＹ信
号とＵ信号を加算（Ｙ＋Ｂ−Ｙ）することによってＢ信
号を出力する加算器であり、１１はＹ信号とＶ信号を加
算（Ｙ＋Ｒ−Ｙ）することによってＲ信号を出力する加
算器である。
【００１３】１２、１３はそれぞれＢ信号、Ｒ信号を１
／４倍して、０.２５Ｂ、０.２５Ｒを出力する２ビット
シフトレジスタであり、それらの出力は減算器１４へ与
えられる。減算器１４は別途与えられるＹ信号（０.２
５Ｒ＋０.５Ｇ＋０.２５Ｂ）から２ビットシフトレジス
タ１２、１３の出力０.２５Ｒ、０.２５Ｂを減算して
０.５Ｇを出力する。この出力０.５Ｇは次段の１ビット
シフトレジスタ１５で２倍されてＧ信号となる。
／４倍して、０.２５Ｂ、０.２５Ｒを出力する２ビット
シフトレジスタであり、それらの出力は減算器１４へ与
えられる。減算器１４は別途与えられるＹ信号（０.２
５Ｒ＋０.５Ｇ＋０.２５Ｂ）から２ビットシフトレジス
タ１２、１３の出力０.２５Ｒ、０.２５Ｂを減算して
０.５Ｇを出力する。この出力０.５Ｇは次段の１ビット
シフトレジスタ１５で２倍されてＧ信号となる。
【００１４】上記のように、シフトレジスタによって除
算と乗算が実現できる。次に、このシフトレジスタにつ
いて図４、図５参照して説明する。図４において、２０
はシフトレジスタであり、Ｉ1〜Ｉnは信号データであ
る。例えば、図４のシフトレジスタ４の場合であれば、
Ｉ1〜Ｉnは入力のＲ信号である。Ｒ信号を８ビットで表
現するならば、Ｉ1〜Ｉnは８ビットである。８ビットの
場合、Ｒ信号は０〜２５５の２５６階調で表わされる。
つまり、Ｒ信号のレベル（大きさ）が０〜２５５のいず
れかになる。
算と乗算が実現できる。次に、このシフトレジスタにつ
いて図４、図５参照して説明する。図４において、２０
はシフトレジスタであり、Ｉ1〜Ｉnは信号データであ
る。例えば、図４のシフトレジスタ４の場合であれば、
Ｉ1〜Ｉnは入力のＲ信号である。Ｒ信号を８ビットで表
現するならば、Ｉ1〜Ｉnは８ビットである。８ビットの
場合、Ｒ信号は０〜２５５の２５６階調で表わされる。
つまり、Ｒ信号のレベル（大きさ）が０〜２５５のいず
れかになる。
【００１５】ＣＬＫはクロックであり、クロックの数が
係数を決定することになる。例えば、データＩ1〜Ｉnを
シフトレジスタ２０にラッチした状態で１クロックが入
力されると、データは１／２倍され、２クロックが入力
されると１／４倍されることになる。図２で、２ビット
シフトレジスタ４は、２クロック分シフトされるシフト
レジスタを意味している。従って、入力のＲ信号は１／
４倍され０．２５Ｒとなって出力される。入力Ｉ1〜Ｉn
が８ビットの場合、出力０1〜０nも８ビットである。
係数を決定することになる。例えば、データＩ1〜Ｉnを
シフトレジスタ２０にラッチした状態で１クロックが入
力されると、データは１／２倍され、２クロックが入力
されると１／４倍されることになる。図２で、２ビット
シフトレジスタ４は、２クロック分シフトされるシフト
レジスタを意味している。従って、入力のＲ信号は１／
４倍され０．２５Ｒとなって出力される。入力Ｉ1〜Ｉn
が８ビットの場合、出力０1〜０nも８ビットである。
【００１６】図５は、図４のシフトレジスタ２０をより
具体的に示している。ＦＦ1〜ＦＦnはＤフリップフロッ
プであり、８ビットデータを扱う場合、Ｄフリップフロ
ップは８個となる。まず、Ｉ1〜Ｉnをシフトレジスタに
取り込む（ラッチする）場合、スイッチＳ1〜Ｓnは端子
ｅ側に設定される。この状態で、クロック端子ｃにクロ
ックＣＬＫが１つ入力されると、Ｉ1〜ＩnがＤフリップ
フロップＦＦ1〜ＦＦnに取り込まれる。
具体的に示している。ＦＦ1〜ＦＦnはＤフリップフロッ
プであり、８ビットデータを扱う場合、Ｄフリップフロ
ップは８個となる。まず、Ｉ1〜Ｉnをシフトレジスタに
取り込む（ラッチする）場合、スイッチＳ1〜Ｓnは端子
ｅ側に設定される。この状態で、クロック端子ｃにクロ
ックＣＬＫが１つ入力されると、Ｉ1〜ＩnがＤフリップ
フロップＦＦ1〜ＦＦnに取り込まれる。
【００１７】次に、スイッチＳ1〜Ｓnは、接点ｆ側に設
定される。この状態でクロックＣＬＫが１つ入力する
と、ＤフリップフロップＦＦ１のデータがＦＦ２へシフ
トし、ＦＦ２のデータがＦＦ３へシフトする如く、全体
にデータが右側へ１ビット分シフトする。その結果、出
力０1〜０nは入力Ｉ1〜Ｉnを１／２倍したものとなる。
もう１つクロックＣＬＫを入力すると、ＦＦ1〜ＦＦnは
データを更に１ビット分右側へ移動するので、出力０1
〜０nは入力Ｉ1〜Ｉnを１／４倍したものとなる。
定される。この状態でクロックＣＬＫが１つ入力する
と、ＤフリップフロップＦＦ１のデータがＦＦ２へシフ
トし、ＦＦ２のデータがＦＦ３へシフトする如く、全体
にデータが右側へ１ビット分シフトする。その結果、出
力０1〜０nは入力Ｉ1〜Ｉnを１／２倍したものとなる。
もう１つクロックＣＬＫを入力すると、ＦＦ1〜ＦＦnは
データを更に１ビット分右側へ移動するので、出力０1
〜０nは入力Ｉ1〜Ｉnを１／４倍したものとなる。
【００１８】図２、図３において、２ビットシフトレジ
スタ４、６、１２、１３はクロックＣＬＫによって２ビ
ット分シフトするようになっており、１ビットシフトレ
ジスタはクロックＣＬＫによって１ビット分シフトする
ようになっている。これらのシフトレジスタ４、５、
６、１２、１３は、いずれも除算器として構成されてい
るので、図５の構成でよいが、図３の１ビットシフトレ
ジスタ１５は乗算器であるから、図５の構成に変更を加
える必要があるが、この変更はクロックＣＬＫによって
データが右側へシフトするように修正することで実現で
きる。
スタ４、６、１２、１３はクロックＣＬＫによって２ビ
ット分シフトするようになっており、１ビットシフトレ
ジスタはクロックＣＬＫによって１ビット分シフトする
ようになっている。これらのシフトレジスタ４、５、
６、１２、１３は、いずれも除算器として構成されてい
るので、図５の構成でよいが、図３の１ビットシフトレ
ジスタ１５は乗算器であるから、図５の構成に変更を加
える必要があるが、この変更はクロックＣＬＫによって
データが右側へシフトするように修正することで実現で
きる。
【００１９】上述したシフトレジスタでは、１／２倍、
１／４倍等するのにシフトパルスを加えてシフトレジス
タのラッチ内容をシフトさせる動作を行なうので、その
分の時間がかかる。しかし、シフトレジスタに代えてシ
フタを用いると、そのような動作は不要であるので、除
算動作等の時間が殆どかからないとともに、シフトパル
スも不要となる。
１／４倍等するのにシフトパルスを加えてシフトレジス
タのラッチ内容をシフトさせる動作を行なうので、その
分の時間がかかる。しかし、シフトレジスタに代えてシ
フタを用いると、そのような動作は不要であるので、除
算動作等の時間が殆どかからないとともに、シフトパル
スも不要となる。
【００２０】図６はそのようなシフタの例を模式的に示
している。同図において、（ａ）は１／２（即ち０.
５）倍するシフタ、（ｂ）は１／４（即ち０.２５）倍
するシフタをそれぞれ示している。図中、○印付の数字
は信号のビットを表わしている。この例では、０〜７の
８ビットの場合を示している。
している。同図において、（ａ）は１／２（即ち０.
５）倍するシフタ、（ｂ）は１／４（即ち０.２５）倍
するシフタをそれぞれ示している。図中、○印付の数字
は信号のビットを表わしている。この例では、０〜７の
８ビットの場合を示している。
【００２１】このシフタは単なる配線の接続によって実
現されている。図６（ａ）では、０〜７ビットの各信号
線を途中で１ビット分、下位側へシフトしている。つま
り、信号線の途中において、０ビットの信号線はカット
し、１〜７ビットの信号線はそれぞれ０〜６ビットの信
号線に接続している。この場合、７ビットの信号線はグ
ランド電位に固定される。
現されている。図６（ａ）では、０〜７ビットの各信号
線を途中で１ビット分、下位側へシフトしている。つま
り、信号線の途中において、０ビットの信号線はカット
し、１〜７ビットの信号線はそれぞれ０〜６ビットの信
号線に接続している。この場合、７ビットの信号線はグ
ランド電位に固定される。
【００２２】このような配線構造によると、伝送される
信号はシフタ部分を通過すると、自動的に全体が１ビッ
ト分、下位側へシフトし、信号値としては０.５倍に下
がることになる。同様に、図６（ｂ）では、信号線がシ
フタにより下位側へ２ビット分シフトするようになって
おり、これにより信号値が０.２５倍に下がる。この場
合６ビット及び７ビットの信号線はグランド電位に固定
されている。
信号はシフタ部分を通過すると、自動的に全体が１ビッ
ト分、下位側へシフトし、信号値としては０.５倍に下
がることになる。同様に、図６（ｂ）では、信号線がシ
フタにより下位側へ２ビット分シフトするようになって
おり、これにより信号値が０.２５倍に下がる。この場
合６ビット及び７ビットの信号線はグランド電位に固定
されている。
【００２３】尚、２倍のシフタを構成する場合は、図６
（ａ）において、信号線を上位側へ１ビット分シフトす
るように接続すればよい。ただし、この場合は７ビット
信号線はグランド電位に固定しないものとする。シフタ
の場合、シフトレジスタに比し構成が極めて簡単にな
る。勿論、シフトレジスタを用いても本発明では従来例
に比べて非常に簡単になることはいうまでもない。
（ａ）において、信号線を上位側へ１ビット分シフトす
るように接続すればよい。ただし、この場合は７ビット
信号線はグランド電位に固定しないものとする。シフタ
の場合、シフトレジスタに比し構成が極めて簡単にな
る。勿論、シフトレジスタを用いても本発明では従来例
に比べて非常に簡単になることはいうまでもない。
【００２４】
【発明の効果】以上説明したように本発明によれば、回
路構成がシンプルで意図した変換係数が誤差なく得られ
るという効果がある。
路構成がシンプルで意図した変換係数が誤差なく得られ
るという効果がある。
【図１】本発明の実施形態を示すブロック図。
【図２】本実施例のＲＧＢ信号をＹＵＶ信号に変換する
変換回路を示すブロック図。
変換回路を示すブロック図。
【図３】本実施例のＹＵＶ信号をＲＧＢ信号に変換する
変換回路を示すブロック図。
変換回路を示すブロック図。
【図４】本実施例の変換回路に使用するシフトレジスタ
のブロック図。
のブロック図。
【図５】そのシフトレジスタの詳細回路図。
【図６】本実施例の変換回路に使用するシフタの模式
図。
図。
１ フレームメモリ ２ 第１変換器（ＲＧＢ→ＹＵＶ変換器） ３ 第２変換器（ＹＵＶ→ＲＧＢ変換器） ４、６、１２、１３ ２ビットシフトレジスタ ５、１５ １ビットシフトレジスタ ７、１０、１１ 加算器 ８、９、１４ 減算器
Claims (5)
- 【請求項１】ディジタルのカラー３原色信号ＲＧＢをデ
ィジタルの輝度信号Ｙと色差信号Ｕ、Ｖに変換する信号
変換方法において、 Ｙ＝０.２５Ｒ＋０.５Ｇ＋０.２５Ｂ Ｕ＝Ｂ−Ｙ Ｖ＝Ｒ−Ｙ を充足するように変換を行なうことを特徴とする信号変
換方法。 - 【請求項２】ディジタルの輝度信号Ｙとディジタルの色
差信号Ｕ、Ｖからディジタルの３原色信号ＲＧＢを、 Ｒ＝Ｖ＋Ｙ Ｇ＝（Ｙ−０.２５Ｒ−０.２５Ｂ）／０.５ Ｂ＝Ｕ＋Ｙ を充足するように変換を行なうことを特徴とする信号変
換方法。 - 【請求項３】１ビットのシフトを行なうシフトレジスタ
又はシフタでディジタルの原色信号Ｇをシフトして０.
５Ｇを得、２ビットのシフトを行なうシフトレジスタ又
はシフタでディジタルの原色信号Ｒ、Ｂをそれぞれシフ
トして０.２５Ｒ、０.２５Ｂを得、前記得られたディジ
タル信号０.５Ｇ、０.２５Ｒ、０.２５Ｂを加算器で加
算してディジタルの輝度信号Ｙを得ることを特徴とする
信号変換回路。 - 【請求項４】前記ディジタルの輝度信号Ｙとディジタル
の原色信号Ｒ、Ｇとで色差信号Ｕ、Ｖを Ｕ＝Ｂ−Ｙ Ｖ＝Ｒ−Ｙ を充足するように得る手段を有することを特徴とする請
求項３に記載の信号変換回路。 - 【請求項５】前記Ｙ、Ｕ、Ｖ信号を記憶する記憶手段
と、 記憶したＹ、Ｕ、Ｖ信号を読み出して、Ｒ＝Ｖ＋Ｙ、Ｇ
＝（Ｙ−０.２５Ｒ−０.２５Ｂ）／０.５、Ｂ＝Ｕ＋Ｙ
を充足するようにディジタルの３原色信号ＲＧＢに変換
する手段と、 を備えることを特徴とする請求項４に記載の信号変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358197A JPH10285606A (ja) | 1997-04-11 | 1997-04-11 | 信号変換方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9358197A JPH10285606A (ja) | 1997-04-11 | 1997-04-11 | 信号変換方法及び回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10285606A true JPH10285606A (ja) | 1998-10-23 |
Family
ID=14086248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9358197A Pending JPH10285606A (ja) | 1997-04-11 | 1997-04-11 | 信号変換方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10285606A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100410401B1 (ko) * | 2001-04-25 | 2003-12-18 | 주식회사 하이닉스반도체 | 적,녹,청 신호의 변환 방법 및 그 장치 |
| KR100602249B1 (ko) * | 2004-06-25 | 2006-07-19 | 주식회사 대우일렉트로닉스 | 영상 처리 장치 및 그 처리 방법 |
-
1997
- 1997-04-11 JP JP9358197A patent/JPH10285606A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100410401B1 (ko) * | 2001-04-25 | 2003-12-18 | 주식회사 하이닉스반도체 | 적,녹,청 신호의 변환 방법 및 그 장치 |
| KR100602249B1 (ko) * | 2004-06-25 | 2006-07-19 | 주식회사 대우일렉트로닉스 | 영상 처리 장치 및 그 처리 방법 |
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