JPH10285017A - 同期クロック発生回路及びシステム - Google Patents
同期クロック発生回路及びシステムInfo
- Publication number
- JPH10285017A JPH10285017A JP9098502A JP9850297A JPH10285017A JP H10285017 A JPH10285017 A JP H10285017A JP 9098502 A JP9098502 A JP 9098502A JP 9850297 A JP9850297 A JP 9850297A JP H10285017 A JPH10285017 A JP H10285017A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- clock signal
- output signal
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Dram (AREA)
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 内部クロック信号のデューティ及び周波数を
効率良く設計できるＳＭＤ方式の同期クロック発生回
路。 【解決手段】 入力クロックＣＬＫはバッファＢ１〜Ｂ
３に入力され、内部クロックＫ１，Ｋ２に分けられる。
Ｋ１はＮＡＮＤゲート群Ｓ１〜ＳＫの同期識別回路ＴＣ
Ｄに、Ｋ２はフォワードディレイアレイＦＤＡに入り、
この各段の出力は順次に同期識別回路のＮＡＮＤゲート
に入力される。内部クロックＫ２の出力と、１周期遅れ
の内部クロックＫ１の出力が一致したＮＡＮＤゲートは
ローレベルとなり、これが２組のバックワードディレイ
アレイＢＤＡ１，２の対応段に折り返される。そして同
数の単位遅延回路を介して伝達され、内部クロック信号
Ｋ３，Ｋ４となり、それぞれバッファＢ４，Ｂ５及びＢ
６，Ｂ７を介して、内部クロック信号Ｋ５，Ｋ６として
パルス整形回路ＰＴを通して内部クロック信号Ｋ７を形
成し、これはバッファＢ８を経て同期クロック信号ＳＣ
Ｋとなる。
効率良く設計できるＳＭＤ方式の同期クロック発生回
路。 【解決手段】 入力クロックＣＬＫはバッファＢ１〜Ｂ
３に入力され、内部クロックＫ１，Ｋ２に分けられる。
Ｋ１はＮＡＮＤゲート群Ｓ１〜ＳＫの同期識別回路ＴＣ
Ｄに、Ｋ２はフォワードディレイアレイＦＤＡに入り、
この各段の出力は順次に同期識別回路のＮＡＮＤゲート
に入力される。内部クロックＫ２の出力と、１周期遅れ
の内部クロックＫ１の出力が一致したＮＡＮＤゲートは
ローレベルとなり、これが２組のバックワードディレイ
アレイＢＤＡ１，２の対応段に折り返される。そして同
数の単位遅延回路を介して伝達され、内部クロック信号
Ｋ３，Ｋ４となり、それぞれバッファＢ４，Ｂ５及びＢ
６，Ｂ７を介して、内部クロック信号Ｋ５，Ｋ６として
パルス整形回路ＰＴを通して内部クロック信号Ｋ７を形
成し、これはバッファＢ８を経て同期クロック信号ＳＣ
Ｋとなる。
Description
【０００１】
【発明の属する技術分野】この発明は同期クロック発生
回路及びシステムに関し、例えば、ＳＭＤ（シンクロナ
ス・ミラー・ディレイ）方式の同期クロック発生回路な
らびにこれを含むシンクロナスＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）及びメモリシステムに
利用して特に有効な技術に関するものである。
回路及びシステムに関し、例えば、ＳＭＤ（シンクロナ
ス・ミラー・ディレイ）方式の同期クロック発生回路な
らびにこれを含むシンクロナスＤＲＡＭ（ダイナミック
・ランダム・アクセス・メモリ）及びメモリシステムに
利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】一連の単位遅延回路が直列結合されてな
るフォワードディレイアレイ及びバックワードディレイ
アレイを含み、その３周期目から入力クロック信号に位
相同期された内部クロック信号を形成しうるいわゆるＳ
ＭＤ方式の同期クロック発生回路が、例えば、特開平８
−２３７０９１に記載されている。この公開特許公報に
は、さらに、同期クロック発生回路に複数段のバックワ
ードディレイアレイを設け、２段目以降のバックワード
ディレイアレイを構成する単位遅延回路の遅延時間を初
段のバックワードディレイアレイを構成する単位遅延回
路の２分の１ないし所定数分の１とすることで、内部ク
ロック信号のデューティを制御し、あるいはその周波数
を逓倍する方法が提案されている。
るフォワードディレイアレイ及びバックワードディレイ
アレイを含み、その３周期目から入力クロック信号に位
相同期された内部クロック信号を形成しうるいわゆるＳ
ＭＤ方式の同期クロック発生回路が、例えば、特開平８
−２３７０９１に記載されている。この公開特許公報に
は、さらに、同期クロック発生回路に複数段のバックワ
ードディレイアレイを設け、２段目以降のバックワード
ディレイアレイを構成する単位遅延回路の遅延時間を初
段のバックワードディレイアレイを構成する単位遅延回
路の２分の１ないし所定数分の１とすることで、内部ク
ロック信号のデューティを制御し、あるいはその周波数
を逓倍する方法が提案されている。
【０００３】
【発明が解決しようとする課題】ＳＭＤ方式の同期クロ
ック発生回路において、内部クロック信号のデューティ
を制御し周波数を逓倍できることは、同期クロック発生
回路を含むシンクロナスＤＲＡＭ等の装置又はシステム
の動作を安定化し、あるいは入力クロック信号の周波数
を低くしてチップ間又はボード間信号経路を構成し易く
する上で有効な手段となる。ところが、上記に記載され
る方法では、２段目以降のバックワードディレイアレイ
を構成する単位遅延回路を１個おき又は所定数おきに間
引きすることにより、バックワードディレイアレイとし
ての遅延時間を制御している。このため、遅延時間の設
計が効率化しにくく、また回路レイアウトのユニット化
が比較的困難となって、負荷バランスの管理も難しくな
る。この結果、同期クロック発生回路を含むシンクロナ
スＤＲＡＭ及びメモリシステム等の動作が不安定となっ
てそのサイクルタイムが制約を受け、その低コストが阻
害される。
ック発生回路において、内部クロック信号のデューティ
を制御し周波数を逓倍できることは、同期クロック発生
回路を含むシンクロナスＤＲＡＭ等の装置又はシステム
の動作を安定化し、あるいは入力クロック信号の周波数
を低くしてチップ間又はボード間信号経路を構成し易く
する上で有効な手段となる。ところが、上記に記載され
る方法では、２段目以降のバックワードディレイアレイ
を構成する単位遅延回路を１個おき又は所定数おきに間
引きすることにより、バックワードディレイアレイとし
ての遅延時間を制御している。このため、遅延時間の設
計が効率化しにくく、また回路レイアウトのユニット化
が比較的困難となって、負荷バランスの管理も難しくな
る。この結果、同期クロック発生回路を含むシンクロナ
スＤＲＡＭ及びメモリシステム等の動作が不安定となっ
てそのサイクルタイムが制約を受け、その低コストが阻
害される。
【０００４】この発明の目的は、内部クロック信号のデ
ューティ及び周波数を効率良く設計・管理しうるＳＭＤ
方式の同期クロック発生回路を実現することにある。こ
の発明の他の目的は、同期クロック発生回路の回路レイ
アウトを効率化し、これを含む装置又はシステムの高速
化及び低コスト化を図ることにある。
ューティ及び周波数を効率良く設計・管理しうるＳＭＤ
方式の同期クロック発生回路を実現することにある。こ
の発明の他の目的は、同期クロック発生回路の回路レイ
アウトを効率化し、これを含む装置又はシステムの高速
化及び低コスト化を図ることにある。
【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シンクロナスＤＲＡＭ等に含
まれるＳＭＤ方式の同期クロック発生回路を、ｄ1 なる
遅延時間を有し所定の外部端子を介して入力されるクロ
ック信号を受ける入力回路と、ｎ×（ｄ1 ＋ｄ2 ）なる
遅延時間を有し入力回路の出力信号を受ける第１の遅延
手段と、ｎ×ｔＤなる遅延時間をそれぞれ有する複数の
単位遅延回路が直列結合されてなり第１の遅延手段の出
力信号を受けるフォワードディレイアレイと、その一方
の入力端子にフォワードディレイアレイの対応する単位
遅延回路の出力信号をそれぞれ受けその他方の入力端子
に入力回路の出力信号を共通に受ける複数の単位識別回
路を含む周期識別回路と、ｍ×ｔＤなる遅延時間をそれ
ぞれ有しその一方の入力端子に周期識別回路の対応する
単位識別回路の出力信号をそれぞれ受ける複数の単位遅
延回路が直列結合されてなる第１のバックワードディレ
イアレイ及びｎ×ｔＤなる遅延時間をそれぞれ有しその
一方の入力端子に周期識別回路の対応する単位識別回路
の出力信号をそれぞれ受ける複数の単位遅延回路が直列
結合されてなる第２のバックワードディレイアレイ、あ
るいはｔＤ，２×ｔＤないしｎ×ｔＤなる遅延時間をそ
れぞれ有しその一方の入力端子に周期識別回路の対応す
る単位識別回路の出力信号をそれぞれ受けるそれぞれ複
数の単位遅延回路が直列結合されてなる第１ないし第ｎ
のバックワードディレイアレイと、（ｍ−１）×（ｄ1
＋ｄ2 ）及び（ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間
をそれぞれ有し第１及び第２のバックワードディレイア
レイの出力信号をそれぞれ受ける第２及び第３の遅延手
段、あるいはｄ1＋ｄ2 ，２×（ｄ1 ＋ｄ2 ）ないし
（ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間をそれぞれ有
し第２ないし第ｎのバックワードディレイアレイの出力
信号をそれぞれ受ける第２ないし第ｎの遅延手段と、δ
なる遅延時間を有しかつ第２及び第３の遅延手段の出力
信号を受け両出力信号間の位相差に相当するパルス幅の
パルス信号を形成するパルス整形回路、あるいはその第
１の入力端子に第１のバックワードディレイアレイの出
力信号を受けその第２ないし第ｎの入力端子に第２ない
し第ｎの遅延手段の出力信号をそれぞれ受ける論理和回
路ならびにδなる遅延時間を有し論理和回路の出力信号
の立ち下がりを受けて所定のパルス幅を有するパルス信
号を生成するパルス発生回路と、ｄ2 −δなる遅延時間
を有しパルス整形回路又はパルス発生回路の出力信号を
受けるバッファとをもとに構成するとともに、その回路
レイアウトを、フォワードディレイアレイ，周期識別回
路ならびに第１及び第２あるいは第１ないし第ｎのバッ
クワードディレイアレイの対応する単位遅延回路及び単
位識別回路がそれぞれ縦積み配置されてなる複数の単位
配置ブロックを横並び配置することにより実現する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シンクロナスＤＲＡＭ等に含
まれるＳＭＤ方式の同期クロック発生回路を、ｄ1 なる
遅延時間を有し所定の外部端子を介して入力されるクロ
ック信号を受ける入力回路と、ｎ×（ｄ1 ＋ｄ2 ）なる
遅延時間を有し入力回路の出力信号を受ける第１の遅延
手段と、ｎ×ｔＤなる遅延時間をそれぞれ有する複数の
単位遅延回路が直列結合されてなり第１の遅延手段の出
力信号を受けるフォワードディレイアレイと、その一方
の入力端子にフォワードディレイアレイの対応する単位
遅延回路の出力信号をそれぞれ受けその他方の入力端子
に入力回路の出力信号を共通に受ける複数の単位識別回
路を含む周期識別回路と、ｍ×ｔＤなる遅延時間をそれ
ぞれ有しその一方の入力端子に周期識別回路の対応する
単位識別回路の出力信号をそれぞれ受ける複数の単位遅
延回路が直列結合されてなる第１のバックワードディレ
イアレイ及びｎ×ｔＤなる遅延時間をそれぞれ有しその
一方の入力端子に周期識別回路の対応する単位識別回路
の出力信号をそれぞれ受ける複数の単位遅延回路が直列
結合されてなる第２のバックワードディレイアレイ、あ
るいはｔＤ，２×ｔＤないしｎ×ｔＤなる遅延時間をそ
れぞれ有しその一方の入力端子に周期識別回路の対応す
る単位識別回路の出力信号をそれぞれ受けるそれぞれ複
数の単位遅延回路が直列結合されてなる第１ないし第ｎ
のバックワードディレイアレイと、（ｍ−１）×（ｄ1
＋ｄ2 ）及び（ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間
をそれぞれ有し第１及び第２のバックワードディレイア
レイの出力信号をそれぞれ受ける第２及び第３の遅延手
段、あるいはｄ1＋ｄ2 ，２×（ｄ1 ＋ｄ2 ）ないし
（ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間をそれぞれ有
し第２ないし第ｎのバックワードディレイアレイの出力
信号をそれぞれ受ける第２ないし第ｎの遅延手段と、δ
なる遅延時間を有しかつ第２及び第３の遅延手段の出力
信号を受け両出力信号間の位相差に相当するパルス幅の
パルス信号を形成するパルス整形回路、あるいはその第
１の入力端子に第１のバックワードディレイアレイの出
力信号を受けその第２ないし第ｎの入力端子に第２ない
し第ｎの遅延手段の出力信号をそれぞれ受ける論理和回
路ならびにδなる遅延時間を有し論理和回路の出力信号
の立ち下がりを受けて所定のパルス幅を有するパルス信
号を生成するパルス発生回路と、ｄ2 −δなる遅延時間
を有しパルス整形回路又はパルス発生回路の出力信号を
受けるバッファとをもとに構成するとともに、その回路
レイアウトを、フォワードディレイアレイ，周期識別回
路ならびに第１及び第２あるいは第１ないし第ｎのバッ
クワードディレイアレイの対応する単位遅延回路及び単
位識別回路がそれぞれ縦積み配置されてなる複数の単位
配置ブロックを横並び配置することにより実現する。
【０００７】上記手段によれば、比較的低い周波数の入
力クロック信号をもとに、ｍ／ｎのデューティ又はｎ倍
の周波数の内部クロック信号を容易に形成しうる同期ク
ロック発生回路を効率良く設計・開発できる。この結
果、同期クロック発生回路を含むシンクロナスＤＲＡＭ
等の動作を安定化し、入力クロック信号の周波数を低く
してチップ間又はボード間信号経路を構成し易くするこ
とができるとともに、同期クロック発生回路のレイアウ
ト設計を効率化し、その負荷バランスを制御し易くし
て、同期クロック発生回路を含むシンクロナスＤＲＡＭ
等ならびにこれを含むメモリシステム等の高速化及び低
コスト化を図ることができる。
力クロック信号をもとに、ｍ／ｎのデューティ又はｎ倍
の周波数の内部クロック信号を容易に形成しうる同期ク
ロック発生回路を効率良く設計・開発できる。この結
果、同期クロック発生回路を含むシンクロナスＤＲＡＭ
等の動作を安定化し、入力クロック信号の周波数を低く
してチップ間又はボード間信号経路を構成し易くするこ
とができるとともに、同期クロック発生回路のレイアウ
ト設計を効率化し、その負荷バランスを制御し易くし
て、同期クロック発生回路を含むシンクロナスＤＲＡＭ
等ならびにこれを含むメモリシステム等の高速化及び低
コスト化を図ることができる。
【０００８】
【発明の実施の形態】図１には、この発明が適用された
同期クロック発生回路ＳＣＫＧの第１の実施例のブロッ
ク図が示されている。同図をもとに、まずこの実施例の
同期クロック発生回路ＳＣＫＧの基本的構成及び動作原
理について説明する。
同期クロック発生回路ＳＣＫＧの第１の実施例のブロッ
ク図が示されている。同図をもとに、まずこの実施例の
同期クロック発生回路ＳＣＫＧの基本的構成及び動作原
理について説明する。
【０００９】図１において、この実施例の同期クロック
発生回路ＳＣＫＧは、外部のアクセス装置から所定の外
部端子つまりクロック入力端子ＣＬＫを介して供給され
る入力クロック信号ＣＬＫを受ける入力回路つまりバッ
ファＢ１を備える。バッファＢ１の出力信号つまり内部
クロック信号Ｋ１は、周期識別回路ＴＣＤに供給される
とともに、バッファＢ２及びＢ３（第１の遅延手段）を
経た後、内部クロック信号Ｋ２としてフォワードディレ
イアレイＦＤＡに供給される。なお、バッファＢ１はｄ
1 なる遅延時間を有すべく設計され、入力クロック信号
ＣＬＫの立ち上がりを受けて所定のパルス幅ｔＰＷを有
する内部クロック信号Ｋ１を形成する。また、バッファ
Ｂ２及びＢ３は、自然数ｎに対してそれぞれｎ×ｄ1 及
びｎ×ｄ 2 なる遅延時間を有すべく設計され、バッファ
Ｂ１の出力信号つまり内部クロック信号Ｋ１を受けてそ
の遅延時間ｎ（ｄ1 ＋ｄ2 ）だけ遅延させる。
発生回路ＳＣＫＧは、外部のアクセス装置から所定の外
部端子つまりクロック入力端子ＣＬＫを介して供給され
る入力クロック信号ＣＬＫを受ける入力回路つまりバッ
ファＢ１を備える。バッファＢ１の出力信号つまり内部
クロック信号Ｋ１は、周期識別回路ＴＣＤに供給される
とともに、バッファＢ２及びＢ３（第１の遅延手段）を
経た後、内部クロック信号Ｋ２としてフォワードディレ
イアレイＦＤＡに供給される。なお、バッファＢ１はｄ
1 なる遅延時間を有すべく設計され、入力クロック信号
ＣＬＫの立ち上がりを受けて所定のパルス幅ｔＰＷを有
する内部クロック信号Ｋ１を形成する。また、バッファ
Ｂ２及びＢ３は、自然数ｎに対してそれぞれｎ×ｄ1 及
びｎ×ｄ 2 なる遅延時間を有すべく設計され、バッファ
Ｂ１の出力信号つまり内部クロック信号Ｋ１を受けてそ
の遅延時間ｎ（ｄ1 ＋ｄ2 ）だけ遅延させる。
【００１０】フォワードディレイアレイＦＤＡは、それ
ぞれｎ×ｔＤなる遅延時間を有し直列結合されるｋ個の
単位遅延回路を含む。また、周期識別回路ＴＣＤは、ｋ
個の単位識別回路つまりスイッチＳ１〜Ｓｋを含み、こ
れらのスイッチは、後述するように、その一方の入力端
子にフォワードディレイアレイＦＤＡの対応する単位遅
延回路の出力信号をそれぞれ受けその他方の入力端子に
内部クロック信号Ｋ１を共通に受けるナンド（ＮＡＮ
Ｄ）ゲートからなる。これらのナンドゲートは、フォワ
ードディレイアレイＦＤＡの対応する単位遅延回路の出
力信号と１周期遅れの内部クロック信号Ｋ１とがともに
ハイレベルとされることでその出力信号を選択的にロウ
レベルとし、いわゆる周期識別回路として機能する。
ぞれｎ×ｔＤなる遅延時間を有し直列結合されるｋ個の
単位遅延回路を含む。また、周期識別回路ＴＣＤは、ｋ
個の単位識別回路つまりスイッチＳ１〜Ｓｋを含み、こ
れらのスイッチは、後述するように、その一方の入力端
子にフォワードディレイアレイＦＤＡの対応する単位遅
延回路の出力信号をそれぞれ受けその他方の入力端子に
内部クロック信号Ｋ１を共通に受けるナンド（ＮＡＮ
Ｄ）ゲートからなる。これらのナンドゲートは、フォワ
ードディレイアレイＦＤＡの対応する単位遅延回路の出
力信号と１周期遅れの内部クロック信号Ｋ１とがともに
ハイレベルとされることでその出力信号を選択的にロウ
レベルとし、いわゆる周期識別回路として機能する。
【００１１】なお、フォワードディレイアレイＦＤＡの
単位遅延回路のそれぞれは、後述するように、二つの入
力端子を備える。フォワードディレイアレイＦＤＡの第
１段及び第２段の単位遅延回路の図示されない他方の入
力端子には、回路の電源電圧つまりハイレベルが定常的
に供給され、第３段以降の単位遅延回路の他方の入力端
子には、前前段の単位遅延回路に対応するスイッチＳ１
〜Ｓｋ−２の出力信号がそれぞれ供給される。これによ
り、フォワードディレイアレイＦＤＡの単位遅延回路を
介して伝達されるハイレベルの内部クロック信号Ｋ２
は、前前段の単位遅延回路に対応するスイッチＳ１〜Ｓ
ｋ−２の出力信号がロウレベルとされた時点で、言い換
えるならば、前前段の単位遅延回路の出力信号が１周期
遅れの内部クロック信号Ｋ１と同時にハイレベルとされ
た時点で、ロウレベル固定され、それ以降の単位遅延回
路へのハイレベル伝達が中断される。
単位遅延回路のそれぞれは、後述するように、二つの入
力端子を備える。フォワードディレイアレイＦＤＡの第
１段及び第２段の単位遅延回路の図示されない他方の入
力端子には、回路の電源電圧つまりハイレベルが定常的
に供給され、第３段以降の単位遅延回路の他方の入力端
子には、前前段の単位遅延回路に対応するスイッチＳ１
〜Ｓｋ−２の出力信号がそれぞれ供給される。これによ
り、フォワードディレイアレイＦＤＡの単位遅延回路を
介して伝達されるハイレベルの内部クロック信号Ｋ２
は、前前段の単位遅延回路に対応するスイッチＳ１〜Ｓ
ｋ−２の出力信号がロウレベルとされた時点で、言い換
えるならば、前前段の単位遅延回路の出力信号が１周期
遅れの内部クロック信号Ｋ１と同時にハイレベルとされ
た時点で、ロウレベル固定され、それ以降の単位遅延回
路へのハイレベル伝達が中断される。
【００１２】同期クロック発生回路ＳＣＫＧは、さら
に、それぞれｍ×ｔＤなる遅延時間を有しかつ逆向きに
直列結合されるｋ個の単位遅延回路からなるバックワー
ドディレイアレイＢＤＡ１（第１のバックワードディレ
イアレイ）と、それぞれｎ×ｔＤなる遅延時間を有しか
つ逆向きに直列結合されるｋ個の単位遅延回路からなる
バックワードディレイアレイＢＤＡ２（第２のバックワ
ードディレイアレイ）とを備える。このうち、バックワ
ードディレイアレイＢＤＡ１の各単位遅延回路の一方の
入力端子には、周期識別回路ＴＣＤの対応するスイッチ
Ｓ１〜Ｓｋの出力信号がそれぞれ供給され、その他方の
入力端子には、その前段の単位遅延回路の出力信号がそ
れぞれ供給される。同様に、バックワードディレイアレ
イＢＤＡ２の各単位遅延回路の一方の入力端子には、周
期識別回路ＴＣＤの対応するスイッチＳ１〜Ｓｋの出力
信号がそれぞれ供給され、その他方の入力端子には、そ
の前段の単位遅延回路の出力信号がそれぞれ供給され
る。
に、それぞれｍ×ｔＤなる遅延時間を有しかつ逆向きに
直列結合されるｋ個の単位遅延回路からなるバックワー
ドディレイアレイＢＤＡ１（第１のバックワードディレ
イアレイ）と、それぞれｎ×ｔＤなる遅延時間を有しか
つ逆向きに直列結合されるｋ個の単位遅延回路からなる
バックワードディレイアレイＢＤＡ２（第２のバックワ
ードディレイアレイ）とを備える。このうち、バックワ
ードディレイアレイＢＤＡ１の各単位遅延回路の一方の
入力端子には、周期識別回路ＴＣＤの対応するスイッチ
Ｓ１〜Ｓｋの出力信号がそれぞれ供給され、その他方の
入力端子には、その前段の単位遅延回路の出力信号がそ
れぞれ供給される。同様に、バックワードディレイアレ
イＢＤＡ２の各単位遅延回路の一方の入力端子には、周
期識別回路ＴＣＤの対応するスイッチＳ１〜Ｓｋの出力
信号がそれぞれ供給され、その他方の入力端子には、そ
の前段の単位遅延回路の出力信号がそれぞれ供給され
る。
【００１３】これにより、フォワードディレイアレイＦ
ＤＡの複数の単位遅延回路を図の左から右へ順次遅延・
伝達される内部クロック信号Ｋ２のハイレベルは、その
位相が内部クロック信号Ｋ１の１周期遅れのハイレベル
と一致した時点でロウレベルに反転され、周期識別回路
ＴＣＤの対応するスイッチＳ１〜Ｓｋを介してバックワ
ードディレイアレイＢＤＡ１及びＢＤＡ２に折り返され
る。そして、バックワードディレイアレイＢＤＡ１及び
ＢＤＡ２の同数の単位遅延回路を介して逆向きに遅延・
伝達された後、内部クロック信号Ｋ３又はＫ４となる。
バックワードディレイアレイＢＤＡ１の出力信号つまり
内部クロック信号Ｋ３は、バッファＢ４及びＢ５（第２
の遅延手段）を経た後、内部クロック信号Ｋ５としてパ
ルス整形回路ＰＴの一方の入力端子に供給される。ま
た、バックワードディレイアレイＢＤＡ２の出力信号つ
まり内部クロック信号Ｋ４は、バッファＢ６及びＢ７
（第３の遅延手段）を経た後、内部クロック信号Ｋ６と
してパルス整形回路ＰＴの他方の入力端子に供給され
る。なお、バッファＢ４及びＢ５は、それぞれｉ×ｄ1
又はｉ×ｄ2 つまり（ｍ−１）×ｄ1 又は（ｍ−１）×
ｄ2 なる遅延時間を有し、バッファＢ６及びＢ７は、そ
れぞれｊ×ｄ1 又はｊ×ｄ2 つまり（ｎ−１）×ｄ1 又
は（ｎ−１）×ｄ2 なる遅延時間を有すべく設計され
る。
ＤＡの複数の単位遅延回路を図の左から右へ順次遅延・
伝達される内部クロック信号Ｋ２のハイレベルは、その
位相が内部クロック信号Ｋ１の１周期遅れのハイレベル
と一致した時点でロウレベルに反転され、周期識別回路
ＴＣＤの対応するスイッチＳ１〜Ｓｋを介してバックワ
ードディレイアレイＢＤＡ１及びＢＤＡ２に折り返され
る。そして、バックワードディレイアレイＢＤＡ１及び
ＢＤＡ２の同数の単位遅延回路を介して逆向きに遅延・
伝達された後、内部クロック信号Ｋ３又はＫ４となる。
バックワードディレイアレイＢＤＡ１の出力信号つまり
内部クロック信号Ｋ３は、バッファＢ４及びＢ５（第２
の遅延手段）を経た後、内部クロック信号Ｋ５としてパ
ルス整形回路ＰＴの一方の入力端子に供給される。ま
た、バックワードディレイアレイＢＤＡ２の出力信号つ
まり内部クロック信号Ｋ４は、バッファＢ６及びＢ７
（第３の遅延手段）を経た後、内部クロック信号Ｋ６と
してパルス整形回路ＰＴの他方の入力端子に供給され
る。なお、バッファＢ４及びＢ５は、それぞれｉ×ｄ1
又はｉ×ｄ2 つまり（ｍ−１）×ｄ1 又は（ｍ−１）×
ｄ2 なる遅延時間を有し、バッファＢ６及びＢ７は、そ
れぞれｊ×ｄ1 又はｊ×ｄ2 つまり（ｎ−１）×ｄ1 又
は（ｎ−１）×ｄ2 なる遅延時間を有すべく設計され
る。
【００１４】パルス整形回路ＰＴは、δなる遅延時間を
有すべく設計され、バックワードディレイアレイＢＤＡ
１及びＢＤＡ２の出力信号つまり内部クロック信号Ｋ５
及びＫ６間のハイレベルへの立ち上がり位相差に応じた
パルス幅を有するパルス信号つまり内部クロック信号Ｋ
７を形成する。この内部クロック信号Ｋ７は、ｄ2 −δ
なる遅延時間を有するバッファＢ８を経た後、内部クロ
ック信号つまり同期クロック信号ＳＣＫとして図示され
ない後段回路に分配・供給される。
有すべく設計され、バックワードディレイアレイＢＤＡ
１及びＢＤＡ２の出力信号つまり内部クロック信号Ｋ５
及びＫ６間のハイレベルへの立ち上がり位相差に応じた
パルス幅を有するパルス信号つまり内部クロック信号Ｋ
７を形成する。この内部クロック信号Ｋ７は、ｄ2 −δ
なる遅延時間を有するバッファＢ８を経た後、内部クロ
ック信号つまり同期クロック信号ＳＣＫとして図示され
ない後段回路に分配・供給される。
【００１５】ところで、フォワードディレイアレイＦＤ
Ａの各単位遅延回路を介して順次遅延・伝達される内部
クロック信号Ｋ２の位相が、その第ｙ段の単位遅延回路
において１周期遅れの内部クロック信号Ｋ１の位相と一
致し、周期識別回路ＴＣＤの対応するスイッチＳ１〜Ｓ
ｋの出力信号がロウレベルとされるとき、内部クロック
信号Ｋ１つまり入力クロック信号ＣＬＫの周期ｔＣＫ
は、 ｔＣＫ＝ｎ（ｄ1 ＋ｄ2 ）＋ｙｎｔＤ ＝ｎ（ｄ1 ＋ｄ2 ）＋ｎｔＤＡ …………………………………（１） なる関係が成り立つ。言うまでもなく、上式のｔＤＡ
は、ｔＤＡ＝ｙｔＤである。また、このｔＤＡの値は、
上記（１）式から、 ｔＤＡ＝［ｔＣＫ−ｎ（ｄ1 ＋ｄ2 ）］／ｎ ＝ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ）……………………………………（２） に置き換えることができる。
Ａの各単位遅延回路を介して順次遅延・伝達される内部
クロック信号Ｋ２の位相が、その第ｙ段の単位遅延回路
において１周期遅れの内部クロック信号Ｋ１の位相と一
致し、周期識別回路ＴＣＤの対応するスイッチＳ１〜Ｓ
ｋの出力信号がロウレベルとされるとき、内部クロック
信号Ｋ１つまり入力クロック信号ＣＬＫの周期ｔＣＫ
は、 ｔＣＫ＝ｎ（ｄ1 ＋ｄ2 ）＋ｙｎｔＤ ＝ｎ（ｄ1 ＋ｄ2 ）＋ｎｔＤＡ …………………………………（１） なる関係が成り立つ。言うまでもなく、上式のｔＤＡ
は、ｔＤＡ＝ｙｔＤである。また、このｔＤＡの値は、
上記（１）式から、 ｔＤＡ＝［ｔＣＫ−ｎ（ｄ1 ＋ｄ2 ）］／ｎ ＝ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ）……………………………………（２） に置き換えることができる。
【００１６】一方、周期識別回路ＴＣＤの第ｙ段のスイ
ッチＳｙのロウレベル出力は、バックワードディレイア
レイＢＤＡ１ならびにバッファＢ４及びＢ５により、 ｔ１＝ｍｔＤＡ＋（ｍ−１）（ｄ1 ＋ｄ2 ）……………………………（３） なる遅延時間ｔ１だけ遅延された後、内部クロック信号
Ｋ５となるとともに、バックワードディレイアレイＢＤ
Ａ２ならびにバッファＢ６及びＢ７により、 ｔ２＝ｎｔＤＡ＋（ｎ−１）（ｄ1 ＋ｄ2 ）……………………………（４） なる遅延時間ｔ２だけ遅延された後、内部クロック信号
Ｋ６となる。
ッチＳｙのロウレベル出力は、バックワードディレイア
レイＢＤＡ１ならびにバッファＢ４及びＢ５により、 ｔ１＝ｍｔＤＡ＋（ｍ−１）（ｄ1 ＋ｄ2 ）……………………………（３） なる遅延時間ｔ１だけ遅延された後、内部クロック信号
Ｋ５となるとともに、バックワードディレイアレイＢＤ
Ａ２ならびにバッファＢ６及びＢ７により、 ｔ２＝ｎｔＤＡ＋（ｎ−１）（ｄ1 ＋ｄ2 ）……………………………（４） なる遅延時間ｔ２だけ遅延された後、内部クロック信号
Ｋ６となる。
【００１７】パルス整形回路ＰＴは、内部クロック信号
Ｋ５の立ち上がりを受けて内部クロック信号Ｋ７をロウ
レベルとし、内部クロック信号Ｋ６の立ち上がりを受け
てこれをハイレベルに戻す。したがって、入力クロック
信号ＣＬＫの立ち上がりからバッファＢ８の出力信号つ
まり同期クロック信号ＳＣＫの立ち上がりまでの時間ｔ
Ｈは、上記バッファＢ１の遅延時間ｄ1 及び（１）式の
周期ｔＣＫに上記（４）式の遅延時間ｔ２ならびにパル
ス整形回路ＰＴ及びバッファＢ８の遅延時間とを加えた
値、つまり、 ｔＨ＝ｄ1 ＋ｔＣＫ＋ｎｔＤＡ＋（ｎ−１）（ｄ1 ＋ｄ2 ）＋δ＋（ｄ2 −δ） ＝ｔＣＫ＋ｎｔＤＡ＋ｎ（ｄ1 ＋ｄ2 ）………………………………（５） となる。この（５）式内のｔＤＡを上記（２）式に置き
換えると、 ｔＨ＝ｔＣＫ＋ｎ［ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ）］＋ｎ（ｄ1 ＋ｄ2 ） ＝ｔＣＫ＋ｔＣＫ−ｎ（ｄ1 ＋ｄ2 ）＋ｎ（ｄ1 ＋ｄ2 ） ＝２ｔＣＫ となり、入力クロック信号ＣＬＫの２周期遅れの立ち上
がりと一致する。
Ｋ５の立ち上がりを受けて内部クロック信号Ｋ７をロウ
レベルとし、内部クロック信号Ｋ６の立ち上がりを受け
てこれをハイレベルに戻す。したがって、入力クロック
信号ＣＬＫの立ち上がりからバッファＢ８の出力信号つ
まり同期クロック信号ＳＣＫの立ち上がりまでの時間ｔ
Ｈは、上記バッファＢ１の遅延時間ｄ1 及び（１）式の
周期ｔＣＫに上記（４）式の遅延時間ｔ２ならびにパル
ス整形回路ＰＴ及びバッファＢ８の遅延時間とを加えた
値、つまり、 ｔＨ＝ｄ1 ＋ｔＣＫ＋ｎｔＤＡ＋（ｎ−１）（ｄ1 ＋ｄ2 ）＋δ＋（ｄ2 −δ） ＝ｔＣＫ＋ｎｔＤＡ＋ｎ（ｄ1 ＋ｄ2 ）………………………………（５） となる。この（５）式内のｔＤＡを上記（２）式に置き
換えると、 ｔＨ＝ｔＣＫ＋ｎ［ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ）］＋ｎ（ｄ1 ＋ｄ2 ） ＝ｔＣＫ＋ｔＣＫ−ｎ（ｄ1 ＋ｄ2 ）＋ｎ（ｄ1 ＋ｄ2 ） ＝２ｔＣＫ となり、入力クロック信号ＣＬＫの２周期遅れの立ち上
がりと一致する。
【００１８】一方、入力クロック信号ＣＬＫの立ち上が
りから同期クロック信号ＳＣＫの立ち下がりまでの時間
ｔＬは、上記バッファＢ１の遅延時間ｄ1 及び（１）式
の周期ｔＣＫに（３）式の遅延時間ｔ１とパルス整形回
路ＰＴ及びバッファＢ８の遅延時間とを加えた値、つま
り、 ｔＬ＝ｄ1 ＋ｔＣＫ＋ｍｔＤＡ＋（ｍ−１）（ｄ1 ＋ｄ2 ）＋δ＋（ｄ2 −δ） ＝ｔＣＫ＋ｍｔＤＡ＋ｍ（ｄ1 ＋ｄ2 ）………………………………（６） となる。この（６）式内のｔＤＡを上記（２）式に置き
換えると、 ｔＬ＝ｔＣＫ＋ｍ［ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ）］＋ｍ（ｄ1 ＋ｄ2 ） ＝ｔＣＫ＋ｍｔＣＫ／ｎ−ｍ（ｄ1 ＋ｄ2 ）＋ｍ（ｄ1 ＋ｄ2 ） ＝ｔＣＫ＋ｍｔＣＫ／ｎ となり、入力クロック信号ＣＬＫの１周期遅れの立ち上
がりからｍ／ｎ周期だけ遅れたタイミングとなる。
りから同期クロック信号ＳＣＫの立ち下がりまでの時間
ｔＬは、上記バッファＢ１の遅延時間ｄ1 及び（１）式
の周期ｔＣＫに（３）式の遅延時間ｔ１とパルス整形回
路ＰＴ及びバッファＢ８の遅延時間とを加えた値、つま
り、 ｔＬ＝ｄ1 ＋ｔＣＫ＋ｍｔＤＡ＋（ｍ−１）（ｄ1 ＋ｄ2 ）＋δ＋（ｄ2 −δ） ＝ｔＣＫ＋ｍｔＤＡ＋ｍ（ｄ1 ＋ｄ2 ）………………………………（６） となる。この（６）式内のｔＤＡを上記（２）式に置き
換えると、 ｔＬ＝ｔＣＫ＋ｍ［ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ）］＋ｍ（ｄ1 ＋ｄ2 ） ＝ｔＣＫ＋ｍｔＣＫ／ｎ−ｍ（ｄ1 ＋ｄ2 ）＋ｍ（ｄ1 ＋ｄ2 ） ＝ｔＣＫ＋ｍｔＣＫ／ｎ となり、入力クロック信号ＣＬＫの１周期遅れの立ち上
がりからｍ／ｎ周期だけ遅れたタイミングとなる。
【００１９】以上のことから、同期クロック信号ＳＣＫ
の立ち上がりから立ち下がりまでの時間つまり同期クロ
ック信号ＳＣＫのパルス幅ｔＷは、 ｔＷ＝ｍｔＣＫ／ｎ となり、同期クロック信号ＳＣＫのデューティＤは、 Ｄ＝ｔＷ／ｔＣＫ ＝（ｍｔＣＫ／ｎ）／ｔＣＫ ＝ｍ／ｎ となる。この結果、自然数ｍ及びｎの値を選定すること
で、同期クロック信号ＳＣＫのデューティを一義的に算
出し、任意に設定することができる。
の立ち上がりから立ち下がりまでの時間つまり同期クロ
ック信号ＳＣＫのパルス幅ｔＷは、 ｔＷ＝ｍｔＣＫ／ｎ となり、同期クロック信号ＳＣＫのデューティＤは、 Ｄ＝ｔＷ／ｔＣＫ ＝（ｍｔＣＫ／ｎ）／ｔＣＫ ＝ｍ／ｎ となる。この結果、自然数ｍ及びｎの値を選定すること
で、同期クロック信号ＳＣＫのデューティを一義的に算
出し、任意に設定することができる。
【００２０】図２には、この発明が適用された同期クロ
ック発生回路ＳＣＫＧの第２の実施例のブロック図が示
されている。また、図３には、図２の同期クロック発生
回路ＳＣＫＧの一実施例の回路図が示され、図４には、
その一実施例の信号波形図が示されている。さらに、図
５には、図２の同期クロック発生回路ＳＣＫＧの一実施
例の部分的な配置図が、その等価回路図とともに示され
ている。これらの図をもとに、この実施例の同期クロッ
ク発生回路ＳＣＫＧの構成及び動作ならびにその特徴に
ついて説明する。なお、この実施例は、前記図１の同期
クロック発生回路ＳＣＫＧにおける自然数ｍ及びｎをそ
れぞれ１及び２とした場合に対応し、その構成は、図１
の同期クロック発生回路ＳＣＫＧを基本的に踏襲する。
以下、これと異なる部分についてのみ、説明を追加す
る。
ック発生回路ＳＣＫＧの第２の実施例のブロック図が示
されている。また、図３には、図２の同期クロック発生
回路ＳＣＫＧの一実施例の回路図が示され、図４には、
その一実施例の信号波形図が示されている。さらに、図
５には、図２の同期クロック発生回路ＳＣＫＧの一実施
例の部分的な配置図が、その等価回路図とともに示され
ている。これらの図をもとに、この実施例の同期クロッ
ク発生回路ＳＣＫＧの構成及び動作ならびにその特徴に
ついて説明する。なお、この実施例は、前記図１の同期
クロック発生回路ＳＣＫＧにおける自然数ｍ及びｎをそ
れぞれ１及び２とした場合に対応し、その構成は、図１
の同期クロック発生回路ＳＣＫＧを基本的に踏襲する。
以下、これと異なる部分についてのみ、説明を追加す
る。
【００２１】図２において、この実施例の同期クロック
発生回路ＳＣＫＧは、入力クロック信号ＣＬＫを受ける
入力回路つまりバッファＢ１を含む。このバッファＢ１
の出力信号つまり内部クロック信号Ｋ１は、そのまま実
質的なスイッチＳ１〜Ｓｋからなる周期識別回路ＴＣＤ
に供給されるとともに、バッファＢ２及びＢ３を介して
フォワードディレイアレイＦＤＡに供給される。
発生回路ＳＣＫＧは、入力クロック信号ＣＬＫを受ける
入力回路つまりバッファＢ１を含む。このバッファＢ１
の出力信号つまり内部クロック信号Ｋ１は、そのまま実
質的なスイッチＳ１〜Ｓｋからなる周期識別回路ＴＣＤ
に供給されるとともに、バッファＢ２及びＢ３を介して
フォワードディレイアレイＦＤＡに供給される。
【００２２】この実施例において、バッファＢ２及びＢ
３は、ｎつまり２×ｄ1 及び２×ｄ2 の遅延時間を有す
るべく設計される。また、フォワードディレイアレイＦ
ＤＡは、それぞれｎ個つまり２個の単位回路Ｕからなる
ｋ個の単位遅延回路を含み、これらの単位回路Ｕのそれ
ぞれは単位遅延時間ｔＤなる遅延時間を有するべく設計
される。したがって、フォワードディレイアレイＦＤＡ
を構成する単位遅延回路のそれぞれは、ｎつまり２×ｔ
Ｄの遅延時間を持つものとなる。
３は、ｎつまり２×ｄ1 及び２×ｄ2 の遅延時間を有す
るべく設計される。また、フォワードディレイアレイＦ
ＤＡは、それぞれｎ個つまり２個の単位回路Ｕからなる
ｋ個の単位遅延回路を含み、これらの単位回路Ｕのそれ
ぞれは単位遅延時間ｔＤなる遅延時間を有するべく設計
される。したがって、フォワードディレイアレイＦＤＡ
を構成する単位遅延回路のそれぞれは、ｎつまり２×ｔ
Ｄの遅延時間を持つものとなる。
【００２３】ここで、フォワードディレイアレイＦＤＡ
の各単位遅延回路の単位回路Ｕのそれぞれは、図３に例
示されるように、２入力のナンドゲートＧ１，Ｇ２，Ｇ
９，あるいはＧＡと、インバータＶ１，Ｖ２，Ｖ６ある
いはＶ７とを含む。フォワードディレイアレイＦＤＡの
第１段の単位遅延回路の前段の単位回路Ｕを構成するナ
ンドゲートＧ１の一方の入力端子には内部クロック信号
Ｋ２が供給され、その他方の入力端子には回路の電源電
圧つまりハイレベルが定常的に供給される。また、その
後段の単位回路Ｕを構成するナンドゲートＧ２の両入力
端子は共通結合され、前段の単位回路ＵのインバータＶ
１の出力端子に結合される。
の各単位遅延回路の単位回路Ｕのそれぞれは、図３に例
示されるように、２入力のナンドゲートＧ１，Ｇ２，Ｇ
９，あるいはＧＡと、インバータＶ１，Ｖ２，Ｖ６ある
いはＶ７とを含む。フォワードディレイアレイＦＤＡの
第１段の単位遅延回路の前段の単位回路Ｕを構成するナ
ンドゲートＧ１の一方の入力端子には内部クロック信号
Ｋ２が供給され、その他方の入力端子には回路の電源電
圧つまりハイレベルが定常的に供給される。また、その
後段の単位回路Ｕを構成するナンドゲートＧ２の両入力
端子は共通結合され、前段の単位回路ＵのインバータＶ
１の出力端子に結合される。
【００２４】同様に、フォワードディレイアレイＦＤＡ
の第２段の単位遅延回路の前段の単位回路Ｕを構成する
ナンドゲートの一方の入力端子には、第１段の単位遅延
回路の後段の単位回路Ｕを構成するインバータＶ２の出
力信号が供給され、その他方の入力端子には、回路の電
源電圧が定常的に供給される。また、その後段の単位回
路Ｕを構成するナンドゲートの両入力端子は共通結合さ
れ、さらに前段の単位回路Ｕを構成するインバータの出
力端子に結合される。
の第２段の単位遅延回路の前段の単位回路Ｕを構成する
ナンドゲートの一方の入力端子には、第１段の単位遅延
回路の後段の単位回路Ｕを構成するインバータＶ２の出
力信号が供給され、その他方の入力端子には、回路の電
源電圧が定常的に供給される。また、その後段の単位回
路Ｕを構成するナンドゲートの両入力端子は共通結合さ
れ、さらに前段の単位回路Ｕを構成するインバータの出
力端子に結合される。
【００２５】一方、フォワードディレイアレイＦＤＡの
第３段以降の単位遅延回路の前段の単位回路Ｕを構成す
るナンドゲートＧ９等の一方の入力端子には、第２段以
降の単位遅延回路の後段の単位回路Ｕを構成するインバ
ータの出力信号がそれぞれ供給され、その他方の入力端
子には、周期識別回路ＴＣＤの前前段の単位遅延回路に
対応するスイッチＳ１〜Ｓｋ−２の出力信号がそれぞれ
供給される。フォワードディレイアレイＦＤＡの第３段
以降の単位遅延回路の後段の単位回路Ｕを構成するナン
ドゲートＧＡ等の両入力端子はそれぞれ共通結合され、
さらに前段の単位回路Ｕを構成するインバータの出力端
子に結合される。
第３段以降の単位遅延回路の前段の単位回路Ｕを構成す
るナンドゲートＧ９等の一方の入力端子には、第２段以
降の単位遅延回路の後段の単位回路Ｕを構成するインバ
ータの出力信号がそれぞれ供給され、その他方の入力端
子には、周期識別回路ＴＣＤの前前段の単位遅延回路に
対応するスイッチＳ１〜Ｓｋ−２の出力信号がそれぞれ
供給される。フォワードディレイアレイＦＤＡの第３段
以降の単位遅延回路の後段の単位回路Ｕを構成するナン
ドゲートＧＡ等の両入力端子はそれぞれ共通結合され、
さらに前段の単位回路Ｕを構成するインバータの出力端
子に結合される。
【００２６】周期識別回路ＴＣＤは、フォワードディレ
イアレイＦＤＡの各単位遅延回路に対応して設けられる
ｋ個の単位識別回路つまりイッチＳ１〜Ｓｋを備え、こ
れらのスイッチのそれぞれは、図３のスイッチＳ１に代
表されるように、２入力のナンドゲートからなる。周期
識別回路ＴＣＤのスイッチＳ１〜Ｓｋとなる２入力ナン
ドゲートの一方の入力端子には、フォワードディレイア
レイＦＤＡの対応する単位遅延回路の出力信号つまりそ
の後段の単位回路Ｕを構成するインバータＶ２及びＶ７
等の出力信号がそれぞれ供給され、その他方の入力端子
には、内部クロック信号Ｋ１が共通に供給される。
イアレイＦＤＡの各単位遅延回路に対応して設けられる
ｋ個の単位識別回路つまりイッチＳ１〜Ｓｋを備え、こ
れらのスイッチのそれぞれは、図３のスイッチＳ１に代
表されるように、２入力のナンドゲートからなる。周期
識別回路ＴＣＤのスイッチＳ１〜Ｓｋとなる２入力ナン
ドゲートの一方の入力端子には、フォワードディレイア
レイＦＤＡの対応する単位遅延回路の出力信号つまりそ
の後段の単位回路Ｕを構成するインバータＶ２及びＶ７
等の出力信号がそれぞれ供給され、その他方の入力端子
には、内部クロック信号Ｋ１が共通に供給される。
【００２７】以上のことから、周期識別回路ＴＣＤのス
イッチＳ１〜Ｓｋとなるナンドゲートの出力信号は、内
部クロック信号Ｋ１がハイレベルとされかつフォワード
ディレイアレイＦＤＡの対応する単位遅延回路の出力信
号がハイレベルとされることで、選択的にロウレベルと
される。また、フォワードディレイアレイＦＤＡの第１
段及び第２段の単位遅延回路は、バッファＢ３から出力
される内部クロック信号Ｋ２をその遅延時間２ｔＤだけ
遅延させながら無条件に後段の単位遅延回路に伝達する
が、第３段以降の単位遅延回路は、周期識別回路ＴＣＤ
の前前段の単位遅延回路に対応するスイッチＳ１〜Ｓｋ
−２の出力信号がハイレベルであることを条件に、内部
クロック信号Ｋ２を選択的にかつその遅延時間２ｔＤだ
け遅延させながら後段の単位遅延回路に伝達する。
イッチＳ１〜Ｓｋとなるナンドゲートの出力信号は、内
部クロック信号Ｋ１がハイレベルとされかつフォワード
ディレイアレイＦＤＡの対応する単位遅延回路の出力信
号がハイレベルとされることで、選択的にロウレベルと
される。また、フォワードディレイアレイＦＤＡの第１
段及び第２段の単位遅延回路は、バッファＢ３から出力
される内部クロック信号Ｋ２をその遅延時間２ｔＤだけ
遅延させながら無条件に後段の単位遅延回路に伝達する
が、第３段以降の単位遅延回路は、周期識別回路ＴＣＤ
の前前段の単位遅延回路に対応するスイッチＳ１〜Ｓｋ
−２の出力信号がハイレベルであることを条件に、内部
クロック信号Ｋ２を選択的にかつその遅延時間２ｔＤだ
け遅延させながら後段の単位遅延回路に伝達する。
【００２８】次に、バックワードディレイアレイＢＤＡ
１の各単位遅延回路は、１個の単位回路Ｕとダミー用の
ナンドゲートＧ５等とをそれぞれ含み、バックワードデ
ィレイアレイＢＤＡ２の各単位遅延回路は、上記フォワ
ードディレイアレイＦＤＡと同様に２個の単位回路Ｕと
ダミー用のナンドゲートＧ８等とをそれぞれ含む。バッ
クワードディレイアレイＢＤＡ１の各単位遅延回路の単
位回路Ｕを構成するナンドゲートＧ４等の一方の入力端
子には、周期識別回路ＴＣＤの対応するスイッチＳ１〜
Ｓｋつまり２入力ナンドゲートの出力信号がそれぞれ供
給され、その他方の入力端子は、バックワードディレイ
アレイＢＤＡ１の前段の単位遅延回路の単位回路Ｕを構
成するインバータの出力端子にそれぞれ結合される。ま
た、バックワードディレイアレイＢＤＡ２の各単位遅延
回路の単位回路Ｕを構成するナンドゲートＧ６等の一方
の入力端子には、周期識別回路ＴＣＤの対応するスイッ
チＳ１〜Ｓｋつまりナンドゲートの出力信号がそれぞれ
供給され、その他方の入力端子は、バックワードディレ
イアレイＢＤＡ２の前段の単位遅延回路の単位回路Ｕを
構成するインバータの出力端子にそれぞれ結合される。
１の各単位遅延回路は、１個の単位回路Ｕとダミー用の
ナンドゲートＧ５等とをそれぞれ含み、バックワードデ
ィレイアレイＢＤＡ２の各単位遅延回路は、上記フォワ
ードディレイアレイＦＤＡと同様に２個の単位回路Ｕと
ダミー用のナンドゲートＧ８等とをそれぞれ含む。バッ
クワードディレイアレイＢＤＡ１の各単位遅延回路の単
位回路Ｕを構成するナンドゲートＧ４等の一方の入力端
子には、周期識別回路ＴＣＤの対応するスイッチＳ１〜
Ｓｋつまり２入力ナンドゲートの出力信号がそれぞれ供
給され、その他方の入力端子は、バックワードディレイ
アレイＢＤＡ１の前段の単位遅延回路の単位回路Ｕを構
成するインバータの出力端子にそれぞれ結合される。ま
た、バックワードディレイアレイＢＤＡ２の各単位遅延
回路の単位回路Ｕを構成するナンドゲートＧ６等の一方
の入力端子には、周期識別回路ＴＣＤの対応するスイッ
チＳ１〜Ｓｋつまりナンドゲートの出力信号がそれぞれ
供給され、その他方の入力端子は、バックワードディレ
イアレイＢＤＡ２の前段の単位遅延回路の単位回路Ｕを
構成するインバータの出力端子にそれぞれ結合される。
【００２９】これにより、周期識別回路ＴＣＤの周期識
別動作の結果として、例えば第ｙ段のスイッチＳｙで形
成されたロウレベルの出力信号は、バックワードディレ
イアレイＢＤＡ１の同一段つまり第ｙ段の単位遅延回路
を介して折り返され、同数の単位遅延回路、つまりその
半数の単位回路Ｕを介して遅延・伝達された後、内部ク
ロック信号Ｋ３となる。また、バックワードディレイア
レイＢＤＡ２の同一段つまり第ｙ段の単位遅延回路を介
して折り返され、同数の単位遅延回路つまり単位回路Ｕ
を介して遅延・伝達された後、内部クロック信号Ｋ４と
なる。
別動作の結果として、例えば第ｙ段のスイッチＳｙで形
成されたロウレベルの出力信号は、バックワードディレ
イアレイＢＤＡ１の同一段つまり第ｙ段の単位遅延回路
を介して折り返され、同数の単位遅延回路、つまりその
半数の単位回路Ｕを介して遅延・伝達された後、内部ク
ロック信号Ｋ３となる。また、バックワードディレイア
レイＢＤＡ２の同一段つまり第ｙ段の単位遅延回路を介
して折り返され、同数の単位遅延回路つまり単位回路Ｕ
を介して遅延・伝達された後、内部クロック信号Ｋ４と
なる。
【００３０】一方、周期識別回路ＴＣＤの第ｙ段のスイ
ッチＳｙつまりそのナンドゲートのロウレベル出力信号
は、フォワードディレイアレイＦＤＡの次段の単位遅延
回路にも供給され、これによってフォワードディレイア
レイＦＤＡの次段以降の単位遅延回路の出力信号がロウ
レベルに固定される。この結果、フォワードディレイア
レイＦＤＡによる内部クロック信号Ｋ２の伝達が禁止さ
れ、周期識別回路ＴＣＤの対応するスイッチｙ＋１〜ｋ
の出力信号はハイレベル固定される。
ッチＳｙつまりそのナンドゲートのロウレベル出力信号
は、フォワードディレイアレイＦＤＡの次段の単位遅延
回路にも供給され、これによってフォワードディレイア
レイＦＤＡの次段以降の単位遅延回路の出力信号がロウ
レベルに固定される。この結果、フォワードディレイア
レイＦＤＡによる内部クロック信号Ｋ２の伝達が禁止さ
れ、周期識別回路ＴＣＤの対応するスイッチｙ＋１〜ｋ
の出力信号はハイレベル固定される。
【００３１】図４に示されるように、内部クロック信号
Ｋ１は、入力クロック信号ＣＬＫの立ち上がりを受けて
形成され、バッファＢ１によってその立ち上がりが遅延
時間ｄ1 だけ遅延されたパルス幅ｔＰＷのパルス信号と
される。また、内部クロック信号Ｋ２は、内部クロック
信号Ｋ１がバッファＢ２及びＢ３によって遅延時間２×
（ｄ1 ＋ｄ2 ）だけ遅延されたパルス信号である。さら
に、周期識別回路ＴＣＤのスイッチＳ１〜Ｓｋたる２入
力ナンドゲートの出力信号がロウレベルとなることは、
内部クロック信号Ｋ２がフォワードディレイアレイＦＤ
Ａの各単位遅延回路を介して遅延・伝達されてなるパル
ス信号の位相と、遅延されない１周期遅れの内部クロッ
ク信号Ｋ１の位相とが一致した状態を示すものであり、
この状態は、周期識別回路ＴＣＤの内部クロック信号Ｋ
１の周期ｔＣＫに対応する第ｙのスイッチＳｙを最後尾
としかつ内部クロック信号Ｋ２のパルス幅に対応する複
数のスイッチにおいて同時に発生する。
Ｋ１は、入力クロック信号ＣＬＫの立ち上がりを受けて
形成され、バッファＢ１によってその立ち上がりが遅延
時間ｄ1 だけ遅延されたパルス幅ｔＰＷのパルス信号と
される。また、内部クロック信号Ｋ２は、内部クロック
信号Ｋ１がバッファＢ２及びＢ３によって遅延時間２×
（ｄ1 ＋ｄ2 ）だけ遅延されたパルス信号である。さら
に、周期識別回路ＴＣＤのスイッチＳ１〜Ｓｋたる２入
力ナンドゲートの出力信号がロウレベルとなることは、
内部クロック信号Ｋ２がフォワードディレイアレイＦＤ
Ａの各単位遅延回路を介して遅延・伝達されてなるパル
ス信号の位相と、遅延されない１周期遅れの内部クロッ
ク信号Ｋ１の位相とが一致した状態を示すものであり、
この状態は、周期識別回路ＴＣＤの内部クロック信号Ｋ
１の周期ｔＣＫに対応する第ｙのスイッチＳｙを最後尾
としかつ内部クロック信号Ｋ２のパルス幅に対応する複
数のスイッチにおいて同時に発生する。
【００３２】したがって、その出力信号がロウレベルと
される複数のスイッチのうち最後尾のスイッチＳｙの出
力信号のロウレベル、言い換えるならばこのスイッチＳ
ｙの出力信号がロウレベルとされることによる折り返し
信号の立ち上がりが、フォワードディレイアレイＦＤＡ
の第１段ないし第ｙ段の単位遅延回路により遅延された
内部クロック信号Ｋ２の立ち上がりに対応する。このと
き、折り返し信号の立ち上がりと内部クロック信号Ｋ２
の立ち上がりとの間の位相差は、フォワードディレイア
レイＦＤＡのｙ段の単位遅延回路の遅延時間、 ２ｔＤＡ＝ｙ２ｔＤ に相当し、これにフォワードディレイアレイＦＤＡの前
段のバッファＢ２及びＢ３の遅延時間を加えた値が入力
クロック信号ＣＬＫの周期ｔＣＫ、つまり、 ｔＣＫ＝２ｔＤＡ＋２（ｄ1 ＋ｄ2 ）……………………………………（７） に相当するものとなる。
される複数のスイッチのうち最後尾のスイッチＳｙの出
力信号のロウレベル、言い換えるならばこのスイッチＳ
ｙの出力信号がロウレベルとされることによる折り返し
信号の立ち上がりが、フォワードディレイアレイＦＤＡ
の第１段ないし第ｙ段の単位遅延回路により遅延された
内部クロック信号Ｋ２の立ち上がりに対応する。このと
き、折り返し信号の立ち上がりと内部クロック信号Ｋ２
の立ち上がりとの間の位相差は、フォワードディレイア
レイＦＤＡのｙ段の単位遅延回路の遅延時間、 ２ｔＤＡ＝ｙ２ｔＤ に相当し、これにフォワードディレイアレイＦＤＡの前
段のバッファＢ２及びＢ３の遅延時間を加えた値が入力
クロック信号ＣＬＫの周期ｔＣＫ、つまり、 ｔＣＫ＝２ｔＤＡ＋２（ｄ1 ＋ｄ2 ）……………………………………（７） に相当するものとなる。
【００３３】一方、周期識別回路ＴＣＤの第ｙ段のスイ
ッチＳｙからバックワードディレイアレイＢＤＡ１に供
給されるロウレベル出力は、それぞれが１個の単位回路
Ｕからなるｙ段の単位遅延回路の遅延時間、 ｙｔＤ＝ｔＤＡ つまり、フォワードディレイアレイＦＤＡの遅延時間２
×ｔＤＡの半分だけ遅延された後、内部クロック信号Ｋ
３となる。また、周期識別回路ＴＣＤの第ｙ段のスイッ
チＳｋからバックワードディレイアレイＢＤＡ２に供給
されるロウレベル出力は、それぞれが２個の単位回路Ｕ
からなるｙ段の単位遅延回路の遅延時間、 ｙ２ｔＤ＝２ｔＤＡ つまりフォワードディレイアレイＦＤＡによる場合と同
じ遅延時間２×ｔＤＡだけ遅延された後、内部クロック
信号Ｋ４となる。
ッチＳｙからバックワードディレイアレイＢＤＡ１に供
給されるロウレベル出力は、それぞれが１個の単位回路
Ｕからなるｙ段の単位遅延回路の遅延時間、 ｙｔＤ＝ｔＤＡ つまり、フォワードディレイアレイＦＤＡの遅延時間２
×ｔＤＡの半分だけ遅延された後、内部クロック信号Ｋ
３となる。また、周期識別回路ＴＣＤの第ｙ段のスイッ
チＳｋからバックワードディレイアレイＢＤＡ２に供給
されるロウレベル出力は、それぞれが２個の単位回路Ｕ
からなるｙ段の単位遅延回路の遅延時間、 ｙ２ｔＤ＝２ｔＤＡ つまりフォワードディレイアレイＦＤＡによる場合と同
じ遅延時間２×ｔＤＡだけ遅延された後、内部クロック
信号Ｋ４となる。
【００３４】バックワードディレイアレイＢＤＡ１の出
力信号つまり内部クロック信号Ｋ３は、そのまま内部ク
ロック信号Ｋ５となってパルス整形回路ＰＴの一方の入
力端子に供給される。また、バックワードディレイアレ
イＢＤＡ２の出力信号つまり内部クロック信号Ｋ４は、
バッファＢ６及びＢ７によってその遅延時間（ｎ−１）
（ｄ1 ＋ｄ2 ）つまりｄ1 ＋ｄ2 だけ遅延された後、内
部クロック信号Ｋ６としてパルス整形回路ＰＴの他方の
入力端子に供給される。
力信号つまり内部クロック信号Ｋ３は、そのまま内部ク
ロック信号Ｋ５となってパルス整形回路ＰＴの一方の入
力端子に供給される。また、バックワードディレイアレ
イＢＤＡ２の出力信号つまり内部クロック信号Ｋ４は、
バッファＢ６及びＢ７によってその遅延時間（ｎ−１）
（ｄ1 ＋ｄ2 ）つまりｄ1 ＋ｄ2 だけ遅延された後、内
部クロック信号Ｋ６としてパルス整形回路ＰＴの他方の
入力端子に供給される。
【００３５】パルス整形回路ＰＴは、内部クロック信号
Ｋ３つまりＫ５の立ち上がりから遅延時間δ後、その出
力信号つまり内部クロック信号Ｋ７をハイレベルからロ
ウレベルに変化させ、内部クロック信号Ｋ６の立ち上が
りから遅延時間δ後、内部クロック信号Ｋ７をハイレベ
ルに戻す。パルス整形回路ＰＴから出力される内部クロ
ック信号Ｋ７は、バッファＢ８によってさらにｄ1 −δ
だけ遅延された後、同期クロック信号ＳＣＫとなり、後
段回路に供給される。
Ｋ３つまりＫ５の立ち上がりから遅延時間δ後、その出
力信号つまり内部クロック信号Ｋ７をハイレベルからロ
ウレベルに変化させ、内部クロック信号Ｋ６の立ち上が
りから遅延時間δ後、内部クロック信号Ｋ７をハイレベ
ルに戻す。パルス整形回路ＰＴから出力される内部クロ
ック信号Ｋ７は、バッファＢ８によってさらにｄ1 −δ
だけ遅延された後、同期クロック信号ＳＣＫとなり、後
段回路に供給される。
【００３６】前述のように、入力クロック信号ＣＬＫの
立ち上がりと内部クロック信号Ｋ１の立ち上がりとの間
には、入力回路つまりバッファＢ１の遅延時間ｄ1 に相
当する位相差があり、バックワードディレイアレイＢＤ
Ａ１及びＢＤＡ２の第ｙ段の単位遅延回路で折り返され
るネガティブパルスの立ち上がりは、１周期遅れの内部
クロック信号Ｋ１の立ち上がりに位相同期される。ま
た、このネガティブパルスの立ち上がりと同期クロック
信号ＳＣＫの立ち下がりを決める内部クロック信号Ｋ３
つまりＫ５の立ち下がりとの間には、バックワードディ
レイアレイＢＤＡ１のｙ段の単位遅延回路の遅延時間ｔ
ＤＡに相当する位相差があり、同期クロック信号ＳＣＫ
の立ち上がりを決める内部クロック信号Ｋ４の立ち下が
りとの間には、バックワードディレイアレイＢＤＡ２の
ｙ段の単位遅延回路の遅延時間２ｔＤＡに相当する位相
差がある。さらに、内部クロック信号Ｋ３つまりＫ５の
立ち上がりと同期クロック信号ＳＣＫの立ち下がりとの
間には、パルス整形回路ＰＴ及びバッファＢ８の遅延時
間ｄ2 に相当する位相差があり、内部クロック信号Ｋ４
の立ち上がりと同期クロック信号ＳＣＫの立ち上がりと
の間には、バッファＢ６及びＢ７ならびにパルス整形回
路ＰＴ及びバッファＢ８の遅延時間ｄ1 ＋ｄ2＋ｄ2 つ
まりｄ1 ＋２×ｄ2 に相当する位相差がある。
立ち上がりと内部クロック信号Ｋ１の立ち上がりとの間
には、入力回路つまりバッファＢ１の遅延時間ｄ1 に相
当する位相差があり、バックワードディレイアレイＢＤ
Ａ１及びＢＤＡ２の第ｙ段の単位遅延回路で折り返され
るネガティブパルスの立ち上がりは、１周期遅れの内部
クロック信号Ｋ１の立ち上がりに位相同期される。ま
た、このネガティブパルスの立ち上がりと同期クロック
信号ＳＣＫの立ち下がりを決める内部クロック信号Ｋ３
つまりＫ５の立ち下がりとの間には、バックワードディ
レイアレイＢＤＡ１のｙ段の単位遅延回路の遅延時間ｔ
ＤＡに相当する位相差があり、同期クロック信号ＳＣＫ
の立ち上がりを決める内部クロック信号Ｋ４の立ち下が
りとの間には、バックワードディレイアレイＢＤＡ２の
ｙ段の単位遅延回路の遅延時間２ｔＤＡに相当する位相
差がある。さらに、内部クロック信号Ｋ３つまりＫ５の
立ち上がりと同期クロック信号ＳＣＫの立ち下がりとの
間には、パルス整形回路ＰＴ及びバッファＢ８の遅延時
間ｄ2 に相当する位相差があり、内部クロック信号Ｋ４
の立ち上がりと同期クロック信号ＳＣＫの立ち上がりと
の間には、バッファＢ６及びＢ７ならびにパルス整形回
路ＰＴ及びバッファＢ８の遅延時間ｄ1 ＋ｄ2＋ｄ2 つ
まりｄ1 ＋２×ｄ2 に相当する位相差がある。
【００３７】これらのことから、入力クロック信号ＣＬ
Ｋの最初の立ち上がりから同期クロック信号ＳＣＫの最
初の立ち上がりまでの時間ｔＨは、 ｔＨ＝ｄ1 ＋２（ｄ1 ＋ｄ2 ）＋２ｔＤＡ＋２ｔＤＡ＋（ｄ1 ＋ｄ2 ）＋ｄ2 ＝４ｔＤＡ＋４（ｄ1 ＋ｄ2 ）………………………………………（８） となる。本式のｔＤＡは、上記（７）式により、 ｔＤＡ＝ｔＣＫ／２−（ｄ1 ＋ｄ2 ） であるため、上記（８）式は、 ｔＨ＝４［ｔＣＫ／２−（ｄ1 ＋ｄ2 ）］＋４（ｄ1 ＋ｄ2 ） ＝２ｔＣＫ となる。この結果、同期クロック信号ＳＣＫの最初の立
ち上がりは、入力クロック信号ＣＬＫの２周期遅れの立
ち上がりと位相同期されるものとなる。
Ｋの最初の立ち上がりから同期クロック信号ＳＣＫの最
初の立ち上がりまでの時間ｔＨは、 ｔＨ＝ｄ1 ＋２（ｄ1 ＋ｄ2 ）＋２ｔＤＡ＋２ｔＤＡ＋（ｄ1 ＋ｄ2 ）＋ｄ2 ＝４ｔＤＡ＋４（ｄ1 ＋ｄ2 ）………………………………………（８） となる。本式のｔＤＡは、上記（７）式により、 ｔＤＡ＝ｔＣＫ／２−（ｄ1 ＋ｄ2 ） であるため、上記（８）式は、 ｔＨ＝４［ｔＣＫ／２−（ｄ1 ＋ｄ2 ）］＋４（ｄ1 ＋ｄ2 ） ＝２ｔＣＫ となる。この結果、同期クロック信号ＳＣＫの最初の立
ち上がりは、入力クロック信号ＣＬＫの２周期遅れの立
ち上がりと位相同期されるものとなる。
【００３８】一方、入力クロック信号ＣＬＫの最初の立
ち上がりから同期クロック信号ＳＣＫの最初の立ち下が
りまでの時間ｔＬは、 ｔＬ＝ｄ1 ＋２（ｄ1 ＋ｄ2 ）＋２ｔＤＡ＋ｔＤＡ＋ｄ2 ＝３ｔＤＡ＋３（ｄ1 ＋ｄ2 ） となり、本式のｔＤＡを上記（７）式のｔＤＡに置き換
えると、 ｔＬ＝３［ｔＣＫ／２−（ｄ1 ＋ｄ2 ）］＋３（ｄ1 ＋ｄ2 ） ＝３ｔＣＫ／２ ＝ｔＣＫ＋ｔＣＫ／２ となる。この結果、同期クロック信号ＳＣＫの最初の立
ち下がりは、入力クロック信号ＣＬＫの１周期遅れの立
ち上がりから１／２周期遅れ、同期クロック信号ＳＣＫ
は、ｍ／ｎつまり１／２のデューティを持つものとな
る。
ち上がりから同期クロック信号ＳＣＫの最初の立ち下が
りまでの時間ｔＬは、 ｔＬ＝ｄ1 ＋２（ｄ1 ＋ｄ2 ）＋２ｔＤＡ＋ｔＤＡ＋ｄ2 ＝３ｔＤＡ＋３（ｄ1 ＋ｄ2 ） となり、本式のｔＤＡを上記（７）式のｔＤＡに置き換
えると、 ｔＬ＝３［ｔＣＫ／２−（ｄ1 ＋ｄ2 ）］＋３（ｄ1 ＋ｄ2 ） ＝３ｔＣＫ／２ ＝ｔＣＫ＋ｔＣＫ／２ となる。この結果、同期クロック信号ＳＣＫの最初の立
ち下がりは、入力クロック信号ＣＬＫの１周期遅れの立
ち上がりから１／２周期遅れ、同期クロック信号ＳＣＫ
は、ｍ／ｎつまり１／２のデューティを持つものとな
る。
【００３９】この実施例において、同期クロック発生回
路ＳＣＫＧのフォワードディレイアレイＦＤＡを構成す
る単位遅延回路と、周期識別回路ＴＣＤの対応する単位
識別回路ならびにバックワードディレイアレイＢＤＡ１
及びＢＤＡ２の対応する単位遅延回路は、図５に示され
るように、縦積み配置された形で単位配置ブロックＬＢ
を構成し、同期クロック発生回路ＳＣＫＧは、このよう
なｋ個の単位配置ブロックＬＢが横並び配置されること
によって形成される。これらの単位配置ブロックＬＢ
は、図５の左側に例示されるように、Ｐ型拡散層ＰＤ１
及びＰＤ２等やＰ型ウェル領域ＰＷＥＬ内に形成された
Ｎ型拡散層ＮＤ１及びＮＤ２等をソース又はドレインと
するＭＯＳＦＥＴからなり、全く同一の素子配置とされ
る。この結果、同期クロック発生回路ＳＣＫＧのレイア
ウト設計を効率化し、その負荷バランスを制御し易くす
ることができるため、その動作を安定化しつつ、同期ク
ロック発生回路ならびにこれを含むシンクロナスＤＲＡ
Ｍ及びメモリシステム等の低コスト化を図ることができ
るものである。
路ＳＣＫＧのフォワードディレイアレイＦＤＡを構成す
る単位遅延回路と、周期識別回路ＴＣＤの対応する単位
識別回路ならびにバックワードディレイアレイＢＤＡ１
及びＢＤＡ２の対応する単位遅延回路は、図５に示され
るように、縦積み配置された形で単位配置ブロックＬＢ
を構成し、同期クロック発生回路ＳＣＫＧは、このよう
なｋ個の単位配置ブロックＬＢが横並び配置されること
によって形成される。これらの単位配置ブロックＬＢ
は、図５の左側に例示されるように、Ｐ型拡散層ＰＤ１
及びＰＤ２等やＰ型ウェル領域ＰＷＥＬ内に形成された
Ｎ型拡散層ＮＤ１及びＮＤ２等をソース又はドレインと
するＭＯＳＦＥＴからなり、全く同一の素子配置とされ
る。この結果、同期クロック発生回路ＳＣＫＧのレイア
ウト設計を効率化し、その負荷バランスを制御し易くす
ることができるため、その動作を安定化しつつ、同期ク
ロック発生回路ならびにこれを含むシンクロナスＤＲＡ
Ｍ及びメモリシステム等の低コスト化を図ることができ
るものである。
【００４０】図６には、この発明が適用された同期クロ
ック発生回路ＳＣＫＧの第３の実施例のブロック図が示
されている。なお、本実施例は、前記図１の実施例を基
本的に踏襲するものであるため、これと異なる部分につ
いて説明を追加する。
ック発生回路ＳＣＫＧの第３の実施例のブロック図が示
されている。なお、本実施例は、前記図１の実施例を基
本的に踏襲するものであるため、これと異なる部分につ
いて説明を追加する。
【００４１】図６において、この実施例の同期クロック
発生回路ＳＣＫＧは、入力クロック信号ＣＬＫを受ける
入力回路つまりバッファＢ１を含む。このバッファＢ１
の出力信号つまり内部クロック信号Ｋ１は、そのまま周
期識別回路ＴＣＤに供給されるとともに、バッファＢ２
及びＢ３（第１の遅延手段）を経た後、内部クロック信
号Ｋ２としてフォワードディレイアレイＦＤＡに供給さ
れる。なお、バッファＢ１はｄ1 なる遅延時間を有し、
バッファＢ２及びＢ３は、それぞれｎ×ｄ1 及びｎ×ｄ
2 なる遅延時間を有すべく設計される。
発生回路ＳＣＫＧは、入力クロック信号ＣＬＫを受ける
入力回路つまりバッファＢ１を含む。このバッファＢ１
の出力信号つまり内部クロック信号Ｋ１は、そのまま周
期識別回路ＴＣＤに供給されるとともに、バッファＢ２
及びＢ３（第１の遅延手段）を経た後、内部クロック信
号Ｋ２としてフォワードディレイアレイＦＤＡに供給さ
れる。なお、バッファＢ１はｄ1 なる遅延時間を有し、
バッファＢ２及びＢ３は、それぞれｎ×ｄ1 及びｎ×ｄ
2 なる遅延時間を有すべく設計される。
【００４２】フォワードディレイアレイＦＤＡは、それ
ぞれｎ×ｔＤなる遅延時間を有するｋ個の単位遅延回路
を含む。また、同期クロック発生回路ＳＣＫＧは、ｎ個
つまり第１ないし第ｎのバックワードディレイアレイＢ
ＤＡ１〜ＢＤＡｎを備え、フォワードディレイアレイＦ
ＤＡの各単位遅延回路の出力信号は、周期識別回路ＴＣ
Ｄの対応するスイッチＳ１〜Ｓｋを介してバックワード
ディレイアレイＢＤＡ１〜ＢＤＡｎの対応する単位遅延
回路にそれぞれ共通に供給される。
ぞれｎ×ｔＤなる遅延時間を有するｋ個の単位遅延回路
を含む。また、同期クロック発生回路ＳＣＫＧは、ｎ個
つまり第１ないし第ｎのバックワードディレイアレイＢ
ＤＡ１〜ＢＤＡｎを備え、フォワードディレイアレイＦ
ＤＡの各単位遅延回路の出力信号は、周期識別回路ＴＣ
Ｄの対応するスイッチＳ１〜Ｓｋを介してバックワード
ディレイアレイＢＤＡ１〜ＢＤＡｎの対応する単位遅延
回路にそれぞれ共通に供給される。
【００４３】バックワードディレイアレイＢＤＡ１の出
力信号つまり内部クロック信号Ｋ３は、そのままナンド
ゲートＧＢ（論理和回路）の第１の入力端子に供給され
る。また、バックワードディレイアレイＢＤＡ２の出力
信号つまり内部クロック信号Ｋ４は、（２−１）ｄ1 又
は（２−１）ｄ2 つまりｄ1 又はｄ2 の遅延時間を有す
るバッファＢ９及びＢＡ（第２の遅延手段）を介してナ
ンドゲートＧＢの第２の入力端子に供給され、バックワ
ードディレイアレイＢＤＡｎの出力信号つまり内部クロ
ック信号Ｋｎは、（ｎ−１）ｄ1 又は（ｎ−１）ｄ2 つ
まりｊ×ｄ1 又はｊ×ｄ2 の遅延時間を有するバッファ
Ｂ４及びＢ５（第ｎの遅延手段）を介してナンドゲート
ＧＢの第ｎの入力端子に供給される。これにより、ナン
ドゲートＧＢは、負論理の論理和回路として作用し、バ
ックワードディレイアレイＢＤＡ１〜ＢＤＡｎから対応
する遅延手段を介して供給されるネガティブパルスを、
ポジティブな内部クロック信号Ｋ８として論理集約す
る。
力信号つまり内部クロック信号Ｋ３は、そのままナンド
ゲートＧＢ（論理和回路）の第１の入力端子に供給され
る。また、バックワードディレイアレイＢＤＡ２の出力
信号つまり内部クロック信号Ｋ４は、（２−１）ｄ1 又
は（２−１）ｄ2 つまりｄ1 又はｄ2 の遅延時間を有す
るバッファＢ９及びＢＡ（第２の遅延手段）を介してナ
ンドゲートＧＢの第２の入力端子に供給され、バックワ
ードディレイアレイＢＤＡｎの出力信号つまり内部クロ
ック信号Ｋｎは、（ｎ−１）ｄ1 又は（ｎ−１）ｄ2 つ
まりｊ×ｄ1 又はｊ×ｄ2 の遅延時間を有するバッファ
Ｂ４及びＢ５（第ｎの遅延手段）を介してナンドゲート
ＧＢの第ｎの入力端子に供給される。これにより、ナン
ドゲートＧＢは、負論理の論理和回路として作用し、バ
ックワードディレイアレイＢＤＡ１〜ＢＤＡｎから対応
する遅延手段を介して供給されるネガティブパルスを、
ポジティブな内部クロック信号Ｋ８として論理集約す
る。
【００４４】ナンドゲートＧＢの出力信号つまり内部ク
ロック信号Ｋ８は、パルス発生回路ＰＧを経た後、所定
のパルス幅を有する内部クロック信号Ｋ７となる。ま
た、内部クロック信号Ｋ７は、バッファＢ８を経て同期
クロック信号ＳＣＫとなり、図示されない後段回路に供
給される。なお、パルス発生回路ＰＧは、ナンドゲート
ＧＢの分を含めて遅延時間δを有すべく設計され、内部
クロック信号Ｋ８の立ち下がりを受けて所定のパルス幅
の内部クロック信号Ｋ９を形成する。バッファＢ８は、
前述のように、遅延時間ｄ2 −δを有すべく設計され
る。
ロック信号Ｋ８は、パルス発生回路ＰＧを経た後、所定
のパルス幅を有する内部クロック信号Ｋ７となる。ま
た、内部クロック信号Ｋ７は、バッファＢ８を経て同期
クロック信号ＳＣＫとなり、図示されない後段回路に供
給される。なお、パルス発生回路ＰＧは、ナンドゲート
ＧＢの分を含めて遅延時間δを有すべく設計され、内部
クロック信号Ｋ８の立ち下がりを受けて所定のパルス幅
の内部クロック信号Ｋ９を形成する。バッファＢ８は、
前述のように、遅延時間ｄ2 −δを有すべく設計され
る。
【００４５】図１に関する記述から明らかなように、入
力クロック信号ＣＬＫの最初の立ち上がりとバックワー
ドディレイアレイＢＤＡｎの出力信号つまり内部クロッ
ク信号Ｋｎの最初の立ち下がりとの間の位相差ｔＫｎ
は、 ｔＫｎ＝ｄ1 ＋ｎ（ｄ1 ＋ｄ2 ）＋ｎｔＤＡ＋ｎｔＤＡ ＝２ｎｔＤＡ＋ｎ（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋｎは、さらにバッファ
Ｂ４及びＢ５，パルス発生回路ＰＧならびにバッファＢ
８の遅延時間だけ遅延された後、同期クロック信号ＳＣ
Ｋとなる。したがって、入力クロック信号ＣＬＫの最初
の立ち上がりと同期クロック信号ＳＣＫの内部クロック
信号Ｋｎに対応する立ち上がりとの間の位相差ｔＨｎ
は、 ｔＨｎ＝ｔＫｎ＋（ｎ−１）（ｄ1 ＋ｄ2 ）＋ｄ2 ＝２ｎｔＤＡ＋２ｎ（ｄ1 ＋ｄ2 ）………………………………（９） となる。
力クロック信号ＣＬＫの最初の立ち上がりとバックワー
ドディレイアレイＢＤＡｎの出力信号つまり内部クロッ
ク信号Ｋｎの最初の立ち下がりとの間の位相差ｔＫｎ
は、 ｔＫｎ＝ｄ1 ＋ｎ（ｄ1 ＋ｄ2 ）＋ｎｔＤＡ＋ｎｔＤＡ ＝２ｎｔＤＡ＋ｎ（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋｎは、さらにバッファ
Ｂ４及びＢ５，パルス発生回路ＰＧならびにバッファＢ
８の遅延時間だけ遅延された後、同期クロック信号ＳＣ
Ｋとなる。したがって、入力クロック信号ＣＬＫの最初
の立ち上がりと同期クロック信号ＳＣＫの内部クロック
信号Ｋｎに対応する立ち上がりとの間の位相差ｔＨｎ
は、 ｔＨｎ＝ｔＫｎ＋（ｎ−１）（ｄ1 ＋ｄ2 ）＋ｄ2 ＝２ｎｔＤＡ＋２ｎ（ｄ1 ＋ｄ2 ）………………………………（９） となる。
【００４６】前記（２）式により、 ｔＤＡ＝ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ） である。したがって、上記（９）式は、 ｔＨｎ＝２ｎ［ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ）］＋２ｎ（ｄ1 ＋ｄ2 ） ＝２ｔＣＫ となり、同期クロック信号ＳＣＫの内部クロック信号Ｋ
ｎに対応する立ち上がりは、入力クロック信号ＣＬＫの
２周期遅れの立ち上がりと一致する。
ｎに対応する立ち上がりは、入力クロック信号ＣＬＫの
２周期遅れの立ち上がりと一致する。
【００４７】次に、入力クロック信号ＣＬＫの最初の立
ち上がりとバックワードディレイアレイＢＤＡ２の出力
信号つまり内部クロック信号Ｋ４の立ち下がりとの間の
位相差ｔＫ２は、 ｔＫ２＝ｄ1 ＋ｎ（ｄ1 ＋ｄ2 ）＋ｎｔＤＡ＋２ｔＤＡ ＝（ｎ＋２）ｔＤＡ＋ｎ（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋ４は、さらにバッファ
Ｂ９及びＢＡ，パルス発生回路ＰＧならびにバッファＢ
８の遅延時間だけ遅延された後、同期クロック信号ＳＣ
Ｋとなる。したがって、入力クロック信号ＣＬＫの最初
の立ち上がりと同期クロック信号ＳＣＫの内部クロック
信号Ｋ４に対応する立ち上がりとの間の位相差ｔＨ２
は、 ｔＨ２＝ｔＫ２＋（ｄ1 ＋ｄ2 ）＋ｄ2 ＝（ｎ＋２）ｔＤＡ＋（ｎ＋２）（ｄ1 ＋ｄ2 ）……………（１０） となる。
ち上がりとバックワードディレイアレイＢＤＡ２の出力
信号つまり内部クロック信号Ｋ４の立ち下がりとの間の
位相差ｔＫ２は、 ｔＫ２＝ｄ1 ＋ｎ（ｄ1 ＋ｄ2 ）＋ｎｔＤＡ＋２ｔＤＡ ＝（ｎ＋２）ｔＤＡ＋ｎ（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋ４は、さらにバッファ
Ｂ９及びＢＡ，パルス発生回路ＰＧならびにバッファＢ
８の遅延時間だけ遅延された後、同期クロック信号ＳＣ
Ｋとなる。したがって、入力クロック信号ＣＬＫの最初
の立ち上がりと同期クロック信号ＳＣＫの内部クロック
信号Ｋ４に対応する立ち上がりとの間の位相差ｔＨ２
は、 ｔＨ２＝ｔＫ２＋（ｄ1 ＋ｄ2 ）＋ｄ2 ＝（ｎ＋２）ｔＤＡ＋（ｎ＋２）（ｄ1 ＋ｄ2 ）……………（１０） となる。
【００４８】前記（２）式により、 ｔＤＡ＝ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ） である。したがって、上記（１０）式は、 となり、同期クロック信号ＳＣＫの内部クロック信号Ｋ
４に対応する立ち上がりは、入力クロック信号ＣＬＫの
１周期遅れの立ち上がりから２ｔＣＫ／ｎつまり入力ク
ロック信号ＣＬＫの周期ｔＣＫの２／ｎだけ遅れたもの
となる。
４に対応する立ち上がりは、入力クロック信号ＣＬＫの
１周期遅れの立ち上がりから２ｔＣＫ／ｎつまり入力ク
ロック信号ＣＬＫの周期ｔＣＫの２／ｎだけ遅れたもの
となる。
【００４９】一方、入力クロック信号ＣＬＫの最初の立
ち上がりとバックワードディレイアレイＢＤＡ１の出力
信号つまり内部クロック信号Ｋ３の立ち下がりとの間の
位相差ｔＫ１は、 ｔＫ１＝ｄ1 ＋ｎ（ｄ1 ＋ｄ2 ）＋ｎｔＤＡ＋ｔＤＡ ＝（ｎ＋１）ｔＤＡ＋ｎ（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋ３は、さらにパルス発
生回路ＰＧ及びバッファＢ８の遅延時間分だけ遅延され
た後、同期クロック信号ＳＣＫとなる。したがって、入
力クロック信号ＣＬＫの最初の立ち上がりと同期クロッ
ク信号ＳＣＫの内部クロック信号Ｋ３に対応する立ち上
がりとの間の位相差ｔＨ１は、 ｔＨ１＝ｔＫ１＋ｄ2 ＝（ｎ＋１）ｔＤＡ＋（ｎ＋１）（ｄ1 ＋ｄ2 ）……………（１１） となる。
ち上がりとバックワードディレイアレイＢＤＡ１の出力
信号つまり内部クロック信号Ｋ３の立ち下がりとの間の
位相差ｔＫ１は、 ｔＫ１＝ｄ1 ＋ｎ（ｄ1 ＋ｄ2 ）＋ｎｔＤＡ＋ｔＤＡ ＝（ｎ＋１）ｔＤＡ＋ｎ（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋ３は、さらにパルス発
生回路ＰＧ及びバッファＢ８の遅延時間分だけ遅延され
た後、同期クロック信号ＳＣＫとなる。したがって、入
力クロック信号ＣＬＫの最初の立ち上がりと同期クロッ
ク信号ＳＣＫの内部クロック信号Ｋ３に対応する立ち上
がりとの間の位相差ｔＨ１は、 ｔＨ１＝ｔＫ１＋ｄ2 ＝（ｎ＋１）ｔＤＡ＋（ｎ＋１）（ｄ1 ＋ｄ2 ）……………（１１） となる。
【００５０】前記（２）式により、 ｔＤＡ＝ｔＣＫ／ｎ−（ｄ1 ＋ｄ2 ） である。したがって、上記（１１）式は、 となり、同期クロック信号ＳＣＫの内部クロック信号Ｋ
３に対応する立ち上がりは、入力クロック信号ＣＬＫの
１周期遅れの立ち上がりからｔＣＫ／ｎすなわち入力ク
ロック信号ＣＬＫの周期ｔＣＫの１／ｎだけ遅れたもの
となる。
３に対応する立ち上がりは、入力クロック信号ＣＬＫの
１周期遅れの立ち上がりからｔＣＫ／ｎすなわち入力ク
ロック信号ＣＬＫの周期ｔＣＫの１／ｎだけ遅れたもの
となる。
【００５１】以下、同様な計算から、同期クロック信号
ＳＣＫのバックワードディレイアレイＢＤＡ３〜ＢＤＡ
ｎ−１の出力信号に対応する立ち上がりは、入力クロッ
ク信号ＣＬＫの１周期遅れの立ち上がりからそれぞれ３
ｔＣＫ／ｎないし（ｎ−１）ｔＣＫ／ｎすなわちそれぞ
れ入力クロック信号ＣＬＫの周期ｔＣＫの３／ｎないし
（ｎ−１）／ｎだけ遅れたものとなり、同期クロック信
号ＳＣＫは、入力クロック信号ＣＬＫの周期ｔＣＫの１
／ｎずつ遅れたパルスの論理和信号、つまり入力クロッ
ク信号ＣＬＫのｎ倍の周波数を有するものとなる。した
がって、この実施例によれば、ｎの値を適宜設定するこ
とで、比較的低い周波数の入力クロック信号ＣＬＫをも
とに、ｎ倍の周波数の内部クロック信号つまり同期クロ
ック信号ＳＣＫを容易に形成することができ、これによ
ってチップ又はボード間信号経路を構成し易くして、同
期クロック発生回路ＳＣＫＧを含むシンクロナスＤＲＡ
Ｍならびにメモリシステム等の低コスト化を図ることが
できる。
ＳＣＫのバックワードディレイアレイＢＤＡ３〜ＢＤＡ
ｎ−１の出力信号に対応する立ち上がりは、入力クロッ
ク信号ＣＬＫの１周期遅れの立ち上がりからそれぞれ３
ｔＣＫ／ｎないし（ｎ−１）ｔＣＫ／ｎすなわちそれぞ
れ入力クロック信号ＣＬＫの周期ｔＣＫの３／ｎないし
（ｎ−１）／ｎだけ遅れたものとなり、同期クロック信
号ＳＣＫは、入力クロック信号ＣＬＫの周期ｔＣＫの１
／ｎずつ遅れたパルスの論理和信号、つまり入力クロッ
ク信号ＣＬＫのｎ倍の周波数を有するものとなる。した
がって、この実施例によれば、ｎの値を適宜設定するこ
とで、比較的低い周波数の入力クロック信号ＣＬＫをも
とに、ｎ倍の周波数の内部クロック信号つまり同期クロ
ック信号ＳＣＫを容易に形成することができ、これによ
ってチップ又はボード間信号経路を構成し易くして、同
期クロック発生回路ＳＣＫＧを含むシンクロナスＤＲＡ
Ｍならびにメモリシステム等の低コスト化を図ることが
できる。
【００５２】図７には、本発明が適用された同期クロッ
ク発生回路ＳＣＫＧの第４の実施例のブロック図が示さ
れ、図８には、その一実施例の信号波形図が示されてい
る。両図をもとに、この実施例の同期クロック発生回路
ＳＣＫＧの構成及び動作ならびにその特徴について説明
する。なお、この実施例は、前記図６の同期クロック発
生回路ＳＣＫＧにおける自然数ｎを２とした場合に対応
し、その構成は、図６ならびに前記図２〜図５の同期ク
ロック発生回路ＳＣＫＧを基本的に踏襲する。以下、こ
れと異なる部分についてのみ、説明を追加する。
ク発生回路ＳＣＫＧの第４の実施例のブロック図が示さ
れ、図８には、その一実施例の信号波形図が示されてい
る。両図をもとに、この実施例の同期クロック発生回路
ＳＣＫＧの構成及び動作ならびにその特徴について説明
する。なお、この実施例は、前記図６の同期クロック発
生回路ＳＣＫＧにおける自然数ｎを２とした場合に対応
し、その構成は、図６ならびに前記図２〜図５の同期ク
ロック発生回路ＳＣＫＧを基本的に踏襲する。以下、こ
れと異なる部分についてのみ、説明を追加する。
【００５３】図７において、この実施例の同期クロック
発生回路ＳＣＫＧは、入力クロック信号ＣＬＫを受ける
入力回路つまりバッファＢ１を含む。このバッファＢ１
の出力信号つまり内部クロック信号Ｋ１は、実質的なス
イッチＳ１〜Ｓｋからなる周期識別回路ＴＣＤにそのま
ま供給されるとともに、バッファＢ２及びＢ３を介して
フォワードディレイアレイＦＤＡに供給される。
発生回路ＳＣＫＧは、入力クロック信号ＣＬＫを受ける
入力回路つまりバッファＢ１を含む。このバッファＢ１
の出力信号つまり内部クロック信号Ｋ１は、実質的なス
イッチＳ１〜Ｓｋからなる周期識別回路ＴＣＤにそのま
ま供給されるとともに、バッファＢ２及びＢ３を介して
フォワードディレイアレイＦＤＡに供給される。
【００５４】この実施例において、バッファＢ２及びＢ
３は、ｎつまり２×ｄ1 及び２×ｄ2 の遅延時間を有す
るべく設計される。また、フォワードディレイアレイＦ
ＤＡは、それぞれｎ個つまり２個の単位回路Ｕからなる
ｋ個の単位遅延回路を含み、これらの単位回路Ｕのそれ
ぞれは単位遅延時間ｔＤなる遅延時間を有するべく設計
される。したがって、フォワードディレイアレイＦＤＡ
を構成する単位遅延回路のそれぞれは、ｎつまり２×ｔ
Ｄの遅延時間を持つものとなる。
３は、ｎつまり２×ｄ1 及び２×ｄ2 の遅延時間を有す
るべく設計される。また、フォワードディレイアレイＦ
ＤＡは、それぞれｎ個つまり２個の単位回路Ｕからなる
ｋ個の単位遅延回路を含み、これらの単位回路Ｕのそれ
ぞれは単位遅延時間ｔＤなる遅延時間を有するべく設計
される。したがって、フォワードディレイアレイＦＤＡ
を構成する単位遅延回路のそれぞれは、ｎつまり２×ｔ
Ｄの遅延時間を持つものとなる。
【００５５】一方、周期識別回路ＴＣＤは、フォワード
ディレイアレイＦＤＡの各単位遅延回路に対応して設け
られるｋ個のスイッチＳ１〜Ｓｋを備え、これらのスイ
ッチのそれぞれは、その一方の入力端子にフォワードデ
ィレイアレイＦＤＡの対応する単位遅延回路の出力信号
を受け、その他方の入力端子に内部クロック信号Ｋ１を
共通に受ける２入力ナンドゲートからなる。
ディレイアレイＦＤＡの各単位遅延回路に対応して設け
られるｋ個のスイッチＳ１〜Ｓｋを備え、これらのスイ
ッチのそれぞれは、その一方の入力端子にフォワードデ
ィレイアレイＦＤＡの対応する単位遅延回路の出力信号
を受け、その他方の入力端子に内部クロック信号Ｋ１を
共通に受ける２入力ナンドゲートからなる。
【００５６】この実施例の同期クロック発生回路ＳＣＫ
Ｇは、さらに、２個のバックワードディレイアレイＢＤ
Ａ１及びＢＤＡ２を備える。バックワードディレイアレ
イＢＤＡ１の各単位遅延回路は、遅延時間ｔＤを有する
１個の単位回路Ｕをそれぞれ含み、バックワードディレ
イアレイＢＤＡ２の各単位遅延回路は、遅延時間ｔＤを
有する２個の単位回路Ｕをそれぞれ含む。バックワード
ディレイアレイＢＤＡ１の各単位遅延回路の一方の入力
端子には、周期識別回路ＴＣＤの対応するスイッチＳ１
〜Ｓｋの出力信号がそれぞれ供給され、その他方の入力
端子は、バックワードディレイアレイＢＤＡ１の前段の
単位遅延回路の出力端子にそれぞれ結合される。同様
に、バックワードディレイアレイＢＤＡ２の各単位遅延
回路の一方の入力端子には、周期識別回路ＴＣＤの対応
するスイッチＳ１〜Ｓｋの出力信号がそれぞれ供給さ
れ、その他方の入力端子は、バックワードディレイアレ
イＢＤＡ２の前段の単位遅延回路の出力端子にそれぞれ
結合される。
Ｇは、さらに、２個のバックワードディレイアレイＢＤ
Ａ１及びＢＤＡ２を備える。バックワードディレイアレ
イＢＤＡ１の各単位遅延回路は、遅延時間ｔＤを有する
１個の単位回路Ｕをそれぞれ含み、バックワードディレ
イアレイＢＤＡ２の各単位遅延回路は、遅延時間ｔＤを
有する２個の単位回路Ｕをそれぞれ含む。バックワード
ディレイアレイＢＤＡ１の各単位遅延回路の一方の入力
端子には、周期識別回路ＴＣＤの対応するスイッチＳ１
〜Ｓｋの出力信号がそれぞれ供給され、その他方の入力
端子は、バックワードディレイアレイＢＤＡ１の前段の
単位遅延回路の出力端子にそれぞれ結合される。同様
に、バックワードディレイアレイＢＤＡ２の各単位遅延
回路の一方の入力端子には、周期識別回路ＴＣＤの対応
するスイッチＳ１〜Ｓｋの出力信号がそれぞれ供給さ
れ、その他方の入力端子は、バックワードディレイアレ
イＢＤＡ２の前段の単位遅延回路の出力端子にそれぞれ
結合される。
【００５７】これにより、周期識別回路ＴＣＤの周期識
別動作の結果として、例えば第ｙ段のスイッチＳｙで形
成されたロウレベルの出力信号は、バックワードディレ
イアレイＢＤＡ１の同一段つまり第ｙ段の単位遅延回路
を介して折り返され、同数の単位遅延回路、つまり半数
の単位回路Ｕを介して遅延・伝達された後、内部クロッ
ク信号Ｋ３となる。また、バックワードディレイアレイ
ＢＤＡ２の同一段つまり第ｙ段の単位遅延回路を介して
折り返され、同数の単位遅延回路つまり単位回路Ｕを介
して遅延・伝達された後、内部クロック信号Ｋ４とな
る。
別動作の結果として、例えば第ｙ段のスイッチＳｙで形
成されたロウレベルの出力信号は、バックワードディレ
イアレイＢＤＡ１の同一段つまり第ｙ段の単位遅延回路
を介して折り返され、同数の単位遅延回路、つまり半数
の単位回路Ｕを介して遅延・伝達された後、内部クロッ
ク信号Ｋ３となる。また、バックワードディレイアレイ
ＢＤＡ２の同一段つまり第ｙ段の単位遅延回路を介して
折り返され、同数の単位遅延回路つまり単位回路Ｕを介
して遅延・伝達された後、内部クロック信号Ｋ４とな
る。
【００５８】一方、周期識別回路ＴＣＤの第ｙ段のスイ
ッチＳｙのロウレベル出力信号は、フォワードディレイ
アレイＦＤＡの次段の単位遅延回路にも供給され、これ
によってフォワードディレイアレイＦＤＡの次段以降の
単位遅延回路の出力信号がロウレベルに固定される。こ
の結果、フォワードディレイアレイＦＤＡによる内部ク
ロック信号Ｋ２の伝達が禁止され、周期識別回路ＴＣＤ
の対応するスイッチｙ＋１〜ｋの出力信号はすべてハイ
レベルに固定される。
ッチＳｙのロウレベル出力信号は、フォワードディレイ
アレイＦＤＡの次段の単位遅延回路にも供給され、これ
によってフォワードディレイアレイＦＤＡの次段以降の
単位遅延回路の出力信号がロウレベルに固定される。こ
の結果、フォワードディレイアレイＦＤＡによる内部ク
ロック信号Ｋ２の伝達が禁止され、周期識別回路ＴＣＤ
の対応するスイッチｙ＋１〜ｋの出力信号はすべてハイ
レベルに固定される。
【００５９】図８に示されるように、内部クロック信号
Ｋ１は、入力クロック信号ＣＬＫの立ち上がりを受けて
形成され、バッファＢ１によってその立ち上がりが遅延
時間ｄ1 だけ遅延されたパルス幅ｔＰＷのパルス信号と
される。また、内部クロック信号Ｋ２は、内部クロック
信号Ｋ１がバッファＢ２及びＢ３によって遅延時間２×
（ｄ1 ＋ｄ2 ）だけ遅延されたパルス信号である。さら
に、周期識別回路ＴＣＤのスイッチＳ１〜Ｓｋの出力信
号がロウレベルとなることは、内部クロック信号Ｋ２が
フォワードディレイアレイＦＤＡの各単位遅延回路を介
して遅延・伝達されてなるパルス信号の位相と、遅延さ
れなてい１周期遅れの内部クロック信号Ｋ１の位相とが
一致した状態を示すものであり、この状態は、内部クロ
ック信号Ｋ１の周期ｔＣＫに対応する第ｙのスイッチＳ
ｙを最後尾としかつ内部クロック信号Ｋ２のパルス幅に
対応する複数のスイッチにおいて同時発生する。
Ｋ１は、入力クロック信号ＣＬＫの立ち上がりを受けて
形成され、バッファＢ１によってその立ち上がりが遅延
時間ｄ1 だけ遅延されたパルス幅ｔＰＷのパルス信号と
される。また、内部クロック信号Ｋ２は、内部クロック
信号Ｋ１がバッファＢ２及びＢ３によって遅延時間２×
（ｄ1 ＋ｄ2 ）だけ遅延されたパルス信号である。さら
に、周期識別回路ＴＣＤのスイッチＳ１〜Ｓｋの出力信
号がロウレベルとなることは、内部クロック信号Ｋ２が
フォワードディレイアレイＦＤＡの各単位遅延回路を介
して遅延・伝達されてなるパルス信号の位相と、遅延さ
れなてい１周期遅れの内部クロック信号Ｋ１の位相とが
一致した状態を示すものであり、この状態は、内部クロ
ック信号Ｋ１の周期ｔＣＫに対応する第ｙのスイッチＳ
ｙを最後尾としかつ内部クロック信号Ｋ２のパルス幅に
対応する複数のスイッチにおいて同時発生する。
【００６０】したがって、その出力信号がロウレベルと
される複数のスイッチのうち最後尾のスイッチＳｙの出
力信号のロウレベル、言い換えるならばこのスイッチＳ
ｙの出力信号がロウレベルとされることによる折り返し
信号の立ち上がりが、フォワードディレイアレイＦＤＡ
の第１段ないし第ｙ段の単位遅延回路によって遅延を受
けた内部クロック信号Ｋ２の立ち上がりに対応する。こ
のとき、折り返し信号の立ち上がりと内部クロック信号
Ｋ２の立ち上がりとの間の位相差は、フォワードディレ
イアレイＦＤＡのｙ段の単位遅延回路の遅延時間、 ２ｔＤＡ＝ｙ×２ｔＤ に相当し、これにフォワードディレイアレイＦＤＡの前
段のバッファＢ２及びＢ３の遅延時間を加えた値が入力
クロック信号ＣＬＫの周期ｔＣＫ、つまり、 ｔＣＫ＝２ｔＤＡ＋２（ｄ1 ＋ｄ2 ） に相当するものとなる。これにより、 ｔＤＡ＝ｔＣＫ／２−（ｄ1 ＋ｄ2 ）…………………………………（１２） となる。
される複数のスイッチのうち最後尾のスイッチＳｙの出
力信号のロウレベル、言い換えるならばこのスイッチＳ
ｙの出力信号がロウレベルとされることによる折り返し
信号の立ち上がりが、フォワードディレイアレイＦＤＡ
の第１段ないし第ｙ段の単位遅延回路によって遅延を受
けた内部クロック信号Ｋ２の立ち上がりに対応する。こ
のとき、折り返し信号の立ち上がりと内部クロック信号
Ｋ２の立ち上がりとの間の位相差は、フォワードディレ
イアレイＦＤＡのｙ段の単位遅延回路の遅延時間、 ２ｔＤＡ＝ｙ×２ｔＤ に相当し、これにフォワードディレイアレイＦＤＡの前
段のバッファＢ２及びＢ３の遅延時間を加えた値が入力
クロック信号ＣＬＫの周期ｔＣＫ、つまり、 ｔＣＫ＝２ｔＤＡ＋２（ｄ1 ＋ｄ2 ） に相当するものとなる。これにより、 ｔＤＡ＝ｔＣＫ／２−（ｄ1 ＋ｄ2 ）…………………………………（１２） となる。
【００６１】一方、周期識別回路ＴＣＤの第ｙ段のスイ
ッチＳｙからバックワードディレイアレイＢＤＡ１に供
給されるロウレベル出力は、それぞれが１個の単位回路
Ｕからなるｙ段の単位遅延回路の遅延時間、 ｙ×ｔＤ＝ｔＤＡ つまり、フォワードディレイアレイＦＤＡの遅延時間２
×ｔＤＡの半分だけ遅延された後、内部クロック信号Ｋ
３となる。また、周期識別回路ＴＣＤの第ｙ段のスイッ
チＳｋからバックワードディレイアレイＢＤＡ２に供給
されるロウレベル出力は、それぞれが２個の単位回路Ｕ
からなるｙ段の単位遅延回路の遅延時間、 ｙ×２ｔＤ＝２ｔＤＡ つまりフォワードディレイアレイＦＤＡによる場合と同
じ遅延時間２×ｔＤＡだけ遅延され後、内部クロック信
号Ｋ４となる。
ッチＳｙからバックワードディレイアレイＢＤＡ１に供
給されるロウレベル出力は、それぞれが１個の単位回路
Ｕからなるｙ段の単位遅延回路の遅延時間、 ｙ×ｔＤ＝ｔＤＡ つまり、フォワードディレイアレイＦＤＡの遅延時間２
×ｔＤＡの半分だけ遅延された後、内部クロック信号Ｋ
３となる。また、周期識別回路ＴＣＤの第ｙ段のスイッ
チＳｋからバックワードディレイアレイＢＤＡ２に供給
されるロウレベル出力は、それぞれが２個の単位回路Ｕ
からなるｙ段の単位遅延回路の遅延時間、 ｙ×２ｔＤ＝２ｔＤＡ つまりフォワードディレイアレイＦＤＡによる場合と同
じ遅延時間２×ｔＤＡだけ遅延され後、内部クロック信
号Ｋ４となる。
【００６２】バックワードディレイアレイＢＤＡ１の出
力信号つまり内部クロック信号Ｋ３は、そのままナンド
ゲートＧＢの第１の入力端子に供給され、バックワード
ディレイアレイＢＤＡ２の出力信号つまり内部クロック
信号Ｋ４は、バッファＢ９及びＢＡによってその遅延時
間ｄ1 ＋ｄ2 だけ遅延された後、内部クロック信号Ｋ５
としてナンドゲートＧＢの第２の入力端子に供給され
る。ナンドゲートＧＢの出力信号つまり内部クロック信
号Ｋ８はパルス発生回路ＰＧに供給され、このパルス発
生回路ＰＧの所定パルス幅を有する出力信号つまり内部
クロック信号Ｋ９は、バッファＢ８を経て同期クロック
信号ＳＣＫとなる。
力信号つまり内部クロック信号Ｋ３は、そのままナンド
ゲートＧＢの第１の入力端子に供給され、バックワード
ディレイアレイＢＤＡ２の出力信号つまり内部クロック
信号Ｋ４は、バッファＢ９及びＢＡによってその遅延時
間ｄ1 ＋ｄ2 だけ遅延された後、内部クロック信号Ｋ５
としてナンドゲートＧＢの第２の入力端子に供給され
る。ナンドゲートＧＢの出力信号つまり内部クロック信
号Ｋ８はパルス発生回路ＰＧに供給され、このパルス発
生回路ＰＧの所定パルス幅を有する出力信号つまり内部
クロック信号Ｋ９は、バッファＢ８を経て同期クロック
信号ＳＣＫとなる。
【００６３】前述のように、入力クロック信号ＣＬＫの
最初の立ち上がりとバックワードディレイアレイＢＤＡ
２の出力信号つまり内部クロック信号Ｋ４の立ち下がり
との間の位相差ｔＫ２は、 ｔＫ２＝ｄ1 ＋２（ｄ1 ＋ｄ2 ）＋２ｔＤＡ＋２ｔＤＡ ＝４ｔＤＡ＋２（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋ４は、さらにバッファ
Ｂ９及びＢＡ，パルス発生回路ＰＧならびにバッファＢ
８の遅延時間だけ遅延された後、同期クロック信号ＳＣ
Ｋとなる。したがって、入力クロック信号ＣＬＫの最初
の立ち上がりと同期クロック信号ＳＣＫの内部クロック
信号Ｋ４に対応する立ち上がりとの間の位相差ｔＨ２
は、 ｔＨ２＝ｔＫ２＋（ｄ1 ＋ｄ2 ）＋ｄ2 ＝４ｔＤＡ＋４（ｄ1 ＋ｄ2 ）…………………………………（１３） となる。
最初の立ち上がりとバックワードディレイアレイＢＤＡ
２の出力信号つまり内部クロック信号Ｋ４の立ち下がり
との間の位相差ｔＫ２は、 ｔＫ２＝ｄ1 ＋２（ｄ1 ＋ｄ2 ）＋２ｔＤＡ＋２ｔＤＡ ＝４ｔＤＡ＋２（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋ４は、さらにバッファ
Ｂ９及びＢＡ，パルス発生回路ＰＧならびにバッファＢ
８の遅延時間だけ遅延された後、同期クロック信号ＳＣ
Ｋとなる。したがって、入力クロック信号ＣＬＫの最初
の立ち上がりと同期クロック信号ＳＣＫの内部クロック
信号Ｋ４に対応する立ち上がりとの間の位相差ｔＨ２
は、 ｔＨ２＝ｔＫ２＋（ｄ1 ＋ｄ2 ）＋ｄ2 ＝４ｔＤＡ＋４（ｄ1 ＋ｄ2 ）…………………………………（１３） となる。
【００６４】前記（１２）式により、 ｔＤＡ＝ｔＣＫ／２−（ｄ1 ＋ｄ2 ） である。したがって、上記（１３）式は、 ｔＨ２＝４［ｔＣＫ／２−（ｄ1 ＋ｄ2 ）］＋４（ｄ1 ＋ｄ2 ） ＝２ｔＣＫ となり、同期クロック信号ＳＣＫの内部クロック信号Ｋ
４に対応する立ち上がりは、入力クロック信号ＣＬＫの
２周期遅れの立ち上がりと一致する。
４に対応する立ち上がりは、入力クロック信号ＣＬＫの
２周期遅れの立ち上がりと一致する。
【００６５】一方、入力クロック信号ＣＬＫの最初の立
ち上がりとバックワードディレイアレイＢＤＡ１の出力
信号つまり内部クロック信号Ｋ３の立ち下がりとの間の
位相差ｔＫ１は、 ｔＫ１＝ｄ1 ＋２（ｄ1 ＋ｄ2 ）＋２ｔＤＡ＋ｔＤＡ ＝３ｔＤＡ＋２（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋ３は、さらにパルス発
生回路ＰＧ及びバッファＢ８の遅延時間分だけ遅延され
た後、同期クロック信号ＳＣＫとなる。したがって、入
力クロック信号ＣＬＫの最初の立ち上がりと同期クロッ
ク信号ＳＣＫの内部クロック信号Ｋ３に対応する立ち上
がりとの間の位相差ｔＨ１は、 ｔＨ１＝ｔＫ１＋ｄ2 ＝３ｔＤＡ＋３（ｄ1 ＋ｄ2 ）…………………………………（１４） となる。
ち上がりとバックワードディレイアレイＢＤＡ１の出力
信号つまり内部クロック信号Ｋ３の立ち下がりとの間の
位相差ｔＫ１は、 ｔＫ１＝ｄ1 ＋２（ｄ1 ＋ｄ2 ）＋２ｔＤＡ＋ｔＤＡ ＝３ｔＤＡ＋２（ｄ1 ＋ｄ2 ）＋ｄ1 であり、この内部クロック信号Ｋ３は、さらにパルス発
生回路ＰＧ及びバッファＢ８の遅延時間分だけ遅延され
た後、同期クロック信号ＳＣＫとなる。したがって、入
力クロック信号ＣＬＫの最初の立ち上がりと同期クロッ
ク信号ＳＣＫの内部クロック信号Ｋ３に対応する立ち上
がりとの間の位相差ｔＨ１は、 ｔＨ１＝ｔＫ１＋ｄ2 ＝３ｔＤＡ＋３（ｄ1 ＋ｄ2 ）…………………………………（１４） となる。
【００６６】前記（１２）式により、 ｔＤＡ＝ｔＣＫ／２−（ｄ1 ＋ｄ2 ） である。したがって、上記（１４）式は、 ｔＨ１＝３［ｔＣＫ／２−（ｄ1 ＋ｄ2 ）］＋３（ｄ1 ＋ｄ2 ） ＝ｔＣＫ＋ｔＣＫ／２ となり、同期クロック信号ＳＣＫの内部クロック信号Ｋ
３に対応する立ち上がりは、入力クロック信号ＣＬＫの
１周期遅れの立ち上がりからｔＣＫ／２すなわち入力ク
ロック信号ＣＬＫの周期ｔＣＫの１／２だけ遅れたもの
となる。
３に対応する立ち上がりは、入力クロック信号ＣＬＫの
１周期遅れの立ち上がりからｔＣＫ／２すなわち入力ク
ロック信号ＣＬＫの周期ｔＣＫの１／２だけ遅れたもの
となる。
【００６７】以上の結果、同期クロック信号ＳＣＫは、
入力クロック信号ＣＬＫの周期ｔＣＫの１／２ずつ遅れ
たパルスの論理和信号、つまり入力クロック信号ＣＬＫ
の２倍の周波数を有するものとなる。これにより、比較
的低い周波数の入力クロック信号ＣＬＫをもとに、２倍
の周波数の内部クロック信号つまり同期クロック信号Ｓ
ＣＫを容易に形成することができ、これによってチップ
又はボード間信号経路を構成し易くして、同期クロック
発生回路ＳＣＫＧを含むシンクロナスＤＲＡＭならびに
メモリシステム等の低コスト化を図ることができる。
入力クロック信号ＣＬＫの周期ｔＣＫの１／２ずつ遅れ
たパルスの論理和信号、つまり入力クロック信号ＣＬＫ
の２倍の周波数を有するものとなる。これにより、比較
的低い周波数の入力クロック信号ＣＬＫをもとに、２倍
の周波数の内部クロック信号つまり同期クロック信号Ｓ
ＣＫを容易に形成することができ、これによってチップ
又はボード間信号経路を構成し易くして、同期クロック
発生回路ＳＣＫＧを含むシンクロナスＤＲＡＭならびに
メモリシステム等の低コスト化を図ることができる。
【００６８】図９には、図７の同期クロック発生回路Ｓ
ＣＫＧを応用したメモリシステムの第１の実施例のブロ
ック図が示されている。同図をもとに、同期クロック発
生回路ＳＣＫＧの応用例とその概要ならびに特徴につい
て説明する。
ＣＫＧを応用したメモリシステムの第１の実施例のブロ
ック図が示されている。同図をもとに、同期クロック発
生回路ＳＣＫＧの応用例とその概要ならびに特徴につい
て説明する。
【００６９】図９において、メモリシステムは、同期ク
ロック発生回路ＳＣＫＧを含み所定のボード上に搭載さ
れるメモリコントローラＭＣＴＬ（第１の装置）と、こ
のメモリコントローラと同一ボード上に搭載されるシン
クロナスＤＲＡＭ（ＳＤＲＡＭ：第２の装置））と、こ
れらのメモリコントローラ及びシンクロナスＤＲＡＭに
共通に設けられ同一ボード上に搭載されるクロック発生
回路ＣＧとを備える。クロック発生回路ＣＧは、ｆなる
周波数のクロック信号ＣＬＫを生成し、メモリコントロ
ーラＭＣＴＬ及びシンクロナスＤＲＡＭに供給する。
ロック発生回路ＳＣＫＧを含み所定のボード上に搭載さ
れるメモリコントローラＭＣＴＬ（第１の装置）と、こ
のメモリコントローラと同一ボード上に搭載されるシン
クロナスＤＲＡＭ（ＳＤＲＡＭ：第２の装置））と、こ
れらのメモリコントローラ及びシンクロナスＤＲＡＭに
共通に設けられ同一ボード上に搭載されるクロック発生
回路ＣＧとを備える。クロック発生回路ＣＧは、ｆなる
周波数のクロック信号ＣＬＫを生成し、メモリコントロ
ーラＭＣＴＬ及びシンクロナスＤＲＡＭに供給する。
【００７０】ここで、メモリコントローラＭＣＴＬは、
同期クロック発生回路ＳＣＫＧと、出力レジスタＯＲＡ
及びＯＲＷならびに出力バッファＯＢＡ及びＩＢＷと、
入力バッファＩＢＲ及び入力レジスタＩＲＲとを含む。
このうち、同期クロック発生回路ＳＣＫＧは、前記図７
の構成とされ、クロック発生回路ＣＧから供給される入
力クロック信号つまりクロック信号ＣＬＫをもとに、そ
の２倍の周波数２ｆを有する内部クロック信号つまり同
期クロック信号ＳＣＫを生成して、出力レジスタＯＲＡ
及びＯＲＷならびに入力レジスタＩＲＲに供給する。
同期クロック発生回路ＳＣＫＧと、出力レジスタＯＲＡ
及びＯＲＷならびに出力バッファＯＢＡ及びＩＢＷと、
入力バッファＩＢＲ及び入力レジスタＩＲＲとを含む。
このうち、同期クロック発生回路ＳＣＫＧは、前記図７
の構成とされ、クロック発生回路ＣＧから供給される入
力クロック信号つまりクロック信号ＣＬＫをもとに、そ
の２倍の周波数２ｆを有する内部クロック信号つまり同
期クロック信号ＳＣＫを生成して、出力レジスタＯＲＡ
及びＯＲＷならびに入力レジスタＩＲＲに供給する。
【００７１】出力レジスタＯＲＡは、メモリコントロー
ラＭＣＴＬの図示されない前段回路から供給されるアド
レスＡＤ及びコマンドＣを、同期クロック信号ＳＣＫに
従って取り込み、保持するとともに、出力バッファＯＢ
Ａに伝達する。また、出力レジスタＯＲＷは、前段回路
から供給されるライトデータＷＤを同期クロック信号Ｓ
ＣＫに従って取り込み、保持するとともに、出力バッフ
ァＯＢＷに伝達する。出力バッファＯＢＡは、出力レジ
スタＯＲＡにより保持されるアドレスＡＤ及びコマンド
Ｃを、チップ間信号配線の対応するビットに出力し、出
力バッファＯＢＷは、出力レジスタＯＲＷにより保持さ
れるライトデータＷＤを、チップ間信号配線の対応する
ビットに出力する。
ラＭＣＴＬの図示されない前段回路から供給されるアド
レスＡＤ及びコマンドＣを、同期クロック信号ＳＣＫに
従って取り込み、保持するとともに、出力バッファＯＢ
Ａに伝達する。また、出力レジスタＯＲＷは、前段回路
から供給されるライトデータＷＤを同期クロック信号Ｓ
ＣＫに従って取り込み、保持するとともに、出力バッフ
ァＯＢＷに伝達する。出力バッファＯＢＡは、出力レジ
スタＯＲＡにより保持されるアドレスＡＤ及びコマンド
Ｃを、チップ間信号配線の対応するビットに出力し、出
力バッファＯＢＷは、出力レジスタＯＲＷにより保持さ
れるライトデータＷＤを、チップ間信号配線の対応する
ビットに出力する。
【００７２】一方、入力バッファＩＢＲは、シンクロナ
スＤＲＡＭからチップ間信号配線の対応するビットを介
して入力されるリードデータＲＤを取り込み、入力レジ
スタＩＲＲに伝達する。また、入力レジスタＩＲＲは、
入力バッファＩＢＲから伝達されるリードデータＲＤ
を、同期クロック信号ＳＣＫに従って取り込み、保持す
るとともに、図示されない後段回路に伝達する。
スＤＲＡＭからチップ間信号配線の対応するビットを介
して入力されるリードデータＲＤを取り込み、入力レジ
スタＩＲＲに伝達する。また、入力レジスタＩＲＲは、
入力バッファＩＢＲから伝達されるリードデータＲＤ
を、同期クロック信号ＳＣＫに従って取り込み、保持す
るとともに、図示されない後段回路に伝達する。
【００７３】次に、シンクロナスＤＲＡＭは、同期クロ
ック発生回路ＳＣＫＧと、出力レジスタＯＲＲ及び出力
バッファＯＢＲと、入力バッファＩＢＡ及びＩＢＷなら
びに入力レジスタＩＲＡ及びＩＲＷと、所定の記憶容量
を有するメモリアレイＭＡＲＹとを含む。このうち、同
期クロック発生回路ＳＣＫＧは、前記図７の構成とさ
れ、クロック発生回路ＣＧから供給されるクロック信号
ＣＬＫをもとに、その２倍の周波数２ｆを有する同期ク
ロック信号ＳＣＫを生成して、出力レジスタＯＲＲなら
びに入力レジスタＩＲＡ及びＩＲＷに供給する。
ック発生回路ＳＣＫＧと、出力レジスタＯＲＲ及び出力
バッファＯＢＲと、入力バッファＩＢＡ及びＩＢＷなら
びに入力レジスタＩＲＡ及びＩＲＷと、所定の記憶容量
を有するメモリアレイＭＡＲＹとを含む。このうち、同
期クロック発生回路ＳＣＫＧは、前記図７の構成とさ
れ、クロック発生回路ＣＧから供給されるクロック信号
ＣＬＫをもとに、その２倍の周波数２ｆを有する同期ク
ロック信号ＳＣＫを生成して、出力レジスタＯＲＲなら
びに入力レジスタＩＲＡ及びＩＲＷに供給する。
【００７４】入力バッファＩＢＡは、メモリコントロー
ラＭＣＴＬからチップ間信号配線の対応するビットを介
して入力されるアドレスＡＤ及びコマンドＣを取り込
み、入力レジスタＩＲＡに伝達し、入力バッファＩＢＷ
は、同じくメモリコントローラＭＣＴＬからチップ間信
号配線の対応するビットを介して入力されるライトデー
タＷＤを取り込み、入力レジスタＩＲＷに伝達する。入
力レジスタＩＲＡは、入力バッファＩＢＡから伝達され
るアドレスＡＤ及びコマンドＣを、同期クロック信号Ｓ
ＣＫに従って取り込み、保持するとともに、メモリアレ
イＭＡＲＹに伝達し、入力レジスタＩＲＷは、入力バッ
ファＩＢＷから伝達されるライトデータＷＤを、同期ク
ロック信号ＳＣＫに従って取り込み、保持するととも
に、メモリアレイＭＡＲＹに伝達する。
ラＭＣＴＬからチップ間信号配線の対応するビットを介
して入力されるアドレスＡＤ及びコマンドＣを取り込
み、入力レジスタＩＲＡに伝達し、入力バッファＩＢＷ
は、同じくメモリコントローラＭＣＴＬからチップ間信
号配線の対応するビットを介して入力されるライトデー
タＷＤを取り込み、入力レジスタＩＲＷに伝達する。入
力レジスタＩＲＡは、入力バッファＩＢＡから伝達され
るアドレスＡＤ及びコマンドＣを、同期クロック信号Ｓ
ＣＫに従って取り込み、保持するとともに、メモリアレ
イＭＡＲＹに伝達し、入力レジスタＩＲＷは、入力バッ
ファＩＢＷから伝達されるライトデータＷＤを、同期ク
ロック信号ＳＣＫに従って取り込み、保持するととも
に、メモリアレイＭＡＲＹに伝達する。
【００７５】メモリアレイＭＡＲＹは、入力レジスタＩ
ＲＡから伝達されるアドレスＡＤ及びコマンドＣに従っ
て指定されたアドレスを択一的に選択状態とするととも
に、この選択アドレスに入力レジスタＩＲＷから伝達さ
れるライトデータＷＤを書き込み、あるいはその保持デ
ータを読み出して出力レジスタＯＲＲに出力する。この
とき、出力レジスタＯＲＲは、メモリアレイＭＡＲＹか
ら出力されるリードデータＲＤを、同期クロック信号Ｓ
ＣＫに従って取り込み、保持するとともに、出力バッフ
ァＯＢＲに伝達する。また、出力バッファＯＢＲは、出
力レジスタＯＲＲから伝達されるリードデータＲＤを、
チップ間信号配線の対応するビットに出力し、メモリコ
ントローラＭＣＴＬに伝達する。
ＲＡから伝達されるアドレスＡＤ及びコマンドＣに従っ
て指定されたアドレスを択一的に選択状態とするととも
に、この選択アドレスに入力レジスタＩＲＷから伝達さ
れるライトデータＷＤを書き込み、あるいはその保持デ
ータを読み出して出力レジスタＯＲＲに出力する。この
とき、出力レジスタＯＲＲは、メモリアレイＭＡＲＹか
ら出力されるリードデータＲＤを、同期クロック信号Ｓ
ＣＫに従って取り込み、保持するとともに、出力バッフ
ァＯＢＲに伝達する。また、出力バッファＯＢＲは、出
力レジスタＯＲＲから伝達されるリードデータＲＤを、
チップ間信号配線の対応するビットに出力し、メモリコ
ントローラＭＣＴＬに伝達する。
【００７６】この実施例において、メモリコントローラ
ＭＣＴＬ及びシンクロナスＤＲＡＭ間で授受されるアド
レスＡＤ，コマンドＣ，ライトデータＷＤならびにリー
ドデータＲＤは、クロック信号ＣＬＫと同一周波数ｆで
チップ間信号配線を伝達される。しかし、これらの信号
の取り込みは、それが有効とされる間のほぼ中間で行わ
れる必要があり、その取り込みに供されるクロック信号
つまり同期クロック信号ＳＣＫは、２倍の周波数２ｆと
する必要がある。
ＭＣＴＬ及びシンクロナスＤＲＡＭ間で授受されるアド
レスＡＤ，コマンドＣ，ライトデータＷＤならびにリー
ドデータＲＤは、クロック信号ＣＬＫと同一周波数ｆで
チップ間信号配線を伝達される。しかし、これらの信号
の取り込みは、それが有効とされる間のほぼ中間で行わ
れる必要があり、その取り込みに供されるクロック信号
つまり同期クロック信号ＳＣＫは、２倍の周波数２ｆと
する必要がある。
【００７７】図７に関する記述から明らかなように、メ
モリコントローラＭＣＴＬ及びシンクロナスＤＲＡＭの
同期クロック発生回路ＳＣＫＧはＳＭＤ方式を採り、ｄ
1 なる遅延時間を有しクロック信号ＣＬＫを受ける入力
回路つまりバッファＢ１と、２（ｄ1 ＋ｄ2 ）なる遅延
時間を有し入力回路の出力信号を受ける第１の遅延手段
つまりバッファＢ２及びＢ３と、２ｔＤなる遅延時間を
それぞれ有するｋ個の単位遅延回路が直列結合されてな
るフォワードディレイアレイＦＤＡと、その一方の入力
端子にフォワードディレイアレイＦＤＡの対応する単位
遅延回路の出力信号をそれぞれ受けその他方の入力端子
に入力回路の出力信号つまり内部クロック信号Ｋ１を共
通に受ける複数の単位識別回路を含む周期識別回路ＴＣ
Ｄと、ｔＤ又は２×ｔＤなる遅延時間をそれぞれ有しそ
の一方の入力端子に周期識別回路ＴＣＤの対応する単位
識別回路の出力信号をそれぞれ受けるそれぞれｋ個の単
位遅延回路が直列結合されてなる第１及び第２のバック
ワードディレイアレイＢＤＡ１及びＢＤＡ２と、ｄ1 ＋
ｄ2 なる遅延時間を有し第２のバックワードディレイア
レイＢＤＡ２の出力信号を受ける第２の遅延手段つまり
バッファＢ９及びＢＡと、その第１の入力端子に第１の
バックワードディレイアレイの出力信号を受けその第２
の入力端子に第２の遅延手段の出力信号を受ける論理和
回路ならびにδなる遅延時間を有し論理和回路の出力信
号の立ち下がりを受けて所定のパルス幅を有するパルス
信号を生成するパルス発生回路ＰＧと、ｄ2 −δなる遅
延時間を有しパルス発生回路ＰＧの出力信号を受けるバ
ッファＢ８とを含む。また、その回路レイアウトは、フ
ォワードディレイアレイＦＤＡ，周期識別回路ＴＣＤな
らびに第１及び第２のバックワードディレイアレイＢＤ
Ａ１及びＢＤＡ２の対応する単位遅延回路及び単位識別
回路がそれぞれ縦積み配置されてなる複数の単位配置ブ
ロックＬＢを横並び配置することによって実現される。
モリコントローラＭＣＴＬ及びシンクロナスＤＲＡＭの
同期クロック発生回路ＳＣＫＧはＳＭＤ方式を採り、ｄ
1 なる遅延時間を有しクロック信号ＣＬＫを受ける入力
回路つまりバッファＢ１と、２（ｄ1 ＋ｄ2 ）なる遅延
時間を有し入力回路の出力信号を受ける第１の遅延手段
つまりバッファＢ２及びＢ３と、２ｔＤなる遅延時間を
それぞれ有するｋ個の単位遅延回路が直列結合されてな
るフォワードディレイアレイＦＤＡと、その一方の入力
端子にフォワードディレイアレイＦＤＡの対応する単位
遅延回路の出力信号をそれぞれ受けその他方の入力端子
に入力回路の出力信号つまり内部クロック信号Ｋ１を共
通に受ける複数の単位識別回路を含む周期識別回路ＴＣ
Ｄと、ｔＤ又は２×ｔＤなる遅延時間をそれぞれ有しそ
の一方の入力端子に周期識別回路ＴＣＤの対応する単位
識別回路の出力信号をそれぞれ受けるそれぞれｋ個の単
位遅延回路が直列結合されてなる第１及び第２のバック
ワードディレイアレイＢＤＡ１及びＢＤＡ２と、ｄ1 ＋
ｄ2 なる遅延時間を有し第２のバックワードディレイア
レイＢＤＡ２の出力信号を受ける第２の遅延手段つまり
バッファＢ９及びＢＡと、その第１の入力端子に第１の
バックワードディレイアレイの出力信号を受けその第２
の入力端子に第２の遅延手段の出力信号を受ける論理和
回路ならびにδなる遅延時間を有し論理和回路の出力信
号の立ち下がりを受けて所定のパルス幅を有するパルス
信号を生成するパルス発生回路ＰＧと、ｄ2 −δなる遅
延時間を有しパルス発生回路ＰＧの出力信号を受けるバ
ッファＢ８とを含む。また、その回路レイアウトは、フ
ォワードディレイアレイＦＤＡ，周期識別回路ＴＣＤな
らびに第１及び第２のバックワードディレイアレイＢＤ
Ａ１及びＢＤＡ２の対応する単位遅延回路及び単位識別
回路がそれぞれ縦積み配置されてなる複数の単位配置ブ
ロックＬＢを横並び配置することによって実現される。
【００７８】これらのことから、この実施例のメモリシ
ステムでは、メモリコントローラＭＣＴＬ及びシンクロ
ナスＤＲＡＭのそれぞれにおいて、周波数ｆのクロック
信号ＣＬＫをもとにその２倍の周波数２ｆを有する同期
クロック信号ＳＣＫをしかもクロック信号ＣＬＫの２周
期目から安定して生成することができる。このため、メ
モリコントローラＭＣＴＬ及びシンクロナスＤＲＡＭの
動作を安定化することができるとともに、必要周波数に
比べてクロック信号ＣＬＫの周波数を低くしてチップ間
信号経路を構成し易くすることができるとともに、同期
クロック発生回路ＳＣＫＧのレイアウト設計を効率化
し、その負荷バランスを制御し易くして、メモリコント
ローラＭＣＴＬ及びシンクロナスＤＲＡＭならびにこれ
を含むメモリシステムの低コスト化を図ることができる
ものである。
ステムでは、メモリコントローラＭＣＴＬ及びシンクロ
ナスＤＲＡＭのそれぞれにおいて、周波数ｆのクロック
信号ＣＬＫをもとにその２倍の周波数２ｆを有する同期
クロック信号ＳＣＫをしかもクロック信号ＣＬＫの２周
期目から安定して生成することができる。このため、メ
モリコントローラＭＣＴＬ及びシンクロナスＤＲＡＭの
動作を安定化することができるとともに、必要周波数に
比べてクロック信号ＣＬＫの周波数を低くしてチップ間
信号経路を構成し易くすることができるとともに、同期
クロック発生回路ＳＣＫＧのレイアウト設計を効率化
し、その負荷バランスを制御し易くして、メモリコント
ローラＭＣＴＬ及びシンクロナスＤＲＡＭならびにこれ
を含むメモリシステムの低コスト化を図ることができる
ものである。
【００７９】図１０には、図７の同期クロック発生回路
ＳＣＫＧを応用したメモリシステムの第２の実施例のブ
ロック図が示されている。なお、この実施例のメモリシ
ステムは、前記図９の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。
ＳＣＫＧを応用したメモリシステムの第２の実施例のブ
ロック図が示されている。なお、この実施例のメモリシ
ステムは、前記図９の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。
【００８０】図１０において、この実施例のメモリシス
テムは、同期クロック発生回路ＳＣＫＧを含み所定のボ
ード上に搭載されるメモリコントローラＭＣＴＬ（第１
の装置）と、例えばメモリコントローラと同一ボード上
に搭載されるクロック発生回路ＣＧと、他のボードつま
りメモリボードＭＢＤ（第２の装置）に搭載されるシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）とを備える。メモリボ
ードＭＢＤには、さらに同期クロック発生回路ＳＣＫＧ
ならびに入力バッファＩＢＡ及び入力レジスタＩＲＡが
搭載される。また、シンクロナスＤＲＡＭは、入力バッ
ファＩＢＷ及び入力レジスタＩＲＷ，出力レジスタＯＲ
Ｒ及び出力バッファＯＢＲならびにメモリアレイＭＡＲ
Ｙを含む。
テムは、同期クロック発生回路ＳＣＫＧを含み所定のボ
ード上に搭載されるメモリコントローラＭＣＴＬ（第１
の装置）と、例えばメモリコントローラと同一ボード上
に搭載されるクロック発生回路ＣＧと、他のボードつま
りメモリボードＭＢＤ（第２の装置）に搭載されるシン
クロナスＤＲＡＭ（ＳＤＲＡＭ）とを備える。メモリボ
ードＭＢＤには、さらに同期クロック発生回路ＳＣＫＧ
ならびに入力バッファＩＢＡ及び入力レジスタＩＲＡが
搭載される。また、シンクロナスＤＲＡＭは、入力バッ
ファＩＢＷ及び入力レジスタＩＲＷ，出力レジスタＯＲ
Ｒ及び出力バッファＯＢＲならびにメモリアレイＭＡＲ
Ｙを含む。
【００８１】この実施例において、メモリコントローラ
ＭＣＴＬに含まれる同期クロック発生回路ＳＣＫＧ及び
メモリボードＭＢＤに搭載される同期クロック発生回路
ＳＣＫＧは、前記図７の構成とされ、クロック発生回路
ＣＧから供給されるクロック信号ＣＬＫをもとにその２
倍の周波数２ｆの同期クロック信号ＳＣＫを形成し、メ
モリボードＭＢＤ上の入力レジスタＩＲＡならびにシン
クロナスＤＲＡＭの入力レジスタＩＲＷ及び出力レジス
タＯＲＲに供給する。この結果、この実施例の場合も、
特にボード間信号経路に関して前記図９と同様な作用効
果を得ることができ、メモリシステムの高速化及び低コ
スト化を図ることができる。
ＭＣＴＬに含まれる同期クロック発生回路ＳＣＫＧ及び
メモリボードＭＢＤに搭載される同期クロック発生回路
ＳＣＫＧは、前記図７の構成とされ、クロック発生回路
ＣＧから供給されるクロック信号ＣＬＫをもとにその２
倍の周波数２ｆの同期クロック信号ＳＣＫを形成し、メ
モリボードＭＢＤ上の入力レジスタＩＲＡならびにシン
クロナスＤＲＡＭの入力レジスタＩＲＷ及び出力レジス
タＯＲＲに供給する。この結果、この実施例の場合も、
特にボード間信号経路に関して前記図９と同様な作用効
果を得ることができ、メモリシステムの高速化及び低コ
スト化を図ることができる。
【００８２】図１１には、図７の同期クロック発生回路
ＳＣＫＧを応用したメモリシステムの第３の実施例のブ
ロック図が示されている。なお、この実施例のメモリシ
ステムは、前記図９の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。
ＳＣＫＧを応用したメモリシステムの第３の実施例のブ
ロック図が示されている。なお、この実施例のメモリシ
ステムは、前記図９の実施例を基本的に踏襲するもので
あるため、これと異なる部分についてのみ説明を追加す
る。
【００８３】図１１において、この実施例のメモリシス
テムは、リターンクロックスイッチＣＫＳＷを含むメモ
リコントローラＭＣＴＬ（第１の装置）と、同期クロッ
ク発生回路ＳＣＫＧをそれぞれ含みメモリコントローラ
ＭＣＴＬと同一ボード上に搭載されるｐ個のシンクロナ
スＤＲＡＭ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ：第２の装
置）とを備える。これらのシンクロナスＤＲＡＭの各同
期クロック発生回路ＳＣＫＧには、クロック発生回路Ｃ
Ｇから周波数ｆのクロック信号ＣＬＫが供給される。ま
た、メモリコントローラＭＣＴＬのリターンクロックス
イッチＣＫＳＷには、クロック発生回路ＣＧからクロッ
ク信号ＣＬＫが供給されるとともに、シンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ）からその内部クロ
ック信号つまり同期クロック信号ＳＣＫ１〜ＳＣＫｐが
それぞれ供給される。
テムは、リターンクロックスイッチＣＫＳＷを含むメモ
リコントローラＭＣＴＬ（第１の装置）と、同期クロッ
ク発生回路ＳＣＫＧをそれぞれ含みメモリコントローラ
ＭＣＴＬと同一ボード上に搭載されるｐ個のシンクロナ
スＤＲＡＭ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ：第２の装
置）とを備える。これらのシンクロナスＤＲＡＭの各同
期クロック発生回路ＳＣＫＧには、クロック発生回路Ｃ
Ｇから周波数ｆのクロック信号ＣＬＫが供給される。ま
た、メモリコントローラＭＣＴＬのリターンクロックス
イッチＣＫＳＷには、クロック発生回路ＣＧからクロッ
ク信号ＣＬＫが供給されるとともに、シンクロナスＤＲ
ＡＭ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ）からその内部クロ
ック信号つまり同期クロック信号ＳＣＫ１〜ＳＣＫｐが
それぞれ供給される。
【００８４】シンクロナスＤＲＡＭ（ＳＤＲＡＭ１〜Ｓ
ＤＲＡＭｐ）の各同期クロック発生回路ＳＣＫＧは、ク
ロック信号ＣＬＫをもとにその２倍の周波数２ｆを有す
る同期クロック信号ＳＣＫ１〜ＳＣＫｐをそれぞれ形成
し、対応する入力レジスタＩＲＡ及びＩＲＷならびに出
力レジスタＯＲＲに供給するとともに、チップ間信号配
線の対応するビットを介してメモリコントローラＭＣＴ
ＬのリターンクロックスイッチＣＫＳＷに供給する。
ＤＲＡＭｐ）の各同期クロック発生回路ＳＣＫＧは、ク
ロック信号ＣＬＫをもとにその２倍の周波数２ｆを有す
る同期クロック信号ＳＣＫ１〜ＳＣＫｐをそれぞれ形成
し、対応する入力レジスタＩＲＡ及びＩＲＷならびに出
力レジスタＯＲＲに供給するとともに、チップ間信号配
線の対応するビットを介してメモリコントローラＭＣＴ
ＬのリターンクロックスイッチＣＫＳＷに供給する。
【００８５】一方、メモリコントローラＭＣＴＬのリタ
ーンクロックスイッチＣＫＳＷは、シンクロナスＤＲＡ
Ｍ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ）の各同期クロック発
生回路ＳＣＫＧと同様な同期クロック発生回路ＳＣＫＧ
を含み、クロック発生回路ＣＧから供給されるクロック
信号ＣＬＫをもとにその２倍の周波数２ｆを有する同期
クロック信号を形成するとともに、図示されないアドレ
ス信号の所定ビットに従ってチップ内で形成した同期ク
ロック信号あるいはシンクロナスＤＲＡＭ（ＳＤＲＡＭ
１〜ＳＤＲＡＭｐ）から供給される同期クロック信号Ｓ
ＣＫ１〜ＳＣＫｐを択一的に選択し、同期クロック信号
ＳＣＫとして入力レジスタＩＲＲならびに出力レジスタ
ＯＲＡ及びＯＲＷに供給する。
ーンクロックスイッチＣＫＳＷは、シンクロナスＤＲＡ
Ｍ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ）の各同期クロック発
生回路ＳＣＫＧと同様な同期クロック発生回路ＳＣＫＧ
を含み、クロック発生回路ＣＧから供給されるクロック
信号ＣＬＫをもとにその２倍の周波数２ｆを有する同期
クロック信号を形成するとともに、図示されないアドレ
ス信号の所定ビットに従ってチップ内で形成した同期ク
ロック信号あるいはシンクロナスＤＲＡＭ（ＳＤＲＡＭ
１〜ＳＤＲＡＭｐ）から供給される同期クロック信号Ｓ
ＣＫ１〜ＳＣＫｐを択一的に選択し、同期クロック信号
ＳＣＫとして入力レジスタＩＲＲならびに出力レジスタ
ＯＲＡ及びＯＲＷに供給する。
【００８６】この実施例において、シンクロナスＤＲＡ
Ｍ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ）の各同期クロック発
生回路ＳＣＫＧならびにリターンクロックスイッチＣＫ
ＳＷの同期クロック発生回路ＳＣＫＧは、前記図７の構
成とされる。このため、この実施例の場合も、特にチッ
プ間信号経路に関して前記図９と同様な作用効果を得る
ことができるとともに、リターンクロックスイッチＣＫ
ＳＷが設けられることにより、メモリコントローラＭＣ
ＴＬは、指定されたシンクロナスＤＲＡＭ（ＳＤＲＡＭ
１〜ＳＤＲＡＭｐ）の同期クロック信号ＳＣＫ１〜ＳＣ
Ｋｐにあった入出力動作を行うことができ、これによっ
てメモリシステムのさらなる高速化及び低コスト化を図
ることができる。
Ｍ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ）の各同期クロック発
生回路ＳＣＫＧならびにリターンクロックスイッチＣＫ
ＳＷの同期クロック発生回路ＳＣＫＧは、前記図７の構
成とされる。このため、この実施例の場合も、特にチッ
プ間信号経路に関して前記図９と同様な作用効果を得る
ことができるとともに、リターンクロックスイッチＣＫ
ＳＷが設けられることにより、メモリコントローラＭＣ
ＴＬは、指定されたシンクロナスＤＲＡＭ（ＳＤＲＡＭ
１〜ＳＤＲＡＭｐ）の同期クロック信号ＳＣＫ１〜ＳＣ
Ｋｐにあった入出力動作を行うことができ、これによっ
てメモリシステムのさらなる高速化及び低コスト化を図
ることができる。
【００８７】図１２には、図７の同期クロック発生回路
ＳＣＫＧを応用したメモリシステムの第４の実施例のブ
ロック図が示されている。なお、この実施例のメモリシ
ステムは、前記図１１の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。
ＳＣＫＧを応用したメモリシステムの第４の実施例のブ
ロック図が示されている。なお、この実施例のメモリシ
ステムは、前記図１１の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。
【００８８】図１２において、この実施例のメモリシス
テムは、リターンクロックスイッチＣＫＳＷを含み所定
のボード上に搭載されるメモリコントローラＭＣＴＬ
（第１の装置）と、このメモリコントローラと同一ボー
ド上に搭載され周波数ｆのクロック信号ＣＬＫを生成す
るクロック発生回路ＣＧとを備える。
テムは、リターンクロックスイッチＣＫＳＷを含み所定
のボード上に搭載されるメモリコントローラＭＣＴＬ
（第１の装置）と、このメモリコントローラと同一ボー
ド上に搭載され周波数ｆのクロック信号ＣＬＫを生成す
るクロック発生回路ＣＧとを備える。
【００８９】この実施例において、メモリシステムは、
さらに、同期クロック発生回路ＳＣＫＧ，入力バッファ
ＩＢＡ及び入力レジスタＩＲＡならびにｒ個のシンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ）をそれぞ
れ搭載するｑ個のメモリボードＭＢＤ１〜ＭＢＤｑ（第
２の装置）を備える。これらのメモリボードの各同期ク
ロック発生回路ＳＣＫＧには、クロック発生回路ＣＧか
らクロック信号ＣＬＫが共通に供給され、その入力バッ
ファＩＢＡには、メモリコントローラＭＣＴＬの出力バ
ッファＯＢＡからボード間信号配線を介してアドレスＡ
Ｄ及びコマンドＣが共通に供給される。また、メモリボ
ードＭＢＤ１〜ＭＢＤｑのシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ１〜ＳＤＲＡＭｐ）には、メモリコントローラＭ
ＣＴＬの出力バッファＯＢＷからボード間信号配線を介
してライトデータＷＤが共通に供給され、各シンクロナ
スＤＲＡＭのリードデータＲＤは、ボード間信号配線を
介してメモリコントローラＭＣＴＬの入力バッファＩＢ
Ｒに供給される。
さらに、同期クロック発生回路ＳＣＫＧ，入力バッファ
ＩＢＡ及び入力レジスタＩＲＡならびにｒ個のシンクロ
ナスＤＲＡＭ（ＳＤＲＡＭ１〜ＳＤＲＡＭｐ）をそれぞ
れ搭載するｑ個のメモリボードＭＢＤ１〜ＭＢＤｑ（第
２の装置）を備える。これらのメモリボードの各同期ク
ロック発生回路ＳＣＫＧには、クロック発生回路ＣＧか
らクロック信号ＣＬＫが共通に供給され、その入力バッ
ファＩＢＡには、メモリコントローラＭＣＴＬの出力バ
ッファＯＢＡからボード間信号配線を介してアドレスＡ
Ｄ及びコマンドＣが共通に供給される。また、メモリボ
ードＭＢＤ１〜ＭＢＤｑのシンクロナスＤＲＡＭ（ＳＤ
ＲＡＭ１〜ＳＤＲＡＭｐ）には、メモリコントローラＭ
ＣＴＬの出力バッファＯＢＷからボード間信号配線を介
してライトデータＷＤが共通に供給され、各シンクロナ
スＤＲＡＭのリードデータＲＤは、ボード間信号配線を
介してメモリコントローラＭＣＴＬの入力バッファＩＢ
Ｒに供給される。
【００９０】メモリボードＭＢＤ１〜ＭＢＤｑの各同期
クロック発生回路ＳＣＫＧは、クロック信号ＣＬＫをも
とにその２倍の周波数２ｆを有する同期クロック信号Ｓ
ＣＫ１〜ＳＣＫｑをそれぞれ形成し、対応する入力レジ
スタＩＲＡならびにシンクロナスＤＲＡＭ（ＳＤＲＡＭ
１〜ＳＤＲＡＭｐ）に供給するとともに、チップ間信号
配線の対応するビットを介してメモリコントローラＭＣ
ＴＬのリターンクロックスイッチＣＫＳＷに供給する。
クロック発生回路ＳＣＫＧは、クロック信号ＣＬＫをも
とにその２倍の周波数２ｆを有する同期クロック信号Ｓ
ＣＫ１〜ＳＣＫｑをそれぞれ形成し、対応する入力レジ
スタＩＲＡならびにシンクロナスＤＲＡＭ（ＳＤＲＡＭ
１〜ＳＤＲＡＭｐ）に供給するとともに、チップ間信号
配線の対応するビットを介してメモリコントローラＭＣ
ＴＬのリターンクロックスイッチＣＫＳＷに供給する。
【００９１】一方、メモリコントローラＭＣＴＬのリタ
ーンクロックスイッチＣＫＳＷは、メモリボードＭＢＤ
１〜ＭＢＤｑに含まれるものと同様な同期クロック発生
回路ＳＣＫＧを含み、クロック発生回路ＣＧから供給さ
れるクロック信号ＣＬＫをもとにその２倍の周波数２ｆ
を有する同期クロック信号を形成する。また、図示され
ないアドレス信号の所定ビットに従ってチップ内で形成
した同期クロック信号あるいはメモリボードＭＢＤ１〜
ＭＢＤｑから供給される同期クロック信号ＳＣＫ１〜Ｓ
ＣＫｑを択一的に選択し、同期クロック信号ＳＣＫとし
て入力レジスタＩＲＲならびに出力レジスタＯＲＡ及び
ＯＲＷに供給する。
ーンクロックスイッチＣＫＳＷは、メモリボードＭＢＤ
１〜ＭＢＤｑに含まれるものと同様な同期クロック発生
回路ＳＣＫＧを含み、クロック発生回路ＣＧから供給さ
れるクロック信号ＣＬＫをもとにその２倍の周波数２ｆ
を有する同期クロック信号を形成する。また、図示され
ないアドレス信号の所定ビットに従ってチップ内で形成
した同期クロック信号あるいはメモリボードＭＢＤ１〜
ＭＢＤｑから供給される同期クロック信号ＳＣＫ１〜Ｓ
ＣＫｑを択一的に選択し、同期クロック信号ＳＣＫとし
て入力レジスタＩＲＲならびに出力レジスタＯＲＡ及び
ＯＲＷに供給する。
【００９２】この実施例において、メモリボードＭＢＤ
１〜ＭＢＤｑの各同期クロック発生回路ＳＣＫＧならび
にリターンクロックスイッチＣＫＳＷに含まれる同期ク
ロック発生回路ＳＣＫＧは、前記図７の構成とされる。
このため、この実施例の場合も、特にボード間信号経路
に関して前記図１１の実施例と同様な作用効果を得るこ
とができ、これによってメモリシステムのさらなる高速
化及び低コスト化を図ることができる。
１〜ＭＢＤｑの各同期クロック発生回路ＳＣＫＧならび
にリターンクロックスイッチＣＫＳＷに含まれる同期ク
ロック発生回路ＳＣＫＧは、前記図７の構成とされる。
このため、この実施例の場合も、特にボード間信号経路
に関して前記図１１の実施例と同様な作用効果を得るこ
とができ、これによってメモリシステムのさらなる高速
化及び低コスト化を図ることができる。
【００９３】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ＳＭＤ方式の同期クロック発生回路を、ｄ1 なる
遅延時間を有し所定の外部端子を介して入力されるクロ
ック信号を受ける入力回路と、ｎ×（ｄ1 ＋ｄ2）なる
遅延時間を有し入力回路の出力信号を受ける第１の遅延
手段と、ｎ×ｔＤなる遅延時間をそれぞれ有する複数の
単位遅延回路が直列結合されてなり第１の遅延手段の出
力信号を受けるフォワードディレイアレイと、その一方
の入力端子にフォワードディレイアレイの対応する単位
遅延回路の出力信号をそれぞれ受けその他方の入力端子
に入力回路の出力信号を共通に受ける複数の単位識別回
路を含む周期識別回路と、ｍ×ｔＤなる遅延時間をそれ
ぞれ有しその一方の入力端子に周期識別回路の対応する
単位識別回路の出力信号をそれぞれ受ける複数の単位遅
延回路が直列結合されてなる第１のバックワードディレ
イアレイ及びｎ×ｔＤなる遅延時間をそれぞれ有しその
一方の入力端子に周期識別回路の対応する単位識別回路
の出力信号をそれぞれ受ける複数の単位遅延回路が直列
結合されてなる第２のバックワードディレイアレイと、
（ｍ−１）×（ｄ1 ＋ｄ2 ）及び（ｎ−１）×（ｄ1 ＋
ｄ2 ）なる遅延時間をそれぞれ有し第１及び第２のバッ
クワードディレイアレイの出力信号をそれぞれ受ける第
２及び第３の遅延手段と、δなる遅延時間を有しかつ第
２及び第３の遅延手段の出力信号を受け両出力信号間の
位相差に相当するパルス幅のパルス信号を形成するパル
ス整形回路と、ｄ2 −δなる遅延時間を有しパルス整形
回路の出力信号を受けるバッファとをもとに構成するこ
とで、比較的低い周波数の入力クロック信号をもとに、
ｍ／ｎのデューティの内部クロック信号を容易に形成し
うる同期クロック発生回路を効率良く設計・開発するこ
とができるという効果が得られる。
記の通りである。すなわち、 （１）ＳＭＤ方式の同期クロック発生回路を、ｄ1 なる
遅延時間を有し所定の外部端子を介して入力されるクロ
ック信号を受ける入力回路と、ｎ×（ｄ1 ＋ｄ2）なる
遅延時間を有し入力回路の出力信号を受ける第１の遅延
手段と、ｎ×ｔＤなる遅延時間をそれぞれ有する複数の
単位遅延回路が直列結合されてなり第１の遅延手段の出
力信号を受けるフォワードディレイアレイと、その一方
の入力端子にフォワードディレイアレイの対応する単位
遅延回路の出力信号をそれぞれ受けその他方の入力端子
に入力回路の出力信号を共通に受ける複数の単位識別回
路を含む周期識別回路と、ｍ×ｔＤなる遅延時間をそれ
ぞれ有しその一方の入力端子に周期識別回路の対応する
単位識別回路の出力信号をそれぞれ受ける複数の単位遅
延回路が直列結合されてなる第１のバックワードディレ
イアレイ及びｎ×ｔＤなる遅延時間をそれぞれ有しその
一方の入力端子に周期識別回路の対応する単位識別回路
の出力信号をそれぞれ受ける複数の単位遅延回路が直列
結合されてなる第２のバックワードディレイアレイと、
（ｍ−１）×（ｄ1 ＋ｄ2 ）及び（ｎ−１）×（ｄ1 ＋
ｄ2 ）なる遅延時間をそれぞれ有し第１及び第２のバッ
クワードディレイアレイの出力信号をそれぞれ受ける第
２及び第３の遅延手段と、δなる遅延時間を有しかつ第
２及び第３の遅延手段の出力信号を受け両出力信号間の
位相差に相当するパルス幅のパルス信号を形成するパル
ス整形回路と、ｄ2 −δなる遅延時間を有しパルス整形
回路の出力信号を受けるバッファとをもとに構成するこ
とで、比較的低い周波数の入力クロック信号をもとに、
ｍ／ｎのデューティの内部クロック信号を容易に形成し
うる同期クロック発生回路を効率良く設計・開発するこ
とができるという効果が得られる。
【００９４】（２）ＳＭＤ方式の同期クロック発生回路
を、ｄ1 なる遅延時間を有し所定の外部端子を介して入
力されるクロック信号を受ける入力回路と、ｎ×（ｄ1
＋ｄ2）なる遅延時間を有し入力回路の出力信号を受け
る第１の遅延手段と、ｎ×ｔＤなる遅延時間をそれぞれ
有する複数の単位遅延回路が直列結合されてなり第１の
遅延手段の出力信号を受けるフォワードディレイアレイ
と、その一方の入力端子にフォワードディレイアレイの
対応する単位遅延回路の出力信号をそれぞれ受けその他
方の入力端子に入力回路の出力信号を共通に受ける複数
の単位識別回路を含む周期識別回路と、ｔＤ，２×ｔＤ
ないしｎ×ｔＤなる遅延時間をそれぞれ有しその一方の
入力端子に周期識別回路の対応する単位識別回路の出力
信号をそれぞれ受けるそれぞれ複数の単位遅延回路が直
列結合されてなる第１ないし第ｎのバックワードディレ
イアレイと、ｄ1 ＋ｄ2 ，２×（ｄ1 ＋ｄ2 ）ないし
（ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間をそれぞれ有
し第２ないし第ｎのバックワードディレイアレイの出力
信号をそれぞれ受ける第２ないし第ｎの遅延手段と、そ
の第１の入力端子に第１のバックワードディレイアレイ
の出力信号を受けその第２ないし第ｎの入力端子に第２
ないし第ｎの遅延手段の出力信号をそれぞれ受ける論理
和回路ならびにδなる遅延時間を有し論理和回路の出力
信号の立ち下がりを受けて所定のパルス幅を有するパル
ス信号を生成するパルス発生回路と、ｄ2−δなる遅延
時間を有しパルス発生回路の出力信号を受けるバッファ
とをもとに構成することで、比較的低い周波数の入力ク
ロック信号をもとに、そのｎ倍の周波数の内部クロック
信号を容易に形成しうる同期クロック発生回路を効率良
く設計・開発することができるという効果が得られる。
を、ｄ1 なる遅延時間を有し所定の外部端子を介して入
力されるクロック信号を受ける入力回路と、ｎ×（ｄ1
＋ｄ2）なる遅延時間を有し入力回路の出力信号を受け
る第１の遅延手段と、ｎ×ｔＤなる遅延時間をそれぞれ
有する複数の単位遅延回路が直列結合されてなり第１の
遅延手段の出力信号を受けるフォワードディレイアレイ
と、その一方の入力端子にフォワードディレイアレイの
対応する単位遅延回路の出力信号をそれぞれ受けその他
方の入力端子に入力回路の出力信号を共通に受ける複数
の単位識別回路を含む周期識別回路と、ｔＤ，２×ｔＤ
ないしｎ×ｔＤなる遅延時間をそれぞれ有しその一方の
入力端子に周期識別回路の対応する単位識別回路の出力
信号をそれぞれ受けるそれぞれ複数の単位遅延回路が直
列結合されてなる第１ないし第ｎのバックワードディレ
イアレイと、ｄ1 ＋ｄ2 ，２×（ｄ1 ＋ｄ2 ）ないし
（ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間をそれぞれ有
し第２ないし第ｎのバックワードディレイアレイの出力
信号をそれぞれ受ける第２ないし第ｎの遅延手段と、そ
の第１の入力端子に第１のバックワードディレイアレイ
の出力信号を受けその第２ないし第ｎの入力端子に第２
ないし第ｎの遅延手段の出力信号をそれぞれ受ける論理
和回路ならびにδなる遅延時間を有し論理和回路の出力
信号の立ち下がりを受けて所定のパルス幅を有するパル
ス信号を生成するパルス発生回路と、ｄ2−δなる遅延
時間を有しパルス発生回路の出力信号を受けるバッファ
とをもとに構成することで、比較的低い周波数の入力ク
ロック信号をもとに、そのｎ倍の周波数の内部クロック
信号を容易に形成しうる同期クロック発生回路を効率良
く設計・開発することができるという効果が得られる。
【００９５】（３）上記（１）項及び（２）項により、
同期クロック発生回路を含むシンクロナスＤＲＡＭ等の
動作を安定化し、入力クロック信号の周波数を低くして
チップ又はボード間信号経路を構成し易くできるという
効果が得られる。 （４）上記（１）項〜（３）項において、同期クロック
発生回路の回路レイアウトを、フォワードディレイアレ
イ，周期識別回路ならびに第１及び第２あるいは第１な
いし第ｎのバックワードディレイアレイの対応する単位
遅延回路及び単位識別回路がそれぞれ縦積み配置されて
なる複数の単位配置ブロックを横並び配置することによ
り実現することで、同期クロック発生回路のレイアウト
設計を効率化し、その負荷バランスを容易に制御できる
という効果が得られる。 （５）上記（４）項により、同期クロック発生回路を含
むシンクロナスＤＲＡＭ等ならびにこれを含むメモリシ
ステム等のサイクルタイムの高速化及び低コスト化を図
ることができるという効果が得られる。
同期クロック発生回路を含むシンクロナスＤＲＡＭ等の
動作を安定化し、入力クロック信号の周波数を低くして
チップ又はボード間信号経路を構成し易くできるという
効果が得られる。 （４）上記（１）項〜（３）項において、同期クロック
発生回路の回路レイアウトを、フォワードディレイアレ
イ，周期識別回路ならびに第１及び第２あるいは第１な
いし第ｎのバックワードディレイアレイの対応する単位
遅延回路及び単位識別回路がそれぞれ縦積み配置されて
なる複数の単位配置ブロックを横並び配置することによ
り実現することで、同期クロック発生回路のレイアウト
設計を効率化し、その負荷バランスを容易に制御できる
という効果が得られる。 （５）上記（４）項により、同期クロック発生回路を含
むシンクロナスＤＲＡＭ等ならびにこれを含むメモリシ
ステム等のサイクルタイムの高速化及び低コスト化を図
ることができるという効果が得られる。
【００９６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１，図２，図６ならびに図７において、バッファ
Ｂ２及びＢ３，Ｂ４及びＢ５，Ｂ７及びＢ８ならびにＢ
９及びＢＡは、遅延時間ｄ1 又はｄ2 を有するそれぞれ
所定数の単位バッファを直列結合することによって実現
してもよい。図３において、フォワードディレイアレイ
ＦＤＡならびにバックワードディレイアレイＢＤＡ１及
びＢＤＡ２の各単位遅延回路を構成する単位回路Ｕは、
その論理条件が基本的に同じである限りにおいて種々の
論理構成を採りうる。図４及び図８において、入力クロ
ック信号ＣＬＫ，各内部クロック信号ならびに同期クロ
ック信号ＳＣＫの具体的な時間関係や有効レベル等は、
本発明の主旨に影響を与えない。図６及び図７におい
て、ナンドゲートＧＢは、複数の論理ゲートを組み合わ
せて構成できる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１，図２，図６ならびに図７において、バッファ
Ｂ２及びＢ３，Ｂ４及びＢ５，Ｂ７及びＢ８ならびにＢ
９及びＢＡは、遅延時間ｄ1 又はｄ2 を有するそれぞれ
所定数の単位バッファを直列結合することによって実現
してもよい。図３において、フォワードディレイアレイ
ＦＤＡならびにバックワードディレイアレイＢＤＡ１及
びＢＤＡ２の各単位遅延回路を構成する単位回路Ｕは、
その論理条件が基本的に同じである限りにおいて種々の
論理構成を採りうる。図４及び図８において、入力クロ
ック信号ＣＬＫ，各内部クロック信号ならびに同期クロ
ック信号ＳＣＫの具体的な時間関係や有効レベル等は、
本発明の主旨に影響を与えない。図６及び図７におい
て、ナンドゲートＧＢは、複数の論理ゲートを組み合わ
せて構成できる。
【００９７】図５において、単位配置ブロックＬＢの具
体的レイアウトはほんの一例であって、種々の実施形態
を採りうる。また、同期クロック発生回路ＳＣＫＧなら
びにこれを含むシンクロナスＤＲＡＭ等がＰ型半導体基
板上に形成される場合、ＮチャンネルＭＯＳＦＥＴのソ
ース及びドレインとなるＮ型拡散層は直接半導体基板上
に形成され、ＰチャンネルＭＯＳＦＥＴのソース及びド
レインとなるＰ型拡散層は半導体基板上に形成されたＰ
型ウェル領域内に形成される。
体的レイアウトはほんの一例であって、種々の実施形態
を採りうる。また、同期クロック発生回路ＳＣＫＧなら
びにこれを含むシンクロナスＤＲＡＭ等がＰ型半導体基
板上に形成される場合、ＮチャンネルＭＯＳＦＥＴのソ
ース及びドレインとなるＮ型拡散層は直接半導体基板上
に形成され、ＰチャンネルＭＯＳＦＥＴのソース及びド
レインとなるＰ型拡散層は半導体基板上に形成されたＰ
型ウェル領域内に形成される。
【００９８】図９において、メモリコントローラＭＣＴ
Ｌ及びシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の具体的な
ブロック構成は、この実施例による制約を受けない。図
１０において、メモリボードＭＢＤには複数のＳＤＲＡ
Ｍを搭載できるし、その具体的なブロック構成も任意で
ある。図９ないし図１２において、同期クロック発生回
路ＳＣＫＧにより形成される同期クロック信号の周波数
は、クロック信号ＣＬＫの任意倍に設定できるし、その
用途も任意である。
Ｌ及びシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の具体的な
ブロック構成は、この実施例による制約を受けない。図
１０において、メモリボードＭＢＤには複数のＳＤＲＡ
Ｍを搭載できるし、その具体的なブロック構成も任意で
ある。図９ないし図１２において、同期クロック発生回
路ＳＣＫＧにより形成される同期クロック信号の周波数
は、クロック信号ＣＬＫの任意倍に設定できるし、その
用途も任意である。
【００９９】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭあるいはこれを含むメモリシステムに
適用した場合について説明したが、それに限定されるも
のではなく、例えば、同様な同期クロック発生回路を含
む位相変調装置やコンピュータ等の各種デジタルシステ
ムにも適用できる。この発明は、少なくともにＳＭＤ方
式の同期クロック発生回路ならびにこれを含む装置又は
システムに広く適用できる。
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭあるいはこれを含むメモリシステムに
適用した場合について説明したが、それに限定されるも
のではなく、例えば、同様な同期クロック発生回路を含
む位相変調装置やコンピュータ等の各種デジタルシステ
ムにも適用できる。この発明は、少なくともにＳＭＤ方
式の同期クロック発生回路ならびにこれを含む装置又は
システムに広く適用できる。
【０１００】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シンクロナスＤＲＡＭ等に
含まれるＳＭＤ方式の同期クロック発生回路を、ｄ1 な
る遅延時間を有し所定の外部端子を介して入力されるク
ロック信号を受ける入力回路と、ｎ×（ｄ1 ＋ｄ2 ）な
る遅延時間を有し入力回路の出力信号を受ける第１の遅
延手段と、ｎ×ｔＤなる遅延時間をそれぞれ有する複数
の単位遅延回路が直列結合されてなり第１の遅延手段の
出力信号を受けるフォワードディレイアレイと、その一
方の入力端子にフォワードディレイアレイの対応する単
位遅延回路の出力信号をそれぞれ受けその他方の入力端
子に入力回路の出力信号を共通に受ける複数の単位識別
回路を含む周期識別回路と、ｍ×ｔＤなる遅延時間をそ
れぞれ有しその一方の入力端子に周期識別回路の対応す
る単位識別回路の出力信号をそれぞれ受ける複数の単位
遅延回路が直列結合されてなる第１のバックワードディ
レイアレイ及びｎ×ｔＤなる遅延時間をそれぞれ有しそ
の一方の入力端子に周期識別回路の対応する単位識別回
路の出力信号をそれぞれ受ける複数の単位遅延回路が直
列結合されてなる第２のバックワードディレイアレイ、
あるいはｔＤ，２×ｔＤないしｎ×ｔＤなる遅延時間を
それぞれ有しその一方の入力端子に周期識別回路の対応
する単位識別回路の出力信号をそれぞれ受けるそれぞれ
複数の単位遅延回路が直列結合されてなる第１ないし第
ｎのバックワードディレイアレイと、（ｍ−１）×（ｄ
1 ＋ｄ2）及び（ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時
間をそれぞれ有し第１及び第２のバックワードディレイ
アレイの出力信号をそれぞれ受ける第２及び第３の遅延
手段、あるいはｄ1 ＋ｄ2 ，２×（ｄ1 ＋ｄ2 ）ないし
（ｎ−１）×（ｄ1 ＋ｄ2）なる遅延時間をそれぞれ有
し第２ないし第ｎのバックワードディレイアレイの出力
信号をそれぞれ受ける第２ないし第ｎの遅延手段と、δ
なる遅延時間を有しかつ第２及び第３の遅延手段の出力
信号を受け両出力信号間の位相差に相当するパルス幅の
パルス信号を形成するパルス整形回路、あるいはその第
１の入力端子に第１のバックワードディレイアレイの出
力信号を受けその第２ないし第ｎの入力端子に第２ない
し第ｎの遅延手段の出力信号をそれぞれ受ける論理和回
路ならびにδなる遅延時間を有し論理和回路の出力信号
の立ち下がりを受けて所定のパルス幅を有するパルス信
号を生成するパルス発生回路と、ｄ2 −δなる遅延時間
を有しパルス整形回路又はパルス発生回路の出力信号を
受けるバッファとをもとに構成するとともに、その回路
レイアウトを、フォワードディレイアレイ，周期識別回
路ならびに第１及び第２あるいは第１ないし第ｎのバッ
クワードディレイアレイの対応する単位遅延回路及び単
位識別回路がそれぞれ縦積み配置されてなる複数の単位
配置ブロックを横並び配置することにより実現すること
で、比較的低い周波数の入力クロック信号をもとに、ｍ
／ｎのデューティ又はｎ倍の周波数の内部クロック信号
を形成しうる同期クロック発生回路を効率良く設計・開
発することができる。この結果、同期クロック発生回路
を含むシンクロナスＤＲＡＭ等の動作を安定化し、入力
クロック信号の周波数を低くしてチップ又はボード間信
号経路を構成し易くすることができるとともに、同期ク
ロック発生回路のレイアウト設計を効率化し、その負荷
バランスを制御し易くして、同期クロック発生回路を含
むシンクロナスＤＲＡＭ等ならびにこれを含むメモリシ
ステム等のサイクルタイムの高速化及び低コスト化を図
ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シンクロナスＤＲＡＭ等に
含まれるＳＭＤ方式の同期クロック発生回路を、ｄ1 な
る遅延時間を有し所定の外部端子を介して入力されるク
ロック信号を受ける入力回路と、ｎ×（ｄ1 ＋ｄ2 ）な
る遅延時間を有し入力回路の出力信号を受ける第１の遅
延手段と、ｎ×ｔＤなる遅延時間をそれぞれ有する複数
の単位遅延回路が直列結合されてなり第１の遅延手段の
出力信号を受けるフォワードディレイアレイと、その一
方の入力端子にフォワードディレイアレイの対応する単
位遅延回路の出力信号をそれぞれ受けその他方の入力端
子に入力回路の出力信号を共通に受ける複数の単位識別
回路を含む周期識別回路と、ｍ×ｔＤなる遅延時間をそ
れぞれ有しその一方の入力端子に周期識別回路の対応す
る単位識別回路の出力信号をそれぞれ受ける複数の単位
遅延回路が直列結合されてなる第１のバックワードディ
レイアレイ及びｎ×ｔＤなる遅延時間をそれぞれ有しそ
の一方の入力端子に周期識別回路の対応する単位識別回
路の出力信号をそれぞれ受ける複数の単位遅延回路が直
列結合されてなる第２のバックワードディレイアレイ、
あるいはｔＤ，２×ｔＤないしｎ×ｔＤなる遅延時間を
それぞれ有しその一方の入力端子に周期識別回路の対応
する単位識別回路の出力信号をそれぞれ受けるそれぞれ
複数の単位遅延回路が直列結合されてなる第１ないし第
ｎのバックワードディレイアレイと、（ｍ−１）×（ｄ
1 ＋ｄ2）及び（ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時
間をそれぞれ有し第１及び第２のバックワードディレイ
アレイの出力信号をそれぞれ受ける第２及び第３の遅延
手段、あるいはｄ1 ＋ｄ2 ，２×（ｄ1 ＋ｄ2 ）ないし
（ｎ−１）×（ｄ1 ＋ｄ2）なる遅延時間をそれぞれ有
し第２ないし第ｎのバックワードディレイアレイの出力
信号をそれぞれ受ける第２ないし第ｎの遅延手段と、δ
なる遅延時間を有しかつ第２及び第３の遅延手段の出力
信号を受け両出力信号間の位相差に相当するパルス幅の
パルス信号を形成するパルス整形回路、あるいはその第
１の入力端子に第１のバックワードディレイアレイの出
力信号を受けその第２ないし第ｎの入力端子に第２ない
し第ｎの遅延手段の出力信号をそれぞれ受ける論理和回
路ならびにδなる遅延時間を有し論理和回路の出力信号
の立ち下がりを受けて所定のパルス幅を有するパルス信
号を生成するパルス発生回路と、ｄ2 −δなる遅延時間
を有しパルス整形回路又はパルス発生回路の出力信号を
受けるバッファとをもとに構成するとともに、その回路
レイアウトを、フォワードディレイアレイ，周期識別回
路ならびに第１及び第２あるいは第１ないし第ｎのバッ
クワードディレイアレイの対応する単位遅延回路及び単
位識別回路がそれぞれ縦積み配置されてなる複数の単位
配置ブロックを横並び配置することにより実現すること
で、比較的低い周波数の入力クロック信号をもとに、ｍ
／ｎのデューティ又はｎ倍の周波数の内部クロック信号
を形成しうる同期クロック発生回路を効率良く設計・開
発することができる。この結果、同期クロック発生回路
を含むシンクロナスＤＲＡＭ等の動作を安定化し、入力
クロック信号の周波数を低くしてチップ又はボード間信
号経路を構成し易くすることができるとともに、同期ク
ロック発生回路のレイアウト設計を効率化し、その負荷
バランスを制御し易くして、同期クロック発生回路を含
むシンクロナスＤＲＡＭ等ならびにこれを含むメモリシ
ステム等のサイクルタイムの高速化及び低コスト化を図
ることができる。
【図１】この発明が適用された同期クロック発生回路の
第１の実施例を示すブロック図である。
第１の実施例を示すブロック図である。
【図２】この発明が適用された同期クロック発生回路の
第２の実施例を示すブロック図である。
第２の実施例を示すブロック図である。
【図３】図２の同期クロック発生回路の一実施例を示す
部分的な回路図である。
部分的な回路図である。
【図４】図２の同期クロック発生回路の一実施例を示す
信号波形図である。
信号波形図である。
【図５】図２の同期クロック発生回路の一実施例を示す
部分的な配置図である。
部分的な配置図である。
【図６】この発明が適用された同期クロック発生回路の
第３の実施例を示すブロック図である。
第３の実施例を示すブロック図である。
【図７】この発明が適用された同期クロック発生回路の
第４の実施例を示すブロック図である。
第４の実施例を示すブロック図である。
【図８】図７の同期クロック発生回路の一実施例を示す
信号波形図である。
信号波形図である。
【図９】図７の同期クロック発生回路を含むメモリシス
テムの第１の実施例を示すブロック図である。
テムの第１の実施例を示すブロック図である。
【図１０】図７の同期クロック発生回路を含むメモリシ
ステムの第２の実施例を示すブロック図である。
ステムの第２の実施例を示すブロック図である。
【図１１】図７の同期クロック発生回路を含むメモリシ
ステムの第３の実施例を示すブロック図である。
ステムの第３の実施例を示すブロック図である。
【図１２】図７の同期クロック発生回路を含むメモリシ
ステムの第４の実施例を示すブロック図である。
ステムの第４の実施例を示すブロック図である。
ＳＣＫＧ……同期クロック発生回路、Ｂ１〜Ｂ８……バ
ッファ、ＦＤＡ……フォワードディレイアレイ、ｔＤ…
…単位遅延時間、ＴＣＤ……周期識別回路、Ｓ１〜Ｓｋ
……スイッチ回路、ＢＤＡ１〜ＢＤＡｎ……バックワー
ドディレイアレイ、ＰＴ……パルス整形回路、ｄ1 ，ｄ
2 ，δ……遅延時間。ＣＬＫ……入力クロック信号、Ｋ
１〜Ｋ６……内部クロック信号、ＳＣＫ，ＳＣＫ１〜Ｓ
ＣＫｐ又はＳＣＫ１〜ＳＣＫｑ……同期クロック信号。
Ｕ……単位遅延回路の単位回路。Ｇ１〜ＧＢ……ナンド
（ＮＡＮＤ）ゲート、Ｖ１〜Ｖ７……インバータ。ＬＢ
……単位配置ブロック、ＰＤ１〜ＰＤ２……Ｐ型拡散
層、ＰＷＥＬ……Ｐ型ウェル領域、ＮＤ１〜ＮＤ２……
Ｎ型拡散層。ＰＧ……パルス発生回路。ＭＣＴＬ……メ
モリコントローラ、ＳＤＲＡＭ，ＳＤＲＡＭ１〜ＳＤＲ
ＡＭｐ又はＳＤＲＡＭ１〜ＳＤＲＡＭｒ……シンクロナ
スＤＲＡＭ、ＭＢＤ，ＭＢＤ１〜ＭＢＤｑ……メモリボ
ード、ＣＧ……クロック発生回路、ＯＲＡ，ＯＲＷ，Ｏ
ＲＲ……出力レジスタ、ＩＲＡ，ＩＲＷ，ＩＲＲ……入
力レジスタ、ＯＢＡ，ＯＢＷ，ＯＢＲ……出力バッフ
ァ、ＩＢＡ，ＩＢＷ，ＩＢＲ……入力バッファ、ＣＫＳ
Ｗ……リターンクロックスイッチ、ｆ……周波数、ＡＤ
……アドレス、Ｃ……コマンド、ＷＤ……ライトデー
タ、ＲＤ……リードデータ。
ッファ、ＦＤＡ……フォワードディレイアレイ、ｔＤ…
…単位遅延時間、ＴＣＤ……周期識別回路、Ｓ１〜Ｓｋ
……スイッチ回路、ＢＤＡ１〜ＢＤＡｎ……バックワー
ドディレイアレイ、ＰＴ……パルス整形回路、ｄ1 ，ｄ
2 ，δ……遅延時間。ＣＬＫ……入力クロック信号、Ｋ
１〜Ｋ６……内部クロック信号、ＳＣＫ，ＳＣＫ１〜Ｓ
ＣＫｐ又はＳＣＫ１〜ＳＣＫｑ……同期クロック信号。
Ｕ……単位遅延回路の単位回路。Ｇ１〜ＧＢ……ナンド
（ＮＡＮＤ）ゲート、Ｖ１〜Ｖ７……インバータ。ＬＢ
……単位配置ブロック、ＰＤ１〜ＰＤ２……Ｐ型拡散
層、ＰＷＥＬ……Ｐ型ウェル領域、ＮＤ１〜ＮＤ２……
Ｎ型拡散層。ＰＧ……パルス発生回路。ＭＣＴＬ……メ
モリコントローラ、ＳＤＲＡＭ，ＳＤＲＡＭ１〜ＳＤＲ
ＡＭｐ又はＳＤＲＡＭ１〜ＳＤＲＡＭｒ……シンクロナ
スＤＲＡＭ、ＭＢＤ，ＭＢＤ１〜ＭＢＤｑ……メモリボ
ード、ＣＧ……クロック発生回路、ＯＲＡ，ＯＲＷ，Ｏ
ＲＲ……出力レジスタ、ＩＲＡ，ＩＲＷ，ＩＲＲ……入
力レジスタ、ＯＢＡ，ＯＢＷ，ＯＢＲ……出力バッフ
ァ、ＩＢＡ，ＩＢＷ，ＩＢＲ……入力バッファ、ＣＫＳ
Ｗ……リターンクロックスイッチ、ｆ……周波数、ＡＤ
……アドレス、Ｃ……コマンド、ＷＤ……ライトデー
タ、ＲＤ……リードデータ。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｌ 7/02 Ｚ (72)発明者 柳沢 一正 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (10)
- 【請求項１】 ｄ1 なる遅延時間を有し所定の外部端子
を介して入力されるクロック信号を受ける入力回路と、 ｎ×（ｄ1 ＋ｄ2 ）なる遅延時間を有し上記入力回路の
出力信号を受ける第１の遅延手段と、 ｎ×ｔＤなる遅延時間をそれぞれ有する複数の単位遅延
回路が直列結合されてなり上記第１の遅延手段の出力信
号を受けるフォワードディレイアレイと、 その一方の入力端子に上記フォワードディレイアレイの
対応する単位遅延回路の出力信号をそれぞれ受けその他
方の入力端子に上記入力回路の出力信号を共通に受ける
複数の単位識別回路を含む周期識別回路と、 ｍ×ｔＤなる遅延時間をそれぞれ有しその一方の入力端
子に上記周期識別回路の対応する単位識別回路の出力信
号をそれぞれ受ける複数の単位遅延回路が直列結合され
てなる第１のバックワードディレイアレイと、 ｎ×ｔＤなる遅延時間をそれぞれ有しその一方の入力端
子に上記周期識別回路の対応する単位識別回路の出力信
号をそれぞれ受ける複数の単位遅延回路が直列結合され
てなる第２のバックワードディレイアレイと、 （ｍ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間を有し上記第
１のバックワードディレイアレイの出力信号を受ける第
２の遅延手段と、 （ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間を有し上記第
２のバックワードディレイアレイの出力信号を受ける第
３の遅延手段と、 δなる遅延時間を有し上記第２及び第３の遅延手段の出
力信号を受け両出力信号間の位相差に相当するパルス幅
のパルス信号を形成するパルス整形回路と、 ｄ2 −δなる遅延時間を有し上記パルス整形回路の出力
信号を受けるバッファとを含んでなることを特徴とする
同期クロック発生回路。 - 【請求項２】 請求項１において、 上記同期クロック発生回路は、上記フォワードディレイ
アレイ，周期識別回路ならびに第１及び第２のバックワ
ードディレイアレイの対応する単位遅延回路及び単位識
別回路がそれぞれ縦積み配置されてなる複数の単位配置
ブロックが横並びに配置されることにより構成されるも
のであることを特徴とする同期クロック発生回路。 - 【請求項３】 請求項１又は請求項２において、 上記同期クロック発生回路は、シンクロナスＤＲＡＭ又
はこれを含むメモリシステムに含まれるものであること
を特徴とする同期クロック発生回路。 - 【請求項４】 ｄ1 なる遅延時間を有し所定の外部端子
を介して入力されるクロック信号を受ける入力回路と、 ｎ×（ｄ1 ＋ｄ2 ）なる遅延時間を有し上記入力回路の
出力信号を受ける第１の遅延手段と、 ｎ×ｔＤなる遅延時間をそれぞれ有する複数の単位遅延
回路が直列結合されてなり上記第１の遅延手段の出力信
号を受けるフォワードディレイアレイと、 その一方の入力端子に上記フォワードディレイアレイの
対応する単位遅延回路の出力信号をそれぞれ受けその他
方の入力端子に上記入力回路の出力信号を共通に受ける
複数の単位識別回路を含む周期識別回路と、 ｔＤ，２×ｔＤないしｎ×ｔＤなる遅延時間をそれぞれ
有しその一方の入力端子に上記周期識別回路の対応する
単位識別回路の出力信号をそれぞれ受けるそれぞれ複数
の単位遅延回路が直列結合されてなる第１ないし第ｎの
バックワードディレイアレイと、 ｄ1 ＋ｄ2 ，２×（ｄ1 ＋ｄ2 ）ないし（ｎ−１）×
（ｄ1 ＋ｄ2 ）なる遅延時間をそれぞれ有し上記第２な
いし第ｎのバックワードディレイアレイの出力信号をそ
れぞれ受ける第２ないし第ｎの遅延手段と、 その第１の入力端子に上記第１のバックワードディレイ
アレイの出力信号を受けその実質的な第２ないし第ｎの
入力端子に上記第２ないし第ｎの遅延手段の出力信号を
それぞれ受ける論理和回路と、 δなる遅延時間を有し上記論理和回路の出力信号を受け
て所定のパルス幅を有するパルス信号を生成するパルス
発生回路と、 ｄ2 −δなる遅延時間を有し上記パルス発生回路の出力
信号を受けるバッファとを含んでなることを特徴とする
同期クロック発生回路。 - 【請求項５】 請求項４において、 上記同期クロック発生回路は、上記フォワードディレイ
アレイ，周期識別回路ならびに第１ないし第ｎのバック
ワードディレイアレイの対応する単位遅延回路及び単位
識別回路がそれぞれ縦積み配置されてなる複数の単位配
置ブロックが横並びに配置されることにより構成される
ものであることを特徴とする同期クロック発生回路。 - 【請求項６】 請求項４又は請求項５において、 上記同期クロック発生回路は、シンクロナスＤＲＡＭ又
はこれを含むメモリシステムに含まれるものであること
を特徴とする同期クロック発生回路。 - 【請求項７】 所定のクロック信号を生成するクロック
発生回路と、 上記クロック信号をもとに所定の同期クロック信号を形
成する同期クロック発生回路を含む第１の装置と、 上記クロック信号をもとに所定の同期クロック信号を形
成する同期クロック発生回路を含み上記第１の装置との
間で所定の信号を授受する第２の装置とを含んでなり、
かつ、 上記同期クロック発生回路が、 ｄ1 なる遅延時間を有し上記クロック信号を受ける入力
回路と、 ｎ×（ｄ1 ＋ｄ2 ）なる遅延時間を有し上記入力回路の
出力信号を受ける第１の遅延手段と、 ｎ×ｔＤなる遅延時間をそれぞれ有する複数の単位遅延
回路が直列結合されてなり上記第１の遅延手段の出力信
号を受けるフォワードディレイアレイと、 その一方の入力端子に上記フォワードディレイアレイの
対応する単位遅延回路の出力信号をそれぞれ受けその他
方の入力端子に上記入力回路の出力信号を共通に受ける
複数の単位識別回路を含む周期識別回路と、 ｍ×ｔＤなる遅延時間をそれぞれ有しその一方の入力端
子に上記周期識別回路の対応する単位識別回路の出力信
号をそれぞれ受ける複数の単位遅延回路が直列結合され
てなる第１のバックワードディレイアレイと、 ｎ×ｔＤなる遅延時間をそれぞれ有しその一方の入力端
子に上記周期識別回路の対応する単位識別回路の出力信
号をそれぞれ受ける複数の単位遅延回路が直列結合され
てなる第２のバックワードディレイアレイと、 （ｍ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間を有し上記第
１のバックワードディレイアレイの出力信号を受ける第
２の遅延手段と、 （ｎ−１）×（ｄ1 ＋ｄ2 ）なる遅延時間を有し上記第
２のバックワードディレイアレイの出力信号を受ける第
３の遅延手段と、 δなる遅延時間を有しかつ上記第１のバックワードディ
レイアレイ及び第２の遅延手段の出力信号を受け両出力
信号間の位相差に相当するパルス幅のパルス信号を形成
するパルス整形回路と、 ｄ2 −δなる遅延時間を有し上記パルス整形回路の出力
信号を受けるバッファとを含んでなることを特徴とする
システム。 - 【請求項８】 請求項７において、 上記第２の装置は、シンクロナスＤＲＡＭを含んでなる
ものであることを特徴とするシステム。 - 【請求項９】 所定のクロック信号を生成するクロック
発生回路と、 上記クロック信号をもとに所定の同期クロック信号を形
成する同期クロック発生回路を含む第１の装置と、 上記クロック信号をもとに所定の同期クロック信号を形
成する同期クロック発生回路を含み上記第１の装置との
間で所定の信号を授受する第２の装置とを含んでなり、
かつ、 上記同期クロック発生回路が、 ｄ1 なる遅延時間を有し所定の外部端子を介して入力さ
れるクロック信号を受ける入力回路と、 ｎ×（ｄ1 ＋ｄ2 ）なる遅延時間を有し上記入力回路の
出力信号を受ける第１の遅延手段と、 ｎ×ｔＤなる遅延時間をそれぞれ有する複数の単位遅延
回路が直列結合されてなり上記第１の遅延手段の出力信
号を受けるフォワードディレイアレイと、 その一方の入力端子に上記フォワードディレイアレイの
対応する単位遅延回路の出力信号をそれぞれ受けその他
方の入力端子に上記入力回路の出力信号を共通に受ける
複数の単位識別回路を含む周期識別回路と、 ｔＤ，２×ｔＤないしｎ×ｔＤなる遅延時間をそれぞれ
有しその一方の入力端子に上記周期識別回路の対応する
単位識別回路の出力信号をそれぞれ受けるそれぞれ複数
の単位遅延回路が直列結合されてなる第１ないし第ｎの
バックワードディレイアレイと、 ｄ1 ＋ｄ2 ，２×（ｄ1 ＋ｄ2 ）ないし（ｎ−１）×
（ｄ1 ＋ｄ2 ）なる遅延時間をそれぞれ有し上記第２な
いし第ｎのバックワードディレイアレイの出力信号をそ
れぞれ受ける第２ないし第ｎの遅延手段と、 その第１の入力端子に上記第１のバックワードディレイ
アレイの出力信号を受けその実質的な第２ないし第ｎの
入力端子に上記第２ないし第ｎの遅延手段の出力信号を
それぞれ受ける論理和回路と、 δなる遅延時間を有し上記論理和回路の出力信号を受け
て所定のパルス幅を有するパルス信号を生成するパルス
発生回路と、 ｄ2 −δなる遅延時間を有し上記パルス発生回路の出力
信号を受けるバッファとを含んでなることを特徴とする
システム。 - 【請求項１０】 請求項９において、 上記第２の装置は、シンクロナスＤＲＡＭを含んでなる
ものであることを特徴とするシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9098502A JPH10285017A (ja) | 1997-04-01 | 1997-04-01 | 同期クロック発生回路及びシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9098502A JPH10285017A (ja) | 1997-04-01 | 1997-04-01 | 同期クロック発生回路及びシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10285017A true JPH10285017A (ja) | 1998-10-23 |
Family
ID=14221425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9098502A Pending JPH10285017A (ja) | 1997-04-01 | 1997-04-01 | 同期クロック発生回路及びシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10285017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134723A (ja) * | 2010-12-21 | 2012-07-12 | Rohm Co Ltd | 制御回路及びこれを用いたデータ保持装置 |
| JP2015026295A (ja) * | 2013-07-26 | 2015-02-05 | 富士通株式会社 | 信号制御回路、情報処理装置及びデューティ算出方法 |
-
1997
- 1997-04-01 JP JP9098502A patent/JPH10285017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012134723A (ja) * | 2010-12-21 | 2012-07-12 | Rohm Co Ltd | 制御回路及びこれを用いたデータ保持装置 |
| JP2015026295A (ja) * | 2013-07-26 | 2015-02-05 | 富士通株式会社 | 信号制御回路、情報処理装置及びデューティ算出方法 |
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