JPH10283791A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10283791A JPH10283791A JP8373197A JP8373197A JPH10283791A JP H10283791 A JPH10283791 A JP H10283791A JP 8373197 A JP8373197 A JP 8373197A JP 8373197 A JP8373197 A JP 8373197A JP H10283791 A JPH10283791 A JP H10283791A
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Abstract
(57)【要約】
【課題】 電界破壊型メモリ素子を用いた半導体装置に
おいて電界破壊型メモリ素子の寿命を著しく伸ばす、ま
たはデータ読み込み時の消費電流の増加を軽減するこ
と。 【解決手段】 電界破壊型メモリ素子を用いた半導体装
置において前記制御手段は半導体装置のリセット解除後
の少なくとも１回は前記第一、第二のスイッチ手段を動
作させ、第一のスイッチ手段と電界破壊型メモリ素子と
抵抗と第二のスイッチ手段が直列に接続され、前記第
一、第二のスイッチ手段を間欠的に動作させる手段を有
し、前記第一、第二のスイッチ手段が動作中に電界破壊
型メモリ素子と抵抗間の電位によって０または１の信号
を出力する半導体装置において前記出力される信号によ
り前記第一のスイッチ手段または第二のスイッチ手段の
いずれか一方がｏｎに制御され、他方がｏｆｆに制御さ
れることを特徴とする半導体装置。
おいて電界破壊型メモリ素子の寿命を著しく伸ばす、ま
たはデータ読み込み時の消費電流の増加を軽減するこ
と。 【解決手段】 電界破壊型メモリ素子を用いた半導体装
置において前記制御手段は半導体装置のリセット解除後
の少なくとも１回は前記第一、第二のスイッチ手段を動
作させ、第一のスイッチ手段と電界破壊型メモリ素子と
抵抗と第二のスイッチ手段が直列に接続され、前記第
一、第二のスイッチ手段を間欠的に動作させる手段を有
し、前記第一、第二のスイッチ手段が動作中に電界破壊
型メモリ素子と抵抗間の電位によって０または１の信号
を出力する半導体装置において前記出力される信号によ
り前記第一のスイッチ手段または第二のスイッチ手段の
いずれか一方がｏｎに制御され、他方がｏｆｆに制御さ
れることを特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】本発明は一度だけ破壊可能な
読み出し専用の半導体記憶装置及びその制御の構成に関
する。
読み出し専用の半導体記憶装置及びその制御の構成に関
する。
【０００２】
【従来技術】従来より半導体集積回路において、電界破
壊型メモリ素子を用いた半導体装置は当出願人が特願平
８−１９１９６９号において開示している。
壊型メモリ素子を用いた半導体装置は当出願人が特願平
８−１９１９６９号において開示している。
【０００３】図２は従来技術の一例である電界破壊型メ
モリ素子を用いた半導体装置の典型的な実施例である。
この電界破壊型メモリ素子を用いた半導体装置の読み込
み動作について図２を用いて説明を行う。図２中１０１
は読み込み、書き込み用トランジスタスイッチ、１０２
は書き込み用トランジスタスイッチ、１０３は読み込み
用トランジスタスイッチ、１０４は電界破壊型メモリ素
子、１０５はデータ読み込み用抵抗、１１１はデータ読
み込み信号、１１４は電界破壊型メモリ素子破壊信号、
１１５はデータ出力信号、２０１はＯＲ回路である。
モリ素子を用いた半導体装置の典型的な実施例である。
この電界破壊型メモリ素子を用いた半導体装置の読み込
み動作について図２を用いて説明を行う。図２中１０１
は読み込み、書き込み用トランジスタスイッチ、１０２
は書き込み用トランジスタスイッチ、１０３は読み込み
用トランジスタスイッチ、１０４は電界破壊型メモリ素
子、１０５はデータ読み込み用抵抗、１１１はデータ読
み込み信号、１１４は電界破壊型メモリ素子破壊信号、
１１５はデータ出力信号、２０１はＯＲ回路である。
【０００４】続いて電界破壊型メモリ素子を用いた半導
体装置の電界破壊型メモリ素子が破壊されている場合の
読み込み動作について図３を用いて説明を行う。図３は
破壊されている電界破壊型メモリ素子を用いた半導体装
置の読み込み動作について図２中の読み込み、書き込み
用トランジスタスイッチ１０１のｏｎ、ｏｆｆ、書き込
み用トランジスタスイッチ１０２のｏｎ、ｏｆｆ、読み
込み用トランジスタスイッチ１０３のｏｎ、ｏｆｆ、デ
ータ読み込み信号１１１、電界破壊型メモリ素子破壊信
号１１４、データ出力信号１１５、ＯＲ回路２０１の出
力の動作を示したタイムチャートである。電界破壊型メ
モリ素子１０４が破壊されている半導体装置のデータの
内容を読み込む場合、データ読み込み信号１１１がある
タイミング（図３のＴ１）でＬからＨになり、ＯＲ回路
２０１の出力はＨからＬになり、読み込み、書き込み用
トランジスタスイッチ１０１はｏｆｆからｏｎ、読み込
み用トランジスタスイッチ１０３はｏｆｆからｏｎとな
り、電界破壊型メモリ素子１０４、データ読み込み用抵
抗１０５の間に電位の引き合いが生じる。よって、電界
破壊型メモリ素子１０４は破壊されているのでデータ出
力信号１１５は不定状態からＨとなり、データの読み込
みはこの状態で行われる。次にデータ読み込み信号１１
１があるタイミング（図３のＴ２）でＨからＬになるま
で電界破壊型メモリ素子１０４、データ読み込み用抵抗
１０５には電流が流れ続け、データ出力信号１１５はデ
ータ読み込み信号１１１があるタイミング（図３のＴ
２）でＨからＬになる事によって再び不定状態になり、
データの読み込みは不可能な状態になる。
体装置の電界破壊型メモリ素子が破壊されている場合の
読み込み動作について図３を用いて説明を行う。図３は
破壊されている電界破壊型メモリ素子を用いた半導体装
置の読み込み動作について図２中の読み込み、書き込み
用トランジスタスイッチ１０１のｏｎ、ｏｆｆ、書き込
み用トランジスタスイッチ１０２のｏｎ、ｏｆｆ、読み
込み用トランジスタスイッチ１０３のｏｎ、ｏｆｆ、デ
ータ読み込み信号１１１、電界破壊型メモリ素子破壊信
号１１４、データ出力信号１１５、ＯＲ回路２０１の出
力の動作を示したタイムチャートである。電界破壊型メ
モリ素子１０４が破壊されている半導体装置のデータの
内容を読み込む場合、データ読み込み信号１１１がある
タイミング（図３のＴ１）でＬからＨになり、ＯＲ回路
２０１の出力はＨからＬになり、読み込み、書き込み用
トランジスタスイッチ１０１はｏｆｆからｏｎ、読み込
み用トランジスタスイッチ１０３はｏｆｆからｏｎとな
り、電界破壊型メモリ素子１０４、データ読み込み用抵
抗１０５の間に電位の引き合いが生じる。よって、電界
破壊型メモリ素子１０４は破壊されているのでデータ出
力信号１１５は不定状態からＨとなり、データの読み込
みはこの状態で行われる。次にデータ読み込み信号１１
１があるタイミング（図３のＴ２）でＨからＬになるま
で電界破壊型メモリ素子１０４、データ読み込み用抵抗
１０５には電流が流れ続け、データ出力信号１１５はデ
ータ読み込み信号１１１があるタイミング（図３のＴ
２）でＨからＬになる事によって再び不定状態になり、
データの読み込みは不可能な状態になる。
【０００５】続いて電界破壊型メモリ素子を用いた半導
体装置の電界破壊型メモリ素子が破壊されていない場合
の読み込み動作について図４を用いて説明を行う。図４
は破壊されていない電界破壊型メモリ素子を用いた半導
体装置の読み込み動作について図２中の読み込み、書き
込み用トランジスタスイッチ１０１のｏｎ、ｏｆｆ、書
き込み用トランジスタスイッチ１０２のｏｎ、ｏｆｆ、
読み込み用トランジスタスイッチ１０３のｏｎ、ｏｆ
ｆ、データ読み込み信号１１１、電界破壊型メモリ素子
破壊信号１１４、データ出力信号１１５、ＯＲ回路２０
１の出力の動作を示したタイムチャートである。電界破
壊型メモリ素子１０４が破壊されていない半導体装置の
データの内容を読み込む場合、データ読み込み信号１１
１があるタイミング（図４のＴ３）でＬからＨになり、
ＯＲ回路２０１の出力はＨからＬになり、読み込み、書
き込み用トランジスタスイッチ１０１はｏｆｆからｏ
ｎ、読み込み用トランジスタスイッチ１０３はｏｆｆか
らｏｎとなり、電界破壊型メモリ素子１０４、データ読
み込み用抵抗１０５の間に電位の引き合いが生じる。よ
って、電界破壊型メモリ素子１０４は破壊されていない
のでデータ出力信号１１５はＬとなり、データの読み込
みはこの状態で行われる。次にデータ読み込み信号１１
１があるタイミング（図４のＴ４）でＨからＬになるま
で電界破壊型メモリ素子１０４、データ読み込み用抵抗
１０５の間に電位の引き合いが生じ、データ出力信号１
１５はデータ読み込み信号１１１があるタイミング（図
４のＴ４）でＨからＬになる事によって再び不定状態に
なり、データの読み込みは不可能な状態になる。
体装置の電界破壊型メモリ素子が破壊されていない場合
の読み込み動作について図４を用いて説明を行う。図４
は破壊されていない電界破壊型メモリ素子を用いた半導
体装置の読み込み動作について図２中の読み込み、書き
込み用トランジスタスイッチ１０１のｏｎ、ｏｆｆ、書
き込み用トランジスタスイッチ１０２のｏｎ、ｏｆｆ、
読み込み用トランジスタスイッチ１０３のｏｎ、ｏｆ
ｆ、データ読み込み信号１１１、電界破壊型メモリ素子
破壊信号１１４、データ出力信号１１５、ＯＲ回路２０
１の出力の動作を示したタイムチャートである。電界破
壊型メモリ素子１０４が破壊されていない半導体装置の
データの内容を読み込む場合、データ読み込み信号１１
１があるタイミング（図４のＴ３）でＬからＨになり、
ＯＲ回路２０１の出力はＨからＬになり、読み込み、書
き込み用トランジスタスイッチ１０１はｏｆｆからｏ
ｎ、読み込み用トランジスタスイッチ１０３はｏｆｆか
らｏｎとなり、電界破壊型メモリ素子１０４、データ読
み込み用抵抗１０５の間に電位の引き合いが生じる。よ
って、電界破壊型メモリ素子１０４は破壊されていない
のでデータ出力信号１１５はＬとなり、データの読み込
みはこの状態で行われる。次にデータ読み込み信号１１
１があるタイミング（図４のＴ４）でＨからＬになるま
で電界破壊型メモリ素子１０４、データ読み込み用抵抗
１０５の間に電位の引き合いが生じ、データ出力信号１
１５はデータ読み込み信号１１１があるタイミング（図
４のＴ４）でＨからＬになる事によって再び不定状態に
なり、データの読み込みは不可能な状態になる。
【０００６】
【発明が解決しようとする課題】しかしながらデータの
読み込みを行う毎に電界破壊型メモリ素子１０４、デー
タ読み込み用抵抗１０５の両端に電界が印加されるため
に以下のような問題が考えられる。 （１）電界破壊型メモリ素子を用いた半導体装置の電界
破壊型メモリ素子が破壊されていない場合、読み込み動
作を行うと電界破壊型メモリ素子１０４の両端に電界が
かかるために電界破壊型メモリ素子１０４自体の劣化が
進み、破壊していない状態の電界破壊型メモリ素子１０
４が破壊してしまい、記憶したデータと異なるデータの
出力を行うようになる可能性がある。 （２）電界破壊型メモリ素子を用いた半導体装置の電界
破壊型メモリ素子が破壊されている場合、データの読み
込み動作を行うと電界破壊型メモリ素子１０４、データ
読み込み用抵抗１０５の両端に電界がかかるために消費
電流が増加する。以上のことより電界破壊型メモリ素子
１０４を用いた半導体装置には電界破壊型メモリ素子１
０４の読み込みを行う場合、極力電界破壊型メモリ素子
１０４の両端または電界破壊型メモリ素子１０４、デー
タ読み込み用抵抗１０５の両端に電界がかからないよう
にしてデータの読み込みを行う必要があるが、図２のよ
うな構成では不可能である。 （３）データの内容が必要なときにのみ、データの読み
込みを行こなうためにサンプリング信号でデータの読み
込みを行っている為にデータを読み込むためのサンプリ
ング信号を作らなくてはならない。
読み込みを行う毎に電界破壊型メモリ素子１０４、デー
タ読み込み用抵抗１０５の両端に電界が印加されるため
に以下のような問題が考えられる。 （１）電界破壊型メモリ素子を用いた半導体装置の電界
破壊型メモリ素子が破壊されていない場合、読み込み動
作を行うと電界破壊型メモリ素子１０４の両端に電界が
かかるために電界破壊型メモリ素子１０４自体の劣化が
進み、破壊していない状態の電界破壊型メモリ素子１０
４が破壊してしまい、記憶したデータと異なるデータの
出力を行うようになる可能性がある。 （２）電界破壊型メモリ素子を用いた半導体装置の電界
破壊型メモリ素子が破壊されている場合、データの読み
込み動作を行うと電界破壊型メモリ素子１０４、データ
読み込み用抵抗１０５の両端に電界がかかるために消費
電流が増加する。以上のことより電界破壊型メモリ素子
１０４を用いた半導体装置には電界破壊型メモリ素子１
０４の読み込みを行う場合、極力電界破壊型メモリ素子
１０４の両端または電界破壊型メモリ素子１０４、デー
タ読み込み用抵抗１０５の両端に電界がかからないよう
にしてデータの読み込みを行う必要があるが、図２のよ
うな構成では不可能である。 （３）データの内容が必要なときにのみ、データの読み
込みを行こなうためにサンプリング信号でデータの読み
込みを行っている為にデータを読み込むためのサンプリ
ング信号を作らなくてはならない。
【０００７】本発明は上記に述べてきた問題点を解決
し、電界破壊型メモリ素子の寿命を著しく伸ばす、また
はデータ読み込み時の消費電流の増加を軽減する半導体
装置を提供する事を目的とする。
し、電界破壊型メモリ素子の寿命を著しく伸ばす、また
はデータ読み込み時の消費電流の増加を軽減する半導体
装置を提供する事を目的とする。
【０００８】
【課題を解決するための手段】電界破壊型メモリ素子を
もちいた半導体装置において前記制御手段は半導体装置
のリセット解除後の少なくとも１回は前記第一、第二の
スイッチ手段を動作させ、第一のスイッチ手段と電界破
壊型メモリ素子と抵抗と第二のスイッチ手段が直列に接
続され、前記第一、第二のスイッチ手段を間欠的に動作
させる手段を有し、前記第一、第二のスイッチ手段が動
作中に電界破壊型メモリ素子と抵抗間の電位によってＬ
またはＨの信号を出力する半導体装置において前記出力
される信号により前記第一のスイッチ手段または第二の
スイッチ手段のいずれか一方がｏｎに制御され、他方が
ｏｆｆに制御されることを特徴とする。
もちいた半導体装置において前記制御手段は半導体装置
のリセット解除後の少なくとも１回は前記第一、第二の
スイッチ手段を動作させ、第一のスイッチ手段と電界破
壊型メモリ素子と抵抗と第二のスイッチ手段が直列に接
続され、前記第一、第二のスイッチ手段を間欠的に動作
させる手段を有し、前記第一、第二のスイッチ手段が動
作中に電界破壊型メモリ素子と抵抗間の電位によってＬ
またはＨの信号を出力する半導体装置において前記出力
される信号により前記第一のスイッチ手段または第二の
スイッチ手段のいずれか一方がｏｎに制御され、他方が
ｏｆｆに制御されることを特徴とする。
【０００９】
【発明の実施の形態】つづいて図によって本発明の一実
施例を説明する。図１は本発明の一実施例を表す回路ブ
ロック図である。図２と同一のものには同一の番号を付
け、説明は省略する。図１中の１０６はＮＯＲ回路Ａ、
１０７はＮＡＮＤ回路Ａ、１０８はＮＯＲ回路Ｂ、１０
９はＮＡＮＤ回路２、１１０はインバーター回路、１１
２は制御回路、１１３はインバーター回路出力信号であ
る。
施例を説明する。図１は本発明の一実施例を表す回路ブ
ロック図である。図２と同一のものには同一の番号を付
け、説明は省略する。図１中の１０６はＮＯＲ回路Ａ、
１０７はＮＡＮＤ回路Ａ、１０８はＮＯＲ回路Ｂ、１０
９はＮＡＮＤ回路２、１１０はインバーター回路、１１
２は制御回路、１１３はインバーター回路出力信号であ
る。
【００１０】次に本発明の動作について説明を行う。電
界破壊型メモリ素子を用いた半導体装置の電界破壊型メ
モリ素子が破壊されている場合の読み込み動作について
図５を用いて説明を行う。図５は破壊されている電界破
壊型メモリ素子を用いた半導体装置の読み込み動作につ
いて図１中の読み込み、書き込み用トランジスタスイッ
チ１０１のｏｎ、ｏｆｆ、書き込み用トランジスタスイ
ッチ１０２のｏｎ、ｏｆｆ、読み込み用トランジスタス
イッチ１０３のｏｎ、ｏｆｆ、データ読み込み信号１１
１、電界破壊型メモリ素子破壊信号１１４、データ出力
信号１１５、ＮＯＲ回路Ａ１０６、ＮＡＮＤ回路Ｂ１０
９の出力の動作を示したタイムチャートである。電界破
壊型メモリ素子１０４が破壊されている半導体装置のデ
ータの内容を読み込む場合、データ読み込み信号１１１
があるタイミング（図５のＴ５）でＬからＨになり、Ｎ
ＯＲ回路Ａ１０６の出力はＨからＬ、ＮＡＮＤ回路Ｂ１
０９の出力はＬからＨになり、読み込み、書き込み用ト
ランジスタスイッチ１０１はｏｆｆからｏｎ、読み込み
用トランジスタスイッチ１０３はｏｆｆからｏｎとな
る。よって、電界破壊型メモリ素子１０４、データ読み
込み用抵抗１０５の間に電位の引き合いが生じるが、電
界破壊型メモリ素子１０４は破壊されているのでデータ
出力信号１１５はＨとなり、データの読み込みが可能に
なる。次にデータ読み込み信号１１１があるタイミング
（図５のＴ６）でＨからＬになり、ＮＡＮＤ回路Ｂ１０
９の出力はＨからＬになるが、ＮＯＲ回路Ａ１０６の出
力はデータ出力信号１１５の出力を受けてＬのままとな
り、読み込み用トランジスタスイッチ１０３はｏｎから
ｏｆｆ、読み込み、書き込み用トランジスタスイッチ１
０１はｏｎのままとなる。 データ出力信号１１５の出
力は常にＨとなり、どのようなタイミングにおいてもデ
ータの読み込みは可能となるが、この時の読み込み用ト
ランジスタスイッチ１０３はｏｎからｏｆｆ、読み込
み、書き込み用トランジスタスイッチ１０１はｏｎなの
で電位の引き合いが生じないために電界破壊型メモリ素
子１０４に流れる電流はないに等しい。
界破壊型メモリ素子を用いた半導体装置の電界破壊型メ
モリ素子が破壊されている場合の読み込み動作について
図５を用いて説明を行う。図５は破壊されている電界破
壊型メモリ素子を用いた半導体装置の読み込み動作につ
いて図１中の読み込み、書き込み用トランジスタスイッ
チ１０１のｏｎ、ｏｆｆ、書き込み用トランジスタスイ
ッチ１０２のｏｎ、ｏｆｆ、読み込み用トランジスタス
イッチ１０３のｏｎ、ｏｆｆ、データ読み込み信号１１
１、電界破壊型メモリ素子破壊信号１１４、データ出力
信号１１５、ＮＯＲ回路Ａ１０６、ＮＡＮＤ回路Ｂ１０
９の出力の動作を示したタイムチャートである。電界破
壊型メモリ素子１０４が破壊されている半導体装置のデ
ータの内容を読み込む場合、データ読み込み信号１１１
があるタイミング（図５のＴ５）でＬからＨになり、Ｎ
ＯＲ回路Ａ１０６の出力はＨからＬ、ＮＡＮＤ回路Ｂ１
０９の出力はＬからＨになり、読み込み、書き込み用ト
ランジスタスイッチ１０１はｏｆｆからｏｎ、読み込み
用トランジスタスイッチ１０３はｏｆｆからｏｎとな
る。よって、電界破壊型メモリ素子１０４、データ読み
込み用抵抗１０５の間に電位の引き合いが生じるが、電
界破壊型メモリ素子１０４は破壊されているのでデータ
出力信号１１５はＨとなり、データの読み込みが可能に
なる。次にデータ読み込み信号１１１があるタイミング
（図５のＴ６）でＨからＬになり、ＮＡＮＤ回路Ｂ１０
９の出力はＨからＬになるが、ＮＯＲ回路Ａ１０６の出
力はデータ出力信号１１５の出力を受けてＬのままとな
り、読み込み用トランジスタスイッチ１０３はｏｎから
ｏｆｆ、読み込み、書き込み用トランジスタスイッチ１
０１はｏｎのままとなる。 データ出力信号１１５の出
力は常にＨとなり、どのようなタイミングにおいてもデ
ータの読み込みは可能となるが、この時の読み込み用ト
ランジスタスイッチ１０３はｏｎからｏｆｆ、読み込
み、書き込み用トランジスタスイッチ１０１はｏｎなの
で電位の引き合いが生じないために電界破壊型メモリ素
子１０４に流れる電流はないに等しい。
【００１１】続いて電界破壊型メモリ素子を用いた半導
体装置の電界破壊型メモリ素子が破壊されていない場合
の読み込み動作について図６を用いて説明を行う。図６
は破壊されていない電界破壊型メモリ素子を用いた半導
体装置の読み込み動作について図１中の読み込み、書き
込み用トランジスタスイッチ１０１のｏｎ、ｏｆｆ、書
き込み用トランジスタスイッチ１０２のｏｎ、ｏｆｆ、
読み込み用トランジスタスイッチ１０３のｏｎ、ｏｆ
ｆ、データ読み込み信号１１１、電界破壊型メモリ素子
破壊信号１１４、データ出力信号１１５、ＮＯＲ回路Ａ
１０６、ＮＡＮＤ回路Ｂ１０９の出力の動作を示したタ
イムチャートである。電界破壊型メモリ素子１０４が破
壊されていない半導体装置のデータの内容を読み込む場
合、データ読み込み信号１１１があるタイミング（図５
のＴ７）でＬからＨになり、ＮＯＲ回路Ａ１０６の出力
はＨからＬ、ＮＡＮＤ回路Ｂ１０９の出力はＬからＨに
なり、読み込み、書き込み用トランジスタスイッチ１０
１はｏｆｆからｏｎ、読み込み用トランジスタスイッチ
１０３はｏｆｆからｏｎとなる。よって、電界破壊型メ
モリ素子１０４、データ読み込み用抵抗１０５の間に電
位の引き合いが生じるが、電界破壊型メモリ素子１０４
は破壊されていないのでデータ出力信号１１５はＬとな
り、データの読み込みが可能になる。次にデータ読み込
み信号１１１があるタイミング（図５のＴ８）でＨから
Ｌになり、ＮＯＲ回路Ａ１０６の出力はＨからＬになる
が、ＮＡＮＤ回路Ｂ１０９の出力はデータ出力信号１１
５の出力を受けてＨのままとなり、読み込み、書き込み
用トランジスタスイッチ１０１はｏｎからｏｆｆ、読み
込み用トランジスタスイッチ１０３はｏｎのままとな
り。 データ出力信号１１５の出力は常にＬとなり、ど
のようなタイミングにおいてもデータの読み込みは可能
となるが、この時の読み込み用トランジスタスイッチ１
０３はｏｎからｏｆｆ、読み込み、書き込み用トランジ
スタスイッチ１０１はｏｎなので電位の引き合いが生じ
ないために電界破壊型メモリ素子１０４の両端に電界は
全くかからない為、電界破壊型メモリ素子１０４自体の
劣化は進まない。
体装置の電界破壊型メモリ素子が破壊されていない場合
の読み込み動作について図６を用いて説明を行う。図６
は破壊されていない電界破壊型メモリ素子を用いた半導
体装置の読み込み動作について図１中の読み込み、書き
込み用トランジスタスイッチ１０１のｏｎ、ｏｆｆ、書
き込み用トランジスタスイッチ１０２のｏｎ、ｏｆｆ、
読み込み用トランジスタスイッチ１０３のｏｎ、ｏｆ
ｆ、データ読み込み信号１１１、電界破壊型メモリ素子
破壊信号１１４、データ出力信号１１５、ＮＯＲ回路Ａ
１０６、ＮＡＮＤ回路Ｂ１０９の出力の動作を示したタ
イムチャートである。電界破壊型メモリ素子１０４が破
壊されていない半導体装置のデータの内容を読み込む場
合、データ読み込み信号１１１があるタイミング（図５
のＴ７）でＬからＨになり、ＮＯＲ回路Ａ１０６の出力
はＨからＬ、ＮＡＮＤ回路Ｂ１０９の出力はＬからＨに
なり、読み込み、書き込み用トランジスタスイッチ１０
１はｏｆｆからｏｎ、読み込み用トランジスタスイッチ
１０３はｏｆｆからｏｎとなる。よって、電界破壊型メ
モリ素子１０４、データ読み込み用抵抗１０５の間に電
位の引き合いが生じるが、電界破壊型メモリ素子１０４
は破壊されていないのでデータ出力信号１１５はＬとな
り、データの読み込みが可能になる。次にデータ読み込
み信号１１１があるタイミング（図５のＴ８）でＨから
Ｌになり、ＮＯＲ回路Ａ１０６の出力はＨからＬになる
が、ＮＡＮＤ回路Ｂ１０９の出力はデータ出力信号１１
５の出力を受けてＨのままとなり、読み込み、書き込み
用トランジスタスイッチ１０１はｏｎからｏｆｆ、読み
込み用トランジスタスイッチ１０３はｏｎのままとな
り。 データ出力信号１１５の出力は常にＬとなり、ど
のようなタイミングにおいてもデータの読み込みは可能
となるが、この時の読み込み用トランジスタスイッチ１
０３はｏｎからｏｆｆ、読み込み、書き込み用トランジ
スタスイッチ１０１はｏｎなので電位の引き合いが生じ
ないために電界破壊型メモリ素子１０４の両端に電界は
全くかからない為、電界破壊型メモリ素子１０４自体の
劣化は進まない。
【００１２】また、データ読み込み信号１１１の動作す
るタイミングは制御回路１１２によって制御されてお
り、制御回路１１２はオールリセットやリセットが解除
された後に一回だけデータ読み込み信号１１１を一時的
にＨにすることによって不定期に効率よくデータの内容
を読み直すことが出来、電界破壊型メモリ素子の寿命を
著しく伸ばし、データ読み込み時の消費電流の増加を軽
減する事が出来る。更に本システムは電流破壊型メモリ
素子に用いることも可能である
るタイミングは制御回路１１２によって制御されてお
り、制御回路１１２はオールリセットやリセットが解除
された後に一回だけデータ読み込み信号１１１を一時的
にＨにすることによって不定期に効率よくデータの内容
を読み直すことが出来、電界破壊型メモリ素子の寿命を
著しく伸ばし、データ読み込み時の消費電流の増加を軽
減する事が出来る。更に本システムは電流破壊型メモリ
素子に用いることも可能である
【００１３】
【発明の効果】上記のごとく本発明によって以上の動作
によって電界破壊型メモリ素子の寿命を著しく伸ばす、
またはデータ読み込み時の消費電流の増加を軽減する事
が出来る。
によって電界破壊型メモリ素子の寿命を著しく伸ばす、
またはデータ読み込み時の消費電流の増加を軽減する事
が出来る。
【図１】本発明の電界破壊型メモリ素子を用いた半導体
装置の回路図を示す図である。
装置の回路図を示す図である。
【図２】従来の電界破壊型メモリ素子を用いた半導体装
置の回路図を示す図である。
置の回路図を示す図である。
【図３】従来の破壊されている電界破壊型メモリ素子を
用いた半導体装置の読み込み動作を示すタイムチャート
図である。
用いた半導体装置の読み込み動作を示すタイムチャート
図である。
【図４】従来の破壊されていない電界破壊型メモリ素子
を用いた半導体装置の読み込み動作を示すタイムチャー
ト図である。
を用いた半導体装置の読み込み動作を示すタイムチャー
ト図である。
【図５】本発明の破壊されている電界破壊型メモリ素子
を用いた半導体装置の読み込み動作を示すタイムチャー
ト図である。
を用いた半導体装置の読み込み動作を示すタイムチャー
ト図である。
【図６】本発明の破壊されていない電界破壊型メモリ素
子を用いた半導体装置の読み込み動作を示すタイムチャ
ート図である。
子を用いた半導体装置の読み込み動作を示すタイムチャ
ート図である。
１０１ 読み込み、書き込み用トランジスタ １０２ 書き込み用トランジスタ １０３ 読み込み用トランジスタ １０４ 電界破壊型メモリ素子 １０５ データ読み込み用抵抗 １０６ ＮＯＲ回路Ａ １０７ ＮＡＮＤ回路Ａ １０８ ＮＯＲ回路Ｂ １０９ ＮＡＮＤ回路Ｂ １１０ インバーター回路 １１１ データ読み込み信号 １１２ 制御回路 １１３ インバーター回路出力信号 １１４ 電界破壊型メモリ素子破壊信号 １１５ データ出力信号 ２０１ ＯＲ回路
Claims (2)
- 【請求項１】 第一のスイッチ手段と電界破壊型メモリ
素子と抵抗と第二のスイッチ手段が直列に接続され、前
記第一、第二のスイッチ手段を間欠的に動作させる手段
を有し、前記第一、第二のスイッチ手段が動作中に破壊
型メモリ素子と抵抗間の電位によってＬまたはＨの信号
を出力する半導体装置において前記出力される信号によ
り前記第一のスイッチ手段または第二のスイッチ手段の
いずれか一方がｏｎに制御され、他方がｏｆｆに制御さ
れることを特徴とする半導体装置。 - 【請求項２】 請求項１の半導体装置において前記制御
手段は半導体装置のリセット解除後の少なくとも１回は
前記第一、第二のスイッチ手段を動作させる事を特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8373197A JPH10283791A (ja) | 1997-04-02 | 1997-04-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8373197A JPH10283791A (ja) | 1997-04-02 | 1997-04-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283791A true JPH10283791A (ja) | 1998-10-23 |
Family
ID=13810678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8373197A Pending JPH10283791A (ja) | 1997-04-02 | 1997-04-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10283791A (ja) |
-
1997
- 1997-04-02 JP JP8373197A patent/JPH10283791A/ja active Pending
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