JPH10275869A - Ｎｏ ｌｄｄ接合を有するｎチャンネルｍｏｓトランジスタ及びその製造方法 - Google Patents

Ｎｏ ｌｄｄ接合を有するｎチャンネルｍｏｓトランジスタ及びその製造方法

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JPH10275869A
JPH10275869A JP9349213A JP34921397A JPH10275869A JP H10275869 A JPH10275869 A JP H10275869A JP 9349213 A JP9349213 A JP 9349213A JP 34921397 A JP34921397 A JP 34921397A JP H10275869 A JPH10275869 A JP H10275869A
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JP
Japan
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drain
mos transistor
active area
transistor
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JP9349213A
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Inventor
Gabriella Fontana
フォンターナ ガブリエッラ
Roberto Annunziata
アッヌンツィアータ ロベルト
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SGS THOMSON MICROELECTRONICS
STMicroelectronics SRL
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SRL
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
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    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Abstract

(57)【要約】 【課題】 ＮＯ ＬＤＤ接合を有するＮチャンネルＭＯ
Ｓトランジスタ及びその製造方法を提供する。 【解決手段】 本発明のトランジスタは、半導体基板
（３）上に集積化され且つ複数個のメモリセル（２）を
有する電子メモリ装置（２）のＣＭＯＳ構造内に組込む
タイプのものであり、各セルはフローティングゲートト
ランジスタ（１１）から構成されており、活性区域
（５）がゲート領域（１１）の横方向の基板（３）上に
形成されている。該トランジスタはメモリセル（２）の
活性区域（５）の位置に隣接した位置において基板
（３）上に形成されているソース（１５）及び／又はド
レイン（１１）を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＮＯ ＬＤＤ接合
を具備するＮチャンネルＭＯＳトランジスタ及びその製
造方法に関するものである。
【０００２】特に、本発明は、各々がフローティングゲ
ートを具備しており活性区域がゲート領域の横側におい
て基板上に形成されている複数個のメモリセルを有して
おり半導体基板上に集積化されている電子メモリ装置の
ＣＭＯＳ構造内に組込まれているタイプのＮＯ ＬＤＤ
接合を具備するＮチャンネルＭＯＳトランジスタに関す
るものである。本発明は、又、ＮＯ ＬＤＤ接合を具備
しており且つ半導体基板上に集積化されている電子メモ
リ装置のＣＭＯＳ構造内に組込まれるタイプのＮチャン
ネルＭＯＳトランジスタの製造方法に関するものであ
る。
【０００３】
【従来の技術】公知の如く、半導体上に集積化されてい
る電子メモリ装置を製造するプロセス即ち方法は、ＮＯ
ＬＤＤ型の接合を具備するＮチャンネルＭＯＳトラン
ジスタを形成することを必要とする。このようなトラン
ジスタは、主に、メモリ装置内に組込まれる出力バッフ
ァＣＭＯＳ段におけるプルダウン要素として使用され
る。特に、このようなトランジスタが多く使用されるメ
モリ装置は、仮想接地ＥＥＰＲＯＭ又はフラッシュＥＰ
ＲＯＭ型の非揮発性メモリである。これらのメモリは、
ビットラインと呼ばれる連続した並行な拡散ストリップ
を有しており、それらはメモリセルの活性区域を相互接
続する。このタイプのメモリは、又、コンタクトレス
（無接触）メモリと呼ばれる。何故ならば、それらはビ
ットラインに対する終端接触を必要とするに過ぎないか
らである。更に、それらは読取及びプログラミング即ち
書込動作のために仮想接地回路を必要とする。欧州特許
出願第０５７３７２８号は、仮想接地非揮発性メモリ及
びＬＤＤインデックス型接合を具備するトランジスタの
製造方法を開示している。
【０００４】ＣＭＯＳプロセスは、通常、二重接合形
状、即ちＬＤＤインデックス型（ｉｎｄｅｘｅｄ）接合
を有するＮチャンネルトランジスタを発生し、それはホ
ットキャリアに対するある程度の免疫性を与え且つＣＭ
ＯＳ構造に関する改善した信頼性を与える。従って、ス
タンダードのＣＭＯＳプロセスの過程において、出力段
に対して非インデックス型ＬＤＤ接合を有するトランジ
スタを形成することは自動的に可能なものではない。こ
のことは、実際には、従来の処理の流れと矛盾するもの
であり且つ付加的な処理ステップ及びマスクを必要とす
る。
【０００５】一方、ＮＯ ＬＤＤ型のＮチャンネルＭＯ
ＳトランジスタはＥＯＳ−ＥＳＤによって損傷を受ける
蓋然性はより少なく、且つ自己保護型の出力バッファ段
を与えることを可能とする。全ての場合において、それ
らはすでに自己保護されているＣＭＯＳ段に対し改良し
た性能を提供する。
【０００６】集積化したＥＰＲＯＭ又はフラッシュＥＰ
ＲＯＭメモリ回路内へ組込むべきＣＭＯＳ構造と共に使
用するのに適したＮＯ ＬＤＤ型の低電圧（ＬＶ）又は
高電圧（ＨＶ）ＭＯＳトランジスタを提供することが本
発明の目的である。
【０００７】本発明の側面をより良く理解するために、
ある平坦化プロセスは接合の許容可能な最大寸法に制限
を課すものであることを考慮すべきであり、それはホト
リソグラフィによって許容可能な最小値内に保持されね
ばならない。多くの半導体集積化メモリ回路構造は、ビ
ットラインを取囲むポリシリコンストリップが固定した
間隔に維持されることを必要とし、そうすることによっ
てのみ、このようなストリップ間の間隙内に付着形成さ
れる誘電体の平坦化のレベルを最適化とさせることが可
能である。
【０００８】しかしながら、このことは、ビットライン
の終端コンタクトがＭＯＳトランジスタのゲート領域に
対面する領域内に位置させることを可能とするのに充分
な幅で接合を形成することを阻止する。このような減少
された接合はＣＭＯＳ段内に組込まれるべきＮチャンネ
ルトランジスタに必要とされる寸法と矛盾している。
【０００９】
【発明が解決しようとする課題】本発明が解決すべき課
題は、仮想接地集積化メモリ回路内にＣＭＯＳ段と共に
組込むことを可能とするような構造的及び機能的特徴を
有するＮＯ ＬＤＤ接合を具備する新規なＮチャンネル
ＭＯＳトランジスタ及びその製造方法を提供することで
ある。従って、本発明は、上述した如き従来技術の欠点
を解消し、ＮＯＬＤＤ接合を具備するＮチャンネルＭＯ
Ｓトランジスタ及びその製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】本発明によれば、ゲート
領域に隣接した活性領域内にＮＯ ＬＤＤ接合を設け、
この接合を従来のＮチャンネルＭＯＳトランジスタのＮ
＋拡散部と連結させることを特徴としている。このよう
な特徴に基づいて、技術的課題は請求項１に記載したよ
うな構成を有するＭＯＳトランジスタによって解決され
る。従来技術の問題は、更に、請求項７に記載したよう
な半導体集積化電子メモリ装置内にＭＯＳトランジスタ
を形成する方法によって解決される。
【００１１】
【発明の実施の形態】添付の図面を参照し、特に、図１
及び４を参照して説明すると、これらの図においては、
半導体集積回路の形態における電子メモリ装置２の一部
を一般的に且つ模式的に示してある。該装置は、例えば
本願出願人の出願に係わる欧州特許出願第５７３７２８
号に記載されているような仮想接地ＥＰＲＯＭ又はフラ
ッシュＥＰＲＯＭメモリとすることが可能である。該装
置は、ワードライン（ワード線）と呼ばれる複数個の行
とビットライン（ビット線）と呼ばれる複数個の列とを
具備するマトリクス構造に編成された複数個のメモリセ
ルを形成する複数個のフローティングゲートトランジス
タを有している。
【００１２】該メモリマトリクスは、半導体基板３上に
形成され且つメモリセルを構成するトランジスタの活性
区域５を相互接続する連続した平行な拡散ストリップ４
を包含している。ストリップ４はマトリクスビットライ
ンであり、且つこのタイプのメモリはコンタクトレス
（無接触）メモリ又はクロスポイントメモリと呼ばれ、
読取及び書込動作のために仮想接地回路を必要とする。
【００１３】基板２の上に多層構成体を形成し、それ
は、ゲート酸化膜とも呼ばれる薄い酸化物層６と、メモ
リセルのフローティングゲートを形成する層であるＰＯ
ＬＹ１とも呼称される第一ポリシリコン層と、通常ＯＮ
Ｏ（酸化物−窒化物−酸化物）からなるポリ間（ｉｎｔ
ｅｒｐｏｌｙ）誘電体層８と、ＰＯＬＹＣＡＰ即ちポリ
キャップ又はダミーポリ（ｄｕｍｍｙ ｐｏｌｙ）とも
呼ばれる被覆層９とを有している。
【００１４】現在のところ、製造プロセスは、活性区域
５におけるトレンチ状の開口１０を掘り下げることによ
り継続して行なわれる。これらの開口はキャップ層９、
誘電体層８、ＰＯＬＹ１層７、トンネル酸化物６をエッ
チング除去するカスケードステップによって形成され
て、基板３を露出させる。ＮＯ ＬＤＤトランジスタの
ゲート領域１１は一対の開口１０の間において画定され
ている。効果的なことであるが、マトリクスにおいてビ
ットラインを画定することを可能とするのと同一のホト
リソグラフィマスクを使用してこのカスケードエッチン
グステップ期間中にゲート領域１１を画定する。
【００１５】活性区域５は、トレンチ状開口１０が画定
されるカスケードエッチングによって露出されると、イ
オン注入ステップが行なわれ、次いで拡散が行なわれて
ＮＯＬＤＤトランジスタのソース領域とドレイン領域と
を形成する。該イオン注入は、砒素又は燐イオンで行な
われる。
【００１６】特に、図２の実施例から理解することが可
能であるように、活性区域５の拡散は非対称的なもので
あり、即ち、１つの領域は砒素のみでイオン注入される
が、他方の領域は砒素と燐でイオン注入され、それは、
例えばフラッシュＥＰＲＯＭセルの製造プロセスにおけ
るものと同様である。この優先的な選択は、２つの活性
区域が異なる寸法で形成させ、実際に、２つの区域のう
ちの一方は他方よりも明らかに大きなものとなる。別法
として、活性区域５は、ＥＰＲＯＭセルの場合における
ように、明らかに対称的なものに構成することが可能で
ある。イオン注入ステップの終りにおいて、トレンチ状
の開口１０を平坦化用の誘電体物質１２で充填する。こ
れは図４にのみ示してある。この時点において、本プロ
セスはキャップ層９と誘電体層８とを除去する。この上
側の層をエッチング除去するステップは、接合の上部か
ら平坦化用誘電体１２を完全に除去するものではない。
この方法は、メモリマトリクスと関連する仮想接地回路
へ組込むために一貫性を持ってその他のトランジスタを
形成することを可能とする。
【００１７】層９及び８を除去した後に、ポリシリコン
からなる第二層１３即ちＰＯＬＹ２を付着形成させる。
所望により、ＰＯＬＹ２層１３を被覆するために更なる
シリサイドからなる層を付与することが可能である。Ｐ
ＯＬＹ２層１３の付着形成は、該トランジスタのゲート
領域１１を画定するために使用したものと同一のホトリ
ソグラフィマスクを使用して行なうことが可能である。
【００１８】このホトリソグラフィプロセスは、公知で
あるために図示していないレジスト膜が常にゲート領域
１１に属しており且つ平坦化用誘電体１２によって取囲
まれているトンネル酸化物層６及びＰＯＬＹ１層７の部
分をマスクすることを確保するためである。この時点に
おいて、メモリマトリクス内の周辺トランジスタＮ−及
びＬＤＤ接合を形成するための製造プロセスの従来のス
テップによって燐ドーパントのイオン注入を行なう。
【００１９】更に、別の従来の処理ステップは、メモリ
セル２のゲート領域１１に関する横方向の保護を与える
ために所謂酸化物スペーサ１４を付着形成し且つ異方性
エッチングすることを包含している。更に、好適には砒
素Ｎ＋イオンを使用してイオン注入とそれに続く拡散を
行なって、本発明に従ってＮチャンネルトランジスタの
ソース領域１５及び／又はドレイン領域１６を形成す
る。これらのソース領域１５及び／又はドレイン領域１
６は活性区域５の位置に対し隣接した位置に基板３上に
形成してそれとの電気的接触を確立する。このように、
本発明に基づくＮチャンネルトランジスタのソース及び
ドレイン接合の拡散区域はソース又はドレイン活性区域
５へリンク即ち連結されており、その際に非インデック
ス型形状、即ちＮＯ ＬＤＤ接合を与える。
【００２０】特に、前記ソース領域１５及び／又はドレ
イン領域１６の各々はフラッシュ又はＥＰＲＯＭメモリ
セルのものと同様に形成された対応する活性区域５と接
触しており且つ部分的にオーバーラップしている。いず
れの場合においても、前記ソース領域１５及び／又はド
レイン領域１６の各々はそれと隣接する活性区域５と電
気的接触を構成する。又、図４に示したように、ゲート
領域１１は酸化物スペーサ１４によって側部が保護され
ており且つソース領域１５及び／又はドレイン領域１６
はスペーサ１４において該トランジスタの対応する活性
区域５と接触する。
【００２１】例えば、Ｎチャンネルトランジスタがフラ
ッシュメモリマトリクス内にある場合には、それらは該
フラッシュセルのソース接合と共に形成される。一方、
ＮチャンネルトランジスタがＥＰＲＯＭ型のマトリクス
内に組込まれる場合には、Ｎチャンネルトランジスタの
Ｎ＋でドープされているドレイン領域はＥＰＲＯＭセル
の対応するドレイン領域と接触する。ＥＰＲＯＭ型のセ
ルの接合を形成するためには砒素のみを使用し、一方フ
ラッシュメモリセルの場合には砒素と燐を使用する。前
述したことから明らかなように、本発明のトランジスタ
は非インデックス型ＮＯ ＬＤＤ接合を有しており、且
つメモリマトリクスの出力バッファＣＭＯＳ段における
プルダウントランジスタとして容易に使用することが可
能である。
【００２２】図５及び６は、インデックス型接合ＭＯＳ
トランジスタと本発明のＭＯＳトランジスタに対する比
較特性曲線を電圧と電流との間の関係として示した夫々
のグラフ図である。このような比較曲線から理解される
ように、本発明トランジスタの特性は、フラッシュメモ
リセル及びＥＰＲＯＭメモリセルの両方に関連してより
優れたものである。図７はインデックス型接合ＭＯＳト
ランジスタと本発明のＭＯＳトランジスタとの比較ブレ
ークダウン特性曲線を電圧と電流との関係として示した
別のグラフ図である。図８は、従来のＭＯＳトランジス
タ及び本発明に基づくＭＯＳトランジスタを組込んだ入
力及び／又は出力ＣＭＯＳ段におけるＥＳＤ ＨＢＭブ
レークダウン電圧の蓄積した分布プロットを比較して示
したグラフ図である。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 本発明に基づくトランジスタが形成される場
合の半導体集積回路の一部を概略的に示した拡大平面
図。
【図２】 図１におけるＡ−Ａ線に沿ってとった回路の
詳細を示した拡大概略断面図。
【図３】 製造プロセスにおける後の段階においての図
１の集積回路部分を概略的に示した拡大概略平面図。
【図４】 図３におけるＢ−Ｂ線に沿ってとった回路の
詳細を示した拡大概略断面図。
【図５】 インデックス型接合ＭＯＳトランジスタの特
性曲線を電圧と電流との関係で示したグラフ図。
【図６】 本発明のＭＯＳトランジスタの特性曲線を電
圧と電流との関係で示したグラフ図。
【図７】 インデックス型接合ＭＯＳトランジスタと本
発明のＭＯＳトランジスタに対する比較ブレークダウン
特性曲線を電圧と電流との関係で示したグラフ図。
【図８】 従来のＭＯＳトランジスタと本発明に基づく
ＭＯＳトランジスタを組込んだＣＭＯＳ入力及び／又は
出力段におけるＥＳＤ ＨＢＭブレークダウン電圧の蓄
積分布プロットを比較して示したグラフ図。
【符号の説明】
２ 電子メモリ装置 ３ 半導体基板 ４ 拡散ストリップ ５ 活性区域 ６ 薄い酸化物層 ７ ＰＯＬＹ１層 ８ ポリ間誘電体層 ９ 被覆層 １０ 開口 １１ ゲート領域 １２ 平坦化誘電体 １３ ＰＯＬＹ２層 １４ 酸化物スペーサ １５ ソース領域 １６ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガブリエッラ フォンターナ イタリア国， ミラノ， イ−20041 ア グラーテ ブリアンツァ， ヴィア ツィ ー． オリヴェッティ ２， エスジーエ ス−トムソン マイクロエレクトロニクス エッセ エッレ エーレ内 (72)発明者 ロベルト アッヌンツィアータ イタリア国， ミラノ， イ−20041 ア グラーテ ブリアンツァ， ヴィア ツィ ー． オリヴェッティ ２， エスジーエ ス−トムソン マイクロエレクトロニクス エッセ エッレ エーレ内

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 ゲート領域（１１）の横方向に基板
    （３）上に形成されている活性区域（５）を具備する複
    数個のＥＰＲＯＭ又はフラッシュメモリセル（２）を有
    しており半導体基板（３）上に集積化されているＣＭＯ
    Ｓ構造の電子メモリ装置（２）内に組込むタイプのもの
    でありＮＯ ＬＤＤ接合を具備するＮチャンネルＭＯＳ
    トランジスタにおいて、前記活性区域（５）の位置に隣
    接した位置において基板（３）上に形成したソース（１
    ５）及び／又はドレイン（１６）を有することを特徴と
    するＮチャンネルＭＯＳトランジスタ。
  2. 【請求項２】 請求項１において、前記ソース（１５）
    及び／又はドレイン（１６）領域の各々がそれの対応す
    る活性区域（５）と接触しており且つ部分的にオーバー
    ラップしていることを特徴とするＮチャンネルＭＯＳト
    ランジスタ。
  3. 【請求項３】 請求項１において、前記ソース（１５）
    及び／又はドレイン（１６）領域の各々が対応する活性
    区域（５）と電気的接触を形成しており且つ非インデッ
    クス型接合形状を有していることを特徴とするＮチャン
    ネルＭＯＳトランジスタ。
  4. 【請求項４】 請求項１において、前記ゲート領域（１
    １）が酸化物スペーサ（１４）によって横方向が保護さ
    れており、且つ前記ソース（１５）及び／又はドレイン
    （１６）領域が前記スペーサ（１４）それらの対応する
    活性区域（５）と接触していることを特徴とするＮチャ
    ンネルＭＯＳトランジスタ。
  5. 【請求項５】 請求項１において、前記ソース（１５）
    及び／又はドレイン（１６）領域がＮ＋にドープされて
    いることを特徴とするＮチャンネルＭＯＳトランジス
    タ。
  6. 【請求項６】 請求項１において、前記ソース（１５）
    及び／又はドレイン（１６）領域がイオン注入とそれに
    続く拡散とによって形成されることを特徴とするＮチャ
    ンネルＭＯＳトランジスタ。
  7. 【請求項７】 半導体基板（３）上に集積化されている
    ＥＰＲＯＭ又はフラッシュメモリ装置（２）のＣＭＯＳ
    構造内に組み込まれており且つＮＯ ＬＤＤ接合を具備
    するＮチャンネルＭＯＳトランジスタの製造方法におい
    て、前記装置がゲート領域（１１）の横方向の基板
    （３）上に形成されている活性区域（５）を有する複数
    個のメモリセルを有しており、非インデックス型接合形
    状の画定と共に、前記活性区域（５）の位置に隣接する
    位置において前記基板（３）上に前記ＭＯＳトランジス
    タのソース（１５）及び／又はドレイン（１６）を形成
    することを特徴とする方法。
  8. 【請求項８】 請求項７において、前記ソース（１５）
    及び／又はドレイン（１６）領域の各々がそれと対応す
    る活性区域（５）と接触しており且つ部分的にオーバー
    ラップしていることを特徴とする方法。
  9. 【請求項９】 請求項７において、前記ゲート領域（１
    １）が酸化物スペーサ（１４）によって側部が保護され
    ており、且つ前記ソース（１５）及び又はドレイン（１
    ６）領域が前記スペーサ（１４）においてそれらの対応
    する活性区域（５）と接触していることを特徴とする方
    法。
  10. 【請求項１０】 請求項７において、前記ソース（１
    ５）及び／又はドレイン（１６）領域がＮ＋へドープさ
    れており且つイオン注入とそれに続く拡散によって形成
    されることを特徴とする方法。
JP9349213A 1996-12-24 1997-12-18 Ｎｏ ｌｄｄ接合を有するｎチャンネルｍｏｓトランジスタ及びその製造方法 Pending JPH10275869A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT96830647.2 1996-12-24
EP96830647A EP0851495A1 (en) 1996-12-24 1996-12-24 N-Channel MOS transistor with NO LDD junction and corresponding manufacturing method

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5232277A (en) * 1975-09-05 1977-03-11 Toshiba Corp Insulated gate type field-effect transistor
FR2642900B1 (fr) * 1989-01-17 1991-05-10 Sgs Thomson Microelectronics Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques
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JPH06177360A (ja) * 1992-10-07 1994-06-24 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法

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EP0851495A1 (en) 1998-07-01

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