JPH10270441A - Semiconductor device and manufacture of semiconductor device - Google Patents
Semiconductor device and manufacture of semiconductor deviceInfo
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- JPH10270441A JPH10270441A JP7227897A JP7227897A JPH10270441A JP H10270441 A JPH10270441 A JP H10270441A JP 7227897 A JP7227897 A JP 7227897A JP 7227897 A JP7227897 A JP 7227897A JP H10270441 A JPH10270441 A JP H10270441A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造方法に係り、詳しくは、水分または水酸
基に起因するデバイスの信頼性についての特性劣化を低
減すると共に、デバイスの初期特性に影響を与えない膜
を備えた半導体装置およびその製造方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing a semiconductor device, and more particularly, to a method for reducing the deterioration of device reliability due to moisture or hydroxyl groups and affecting the initial characteristics of the device. The present invention relates to a semiconductor device having a non-applied film and a method of manufacturing the same.
【0002】[0002]
【従来の技術】従来、半導体装置において、水分または
水酸基に起因するデバイスの信頼性についての特性劣化
を低減する方法として、以下のものが提案されている。 (1)プラズマCVD(Chemical Vapor Deposition )
法によって形成されたTEOS(Tetra-Ethyl-Ortho-Si
licate)膜(PE(Plasma Enhanced )−TEOS膜)
でデバイスをカバーし、そのPE−TEOS膜上にBP
SG(Boro-Phospho Silicate Glass )膜を形成し、そ
のBPSG膜上に絶縁膜を形成する方法(K.Machida.et
al.,IEEE TRANSACTIONS OF ELECTRON DEVICES.Vol41,N
o.5,May1994,pp709-714. 参照)。2. Description of the Related Art Heretofore, the following methods have been proposed as methods for reducing deterioration in device reliability due to moisture or a hydroxyl group in a semiconductor device. (1) Plasma CVD (Chemical Vapor Deposition)
TEOS (Tetra-Ethyl-Ortho-Si)
licate) film (PE (Plasma Enhanced) -TEOS film)
Cover the device with BP on the PE-TEOS film
A method of forming an SG (Boro-Phospho Silicate Glass) film and forming an insulating film on the BPSG film (K. Machida.et
al., IEEE TRANSACTIONS OF ELECTRON DEVICES.Vol41, N
o.5, May1994, pp709-714.).
【0003】(2)LPCVD(Low Pressure CVD)法
によって形成されたシリコン窒化膜でデバイスをカバー
する方法(浦岡 他,信学技報,SDM88-42,1988,pp13-1
8.参照)。(2) A method of covering a device with a silicon nitride film formed by an LPCVD (Low Pressure CVD) method (Uraoka et al., IEICE Technical Report, SDM88-42, 1988, pp13-1)
8.)
【0004】[0004]
【発明が解決しようとする課題】上記(1)の方法で
は、BPSG膜上の絶縁膜からデバイスへの水分または
水酸基の拡散を防止する点に着目したものであるため、
BPSG膜自体が水分または水酸基の供給源である場合
には水分または水酸基の拡散を防ぐことができない。The above method (1) focuses on preventing the diffusion of moisture or hydroxyl groups from the insulating film on the BPSG film to the device.
If the BPSG film itself is a source of moisture or hydroxyl groups, diffusion of moisture or hydroxyl groups cannot be prevented.
【0005】上記(2)の方法では、水分または水酸基
の侵入防止効果は高いものの、MOSFET(Metal Ox
ide Semiconductor Field Effect Transistor )上にシ
リコン窒化膜を形成した場合には、MOSFETの初期
短チャネル効果特性や信頼性に影響を与える。シリコン
窒化膜を形成しない場合には、BT(Bias Temperatur
e)不安定性が増大するという影響を与える。In the above method (2), although the effect of preventing moisture or hydroxyl groups from entering is high, the MOSFET (Metal Ox
When a silicon nitride film is formed on the ide semiconductor field effect transistor), the initial short channel effect characteristics and reliability of the MOSFET are affected. If a silicon nitride film is not formed, BT (Bias Temperatur
e) It has the effect of increasing instability.
【0006】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、水分または水酸基に起
因するデバイスの信頼性についての特性劣化を低減する
と共に、デバイスの初期特性に影響を与えない膜を備え
た半導体装置およびその製造方法を提供することにあ
る。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to reduce the deterioration of the reliability of a device due to moisture or a hydroxyl group and to affect the initial characteristics of the device. It is an object of the present invention to provide a semiconductor device provided with a film that does not give a problem and a method for manufacturing the same.
【0007】[0007]
【課題を解決するための手段】請求項1に記載の発明
は、半導体基板上に形成されたデバイスをカバーするシ
リコン窒化膜を備え、そのシリコン窒化膜の膜厚が10
nm未満であることをその要旨とする。請求項2に記載
の発明は、半導体基板上に形成されたデバイスの必要部
分だけをカバーする島状のシリコン窒化膜を備えたこと
をその要旨とする。According to the first aspect of the present invention, there is provided a silicon nitride film covering a device formed on a semiconductor substrate, and the silicon nitride film has a thickness of 10 nm.
The gist is to be less than nm. The gist of the present invention is to provide an island-shaped silicon nitride film covering only a necessary portion of a device formed on a semiconductor substrate.
【0008】請求項3に記載の発明は、請求項1に記載
の半導体装置において、前記デバイスは絶縁ゲートFE
Tであることをその要旨とする。請求項4に記載の発明
は、請求項1に記載の半導体装置において、前記デバイ
スはシリコンMOSFETであることをその要旨とす
る。請求項5に記載の発明は、請求項2に記載の半導体
装置において、前記デバイスは絶縁ゲートFETであ
り、前記デバイスの必要部分はゲート電極およびゲート
絶縁膜であることをその要旨とする。According to a third aspect of the present invention, in the semiconductor device according to the first aspect, the device is an insulated gate FE.
The gist is that it is T. According to a fourth aspect of the present invention, in the semiconductor device according to the first aspect, the device is a silicon MOSFET. According to a fifth aspect of the present invention, in the semiconductor device according to the second aspect, the device is an insulated gate FET, and essential parts of the device are a gate electrode and a gate insulating film.
【0009】請求項6に記載の発明は、請求項1〜5の
いずれか1項に記載の半導体装置において、前記シリコ
ン窒化膜はLPCVD法によって形成されたことをその
要旨とする。請求項7に記載の発明は、半導体基板上に
形成された第1導電性および第2導電性のウェルにゲー
ト絶縁膜を形成する工程と、第1導電性および第2導電
性のウェルのゲート絶縁膜上にそれぞれゲート電極を形
成する工程と、ゲート電極を含む第1導電性および第2
導電性のウェルの全面に第1のシリコン窒化膜を形成す
る工程と、ゲート電極を含む第2導電性のウェルの上に
第1のマスクを形成する工程と、第1のマスクをエッチ
ング用マスクとして用いて第1のシリコン窒化膜を島状
にパターニングする工程と、第1のマスクをイオン注入
用マスクとして用い、第1導電性のウェルに第2導電性
の不純物をイオン注入することにより、第1導電性のウ
ェル上に絶縁ゲートFETのソース・ドレイン領域を形
成する工程と、ゲート電極を含む第1導電性および第2
導電性のウェルの全面にシリコン窒化膜とエッチングレ
ートの異なる膜を形成する工程と、シリコン窒化膜とエ
ッチングレートの異なる膜の上に第2のシリコン窒化膜
を形成する工程と、ゲート電極を含む第1導電性のウェ
ルの上に第2のマスクを形成する工程と、第2のマスク
をエッチング用マスクとして用いて第2のシリコン窒化
膜を島状にパターニングする工程と、第2のマスクをイ
オン注入用マスクとして用い、第2導電性のウェルに第
1導電性の不純物をイオン注入することにより、第2導
電性のウェル上に絶縁ゲートFETのソース・ドレイン
領域を形成する工程とを備えたことをその要旨とする。According to a sixth aspect of the present invention, in the semiconductor device of the first aspect, the silicon nitride film is formed by an LPCVD method. The invention according to claim 7, wherein a step of forming a gate insulating film in a first conductive and second conductive well formed on a semiconductor substrate; and a step of forming a gate of the first conductive and second conductive well. Forming a gate electrode on the insulating film; and forming a first conductive layer and a second conductive layer including the gate electrode.
Forming a first silicon nitride film over the entire surface of the conductive well, forming a first mask over the second conductive well including the gate electrode, and using the first mask as an etching mask Patterning the first silicon nitride film into an island shape by using as a mask, and ion-implanting a second conductive impurity into the first conductive well using the first mask as an ion implantation mask. Forming source / drain regions of the insulated gate FET on the first conductive well;
Including a step of forming a film having a different etching rate from the silicon nitride film on the entire surface of the conductive well, a step of forming a second silicon nitride film on the film having a different etching rate from the silicon nitride film, and a gate electrode Forming a second mask on the first conductive well, patterning the second silicon nitride film into an island shape using the second mask as an etching mask, Forming a source / drain region of an insulated gate FET on the second conductive well by ion-implanting a first conductive impurity into the second conductive well using the mask as an ion implantation mask. That is the gist.
【0010】請求項8に記載の発明は、請求項7に記載
の半導体装置の製造方法において、第1導電性のウェル
と第2導電性のウェルとを絶縁分離するための素子分離
絶縁膜を形成する工程を備え、第1または第2のシリコ
ン窒化膜は、ウェルと当該ウェルを囲む素子分離絶縁膜
の端部とを覆うようにパターニングされることをその要
旨とする。According to an eighth aspect of the present invention, in the method of manufacturing a semiconductor device according to the seventh aspect, an element isolation insulating film for insulating and isolating the first conductive well and the second conductive well is provided. The gist is that the first or second silicon nitride film is patterned so as to cover the well and the end of the element isolation insulating film surrounding the well.
【0011】尚、以下に述べる発明の実施の形態におい
て、特許請求の範囲または課題を解決するための手段に
記載の「第1のマスク」または「第2のマスク」は、レ
ジストパターン56,59に相当し、同じく「シリコン
窒化膜とエッチングレートの異なる膜」はシリコン酸化
膜57に相当する。In the embodiments of the invention described below, the “first mask” or the “second mask” described in the claims or the means for solving the problems is defined by resist patterns 56 and 59. Similarly, the “film having a different etching rate from the silicon nitride film” corresponds to the silicon oxide film 57.
【0012】[0012]
(第1実施形態)以下、本発明を具体化した第1実施形
態を図面に従って説明する。図1に、本実施形態をNM
OSFETの製造方法に適用した例を示す。 工程1(図1(a)参照);LOCOS(Local Oxidat
ion on Silicon)法を用い、P型単結晶シリコン基板1
上に素子分離絶縁膜2を形成する。その結果、素子分離
絶縁膜2から露出した基板1表面が活性領域になる。次
に、熱酸化法を用い、基板1上にゲート酸化膜3(膜
厚;11nm)を形成する。続いて、ゲート酸化膜3上
にN型不純物が添加されたドープドポリシリコン膜を形
成し、そのドープドポリシリコン膜をパターニングする
ことで、ゲート電極4を形成する。このゲート電極4の
長さがゲート長となる。次に、ゲート電極4をイオン注
入用マスクとして用い、基板1の表面にリンをイオン注
入(注入エネルギー;50keV)することで、低濃度
の不純物領域5を形成する。続いて、CVD法を用いて
上記の工程で形成されたデバイスの全面にシリコン酸化
膜を形成し、全面エッチバック法を用いて当該シリコン
酸化膜をエッチバックすることで、ゲート電極4の両側
壁にサイドウォールスペーサ6(幅;150nm)を形
成する。次に、ゲート電極4およびサイドウォールスペ
ーサ6をイオン注入用マスクとして用い、基板1の表面
にヒ素をイオン注入(注入エネルギー;35keV)す
ることで、高濃度の不純物領域7を形成する。そして、
アニール(処理温度;900℃)を行って各不純物領域
5,7を活性化する。その結果、低濃度の不純物領域5
と高濃度の不純物領域7とから構成されたソース・ドレ
イン領域8を備えた、LDD(Lightly Doped Drain )
構造のシリコンゲートNMOSFET9が形成される。(First Embodiment) Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 shows this embodiment as an NM.
An example applied to a method for manufacturing an OSFET will be described. Step 1 (see FIG. 1A); LOCOS (Local Oxidat
ion on Silicon) method, and a P-type single crystal silicon substrate 1
An element isolation insulating film 2 is formed thereon. As a result, the surface of the substrate 1 exposed from the element isolation insulating film 2 becomes an active region. Next, a gate oxide film 3 (thickness: 11 nm) is formed on the substrate 1 by using a thermal oxidation method. Subsequently, a gate electrode 4 is formed by forming a doped polysilicon film to which an N-type impurity is added on the gate oxide film 3 and patterning the doped polysilicon film. The length of the gate electrode 4 becomes the gate length. Next, using the gate electrode 4 as a mask for ion implantation, phosphorus is ion-implanted (implantation energy: 50 keV) into the surface of the substrate 1 to form the low-concentration impurity regions 5. Subsequently, a silicon oxide film is formed on the entire surface of the device formed in the above process by using the CVD method, and the silicon oxide film is etched back by using the entire-surface etch-back method. Then, a sidewall spacer 6 (width: 150 nm) is formed. Next, arsenic is ion-implanted (implantation energy: 35 keV) into the surface of the substrate 1 using the gate electrode 4 and the sidewall spacer 6 as an ion implantation mask, thereby forming a high-concentration impurity region 7. And
Annealing (processing temperature; 900 ° C.) is performed to activate the impurity regions 5 and 7. As a result, the low concentration impurity region 5
(Lightly Doped Drain) comprising a source / drain region 8 composed of
A silicon gate NMOSFET 9 having a structure is formed.
【0013】工程2(図1(b)参照);LPCVD法
を用い、上記の工程で形成されたデバイスの全面にTE
OS膜10(膜厚;200nm)を形成する。次に、L
PCVD法(材料ガス;(SiH2Cl2+NH3)系ガ
ス、形成温度;700〜900℃)を用い、TEOS膜
10上にシリコン窒化膜11(膜厚;10nm未満)を
形成する。このとき、形成温度はより好ましくは、70
0〜750℃である。Step 2 (see FIG. 1B); TE is formed on the entire surface of the device formed in the above-described steps by using the LPCVD method.
An OS film 10 (thickness: 200 nm) is formed. Next, L
A silicon nitride film 11 (thickness: less than 10 nm) is formed on the TEOS film 10 by a PCVD method (material gas; (SiH 2 Cl 2 + NH 3 ) -based gas; formation temperature: 700 to 900 ° C.). At this time, the formation temperature is more preferably 70
0-750 ° C.
【0014】工程3(図1(c)参照);CVD法を用
い、シリコン窒化膜11上にBPSG膜12(膜厚;5
00〜1000nm)を形成する。BPSG膜は平坦性
に優れているため、デバイス表面を平坦化することがで
きる。次に、CVD法を用い、BPSG膜12上にシリ
コン酸化膜13(膜厚;100nm)を形成する。続い
て、各膜10〜13にコンタクトホール14を形成す
る。そして、コンタクトホール14の内部を含むデバイ
スの全面に金属膜を形成し、その金属膜をパターニング
することで、ソース・ドレイン電極15を形成する。Step 3 (see FIG. 1C): A BPSG film 12 (film thickness: 5) is formed on the silicon nitride film 11 by CVD.
00 to 1000 nm). Since the BPSG film has excellent flatness, the device surface can be flattened. Next, a silicon oxide film 13 (film thickness: 100 nm) is formed on the BPSG film 12 by using the CVD method. Subsequently, a contact hole 14 is formed in each of the films 10 to 13. Then, a metal film is formed on the entire surface of the device including the inside of the contact hole 14, and the metal film is patterned to form the source / drain electrodes 15.
【0015】図2に、本実施形態をPMOSFETの製
造方法に適用した例を示す。尚、本例において、図1に
示したNMOSFETの製造方法と同じ構成部材につい
ては符号を等しくし、その製造方法についての説明を省
略する。 工程1(図2(a)参照);N型単結晶シリコン基板2
1上に素子分離絶縁膜2を形成する。その結果、素子分
離絶縁膜2から露出した基板21表面が活性領域にな
る。次に、熱酸化法を用い、基板21上にゲート酸化膜
3を形成する。続いて、ゲート酸化膜3上にゲート電極
4を形成する。次に、ゲート電極4をイオン注入用マス
クとして用い、基板21の表面にフッ化ボロン(B
F2)をイオン注入(注入エネルギー;50keV)す
ることで、不純物領域22を形成する。続いて、ゲート
電極4の両側壁にサイドウォールスペーサ6を形成す
る。そして、アニール(処理温度;900℃)を行って
不純物領域22を活性化する。その結果、不純物領域2
2から構成されたソース・ドレイン領域23を備えた、
SD(Single Drain)構造のシリコンゲートPMOSF
ET24が形成される。FIG. 2 shows an example in which this embodiment is applied to a method for manufacturing a PMOSFET. In this example, the same components as those in the method of manufacturing the NMOSFET shown in FIG. 1 are denoted by the same reference numerals, and the description of the method of manufacturing is omitted. Step 1 (see FIG. 2A); N-type single-crystal silicon substrate 2
An element isolation insulating film 2 is formed on 1. As a result, the surface of the substrate 21 exposed from the element isolation insulating film 2 becomes an active region. Next, the gate oxide film 3 is formed on the substrate 21 by using a thermal oxidation method. Subsequently, a gate electrode 4 is formed on the gate oxide film 3. Next, using the gate electrode 4 as a mask for ion implantation, boron fluoride (B
F 2 ) is ion-implanted (implantation energy: 50 keV) to form the impurity region 22. Subsequently, sidewall spacers 6 are formed on both side walls of the gate electrode 4. Then, annealing (processing temperature; 900 ° C.) is performed to activate the impurity regions 22. As a result, the impurity region 2
2 comprising a source / drain region 23 composed of
Silicon gate PMOSF with SD (Single Drain) structure
ET24 is formed.
【0016】工程2(図2(b)参照);上記の工程で
形成されたデバイスの全面に、TEOS膜10、シリコ
ン窒化膜11を順次形成する。 工程3(図2(c)参照);シリコン窒化膜11上にB
PSG膜12を形成し、BPSG膜12上にシリコン酸
化膜13を形成する。続いて、コンタクトホール14を
形成し、ソース・ドレイン電極15を形成する。Step 2 (see FIG. 2B): A TEOS film 10 and a silicon nitride film 11 are sequentially formed on the entire surface of the device formed in the above steps. Step 3 (see FIG. 2 (c)); B on the silicon nitride film 11
A PSG film 12 is formed, and a silicon oxide film 13 is formed on the BPSG film 12. Subsequently, a contact hole 14 is formed, and a source / drain electrode 15 is formed.
【0017】図3に、BTストレス法(BTストレス条
件;200℃、5V、2時間)を用いて、PMOSFE
T24のBT不安定性を調べた結果を示す。シリコン窒
化膜11(SiN)を形成しない場合、BTストレスに
よってPMOSFET24の閾値電圧(Vt)がシフト
する。そして、シリコン窒化膜11を堆積することによ
り、BTストレスによる閾値電圧のシフトが抑制され、
BT不安定性に対する影響がなくなることがわかる。
尚、NMOSFET9については、シリコン窒化膜11
によるBT不安定性に対する影響はない。FIG. 3 shows that the PMOSFE is formed by using the BT stress method (BT stress condition: 200 ° C., 5 V, 2 hours).
The result of having investigated the BT instability of T24 is shown. When the silicon nitride film 11 (SiN) is not formed, the threshold voltage (Vt) of the PMOSFET 24 shifts due to the BT stress. Then, by depositing the silicon nitride film 11, the shift of the threshold voltage due to the BT stress is suppressed,
It can be seen that there is no influence on BT instability.
The NMOSFET 9 has a silicon nitride film 11
Has no effect on BT instability.
【0018】ところで、PMOSFET24におけるB
T不安定性のメカニズムは、式〔1〕〔2〕に示すよう
に考えられる。基板21とゲート酸化膜3との界面に
は、式〔1〕に示すようにダングリングボンドが形成さ
れる。 ≡Sis−H→≡Sis・ + H …〔1〕 また、界面近傍のゲート酸化膜3中には、式〔2〕に示
すようにダングリングボンドが形成される。By the way, B in the PMOSFET 24
The mechanism of the T instability is considered as shown in equations [1] and [2]. A dangling bond is formed at the interface between the substrate 21 and the gate oxide film 3 as shown in Expression [1]. ≡Sis−H → ≡Sis. + H (1) In the gate oxide film 3 near the interface, a dangling bond is formed as shown in the equation [2].
【0019】 ≡Sio−O−Sio≡ + H →≡Sio−OH + ≡Sio・ ≡Sio・ →Sio+ + e …〔2〕 ここで、「Sis」は半導体(N型単結晶シリコン基板
21)中に存在するシリコンを表し、「Sio」はシリ
コン酸化膜(ゲート酸化膜3)中に存在するシリコンを
表す。[0019] ≡Sio-O-Sio≡ + H → ≡Sio-OH + ≡Sio · ≡Sio · → Sio + + e ... [2] here, "Sis" semiconductor (N-type single crystal silicon substrate 21) "Sio" represents silicon present in the silicon oxide film (gate oxide film 3).
【0020】式〔2〕に示すように、水分または水酸基
の影響でゲートエッジ(ゲート酸化膜3の両端部)近傍
に正電荷(Sio+ )が生成される。PMOSFET
24上にシリコン窒化膜11を形成すれば、この水分ま
たは水酸基の影響によるゲートエッジ近傍の正電荷の生
成を防ぐことができる。図4に、NMOSFET9の初
期短チャネル効果特性を調べた結果を示す。シリコン窒
化膜11を10nm以上堆積すると、NMOSFET9
において、ゲート長(Gate Length )が大きくなる長チ
ャネル領域で初期の閾値電圧(Vt)が増加する。つま
り、シリコン窒化膜11の膜厚を10nm未満にすれ
ば、初期短チャネル効果特性に対する影響がなくなるこ
とがわかる。尚、PMOSFET24については、シリ
コン窒化膜11による初期短チャネル効果特性に対する
影響はない。As shown in the equation (2), a positive charge (Sio + ) is generated near the gate edge (both ends of the gate oxide film 3) under the influence of moisture or a hydroxyl group. PMOSFET
By forming the silicon nitride film 11 on the gate electrode 24, it is possible to prevent the generation of positive charges near the gate edge due to the influence of the moisture or the hydroxyl group. FIG. 4 shows the result of examining the initial short channel effect characteristics of the NMOSFET 9. When the silicon nitride film 11 is deposited to a thickness of 10 nm or more, the NMOSFET 9
In the above, the initial threshold voltage (Vt) increases in a long channel region where the gate length (Gate Length) increases. That is, if the thickness of the silicon nitride film 11 is less than 10 nm, the initial short channel effect characteristics are not affected. Note that the PMOSFET 24 has no effect on the initial short channel effect characteristics due to the silicon nitride film 11.
【0021】図5に、NMOSFET9において、基板
1とゲート酸化膜3との界面準位密度(Dit;Interf
ace trap density)のゲート長依存性を調べた結果を示
す。界面準位密度のゲート長依存性は、シリコン窒化膜
11の膜厚が20nmの場合はあり、7nmの場合はな
いことがわかる。つまり、シリコン窒化膜11の膜厚を
10nm未満にすれば、界面準位密度のゲート長依存性
がなくなる。FIG. 5 shows that the interface state density (Dit; Interface) between the substrate 1 and the gate oxide film 3 in the NMOSFET 9 is shown in FIG.
3 shows the results of examining the gate length dependency of ace trap density). It can be seen that the dependence of the interface state density on the gate length depends on the case where the silicon nitride film 11 has a thickness of 20 nm and not on 7 nm. That is, if the thickness of the silicon nitride film 11 is less than 10 nm, the dependence of the interface state density on the gate length is eliminated.
【0022】図6に、CV(Capacitance Voltage )法
を用いて、NMOSFET9における界面準位密度(D
it)のエネルギーレベルを調べた結果を示す。シリコ
ン窒化膜11の膜厚が20nmの場合、EF−Ei=0〜
0.2eVのエネルギーレベル、すなわち、伝導帯の側
の界面準位密度が増加していることがわかる。また、シ
リコン窒化膜11の膜厚が7nmの場合には、界面準位
密度の増加はみられない。ここで、「EF」はフェルミ
準位のエネルギーレベルを表し、「Ei」は半導体のエ
ネルギーレベルの基準(すなわち、単結晶シリコンの禁
制帯の中央のエネルギーレベル)を表す。FIG. 6 shows an interface state density (D) in the NMOSFET 9 using the CV (Capacitance Voltage) method.
It shows the result of examining the energy level of (it). When the thickness of the silicon nitride film 11 is 20 nm, E F −E i = 0 to
It can be seen that the energy level of 0.2 eV, that is, the interface state density on the side of the conduction band is increased. When the thickness of the silicon nitride film 11 is 7 nm, the interface state density does not increase. Here, “E F ” represents the energy level of the Fermi level, and “E i ” represents the reference of the energy level of the semiconductor (that is, the energy level at the center of the forbidden band of single crystal silicon).
【0023】図7に、NMOSFET9の初期短チャネ
ル効果特性を、2次元デバイスシミュレータを用いてデ
バイスシミュレーションした結果を示す。ここでは、N
MOSFET9における界面準位密度の増加を、アクセ
プタ型界面準位の発生によるものであると想定してシミ
ュレーションを行っている。図4に示す実測値とシミュ
レーション値とがほぼ一致することがわかる。FIG. 7 shows the results of device simulation of the initial short channel effect characteristics of the NMOSFET 9 using a two-dimensional device simulator. Here, N
The simulation is performed on the assumption that the increase in the interface state density in the MOSFET 9 is caused by the occurrence of the acceptor type interface state. It can be seen that the measured values and the simulated values shown in FIG.
【0024】図3〜図7により、以下のことがわかる。 (1)シリコン窒化膜11を10nm以上堆積すると、
NMOSFET9の初期の閾値電圧が長チャネル領域で
増加する。この原因は、アクセプタ型界面準位の発生に
よるものである。その要因としては、シリコン窒化膜1
1によるメカニカルストレスの影響が考えられる。すな
わち、シリコン窒化膜11は応力が大きいため、NMO
SFET9にメカニカルストレスがかかり、基板1とゲ
ート酸化膜3との界面近傍のSi−Oボンドの結合強度
を低下させトラップが形成される。そのトラップによ
り、アクセプタ型界面準位が発生する。The following can be understood from FIGS. (1) When the silicon nitride film 11 is deposited to a thickness of 10 nm or more,
The initial threshold voltage of the NMOSFET 9 increases in the long channel region. This is due to the generation of acceptor-type interface states. The cause is that the silicon nitride film 1
The influence of mechanical stress due to No. 1 is considered. That is, since the silicon nitride film 11 has a large stress, the NMO
Mechanical stress is applied to the SFET 9 to lower the bond strength of the Si-O bond near the interface between the substrate 1 and the gate oxide film 3, thereby forming a trap. The trap generates an acceptor-type interface state.
【0025】また、シリコン窒化膜11は水分や水酸基
だけでなく水素の透過性も低いため、ダングリングボン
ドの水素終端量を低下させ、初期短チャネル効果特性に
対して悪影響を与えることも考えられる。 (2)シリコン窒化膜11を7nmに薄膜化すると、N
MOSFET9の閾値電圧の増加はみられなくなる。Further, since the silicon nitride film 11 has low permeability not only for moisture and hydroxyl groups but also for hydrogen, it is considered that the amount of hydrogen termination of dangling bonds is reduced and the initial short channel effect characteristics are adversely affected. . (2) When the silicon nitride film 11 is thinned to 7 nm, N
No increase in the threshold voltage of the MOSFET 9 is observed.
【0026】これは、シリコン窒化膜11を薄膜化する
ことで、シリコン窒化膜11の応力が低減され、メカニ
カルストレスが減少するためであると考えられる。ま
た、シリコン窒化膜11を薄膜化することで水素の透過
性が高くなり、ダングリングボンドの水素終端量が増大
するためであるとも考えられる。 (3)シリコン窒化膜11を7nmに薄膜化しても、P
MOSFET24において、BTストレスによる閾値電
圧のシフトはみられない。It is considered that this is because the thinning of the silicon nitride film 11 reduces the stress of the silicon nitride film 11 and reduces the mechanical stress. It is also considered that the reduction in the thickness of the silicon nitride film 11 increases the permeability of hydrogen and increases the amount of hydrogen termination of dangling bonds. (3) Even if the silicon nitride film 11 is thinned to 7 nm,
In the MOSFET 24, no shift in the threshold voltage due to the BT stress is observed.
【0027】このように本実施形態においては、LPC
VD法によって形成されたシリコン窒化膜11で各FE
T9,24をカバーし、そのシリコン窒化膜11の膜厚
を10nm未満にする。これにより、水分または水酸基
に起因する各FET9,24の信頼性についての特性劣
化を低減することが可能になり、シリコン窒化膜11が
各FET9,24の初期特性に影響を与えるのを防止す
ることができる。As described above, in this embodiment, the LPC
Each FE is formed by the silicon nitride film 11 formed by the VD method.
T9 and 24 are covered, and the thickness of the silicon nitride film 11 is reduced to less than 10 nm. This makes it possible to reduce the deterioration of the reliability of the FETs 9 and 24 due to the moisture or the hydroxyl group, and to prevent the silicon nitride film 11 from affecting the initial characteristics of the FETs 9 and 24. Can be.
【0028】ところで、シリコン窒化膜11の膜厚の範
囲は10nm未満が適当であり、望ましくは3nm以上
10nm未満、特に望ましくは3nm以上5nm未満で
ある。尚、シリコン窒化膜11の膜厚が3nm未満にな
ると、NMOSFET9に関しては影響がないものの、
PMOSFET24に関しては信頼性についての特性劣
化に影響を及ぼす恐れがある。また、シリコン窒化膜1
1の膜厚が10nm以上になると、PMOSFET24
に関しては影響がないものの、NMOSFET9に関し
ては初期特性に影響を及ぼす恐れがある。The range of the thickness of the silicon nitride film 11 is suitably less than 10 nm, preferably 3 nm or more and less than 10 nm, particularly preferably 3 nm or more and less than 5 nm. When the thickness of the silicon nitride film 11 is less than 3 nm, there is no influence on the NMOSFET 9,
With respect to the PMOSFET 24, there is a possibility that the reliability of the PMOSFET 24 may be affected. In addition, the silicon nitride film 1
1 becomes 10 nm or more, the PMOSFET 24
Although there is no influence on the NMOSFET 9, there is a possibility that the NMOSFET 9 may affect the initial characteristics.
【0029】(第2実施形態)以下、本発明を具体化し
た第2実施形態を図面に従って説明する。尚、本実施形
態において、第1実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。図8に、本実施形
態をNMOSFETの製造方法に適用した例を示す。ま
た、図9に、本実施形態をPMOSFETの製造方法に
適用した例を示す。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the same components as those in the first embodiment have the same reference numerals, and a description thereof will be omitted. FIG. 8 shows an example in which the present embodiment is applied to an NMOSFET manufacturing method. FIG. 9 shows an example in which the present embodiment is applied to a method for manufacturing a PMOSFET.
【0030】図8および図9において、図1および図2
に示す第1実施形態と異なるのは、各FET9,24上
(すなわち、活性領域上)だけに島状のシリコン窒化膜
11が形成されている点だけである。つまり、デバイス
の全面にシリコン窒化膜11を形成した後に、通常のフ
ォトリソグラフィ技術を利用して、シリコン窒化膜11
を所望の形状にパターニングする。このようにしても、
シリコン窒化膜11で各FET9,24をカバーできる
ことについて変わりないため、第1実施形態と同様の作
用および効果を得ることができる。8 and 9, FIG. 1 and FIG.
1 in that the island-shaped silicon nitride film 11 is formed only on each of the FETs 9 and 24 (that is, on the active region). That is, after the silicon nitride film 11 is formed on the entire surface of the device, the silicon nitride film 11 is
Is patterned into a desired shape. Even if you do this,
Since there is no change in the fact that the silicon nitride film 11 can cover the FETs 9 and 24, the same operation and effect as in the first embodiment can be obtained.
【0031】尚、本実施形態においては、シリコン窒化
膜11の膜厚について特に条件はなく、膜厚を10nm
以上にしてもかまわない。本発明者は、シリコン窒化膜
11の膜厚を30nmにした場合でも、上記効果が得ら
れることを確認している。これは、各FET9,24上
だけに島状のシリコン窒化膜11を形成することでシリ
コン窒化膜11の面積が小さくなり、その応力を低減す
ることができるためである。さらに、水分または水酸基
に比べて拡散係数の高い水素は、シリコン窒化膜11の
端部から回り込んでゲート電極4の下側へ供給されるた
め、ダングリングボンドの水素終端量が増大するからで
ある。In the present embodiment, there is no particular condition for the thickness of the silicon nitride film 11, and the thickness is 10 nm.
You can do more than that. The present inventor has confirmed that the above effects can be obtained even when the thickness of the silicon nitride film 11 is set to 30 nm. This is because the area of the silicon nitride film 11 is reduced by forming the island-shaped silicon nitride film 11 only on each of the FETs 9 and 24, and the stress thereof can be reduced. Further, hydrogen having a higher diffusion coefficient than water or a hydroxyl group flows from the end of the silicon nitride film 11 and is supplied to the lower side of the gate electrode 4, so that the amount of hydrogen termination of dangling bonds increases. is there.
【0032】さらに、各FET9,24上(活性領域
上)だけでなく、素子分離絶縁膜2の端部をシリコン窒
化膜11の一部が覆うようにして島状のシリコン窒化膜
11を形成した場合でも、上記と同様の作用および効果
を得ることができる。 (第3実施形態)以下、本発明を具体化した第3実施形
態を図面に従って説明する。尚、本実施形態において、
第1実施形態と同じ構成部材については符号を等しくし
てその説明を省略する。Further, an island-shaped silicon nitride film 11 was formed so that a part of the silicon nitride film 11 covered not only the FETs 9 and 24 (on the active region) but also the end of the element isolation insulating film 2. In this case, the same operation and effect as described above can be obtained. (Third Embodiment) Hereinafter, a third embodiment of the present invention will be described with reference to the drawings. In this embodiment,
The same components as those in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.
【0033】図10に、本実施形態をNMOSFETの
製造方法に適用した例を示す。また、図11に、本実施
形態をPMOSFETの製造方法に適用した例を示す。
図10および図11において、図1および図2に示す第
1実施形態と異なるのは、TEOS膜10が省かれ、ソ
ース・ドレイン領域8,23、ゲート電極4、サイドウ
ォールスペーサ6の上にシリコン窒化膜11が直接形成
されている点だけである。このようにしても、シリコン
窒化膜11で各FET9,24をカバーできることにつ
いては変わりないため、第1実施形態と同様の作用およ
び効果を得ることができる。FIG. 10 shows an example in which this embodiment is applied to a method for manufacturing an NMOSFET. FIG. 11 shows an example in which the present embodiment is applied to a method for manufacturing a PMOSFET.
10 and FIG. 11 are different from the first embodiment shown in FIG. 1 and FIG. 2 in that the TEOS film 10 is omitted and silicon is formed on the source / drain regions 8, 23, the gate electrode 4, and the sidewall spacer 6. The only difference is that the nitride film 11 is directly formed. Even in this case, the fact that the respective FETs 9 and 24 can be covered by the silicon nitride film 11 is not changed, so that the same operation and effect as in the first embodiment can be obtained.
【0034】(第4実施形態)以下、本発明を具体化し
た第4実施形態を図面に従って説明する。尚、本実施形
態において、第2実施形態および第3実施形態と同じ構
成部材については符号を等しくしてその説明を省略す
る。図12に、本実施形態をNMOSFETの製造方法
に適用した例を示す。また、図13に、本実施形態をP
MOSFETの製造方法に適用した例を示す。(Fourth Embodiment) Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the same components as those in the second embodiment and the third embodiment are denoted by the same reference numerals, and description thereof will be omitted. FIG. 12 shows an example in which the present embodiment is applied to an NMOSFET manufacturing method. FIG. 13 shows this embodiment as P
An example applied to a method for manufacturing a MOSFET will be described.
【0035】本実施形態は第2実施形態と第3実施形態
とを併用したものである。つまり、本実施形態では、第
2実施形態と同様に、各FET9,24上(活性領域
上)だけに島状のシリコン窒化膜11が形成されてい
る。また、本実施形態では、第3実施形態と同様に、T
EOS膜10が省かれ、ソース・ドレイン領域8,2
3、ゲート電極4、サイドウォールスペーサ6の上にシ
リコン窒化膜11が直接形成されている。このようにす
れば、第2実施形態および第3実施形態と同様の作用お
よび効果を得ることができる。尚、本実施形態において
も、シリコン窒化膜11の膜厚について特に条件はな
く、膜厚を10nm以上にしてもかまわない。This embodiment is a combination of the second and third embodiments. That is, in the present embodiment, as in the second embodiment, the island-shaped silicon nitride film 11 is formed only on each of the FETs 9 and 24 (on the active region). In the present embodiment, as in the third embodiment, T
The EOS film 10 is omitted, and the source / drain regions 8, 2
3, a silicon nitride film 11 is directly formed on the gate electrode 4, and the sidewall spacer 6. With this configuration, the same operation and effect as those of the second embodiment and the third embodiment can be obtained. Note that, also in the present embodiment, there is no particular condition regarding the thickness of the silicon nitride film 11, and the thickness may be 10 nm or more.
【0036】(第5実施形態)以下、本発明を具体化し
た第5実施形態を図面に従って説明する。尚、本実施形
態において、第4実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。 工程1(図14(a)参照);単結晶シリコン基板51
にP型不純物をドープしてPウェル52を形成する。ま
た、基板51にN型不純物をドープしてNウェル53を
形成する。次に、LOCOS法を用い、各ウェル52,
53上に素子分離絶縁膜2を形成する。その結果、素子
分離絶縁膜2から露出した各ウェル52,53の表面が
活性領域になる。続いて、熱酸化法を用い、各ウェル5
2,53上にゲート酸化膜3を形成する。そして、ゲー
ト酸化膜3上にN型不純物が添加されたドープドポリシ
リコン膜を形成し、そのドープドポリシリコン膜をパタ
ーニングすることで、ゲート電極4を形成する。次に、
Nウェル53上をレジストパターン(図示略)で覆った
後に、Pウェル52上のゲート電極4をイオン注入用マ
スクとして用い、Pウェル52の表面にリンをイオン注
入することで、Pウェル52上に低濃度のN型不純物領
域5を形成する。続いて、Pウェル52上をレジストパ
ターン(図示略)で覆った後に、Nウェル53上のゲー
ト電極4をイオン注入用マスクとして用い、Nウェル5
3の表面にフッ化ボロンをイオン注入することで、Nウ
ェル53上に低濃度のP型不純物領域54を形成する。
そして、CVD法を用いて上記の工程で形成されたデバ
イスの全面にシリコン酸化膜を形成し、全面エッチバッ
ク法を用いて当該シリコン酸化膜をエッチバックするこ
とで、各ゲート電極4の側壁にサイドウォールスペーサ
6を形成する。(Fifth Embodiment) Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the same components as those in the fourth embodiment have the same reference numerals, and the description thereof will be omitted. Step 1 (see FIG. 14A); single-crystal silicon substrate 51
Is doped with a P-type impurity to form a P well 52. Further, an N well 53 is formed by doping the substrate 51 with an N-type impurity. Next, using the LOCOS method, each well 52,
The element isolation insulating film 2 is formed on 53. As a result, the surfaces of the wells 52 and 53 exposed from the element isolation insulating film 2 become active regions. Subsequently, using a thermal oxidation method, each well 5
A gate oxide film 3 is formed on 2 and 53. Then, a gate electrode 4 is formed by forming a doped polysilicon film to which an N-type impurity is added on the gate oxide film 3 and patterning the doped polysilicon film. next,
After covering the N well 53 with a resist pattern (not shown), phosphorus is ion-implanted into the surface of the P well 52 using the gate electrode 4 on the P well 52 as an ion implantation mask. Then, a low concentration N-type impurity region 5 is formed. Subsequently, after covering the P well 52 with a resist pattern (not shown), the gate electrode 4 on the N well 53 is used as an ion implantation mask to form the N well 5.
A low concentration P-type impurity region 54 is formed on the N well 53 by ion-implanting boron fluoride into the surface of the substrate 3.
Then, a silicon oxide film is formed on the entire surface of the device formed in the above step by using the CVD method, and the silicon oxide film is etched back by using the whole-surface etch-back method. A side wall spacer 6 is formed.
【0037】工程2(図14(b)参照);LPCVD
法(材料ガス;(SiH2Cl2+NH3)系ガス、形成
温度;700〜900℃)を用い、上記の工程で形成さ
れたデバイスの全面にシリコン窒化膜55(膜厚:20
nm)を形成する。 工程3(図15(a)参照);N
ウェル53を囲む素子分離絶縁膜2の端部とNウェル5
3とを覆うようにレジストパターン56を形成する。次
に、レジストパターン56をエッチング用マスクとして
用いたドライエッチング法(エッチングガス;CF4+
H2)により、Pウェル52およびPウェル52を囲む
素子分離絶縁膜2の上のシリコン窒化膜55をパターニ
ングして除去する。続いて、レジストパターン56をイ
オン注入用マスクとして用い、Pウェル52の表面にヒ
素をイオン注入することで、Pウェル52上に高濃度の
N型不純物領域7を形成する。その結果、低濃度の不純
物領域5と高濃度の不純物領域7とから構成されたソー
ス・ドレイン領域8を備えた、LDD構造のシリコンゲ
ートNMOSFET9が形成される。Step 2 (see FIG. 14B); LPCVD
A silicon nitride film 55 (film thickness: 20) is formed on the entire surface of the device formed by the above-described process by using a method (material gas; (SiH 2 Cl 2 + NH 3 ) -based gas; formation temperature; 700 to 900 ° C.).
nm). Step 3 (see FIG. 15A); N
The end of the element isolation insulating film 2 surrounding the well 53 and the N well 5
A resist pattern 56 is formed so as to cover Step 3. Next, a dry etching method (etching gas; CF 4 +) using the resist pattern 56 as an etching mask
By H 2 ), the P well 52 and the silicon nitride film 55 on the element isolation insulating film 2 surrounding the P well 52 are patterned and removed. Subsequently, by using the resist pattern 56 as an ion implantation mask, arsenic is ion-implanted into the surface of the P well 52 to form a high concentration N-type impurity region 7 on the P well 52. As a result, a silicon gate NMOSFET 9 having an LDD structure and having a source / drain region 8 composed of a low-concentration impurity region 5 and a high-concentration impurity region 7 is formed.
【0038】工程4(図15(b)参照);LPCVD
法を用い、上記の工程で形成されたデバイスの全面にシ
リコン酸化膜57(膜厚:10nm)を形成する。次
に、シリコン窒化膜55と同様の形成条件により、シリ
コン酸化膜57上にシリコン窒化膜58(膜厚:20n
m)を形成する。続いて、Pウェル52を囲む素子分離
絶縁膜2の端部とPウェル52とを覆うようにレジスト
パターン59を形成する。Step 4 (see FIG. 15B); LPCVD
Using a method, a silicon oxide film 57 (thickness: 10 nm) is formed on the entire surface of the device formed in the above steps. Next, a silicon nitride film 58 (film thickness: 20 n) is formed on the silicon oxide film 57 under the same forming conditions as the silicon nitride film 55.
m). Subsequently, a resist pattern 59 is formed so as to cover the edge of the element isolation insulating film 2 surrounding the P well 52 and the P well 52.
【0039】工程5(図16(a)参照);レジストパ
ターン59をエッチング用マスクとして用いたドライエ
ッチング法(エッチングガス;CF4+H2)により、N
ウェル53およびNウェル53を囲む素子分離絶縁膜2
の上のシリコン窒化膜58をパターニングして除去す
る。続いて、レジストパターン59をイオン注入用マス
クとして用い、Nウェル53の表面にフッ化ボロンをイ
オン注入することで、Nウェル53上に高濃度のP型不
純物領域60を形成する。そして、アニールを行って各
不純物領域54,60を活性化する。その結果、低濃度
の不純物領域54と高濃度の不純物領域60とから構成
されたソース・ドレイン領域61を備えた、LDD構造
のシリコンゲートPMOSFET62が形成される。Step 5 (see FIG. 16A): N is obtained by a dry etching method (etching gas; CF 4 + H 2 ) using the resist pattern 59 as an etching mask.
Element isolation insulating film 2 surrounding well 53 and N well 53
Is patterned and removed. Subsequently, using the resist pattern 59 as an ion implantation mask, boron fluoride is ion-implanted into the surface of the N well 53 to form a high-concentration P-type impurity region 60 on the N well 53. Then, annealing is performed to activate each of the impurity regions 54 and 60. As a result, a silicon gate PMOSFET 62 having an LDD structure and having a source / drain region 61 composed of a low concentration impurity region 54 and a high concentration impurity region 60 is formed.
【0040】工程6(図16(b)参照);CVD法を
用い、上記の工程で形成されたデバイスの全面にBPS
G膜12を形成する。次に、CVD法を用い、BPSG
膜12上にシリコン酸化膜13を形成する。続いて、各
膜55,57,58,12,13にコンタクトホール1
4を形成する。そして、コンタクトホール14の内部を
含むデバイスの全面に金属膜を形成し、その金属膜をパ
ターニングすることで、ソース・ドレイン電極15を形
成する。ここで、ソース・ドレイン電極15により、各
FET9,62のゲートおよびドレインをそれぞれ接続
すると共に、PMOSFET9のソースを高電位側電源
に接続し、NMOSFET9のソースを低電位側電源に
接続すれば、各FET9,62から構成されるCMOS
インバータが完成する。Step 6 (see FIG. 16B): BPS is applied to the entire surface of the device formed in the above-described steps by using the CVD method.
A G film 12 is formed. Next, using the CVD method, BPSG
A silicon oxide film 13 is formed on the film 12. Subsequently, the contact holes 1 are formed in the respective films 55, 57, 58, 12, 13.
4 is formed. Then, a metal film is formed on the entire surface of the device including the inside of the contact hole 14, and the metal film is patterned to form the source / drain electrodes 15. Here, by connecting the gate and the drain of each of the FETs 9 and 62 by the source / drain electrode 15, connecting the source of the PMOSFET 9 to the high-potential-side power supply, and connecting the source of the NMOSFET 9 to the low-potential-side power supply, CMOS composed of FETs 9 and 62
The inverter is completed.
【0041】このように本実施形態によれば、以下の作
用および効果を得ることができる。 〔1〕PMOSFET62上(活性領域上)と、PMO
SFET62が形成されたNウェル53を囲む素子分離
絶縁膜2の端部とを覆うように、島状のシリコン窒化膜
55が形成されている。従って、島状のシリコン窒化膜
55によってPMOSFET62がカバーされるため、
第4実施形態と同様の作用および効果を得ることができ
る。As described above, according to the present embodiment, the following operations and effects can be obtained. [1] On the PMOSFET 62 (on the active region) and the PMO
An island-shaped silicon nitride film 55 is formed so as to cover the end of the element isolation insulating film 2 surrounding the N well 53 where the SFET 62 is formed. Therefore, since the PMOSFET 62 is covered by the island-shaped silicon nitride film 55,
Functions and effects similar to those of the fourth embodiment can be obtained.
【0042】尚、本実施形態においては、シリコン窒化
膜55の膜厚について特に条件はなく、膜厚を10nm
以上にしてもかまわない。本発明者は、シリコン窒化膜
55の膜厚を30nmにした場合でも、上記効果が得ら
れることを確認している。これは、島状のシリコン窒化
膜55を形成することにより、シリコン窒化膜55の面
積が小さくなり、その応力を低減することができるた
め、PMOSFET62にかかるメカニカルストレスが
減少するためである。さらに、水分または水酸基に比べ
て拡散係数の高い水素は、シリコン窒化膜55の端部か
ら回り込んでゲート電極4の下側へ供給されるため、ダ
ングリングボンドの水素終端量が増大するからである。In this embodiment, there is no particular condition for the thickness of the silicon nitride film 55, and the thickness is 10 nm.
You can do more than that. The present inventor has confirmed that the above effects can be obtained even when the thickness of the silicon nitride film 55 is set to 30 nm. This is because the formation of the island-shaped silicon nitride film 55 reduces the area of the silicon nitride film 55 and can reduce its stress, so that the mechanical stress applied to the PMOSFET 62 is reduced. Further, hydrogen having a higher diffusion coefficient than water or a hydroxyl group wraps around from the end of the silicon nitride film 55 and is supplied to the lower side of the gate electrode 4, so that the amount of hydrogen termination of dangling bonds increases. is there.
【0043】〔2〕NMOSFET9上(活性領域上)
と、NMOSFET9が形成されたPウェル52を囲む
素子分離絶縁膜2の端部とを覆うように、島状のシリコ
ン窒化膜58が形成されている。従って、島状のシリコ
ン窒化膜58によってNMOSFET9がカバーされる
ため、第4実施形態と同様の作用および効果を得ること
ができる。[2] On NMOSFET 9 (on active region)
An island-shaped silicon nitride film 58 is formed to cover the end of the element isolation insulating film 2 surrounding the P well 52 in which the NMOSFET 9 is formed. Therefore, since the NMOSFET 9 is covered by the island-shaped silicon nitride film 58, the same operation and effect as in the fourth embodiment can be obtained.
【0044】尚、本実施形態においては、シリコン窒化
膜58の膜厚について特に条件はなく、膜厚を10nm
以上にしてもかまわない。本発明者は、シリコン窒化膜
58の膜厚を30nmにした場合でも、上記効果が得ら
れることを確認している。これは、島状のシリコン窒化
膜58を形成することにより、シリコン窒化膜58の面
積が小さくなり、その応力を低減することができるた
め、NMOSFET9にかかるメカニカルストレスが減
少するためである。さらに、水分または水酸基に比べて
拡散係数の高い水素は、シリコン窒化膜58の端部から
回り込んでゲート電極4の下側へ供給されるため、ダン
グリングボンドの水素終端量が増大するからである。In this embodiment, there is no particular condition for the thickness of the silicon nitride film 58, and the thickness is 10 nm.
You can do more than that. The present inventor has confirmed that the above effects can be obtained even when the thickness of the silicon nitride film 58 is set to 30 nm. This is because the formation of the island-shaped silicon nitride film 58 reduces the area of the silicon nitride film 58 and reduces its stress, thereby reducing the mechanical stress applied to the NMOSFET 9. Further, hydrogen having a higher diffusion coefficient than water or a hydroxyl group wraps around from the end of the silicon nitride film 58 and is supplied to the lower side of the gate electrode 4, so that the amount of hydrogen termination of dangling bonds increases. is there.
【0045】また、本実施形態においては、シリコン酸
化膜57の膜厚について特に条件はなく、膜厚を10n
m以上にしてもかまわない。 〔3〕上記工程3では、レジストパターン56をエッチ
ング用マスクとして用いてシリコン窒化膜55を島状に
パターニングした後に、レジストパターン56をイオン
注入用マスクとして用いてNMOSFET9の高濃度の
N型不純物領域7を形成している。つまり、NMOSF
ET9の高濃度のN型不純物領域7を形成するためのイ
オン注入用マスクとしてのレジストパターン56を、シ
リコン窒化膜55を島状にパターニングするためのエッ
チング用マスクとして流用している。従って、シリコン
窒化膜55を島状にパターニングするに際して、新たな
フォトリソグラフィ工程を追加する必要がなく、製造工
程の複雑化を防止することができる。In the present embodiment, the thickness of the silicon oxide film 57 is not particularly limited.
m or more. [3] In the above step 3, after the silicon nitride film 55 is patterned into an island shape using the resist pattern 56 as an etching mask, a high-concentration N-type impurity region of the NMOSFET 9 is formed using the resist pattern 56 as an ion implantation mask. 7 are formed. That is, NMOSF
A resist pattern 56 serving as an ion implantation mask for forming a high concentration N-type impurity region 7 of ET 9 is used as an etching mask for patterning the silicon nitride film 55 into an island shape. Therefore, when patterning the silicon nitride film 55 in an island shape, it is not necessary to add a new photolithography process, and it is possible to prevent the manufacturing process from becoming complicated.
【0046】〔4〕上記工程4および工程5では、レジ
ストパターン59をエッチング用マスクとして用いてシ
リコン窒化膜58を島状にパターニングした後に、レジ
ストパターン59をイオン注入用マスクとして用いてP
MOSFET62の高濃度のP型不純物領域60を形成
している。つまり、PMOSFET62の高濃度のP型
不純物領域60を形成するためのイオン注入用マスクと
してのレジストパターン59を、シリコン窒化膜58を
島状にパターニングするためのエッチング用マスクとし
て流用している。従って、シリコン窒化膜58を島状に
パターニングするに際して、新たなフォトリソグラフィ
工程を追加する必要がなく、製造工程の複雑化を防止す
ることができる。[4] In the steps 4 and 5, after the silicon nitride film 58 is patterned into an island shape using the resist pattern 59 as an etching mask, the resist pattern 59 is used as a mask for ion implantation.
A high-concentration P-type impurity region 60 of the MOSFET 62 is formed. That is, the resist pattern 59 as an ion implantation mask for forming the high-concentration P-type impurity region 60 of the PMOSFET 62 is used as an etching mask for patterning the silicon nitride film 58 into an island shape. Therefore, when patterning the silicon nitride film 58 into an island shape, it is not necessary to add a new photolithography process, and it is possible to prevent the manufacturing process from becoming complicated.
【0047】〔5〕シリコン窒化膜58とシリコン酸化
膜57とはエッチングレートが大幅に異なる。そのた
め、工程5において、シリコン窒化膜58をパターニン
グする際に、シリコン酸化膜57はエッチングストッパ
として機能する。従って、Nウェル53およびNウェル
53を囲む素子分離絶縁膜2の上のシリコン窒化膜55
が除去されるのを防止することが可能になり、上記
〔1〕の作用および効果を確実に得ることができる。[5] The etching rates of the silicon nitride film 58 and the silicon oxide film 57 are significantly different. Therefore, when patterning the silicon nitride film 58 in step 5, the silicon oxide film 57 functions as an etching stopper. Therefore, the silicon nitride film 55 on the N well 53 and the element isolation insulating film 2 surrounding the N well 53
Can be prevented from being removed, and the operation and effect of the above [1] can be reliably obtained.
【0048】(第6実施形態)以下、本発明を具体化し
た第6実施形態を図面に従って説明する。尚、本実施形
態において、第5実施形態と同じ構成部材については符
号を等しくしてその説明を省略する。工程1(図14
(a)参照)および工程2(図14(b)参照);第5
実施形態の工程1および工程2と同じである。(Sixth Embodiment) Hereinafter, a sixth embodiment of the present invention will be described with reference to the drawings. Note that, in the present embodiment, the same components as those in the fifth embodiment have the same reference numerals, and description thereof will be omitted. Step 1 (FIG. 14)
(A)) and step 2 (see FIG. 14 (b));
This is the same as Step 1 and Step 2 of the embodiment.
【0049】工程3(図17(a)参照);Pウェル5
2を囲む素子分離絶縁膜2の端部とPウェル52とを覆
うようにレジストパターン59を形成する。次に、レジ
ストパターン59をエッチング用マスクとして用い、N
ウェル53およびNウェル53を囲む素子分離絶縁膜2
の上のシリコン窒化膜55をパターニングして除去す
る。続いて、レジストパターン59をイオン注入用マス
クとして用い、Nウェル53の表面にフッ化ボロンをイ
オン注入することで、Nウェル53上に高濃度のP型不
純物領域60を形成する。そして、アニールを行って各
不純物領域54,60を活性化し、PMOSFET62
を形成する。Step 3 (see FIG. 17A); P well 5
A resist pattern 59 is formed so as to cover an end portion of the element isolation insulating film 2 surrounding P2 and the P well 52. Next, using the resist pattern 59 as an etching mask,
Element isolation insulating film 2 surrounding well 53 and N well 53
Is patterned and removed. Subsequently, using the resist pattern 59 as an ion implantation mask, boron fluoride is ion-implanted into the surface of the N well 53 to form a high-concentration P-type impurity region 60 on the N well 53. Then, annealing is performed to activate the impurity regions 54 and 60, and the PMOSFET 62 is activated.
To form
【0050】工程4(図17(b)参照);上記の工程
で形成されたデバイスの全面にシリコン酸化膜57、シ
リコン窒化膜58を順次形成する。続いて、Nウェル5
3を囲む素子分離絶縁膜2の端部とNウェル53とを覆
うようにレジストパターン56を形成する。 工程5(図18(a)参照);レジストパターン56を
エッチング用マスクとして用い、Pウェル52およびP
ウェル52を囲む素子分離絶縁膜2の上のシリコン窒化
膜58をパターニングして除去する。続いて、レジスト
パターン56をイオン注入用マスクとして用い、Pウェ
ル52の表面にヒ素をイオン注入することで、Pウェル
52上に高濃度のN型不純物領域7を形成する。そし
て、アニールを行って各不純物領域5,7を活性化し、
NMOSFET9を形成する。Step 4 (see FIG. 17B): A silicon oxide film 57 and a silicon nitride film 58 are sequentially formed on the entire surface of the device formed in the above steps. Then, N well 5
A resist pattern 56 is formed so as to cover an end portion of the element isolation insulating film 2 surrounding the N 3 and the N well 53. Step 5 (see FIG. 18A); using the resist pattern 56 as an etching mask,
The silicon nitride film 58 on the element isolation insulating film 2 surrounding the well 52 is removed by patterning. Subsequently, by using the resist pattern 56 as an ion implantation mask, arsenic is ion-implanted into the surface of the P well 52 to form a high concentration N-type impurity region 7 on the P well 52. Then, annealing is performed to activate the impurity regions 5 and 7,
An NMOSFET 9 is formed.
【0051】工程6(図18(b)参照);第5実施形
態の工程6と同じである。このように本実施形態によれ
ば、以下の作用および効果を得ることができる。 (1)第5実施形態では、PMOSFET9を形成した
後に、NMOSFET62を形成している。それに対し
て、本実施形態では、NMOSFET62を形成した後
に、PMOSFET9を形成している。Step 6 (see FIG. 18B): The same as step 6 of the fifth embodiment. As described above, according to the present embodiment, the following operations and effects can be obtained. (1) In the fifth embodiment, the NMOSFET 62 is formed after the PMOSFET 9 is formed. On the other hand, in the present embodiment, the PMOSFET 9 is formed after the NMOSFET 62 is formed.
【0052】(2)本実施形態では、PMOSFET6
2上と、PMOSFET62が形成されたNウェル53
を囲む素子分離絶縁膜2の端部とを覆うように、島状の
シリコン窒化膜58が形成されている。また、NMOS
FET9上と、NMOSFET9が形成されたPウェル
52を囲む素子分離絶縁膜2の端部とを覆うように、島
状のシリコン窒化膜55が形成されている。つまり、島
状のシリコン窒化膜58によってPMOSFET62が
カバーされ、島状のシリコン窒化膜55によってNMO
SFET9がカバーされている。従って、本実施形態に
よれば、第5実施形態と同様の作用および効果を得るこ
とができる。(2) In this embodiment, the PMOSFET 6
2 and an N well 53 on which a PMOSFET 62 is formed.
Island-shaped silicon nitride film 58 is formed so as to cover the end of element isolation insulating film 2 surrounding the silicon nitride film 58. Also, NMOS
An island-shaped silicon nitride film 55 is formed so as to cover the FET 9 and the end of the element isolation insulating film 2 surrounding the P well 52 in which the NMOSFET 9 is formed. That is, the PMOSFET 62 is covered by the island-shaped silicon nitride film 58, and the NMO is covered by the island-shaped silicon nitride film 55.
SFET 9 is covered. Therefore, according to the present embodiment, the same operations and effects as those of the fifth embodiment can be obtained.
【0053】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 (1)各基板1,21,51の裏面全面に形成されたシ
リコン窒化膜11,55,58を残存させる。LPCV
D法を用いてシリコン窒化膜11,55,58を形成す
る際には、各基板1,21,51の裏面全面にもシリコ
ン窒化膜11,55,58が形成される。この各基板
1,21,51の裏面全面に形成されたシリコン窒化膜
11,55,58を残存させれば、基板1,21,51
の裏面からの水分または水酸基の侵入を防止することが
可能になり、各実施形態の効果をさらに高めることがで
きる。The above embodiments may be modified as described below, and the same operation and effect can be obtained in such a case. (1) The silicon nitride films 11, 55, 58 formed on the entire back surface of each of the substrates 1, 21, 51 are left. LPCV
When the silicon nitride films 11, 55, 58 are formed using the method D, the silicon nitride films 11, 55, 58 are also formed on the entire back surface of each of the substrates 1, 21, 51. By leaving the silicon nitride films 11, 55, 58 formed on the entire back surface of each of the substrates 1, 21, 51, the substrates 1, 21, 51
Of the present invention can be prevented from invading moisture or hydroxyl groups from the back surface of the substrate, and the effect of each embodiment can be further enhanced.
【0054】(2)LPCVD法によって形成されたT
EOS膜10を、水分または水酸基の含有量が少なく、
水分または水酸基の透過性が低い他の絶縁膜(例えば、
LPCVD法、プラズマCVD法、ECRプラズマCV
D法などによって形成されたシリコン酸化膜など)に置
き代える。 (3)BPSG膜12を平坦性に優れた他の絶縁膜(例
えば、SOG(Spin On Glass )膜、オゾンCVD法に
よって形成されたTEOS膜など)に置き代える。(2) T formed by LPCVD
The EOS film 10 has a low moisture or hydroxyl content,
Other insulating films with low moisture or hydroxyl permeability (eg,
LPCVD method, plasma CVD method, ECR plasma CV
D, etc.). (3) The BPSG film 12 is replaced with another insulating film having excellent flatness (for example, a SOG (Spin On Glass) film, a TEOS film formed by an ozone CVD method, or the like).
【0055】(4)NMOSFET9をLDD構造では
なくSD構造とする。また、PMOSFET62をLD
D構造ではなくSD構造とする。 (5)シリコン酸化膜57を、シリコン窒化膜とエッチ
ングレートの異なる適宜な膜に置き代える。 (6)シリコンゲートMOSFET9,24,62だけ
でなく、広くMIS(Metal Insulator Semiconductor
)FET全般に適用する。すなわち、ゲート酸化膜3
を、シリコン酸化膜以外の適宜な絶縁膜(シリコン窒化
膜、シリコン窒化膜とシリコン酸化膜との積層構造から
成る膜など)に置き代える。(4) The NMOSFET 9 has an SD structure instead of an LDD structure. Also, the PMOSFET 62 is connected to the LD
An SD structure is used instead of a D structure. (5) The silicon oxide film 57 is replaced with an appropriate film having a different etching rate from the silicon nitride film. (6) Not only silicon gate MOSFETs 9, 24 and 62 but also MIS (Metal Insulator Semiconductor)
) Applies to FETs in general. That is, the gate oxide film 3
Is replaced with an appropriate insulating film other than the silicon oxide film (such as a silicon nitride film, a film having a stacked structure of a silicon nitride film and a silicon oxide film).
【0056】(7)シリコンゲートMOSFET9,2
4,62だけでなく、広く絶縁ゲートFET(IGFE
T;Insulated Gate FET)全般に適用する。すなわち、
ゲート電極4を、ドープドポリシリコン以外の適宜な導
電材料(アルミや高融点金属などの各種金属、金属シリ
サイドなど)によって形成する。以上、各実施形態につ
いて説明したが、各実施形態から把握できる請求項以外
の技術的思想について、以下にそれらの効果と共に記載
する。(7) Silicon gate MOSFETs 9, 2
Insulated gate FET (IGFE)
T: Insulated Gate FET) That is,
The gate electrode 4 is formed of an appropriate conductive material other than doped polysilicon (various metals such as aluminum and high melting point metal, metal silicide, and the like). Although the embodiments have been described above, technical ideas other than the claims that can be grasped from the embodiments will be described below along with their effects.
【0057】(イ)請求項1〜6のいずれか1項に記載
の半導体装置において、前記半導体基板のデバイスが形
成されている面の裏面全面にシリコン窒化膜が形成され
た半導体装置。このようにすれば、半導体基板の裏面か
らの水分または水酸基の侵入を防止することができる。(A) The semiconductor device according to any one of claims 1 to 6, wherein a silicon nitride film is formed on the entire back surface of the semiconductor substrate on which devices are formed. With this configuration, it is possible to prevent moisture or hydroxyl groups from entering from the back surface of the semiconductor substrate.
【0058】(ロ)請求項1〜6のいずれか1項に記載
の半導体装置において、前記シリコン窒化膜とデバイス
との間に水分または水酸基の透過性が低い絶縁膜を備え
た半導体装置。このようにすれば、前記絶縁膜によって
水分または水酸基がブロックされるため、デバイスへの
水分または水酸基の拡散をさらに減らすことができる。(B) The semiconductor device according to any one of claims 1 to 6, further comprising an insulating film having low moisture or hydroxyl group permeability between said silicon nitride film and said device. In this case, since the moisture or the hydroxyl group is blocked by the insulating film, the diffusion of the moisture or the hydroxyl group into the device can be further reduced.
【0059】(ハ)請求項1〜6のいずれか1項に記載
の半導体装置において、前記シリコン窒化膜はデバイス
上に直接形成された半導体装置。このようにしても、請
求項1〜5のいずれか1項に記載の発明と同様の作用お
よび効果を得ることができる。ところで、本明細書にお
いて、発明の構成に係る部材は以下のように定義される
ものとする。(C) The semiconductor device according to any one of claims 1 to 6, wherein the silicon nitride film is formed directly on the device. Even in this case, the same operation and effect as the invention described in any one of the first to fifth aspects can be obtained. By the way, in this specification, the members according to the configuration of the present invention are defined as follows.
【0060】(a)半導体基板とは、単結晶シリコン基
板だけでなく、ウェル、多結晶シリコン薄膜、非晶質シ
リコン薄膜、SOI(Silicon On Insulator)基板など
をも含むものとする。 (b)絶縁ゲートFET(IGFET;Insulated Gate
FET)とは、MOSFETだけでなく、MIS(Metal
Insulator Silicon )FET、シリコンゲートMOSF
ET、シリサイドゲートMOSFET、シリコンMOS
FETなどをも含むものとする。(A) The semiconductor substrate includes not only a single crystal silicon substrate but also a well, a polycrystalline silicon thin film, an amorphous silicon thin film, an SOI (Silicon On Insulator) substrate and the like. (B) Insulated Gate FET (IGFET)
FET means not only MOSFET but also MIS (Metal
Insulator Silicon) FET, silicon gate MOSF
ET, silicide gate MOSFET, silicon MOS
It also includes an FET and the like.
【0061】[0061]
【発明の効果】請求項1〜6に記載の発明によれば、水
分または水酸基に起因するデバイスの信頼性についての
特性劣化を低減すると共に、デバイスの初期特性に影響
を与えないシリコン窒化膜を備えた半導体装置を提供す
ることができる。According to the first to sixth aspects of the present invention, a silicon nitride film which does not affect the initial characteristics of the device while reducing the deterioration of the characteristics of the device due to moisture or hydroxyl groups can be reduced. A semiconductor device having the same can be provided.
【0062】請求項1に記載の発明によれば、シリコン
窒化膜を薄膜化することで、その応力を低減することが
可能になり、デバイスに与えるメカニカルストレスを減
少させることができる。また、シリコン窒化膜を薄膜化
することで水素の透過性が高くなり、ダングリングボン
ドの水素終端量を増大させることもできる。請求項2に
記載の発明によれば、シリコン窒化膜を島状に形成する
ことで、シリコン窒化膜の面積が小さくなるため、その
応力を低減することが可能になり、デバイスに与えるメ
カニカルストレスを減少させることができる。また、水
分または水酸基に比べて拡散係数の高い水素は、シリコ
ン窒化膜の端部から回り込んでデバイスへ供給されるた
め、ダングリングボンドの水素終端量を増大させること
もできる。According to the first aspect of the invention, by reducing the thickness of the silicon nitride film, the stress can be reduced, and the mechanical stress applied to the device can be reduced. Further, by reducing the thickness of the silicon nitride film, the permeability of hydrogen is increased, and the amount of hydrogen termination of dangling bonds can be increased. According to the second aspect of the present invention, since the silicon nitride film is formed in an island shape, the area of the silicon nitride film is reduced, so that the stress can be reduced, and the mechanical stress applied to the device can be reduced. Can be reduced. In addition, hydrogen having a higher diffusion coefficient than water or a hydroxyl group is supplied to the device from the end of the silicon nitride film, so that the amount of hydrogen termination of dangling bonds can be increased.
【0063】請求項3〜5のいずれか1項に記載の発明
によれば、絶縁ゲートFETのBT安定性や初期短チャ
ネル効果特性に影響は与えることなく、水分または水酸
基に起因するデバイスの信頼性についての特性劣化を低
減することができる。請求項6に記載の発明によれば、
水分または水酸基の透過性の低いシリコン窒化膜を得る
ことができる。According to any one of the third to fifth aspects of the present invention, the BT stability and the initial short channel effect characteristics of the insulated gate FET are not affected, and the reliability of the device due to moisture or a hydroxyl group is not affected. It is possible to reduce the characteristic deterioration of the performance. According to the invention described in claim 6,
A silicon nitride film with low moisture or hydroxyl group permeability can be obtained.
【0064】請求項7または請求項8に記載の発明によ
れば、水分または水酸基に起因するデバイスの信頼性に
ついての特性劣化を低減すると共に、デバイスの初期特
性に影響を与えないシリコン窒化膜を備えた半導体装置
の製造方法を提供することができる。請求項7に記載の
発明によれば、請求項2に記載の発明の半導体装置を製
造することができる。また、ソース・ドレイン領域を形
成するためのイオン注入用マスクを、シリコン窒化膜を
島状にパターニングするためのエッチング用マスクとし
て流用している。そのため、シリコン窒化膜を島状にパ
ターニングするに際して、新たなフォトリソグラフィ工
程を追加する必要がなく、製造工程の複雑化を防止する
ことができる。According to the invention as set forth in claim 7 or claim 8, the silicon nitride film which does not affect the initial characteristics of the device while reducing the deterioration of the characteristics of the device due to moisture or hydroxyl group is reduced. A method for manufacturing a semiconductor device having the same can be provided. According to the seventh aspect, the semiconductor device according to the second aspect can be manufactured. Further, an ion implantation mask for forming source / drain regions is used as an etching mask for patterning the silicon nitride film into an island shape. Therefore, when patterning the silicon nitride film into an island shape, it is not necessary to add a new photolithography process, and it is possible to prevent the manufacturing process from becoming complicated.
【0065】請求項8に記載の発明によれば、各ウェル
を絶縁分離した上で、シリコン窒化膜を島状にパターニ
ングすることができる。According to the eighth aspect of the present invention, the silicon nitride film can be patterned in an island shape after each well is insulated and separated.
【図1】第1実施形態の製造工程を説明するための概略
断面図である。FIG. 1 is a schematic cross-sectional view for explaining a manufacturing process according to a first embodiment.
【図2】第1実施形態の製造工程を説明するための概略
断面図である。FIG. 2 is a schematic cross-sectional view for explaining a manufacturing process of the first embodiment.
【図3】各実施形態の作用を説明するための特性図であ
る。FIG. 3 is a characteristic diagram for explaining the operation of each embodiment.
【図4】各実施形態の作用を説明するための特性図であ
る。FIG. 4 is a characteristic diagram for explaining the operation of each embodiment.
【図5】各実施形態の作用を説明するための特性図でFIG. 5 is a characteristic diagram for explaining the operation of each embodiment.
【図6】各実施形態の作用を説明するための特性図でFIG. 6 is a characteristic diagram for explaining the operation of each embodiment.
【図7】各実施形態の作用を説明するための特性図でFIG. 7 is a characteristic diagram for explaining the operation of each embodiment.
【図8】第2実施形態の製造工程を説明するための概略
断面図である。FIG. 8 is a schematic cross-sectional view for explaining a manufacturing process of the second embodiment.
【図9】第2実施形態の製造工程を説明するための概略
断面図である。FIG. 9 is a schematic cross-sectional view for explaining a manufacturing process of the second embodiment.
【図10】第3実施形態の製造工程を説明するための概
略断面図である。FIG. 10 is a schematic cross-sectional view for explaining a manufacturing process according to a third embodiment.
【図11】第3実施形態の製造工程を説明するための概
略断面図である。FIG. 11 is a schematic cross-sectional view for explaining a manufacturing process according to a third embodiment.
【図12】第4実施形態の製造工程を説明するための概
略断面図である。FIG. 12 is a schematic cross-sectional view for explaining a manufacturing process according to a fourth embodiment.
【図13】第4実施形態の製造工程を説明するための概
略断面図である。FIG. 13 is a schematic cross-sectional view for explaining a manufacturing step of the fourth embodiment.
【図14】第5実施形態の製造工程を説明するための概
略断面図である。FIG. 14 is a schematic cross-sectional view for explaining the manufacturing process of the fifth embodiment.
【図15】第5実施形態の製造工程を説明するための概
略断面図である。FIG. 15 is a schematic cross-sectional view for explaining the manufacturing process of the fifth embodiment.
【図16】第5実施形態の製造工程を説明するための概
略断面図である。FIG. 16 is a schematic cross-sectional view for explaining the manufacturing process of the fifth embodiment.
【図17】第6実施形態の製造工程を説明するための概
略断面図である。FIG. 17 is a schematic cross-sectional view for explaining the manufacturing process of the sixth embodiment.
【図18】第6実施形態の製造工程を説明するための概
略断面図である。FIG. 18 is a schematic cross-sectional view for explaining the manufacturing process of the sixth embodiment.
1,21,51…単結晶シリコン基板 2…素子分離絶縁膜 3…ゲート酸化膜 4…ゲート電極 8,23,61…ソース・ドレイン領域 9,24,62…MOSFET 11,55,58…シリコン窒化膜 52…Pウェル 53…Nウェル 56,59…第1または第2のマスクとしてのレジスト
パターン 57…シリコン窒化膜とエッチングレートの異なる膜と
してのシリコン酸化膜1, 21, 51: single-crystal silicon substrate 2: element isolation insulating film 3: gate oxide film 4: gate electrode 8, 23, 61 source / drain regions 9, 24, 62 MOSFET 11, 55, 58 silicon nitride Film 52: P well 53: N well 56, 59: Resist pattern as first or second mask 57: Silicon oxide film as a film having an etching rate different from that of silicon nitride film
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西田 篤弘 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 青江 弘行 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 松下 欣史 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 ──────────────────────────────────────────────────続 き Continuing from the front page (72) Inventor Atsuhiro Nishida 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd. (72) Inventor Hiroyuki Aoe 2-5-2 Keihanhondori, Moriguchi-shi, Osaka No. 5 Sanyo Electric Co., Ltd. (72) Inventor Kinshi Matsushita 2-5-5 Keihanhondori, Moriguchi-shi, Osaka Sanyo Electric Co., Ltd.
Claims (8)
バーするシリコン窒化膜を備え、そのシリコン窒化膜の
膜厚が10nm未満である半導体装置。1. A semiconductor device comprising a silicon nitride film covering a device formed on a semiconductor substrate, wherein the thickness of the silicon nitride film is less than 10 nm.
要部分だけをカバーする島状のシリコン窒化膜を備えた
半導体装置。2. A semiconductor device comprising an island-shaped silicon nitride film covering only a necessary portion of a device formed on a semiconductor substrate.
前記デバイスは絶縁ゲートFETである半導体装置。3. The semiconductor device according to claim 1, wherein
A semiconductor device, wherein the device is an insulated gate FET.
前記デバイスはシリコンMOSFETである半導体装
置。4. The semiconductor device according to claim 1, wherein
A semiconductor device, wherein the device is a silicon MOSFET.
前記デバイスは絶縁ゲートFETであり、前記デバイス
の必要部分は少なくともゲート電極およびゲート絶縁膜
である半導体装置。5. The semiconductor device according to claim 2, wherein
A semiconductor device, wherein the device is an insulated gate FET, and a necessary part of the device is at least a gate electrode and a gate insulating film.
導体装置において、前記シリコン窒化膜はLPCVD法
によって形成された半導体装置。6. The semiconductor device according to claim 1, wherein said silicon nitride film is formed by an LPCVD method.
よび第2導電性のウェルにゲート絶縁膜を形成する工程
と、 第1導電性および第2導電性のウェルのゲート絶縁膜上
にそれぞれゲート電極を形成する工程と、 ゲート電極を含む第1導電性および第2導電性のウェル
の全面に第1のシリコン窒化膜を形成する工程と、 ゲート電極を含む第2導電性のウェルの上に第1のマス
クを形成する工程と、 第1のマスクをエッチング用マスクとして用いて第1の
シリコン窒化膜を島状にパターニングする工程と、 第1のマスクをイオン注入用マスクとして用い、第1導
電性のウェルに第2導電性の不純物をイオン注入するこ
とにより、第1導電性のウェル上に絶縁ゲートFETの
ソース・ドレイン領域を形成する工程と、 ゲート電極を含む第1導電性および第2導電性のウェル
の全面にシリコン窒化膜とエッチングレートの異なる膜
を形成する工程と、 シリコン窒化膜とエッチングレートの異なる膜の上に第
2のシリコン窒化膜を形成する工程と、 ゲート電極を含む第1導電性のウェルの上に第2のマス
クを形成する工程と、 第2のマスクをエッチング用マスクとして用いて第2の
シリコン窒化膜を島状にパターニングする工程と、 第2のマスクをイオン注入用マスクとして用い、第2導
電性のウェルに第1導電性の不純物をイオン注入するこ
とにより、第2導電性のウェル上に絶縁ゲートFETの
ソース・ドレイン領域を形成する工程とを備えた半導体
装置の製造方法。7. A step of forming a gate insulating film in a first conductive and second conductive well formed on a semiconductor substrate; and forming a gate insulating film on the first conductive and second conductive well. A step of forming a gate electrode, a step of forming a first silicon nitride film on the entire surface of the first conductive and second conductive wells including the gate electrode, and a step of forming a second silicon well film including the gate electrode. Forming a first mask thereon, patterning the first silicon nitride film into an island shape using the first mask as an etching mask, using the first mask as an ion implantation mask, Forming a source / drain region of the insulated gate FET on the first conductive well by ion-implanting a second conductive impurity into the first conductive well; A step of forming a film having a different etching rate from the silicon nitride film on the entire surface of the conductive and second conductive wells; a step of forming a second silicon nitride film on the film having a different etching rate from the silicon nitride film; Forming a second mask on the first conductive well including the gate electrode; patterning the second silicon nitride film into an island shape using the second mask as an etching mask; Using the second mask as a mask for ion implantation, the source / drain regions of the insulated gate FET are formed on the second conductive well by ion-implanting the first conductive impurity into the second conductive well. And a method for manufacturing a semiconductor device.
において、 第1導電性のウェルと第2導電性のウェルとを絶縁分離
するための素子分離絶縁膜を形成する工程を備え、第1
または第2のシリコン窒化膜は、ウェルと当該ウェルを
囲む素子分離絶縁膜の端部とを覆うようにパターニング
される半導体装置の製造方法。8. The method for manufacturing a semiconductor device according to claim 7, further comprising a step of forming an element isolation insulating film for insulating and separating the first conductive well and the second conductive well. 1
Alternatively, a method for manufacturing a semiconductor device in which the second silicon nitride film is patterned to cover a well and an end of an element isolation insulating film surrounding the well.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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