JPH10262291A - 通信システム - Google Patents
通信システムInfo
- Publication number
- JPH10262291A JPH10262291A JP9063623A JP6362397A JPH10262291A JP H10262291 A JPH10262291 A JP H10262291A JP 9063623 A JP9063623 A JP 9063623A JP 6362397 A JP6362397 A JP 6362397A JP H10262291 A JPH10262291 A JP H10262291A
- Authority
- JP
- Japan
- Prior art keywords
- address
- frame
- communication packet
- block
- circuit
- Prior art date
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- Withdrawn
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- Exchange Systems With Centralized Control (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【課題】 通信パケットを受信する機能ブロックの消費
電力を低減する。 【解決手段】 機能ブロック４０から送信された通信パ
ケットＳ４０ａは機能ブロック５０のバスインタフェー
ス５１ａを介してアドレス識別回路５１ｂに入力され、
自ブロック宛の通信パケットであるか否かが判定され
る。通信パケットＳ４０ａが自ブロック宛の通信パケッ
トである場合、通信パケットＳ４０ａ中の送信データが
フレームバッファ５１ｃに書込まれる。ＣＰＵ５２は、
フレームバッファ５１ｃに書込まれた送信データを読込
む。同様に、通信パケットＳ４０ａは、機能ブロック６
０のアドレス識別回路６１ｂで自ブロック宛の通信パケ
ットであるか否かが判定される。通信パケットＳ４０ａ
が自ブロック宛の通信パケットでない場合、受信制御回
路６１ｄに対して停止信号Ｓ６１ｂが出力されて動作ク
ロックの供給が停止され、フレーム受信回路６１の消費
電力が抑えられる。
電力を低減する。 【解決手段】 機能ブロック４０から送信された通信パ
ケットＳ４０ａは機能ブロック５０のバスインタフェー
ス５１ａを介してアドレス識別回路５１ｂに入力され、
自ブロック宛の通信パケットであるか否かが判定され
る。通信パケットＳ４０ａが自ブロック宛の通信パケッ
トである場合、通信パケットＳ４０ａ中の送信データが
フレームバッファ５１ｃに書込まれる。ＣＰＵ５２は、
フレームバッファ５１ｃに書込まれた送信データを読込
む。同様に、通信パケットＳ４０ａは、機能ブロック６
０のアドレス識別回路６１ｂで自ブロック宛の通信パケ
ットであるか否かが判定される。通信パケットＳ４０ａ
が自ブロック宛の通信パケットでない場合、受信制御回
路６１ｄに対して停止信号Ｓ６１ｂが出力されて動作ク
ロックの供給が停止され、フレーム受信回路６１の消費
電力が抑えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばディジタル
交換装置等の内部におけるマスタ側機能ブロックとスレ
ーブ側機能ブロックとで構成された通信システムに関す
るものである。
交換装置等の内部におけるマスタ側機能ブロックとスレ
ーブ側機能ブロックとで構成された通信システムに関す
るものである。
【０００２】
【従来の技術】図２は、従来の例えばディジタル交換機
等の通信システムの一例を示す構成図である。この通信
システムは、マスタ側の機能ブロック１０を有し、この
機能ブロック１０に、通信バスＢを介してスレーブ側の
機能ブロック２０，３０が接続されている。通信バスＢ
は、通信パケットＳ１０ａ、フレーム同期信号Ｓ１０
ｂ、及びクロックＳ１０ｃを伝送するバスである。機能
ブロック１０はパケット通信の制御を行う通信のマスタ
（即ち、主制御装置）としての機能を有し、中央処理装
置（以下、ＣＰＵという）１１及びフレーム送信回路１
２を備えている。ＣＰＵ１１は、機能ブロック１０全体
の制御、フレーム送信回路１２が送出する送信データの
設定、該送信データの送信先の機能ブロックのアドレス
の指定、及び該フレーム送信回路１２に対してフレーム
送出の指示を行う機能を有している。フレーム送信回路
１２は、ＣＰＵ１１が設定したアドレスと送信データと
を有する通信パケットＳ１０ａ、該通信パケットＳ１０
ａを送出するタイミングを指定するフレーム同期信号Ｓ
１０ｂ、及び通信パケットＳ１０ａのビット同期を行う
クロックＳ１０ｃを生成する機能を有している。
等の通信システムの一例を示す構成図である。この通信
システムは、マスタ側の機能ブロック１０を有し、この
機能ブロック１０に、通信バスＢを介してスレーブ側の
機能ブロック２０，３０が接続されている。通信バスＢ
は、通信パケットＳ１０ａ、フレーム同期信号Ｓ１０
ｂ、及びクロックＳ１０ｃを伝送するバスである。機能
ブロック１０はパケット通信の制御を行う通信のマスタ
（即ち、主制御装置）としての機能を有し、中央処理装
置（以下、ＣＰＵという）１１及びフレーム送信回路１
２を備えている。ＣＰＵ１１は、機能ブロック１０全体
の制御、フレーム送信回路１２が送出する送信データの
設定、該送信データの送信先の機能ブロックのアドレス
の指定、及び該フレーム送信回路１２に対してフレーム
送出の指示を行う機能を有している。フレーム送信回路
１２は、ＣＰＵ１１が設定したアドレスと送信データと
を有する通信パケットＳ１０ａ、該通信パケットＳ１０
ａを送出するタイミングを指定するフレーム同期信号Ｓ
１０ｂ、及び通信パケットＳ１０ａのビット同期を行う
クロックＳ１０ｃを生成する機能を有している。
【０００３】機能ブロック２０は、フレーム受信回路２
１及びＣＰＵ２２を有している。フレーム受信回路２１
は、通信バスＢと機能ブロック２０とのインタフェース
を行うバスインタフェース２１ａを有している。バスイ
ンタフェース２１ａの出力側は、アドレス識別回路２１
ｂに接続されている。アドレス識別回路２１ｂは、通信
パケットＳ１０ａを受信して機能ブロック２０宛のアド
レスを有するフレームを監視し、通信パケットＳ１０ａ
中のアドレスと機能ブロック２０に対応したアドレスと
が一致した通信パケットを選別して取込む機能を有して
いる。アドレス識別回路２１ｂの出力側は、フレームバ
ッファ２１ｃの入力側に接続されている。フレームバッ
ファ２１ｃは、アドレス識別回路２１ｂが取込んだ通信
パケットＳ１０ａ中の送信データを保持する機能を有し
ている。又、このフレーム受信回路２１は、受信制御回
路２１ｄを備えている。受信制御回路２１ｄはフレーム
同期信号Ｓ１０ｂ及びクロックＳ１０ｃを入力し、フレ
ーム受信回路２１内の各ブロックに対して動作クロック
の供給及び動作のタイミングを制御する機能、及び正常
なパケットを受信した時にこの旨をＣＰＵ２２へ通知す
る機能を有している。受信制御回路２１ｄの出力側は、
バスインタフェース２１ａ、アドレス識別回路２１ｂ、
フレームバッファ２１ｃ、及びＣＰＵ２２に接続されて
いる。ＣＰＵ２２は、機能ブロック２０の全体の制御及
びフレーム受信回路２１の制御を行う機能を有してい
る。
１及びＣＰＵ２２を有している。フレーム受信回路２１
は、通信バスＢと機能ブロック２０とのインタフェース
を行うバスインタフェース２１ａを有している。バスイ
ンタフェース２１ａの出力側は、アドレス識別回路２１
ｂに接続されている。アドレス識別回路２１ｂは、通信
パケットＳ１０ａを受信して機能ブロック２０宛のアド
レスを有するフレームを監視し、通信パケットＳ１０ａ
中のアドレスと機能ブロック２０に対応したアドレスと
が一致した通信パケットを選別して取込む機能を有して
いる。アドレス識別回路２１ｂの出力側は、フレームバ
ッファ２１ｃの入力側に接続されている。フレームバッ
ファ２１ｃは、アドレス識別回路２１ｂが取込んだ通信
パケットＳ１０ａ中の送信データを保持する機能を有し
ている。又、このフレーム受信回路２１は、受信制御回
路２１ｄを備えている。受信制御回路２１ｄはフレーム
同期信号Ｓ１０ｂ及びクロックＳ１０ｃを入力し、フレ
ーム受信回路２１内の各ブロックに対して動作クロック
の供給及び動作のタイミングを制御する機能、及び正常
なパケットを受信した時にこの旨をＣＰＵ２２へ通知す
る機能を有している。受信制御回路２１ｄの出力側は、
バスインタフェース２１ａ、アドレス識別回路２１ｂ、
フレームバッファ２１ｃ、及びＣＰＵ２２に接続されて
いる。ＣＰＵ２２は、機能ブロック２０の全体の制御及
びフレーム受信回路２１の制御を行う機能を有してい
る。
【０００４】機能ブロック３０は、機能ブロック２０と
同様にフレーム受信回路３１及びＣＰＵ３２を有し、該
フレーム受信回路３１中にバスインタフェース３１ａ、
アドレス識別回路３１ｂ、フレームバッファ３１ｃ、及
び受信制御回路３１ｄを備え、機能ブロック２０と同様
に構成されている。この通信システムにおいて、機能ブ
ロック２０，３０内の受信制御回路２１ｄ，３１ｄは、
常にバスインタフェース２１ａ，３１ａ、アドレス識別
回路２１ｂ，３１ｂ、フレームバッファ２１ｃ，３１
ｃ、及び該受信制御回路２１ｄ，３１ｄ自身に対してそ
れぞれ動作クロックＳ２１ｄ，Ｓ３１ｄを供給してい
る。機能ブロック１０が機能ブロック２０に対して通信
パケットＳ１０ａを転送する場合、ＣＰＵ１１はフレー
ム送信回路１２に対して送信データと機能ブロック２０
宛のアドレスを指定した後、送信要求を送出する。これ
により、フレーム送信回路１２は、通信バスＢ上に機能
ブロック２０宛の通信パケットＳ１０ａを送出する。す
ると、機能ブロック２０，３０は、この通信パケットＳ
１０ａを受信し始める。機能ブロック２０は、通信パケ
ットＳ１０ａ中のアドレスを受信した後、該通信パケッ
トＳ１０ａが自ブロック宛のフレームであることを認識
し、該通信パケット１０ａ中の送信データをフレームバ
ッファ２１ｃに書込み始める。一方、機能ブロック３０
は、通信パケットＳ１０ａ中のアドレスが自ブロック宛
ではないので、フレームバッファ３１ｃに対する書込み
は行わない。しかし、受信制御回路３１ｄは、バスイン
タフェース３１ａ、アドレス識別回路３１ｂ、フレーム
バッファ３１ｃ、及び受信制御回路３１ｄ自身に対し、
動作クロックの供給を継続している。この後、受信制御
回路２１ｄは通信パケットＳ１０ａを受信したことをＣ
ＰＵ２２に通知し、これを受けたＣＰＵ２２がフレーム
バッファ２１ｃに書込まれた送信データを読込み、通信
が終了する。
同様にフレーム受信回路３１及びＣＰＵ３２を有し、該
フレーム受信回路３１中にバスインタフェース３１ａ、
アドレス識別回路３１ｂ、フレームバッファ３１ｃ、及
び受信制御回路３１ｄを備え、機能ブロック２０と同様
に構成されている。この通信システムにおいて、機能ブ
ロック２０，３０内の受信制御回路２１ｄ，３１ｄは、
常にバスインタフェース２１ａ，３１ａ、アドレス識別
回路２１ｂ，３１ｂ、フレームバッファ２１ｃ，３１
ｃ、及び該受信制御回路２１ｄ，３１ｄ自身に対してそ
れぞれ動作クロックＳ２１ｄ，Ｓ３１ｄを供給してい
る。機能ブロック１０が機能ブロック２０に対して通信
パケットＳ１０ａを転送する場合、ＣＰＵ１１はフレー
ム送信回路１２に対して送信データと機能ブロック２０
宛のアドレスを指定した後、送信要求を送出する。これ
により、フレーム送信回路１２は、通信バスＢ上に機能
ブロック２０宛の通信パケットＳ１０ａを送出する。す
ると、機能ブロック２０，３０は、この通信パケットＳ
１０ａを受信し始める。機能ブロック２０は、通信パケ
ットＳ１０ａ中のアドレスを受信した後、該通信パケッ
トＳ１０ａが自ブロック宛のフレームであることを認識
し、該通信パケット１０ａ中の送信データをフレームバ
ッファ２１ｃに書込み始める。一方、機能ブロック３０
は、通信パケットＳ１０ａ中のアドレスが自ブロック宛
ではないので、フレームバッファ３１ｃに対する書込み
は行わない。しかし、受信制御回路３１ｄは、バスイン
タフェース３１ａ、アドレス識別回路３１ｂ、フレーム
バッファ３１ｃ、及び受信制御回路３１ｄ自身に対し、
動作クロックの供給を継続している。この後、受信制御
回路２１ｄは通信パケットＳ１０ａを受信したことをＣ
ＰＵ２２に通知し、これを受けたＣＰＵ２２がフレーム
バッファ２１ｃに書込まれた送信データを読込み、通信
が終了する。
【０００５】
【発明が解決しようとする課題】しかしながら、図２の
通信システムでは、機能ブロック２０，３０において、
通信パケットＳ１０ａ中のアドレスが自ブロックに対応
しない場合（即ち、自ブロックの通信と無関係な期間）
でも、常時バスインタフェース２１ａ，３２ａ、アドレ
ス識別回路２１ｂ，３１ｂ、及びフレームバッファ２１
ｃ，３１ｃが動作しているので、消費電力が非常に大き
くなるという課題があった。
通信システムでは、機能ブロック２０，３０において、
通信パケットＳ１０ａ中のアドレスが自ブロックに対応
しない場合（即ち、自ブロックの通信と無関係な期間）
でも、常時バスインタフェース２１ａ，３２ａ、アドレ
ス識別回路２１ｂ，３１ｂ、及びフレームバッファ２１
ｃ，３１ｃが動作しているので、消費電力が非常に大き
くなるという課題があった。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、送信データと該送信データの送信先を指
定するアドレスとで構成された通信パケットを１フレー
ムとし、該通信パケットを１フレーム毎にフレーム同期
信号に同期して時系列的にバスへ出力するマスタ側機能
ブロックと、複数のスレーブ側機能ブロックとを備え、
前記各スレーブ側機能ブロックは、前記マスタ側機能ブ
ロックに前記バスを介して共通接続され、前記通信パケ
ットを入力する入力手段と、前記アドレスが自ブロック
に対応するか否かを識別し、該アドレスが自ブロックに
対応する場合に前記送信データを取込むアドレス判定手
段と、前記アドレス判定手段が取込んだ前記送信データ
を保持する保持手段と、前記入力手段、前記アドレス判
定手段、及び前記保持手段の動作を活性化するための動
作制御信号を生成する受信制御手段と、前記保持手段に
保持された前記送信データを読取り、所定の動作を行う
中央処理装置とを有する通信システムにおいて、次のよ
うな手段を講じている。前記フレーム同期信号を検出す
る毎に前記動作制御信号が活性を示すための起動信号を
生成するフレーム検出手段を前記各スレーブ側機能ブロ
ックにそれぞれ設け、前記アドレス判定手段には、前記
アドレスが自ブロックに対応しない場合に前記動作制御
信号が非活性を示すための停止信号を生成する機能を設
けている。更に、前記受信制御手段は、前記起動信号に
基づいて前記動作制御信号に活性を示し、前記停止信号
に基づいて該動作制御信号に非活性を示す構成にしてい
る。
に、本発明は、送信データと該送信データの送信先を指
定するアドレスとで構成された通信パケットを１フレー
ムとし、該通信パケットを１フレーム毎にフレーム同期
信号に同期して時系列的にバスへ出力するマスタ側機能
ブロックと、複数のスレーブ側機能ブロックとを備え、
前記各スレーブ側機能ブロックは、前記マスタ側機能ブ
ロックに前記バスを介して共通接続され、前記通信パケ
ットを入力する入力手段と、前記アドレスが自ブロック
に対応するか否かを識別し、該アドレスが自ブロックに
対応する場合に前記送信データを取込むアドレス判定手
段と、前記アドレス判定手段が取込んだ前記送信データ
を保持する保持手段と、前記入力手段、前記アドレス判
定手段、及び前記保持手段の動作を活性化するための動
作制御信号を生成する受信制御手段と、前記保持手段に
保持された前記送信データを読取り、所定の動作を行う
中央処理装置とを有する通信システムにおいて、次のよ
うな手段を講じている。前記フレーム同期信号を検出す
る毎に前記動作制御信号が活性を示すための起動信号を
生成するフレーム検出手段を前記各スレーブ側機能ブロ
ックにそれぞれ設け、前記アドレス判定手段には、前記
アドレスが自ブロックに対応しない場合に前記動作制御
信号が非活性を示すための停止信号を生成する機能を設
けている。更に、前記受信制御手段は、前記起動信号に
基づいて前記動作制御信号に活性を示し、前記停止信号
に基づいて該動作制御信号に非活性を示す構成にしてい
る。
【０００７】本発明によれば、以上のように通信システ
ムを構成したので、マスタ側機能ブロックから通信パケ
ットがフレーム同期信号に同期してバスへ出力される。
前記各スレーブ側機能ブロックにおいて、フレーム検出
手段からフレーム同期信号に同期した起動信号が生成さ
れる。この起動信号に基づいて受信制御手段から自ブロ
ックを動作させるための動作制御信号が発生する。通信
パケット中のアドレスはアドレス判定手段で自ブロック
に対応するか否かが識別され、該アドレスが自ブロック
に対応する場合、通信パケット中の送信データが取込ま
れ、保持手段に保持される。そして、ＣＰＵは、この送
信データを読取って所定の動作を行う。又、このアドレ
スが自ブロックに対応しない場合、アドレス判定手段か
ら停止信号が受信制御回路へ出力される。すると、受信
制御手段から発生していた動作制御信号が非活性を示
し、入力手段、アドレス判定手段、及び保持手段の動作
が停止する。従って、前記課題を解決できるのである。
ムを構成したので、マスタ側機能ブロックから通信パケ
ットがフレーム同期信号に同期してバスへ出力される。
前記各スレーブ側機能ブロックにおいて、フレーム検出
手段からフレーム同期信号に同期した起動信号が生成さ
れる。この起動信号に基づいて受信制御手段から自ブロ
ックを動作させるための動作制御信号が発生する。通信
パケット中のアドレスはアドレス判定手段で自ブロック
に対応するか否かが識別され、該アドレスが自ブロック
に対応する場合、通信パケット中の送信データが取込ま
れ、保持手段に保持される。そして、ＣＰＵは、この送
信データを読取って所定の動作を行う。又、このアドレ
スが自ブロックに対応しない場合、アドレス判定手段か
ら停止信号が受信制御回路へ出力される。すると、受信
制御手段から発生していた動作制御信号が非活性を示
し、入力手段、アドレス判定手段、及び保持手段の動作
が停止する。従って、前記課題を解決できるのである。
【０００８】
【発明の実施の形態】図１は、本発明の実施形態の通信
システムの構成図である。この通信システムは、マスタ
側の機能ブロック４０を有し、この機能ブロック４０
に、通信バスＢを介してスレーブ側の機能ブロック５
０，６０が接続されている。通信バスＢは、通信パケッ
トＳ４０ａ、フレーム同期信号Ｓ４０ｂ、及びクロック
Ｓ４０ｃを伝送するバスである。機能ブロック４０はパ
ケット通信の制御を行う通信のマスタとしての機能を有
し、ＣＰＵ４１及びフレーム送信回路４２を備えてい
る。ＣＰＵ４１は、機能ブロック４０全体の制御、フレ
ーム送信回路４２が送出する送信データの設定、該送信
データの送信先の機能ブロックのアドレスの指定、及び
該フレーム送信回路４２に対してフレーム送出の指示を
行う機能を有している。フレーム送信回路４２は、ＣＰ
Ｕ４１が設定したアドレスと送信データとを有する通信
パケットＳ４０ａ、該通信パケットＳ４０ａを送出する
タイミングを指定するフレーム同期信号Ｓ４０ｂ、及び
通信パケットＳ４０ａのビット同期を行うクロックＳ４
０ｃを生成する機能を有している。
システムの構成図である。この通信システムは、マスタ
側の機能ブロック４０を有し、この機能ブロック４０
に、通信バスＢを介してスレーブ側の機能ブロック５
０，６０が接続されている。通信バスＢは、通信パケッ
トＳ４０ａ、フレーム同期信号Ｓ４０ｂ、及びクロック
Ｓ４０ｃを伝送するバスである。機能ブロック４０はパ
ケット通信の制御を行う通信のマスタとしての機能を有
し、ＣＰＵ４１及びフレーム送信回路４２を備えてい
る。ＣＰＵ４１は、機能ブロック４０全体の制御、フレ
ーム送信回路４２が送出する送信データの設定、該送信
データの送信先の機能ブロックのアドレスの指定、及び
該フレーム送信回路４２に対してフレーム送出の指示を
行う機能を有している。フレーム送信回路４２は、ＣＰ
Ｕ４１が設定したアドレスと送信データとを有する通信
パケットＳ４０ａ、該通信パケットＳ４０ａを送出する
タイミングを指定するフレーム同期信号Ｓ４０ｂ、及び
通信パケットＳ４０ａのビット同期を行うクロックＳ４
０ｃを生成する機能を有している。
【０００９】機能ブロック５０は、フレーム受信回路５
１及びＣＰＵ５２を有している。フレーム受信回路５１
は、通信バスＢと機能ブロック５０とのインタフェース
を行い、通信パケットＳ４０ａを入力する入力手段であ
るバスインタフェース５１ａを有している。バスインタ
フェース５１ａの出力側は、アドレス判定手段であるア
ドレス識別回路５１ｂに接続されている。アドレス識別
回路５１ｂは、通信パケットＳ４０ａを受信して機能ブ
ロック５０宛のアドレスを有するフレームを監視し、通
信パケットＳ４０ａ中のアドレスと機能ブロック５０に
対応したアドレスとが一致したフレームの通信パケット
を選別して取込む機能を有している。更に、このアドレ
ス識別回路５１ｂは、通信パケットＳ４０ａ中のアドレ
スが機能ブロック５０宛ではない場合に、停止信号Ｓ５
１ｂを出力する機能を有している。アドレス識別回路５
１ｂの出力側は、保持手段であるフレームバッファ５１
ｃの入力側に接続されている。フレームバッファ５１ｃ
は、アドレス識別回路５１ｂが取込んだ通信パケットの
送信データを保持する機能を有している。
１及びＣＰＵ５２を有している。フレーム受信回路５１
は、通信バスＢと機能ブロック５０とのインタフェース
を行い、通信パケットＳ４０ａを入力する入力手段であ
るバスインタフェース５１ａを有している。バスインタ
フェース５１ａの出力側は、アドレス判定手段であるア
ドレス識別回路５１ｂに接続されている。アドレス識別
回路５１ｂは、通信パケットＳ４０ａを受信して機能ブ
ロック５０宛のアドレスを有するフレームを監視し、通
信パケットＳ４０ａ中のアドレスと機能ブロック５０に
対応したアドレスとが一致したフレームの通信パケット
を選別して取込む機能を有している。更に、このアドレ
ス識別回路５１ｂは、通信パケットＳ４０ａ中のアドレ
スが機能ブロック５０宛ではない場合に、停止信号Ｓ５
１ｂを出力する機能を有している。アドレス識別回路５
１ｂの出力側は、保持手段であるフレームバッファ５１
ｃの入力側に接続されている。フレームバッファ５１ｃ
は、アドレス識別回路５１ｂが取込んだ通信パケットの
送信データを保持する機能を有している。
【００１０】このフレーム受信回路５１は、受信制御手
段である受信制御回路５１ｄを備えている。受信制御回
路５１ｄはフレーム同期信号Ｓ４０ｂ、クロックＳ４０
ｃ、及び起動信号Ｓ５１ｅを入力し、該起動信号Ｓ５１
ｅに基づいて動作を開始し、バスインタフェース５１
ａ、アドレス識別回路５１ｂ、及びフレームバッファ５
１ｃに対して活性化した動作制御信号Ｓ５１ｄを供給す
る機能と、正常なパケットを受信した時に、ＣＰＵ５２
へこの旨を通知する機能を有している。本実施形態で
は、動作制御信号Ｓ５１ｄに動作クロックを使用してい
る。受信制御回路５１ｄは、アドレス識別回路５１ｂか
ら出力された停止信号Ｓ５１ｂに基づき、その動作制御
信号Ｓ５１ｄを非活性にする。つまり、動作クロックを
停止する構成になっている。更に、このフレーム受信回
路５１には、フレーム検出手段であるフレーム検出回路
５１ｅが設けられている。フレーム検出回路５１ｅはフ
レーム同期信号Ｓ４０ｂを検出し、前記起動信号Ｓ５１
ｅを受信制御回路５１ｄへ送出する機能を有している。
又、フレーム検出回路５１ｅには、フレーム同期信号Ｓ
４０ｂを常時監視するために、動作クロックが受信制御
回路５１ｄから常時供給されるようになっている。ＣＰ
Ｕ５２は、フレームバッファ５１ｃに保持された通信パ
ケットＳ４０ａ中の送信データを読取り、機能ブロック
５０の全体の制御及びフレーム受信回路５１の制御を行
う機能を有している。
段である受信制御回路５１ｄを備えている。受信制御回
路５１ｄはフレーム同期信号Ｓ４０ｂ、クロックＳ４０
ｃ、及び起動信号Ｓ５１ｅを入力し、該起動信号Ｓ５１
ｅに基づいて動作を開始し、バスインタフェース５１
ａ、アドレス識別回路５１ｂ、及びフレームバッファ５
１ｃに対して活性化した動作制御信号Ｓ５１ｄを供給す
る機能と、正常なパケットを受信した時に、ＣＰＵ５２
へこの旨を通知する機能を有している。本実施形態で
は、動作制御信号Ｓ５１ｄに動作クロックを使用してい
る。受信制御回路５１ｄは、アドレス識別回路５１ｂか
ら出力された停止信号Ｓ５１ｂに基づき、その動作制御
信号Ｓ５１ｄを非活性にする。つまり、動作クロックを
停止する構成になっている。更に、このフレーム受信回
路５１には、フレーム検出手段であるフレーム検出回路
５１ｅが設けられている。フレーム検出回路５１ｅはフ
レーム同期信号Ｓ４０ｂを検出し、前記起動信号Ｓ５１
ｅを受信制御回路５１ｄへ送出する機能を有している。
又、フレーム検出回路５１ｅには、フレーム同期信号Ｓ
４０ｂを常時監視するために、動作クロックが受信制御
回路５１ｄから常時供給されるようになっている。ＣＰ
Ｕ５２は、フレームバッファ５１ｃに保持された通信パ
ケットＳ４０ａ中の送信データを読取り、機能ブロック
５０の全体の制御及びフレーム受信回路５１の制御を行
う機能を有している。
【００１１】機能ブロック６０は、機能ブロック５０と
同様にフレーム受信回路６１及びＣＰＵ６２を有し、該
フレーム受信回路６１中にバスインタフェース６１ａ、
アドレス識別回路６１ｂ、フレームバッファ６１ｃ、受
信制御回路６１ｄ、及びフレーム検出回路６１ｅを備
え、機能ブロック５０と同様に構成されている。但し、
アドレス識別回路６１ｂは、通信パケットＳ４０ａ中の
アドレスが機能ブロック６０宛ではない場合に、停止信
号Ｓ６１ｂを出力する機能を有している。受信制御回路
６１ｄはフレーム同期信号Ｓ４０ｂ及びクロックＳ４０
ｃを入力し、バスインタフェース６１ａ、アドレス識別
回路６１ｂ、及びフレームバッファ６１ｃに対して動作
制御信号Ｓ６１ｄを供給する機能、及び正常なパケット
を受信した時にＣＰＵ６２へこの旨を通知する機能を有
している。フレーム検出回路６１ｅはフレーム同期信号
Ｓ４０ｂを検出し、前記起動信号Ｓ６１ｅを受信制御回
路６１ｄへ送出する機能を有している。
同様にフレーム受信回路６１及びＣＰＵ６２を有し、該
フレーム受信回路６１中にバスインタフェース６１ａ、
アドレス識別回路６１ｂ、フレームバッファ６１ｃ、受
信制御回路６１ｄ、及びフレーム検出回路６１ｅを備
え、機能ブロック５０と同様に構成されている。但し、
アドレス識別回路６１ｂは、通信パケットＳ４０ａ中の
アドレスが機能ブロック６０宛ではない場合に、停止信
号Ｓ６１ｂを出力する機能を有している。受信制御回路
６１ｄはフレーム同期信号Ｓ４０ｂ及びクロックＳ４０
ｃを入力し、バスインタフェース６１ａ、アドレス識別
回路６１ｂ、及びフレームバッファ６１ｃに対して動作
制御信号Ｓ６１ｄを供給する機能、及び正常なパケット
を受信した時にＣＰＵ６２へこの旨を通知する機能を有
している。フレーム検出回路６１ｅはフレーム同期信号
Ｓ４０ｂを検出し、前記起動信号Ｓ６１ｅを受信制御回
路６１ｄへ送出する機能を有している。
【００１２】図３は、図１の動作を説明するためのタイ
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。但し、通信パケットＳ４０ａは、アド
レス及び送信データを示している。又、活性を示す動作
制御信号Ｓ５１ｄ，Ｓ６１ｄを高レベル（以下、“Ｈ”
という）で示し、非活性を示す動作制御信号Ｓ５１ｄ，
Ｓ６１ｄを低レベル（以下、“Ｌ”という）で示す。こ
の図３を参照しつつ、図１の動作を説明する。先ず、Ｃ
ＰＵ４１は、フレーム送信回路４２に対して送信データ
と機能ブロック５０宛のアドレス１を指定した後、送信
要求を送出する。これにより、フレーム送信回路４２
は、機能ブロック５０宛の通信パケットＳ４０ａを通信
バスＢに送出する。フレーム同期信号Ｓ４０ｂが“Ｈ”
から“Ｌ”に立下がる時刻ｔ１において、フレーム送信
回路４２は機能ブロック５０，６０に対して機能ブロッ
ク５０宛の通信パケットＳ４０ａを出力し、フレーム検
出回路５１ｅ，６１ｅが受信制御回路５１ｄ，６１ｄに
対して“Ｈ”の起動信号Ｓ５１ｅ，Ｓ６１ｅをそれぞれ
出力する。そして、受信制御回路５１ｄ，６１ｄがバス
インタフェース５１ａ，６１ａ、アドレス識別回路５１
ｂ，６１ｂ、及びフレームバッファ５１ｃ，６１ｃに動
作クロックを供給することにより、通信パケットＳ４１
ａの受信が始まる。この時刻ｔ１の後、動作制御信号Ｓ
５１ｄ，Ｓ６１ｄが“Ｌ”から“Ｈ”に立上がる。
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。但し、通信パケットＳ４０ａは、アド
レス及び送信データを示している。又、活性を示す動作
制御信号Ｓ５１ｄ，Ｓ６１ｄを高レベル（以下、“Ｈ”
という）で示し、非活性を示す動作制御信号Ｓ５１ｄ，
Ｓ６１ｄを低レベル（以下、“Ｌ”という）で示す。こ
の図３を参照しつつ、図１の動作を説明する。先ず、Ｃ
ＰＵ４１は、フレーム送信回路４２に対して送信データ
と機能ブロック５０宛のアドレス１を指定した後、送信
要求を送出する。これにより、フレーム送信回路４２
は、機能ブロック５０宛の通信パケットＳ４０ａを通信
バスＢに送出する。フレーム同期信号Ｓ４０ｂが“Ｈ”
から“Ｌ”に立下がる時刻ｔ１において、フレーム送信
回路４２は機能ブロック５０，６０に対して機能ブロッ
ク５０宛の通信パケットＳ４０ａを出力し、フレーム検
出回路５１ｅ，６１ｅが受信制御回路５１ｄ，６１ｄに
対して“Ｈ”の起動信号Ｓ５１ｅ，Ｓ６１ｅをそれぞれ
出力する。そして、受信制御回路５１ｄ，６１ｄがバス
インタフェース５１ａ，６１ａ、アドレス識別回路５１
ｂ，６１ｂ、及びフレームバッファ５１ｃ，６１ｃに動
作クロックを供給することにより、通信パケットＳ４１
ａの受信が始まる。この時刻ｔ１の後、動作制御信号Ｓ
５１ｄ，Ｓ６１ｄが“Ｌ”から“Ｈ”に立上がる。
【００１３】時刻ｔ１の後の動作制御信号Ｓ５１ｄ，Ｓ
６１ｄが“Ｈ”の時間Ｔ１において、機能ブロック５０
は、通信パケットＳ４０ａ中のアドレスを受信した後、
アドレス識別回路５１ｂで自ブロック宛の通信パケット
であることを認識する。又、機能ブロック６０では、ア
ドレス識別回路６１ｂで通信パケットＳ４０ａ中のアド
レスが自ブロック宛ではないことを認識し、受信制御回
路６１ｄに対して“Ｈ”の停止信号Ｓ６１ｂを出力す
る。すると、動作制御信号Ｓ６１ｄが“Ｈ”から“Ｌ”
に立下がる。動作制御信号Ｓ５１ｄが“Ｈ”かつ動作制
御信号Ｓ６１ｄが“Ｌ”の時間Ｔ２において、機能ブロ
ック５０は、通信パケットＳ４０ａ中の送信データをフ
レームバッファ５１ｃに書込む。又、機能ブロック６０
は、アドレスが自ブロック宛ではないので、フレームバ
ッファ６１ｃに対する書込みは行わない。そして、機能
ブロック６０では、受信制御回路６１ｄから出力される
バスインタフェース６１ａ、アドレス識別回路６１ｂ、
及びフレームバッファ６１ｃに対する動作クロックの供
給を停止することにより、フレーム受信回路６１の消費
電力を抑える。一方、機能ブロック５０では、受信制御
回路５１ｄがバスインタフェース５１ａ、アドレス識別
回路５１ｂ、フレームバッファ５１ｃ、及び受信制御回
路５１ｄ自身に対する動作クロックの供給を継続してい
るので、通信パケットＳ４０ａ中の送信データの受信が
継続される。この後、受信制御回路５１ｄはＣＰＵ５２
に対して通信パケットＳ４０ａを受信した通知を送出
し、これを受けたＣＰＵ５２がフレームバッファ５１ｃ
に書込まれた送信データを読込み、最初の通信が終了す
る。
６１ｄが“Ｈ”の時間Ｔ１において、機能ブロック５０
は、通信パケットＳ４０ａ中のアドレスを受信した後、
アドレス識別回路５１ｂで自ブロック宛の通信パケット
であることを認識する。又、機能ブロック６０では、ア
ドレス識別回路６１ｂで通信パケットＳ４０ａ中のアド
レスが自ブロック宛ではないことを認識し、受信制御回
路６１ｄに対して“Ｈ”の停止信号Ｓ６１ｂを出力す
る。すると、動作制御信号Ｓ６１ｄが“Ｈ”から“Ｌ”
に立下がる。動作制御信号Ｓ５１ｄが“Ｈ”かつ動作制
御信号Ｓ６１ｄが“Ｌ”の時間Ｔ２において、機能ブロ
ック５０は、通信パケットＳ４０ａ中の送信データをフ
レームバッファ５１ｃに書込む。又、機能ブロック６０
は、アドレスが自ブロック宛ではないので、フレームバ
ッファ６１ｃに対する書込みは行わない。そして、機能
ブロック６０では、受信制御回路６１ｄから出力される
バスインタフェース６１ａ、アドレス識別回路６１ｂ、
及びフレームバッファ６１ｃに対する動作クロックの供
給を停止することにより、フレーム受信回路６１の消費
電力を抑える。一方、機能ブロック５０では、受信制御
回路５１ｄがバスインタフェース５１ａ、アドレス識別
回路５１ｂ、フレームバッファ５１ｃ、及び受信制御回
路５１ｄ自身に対する動作クロックの供給を継続してい
るので、通信パケットＳ４０ａ中の送信データの受信が
継続される。この後、受信制御回路５１ｄはＣＰＵ５２
に対して通信パケットＳ４０ａを受信した通知を送出
し、これを受けたＣＰＵ５２がフレームバッファ５１ｃ
に書込まれた送信データを読込み、最初の通信が終了す
る。
【００１４】時間Ｔ２の後の時刻ｔ２において、フレー
ム送信回路４２がフレーム同期信号Ｓ４０ｂを“Ｈ”か
ら“Ｌ”に立下げ、機能ブロック５０，６０に対して送
信先がない通信パケットＳ４０ａを出力すると、フレー
ム検出回路５１ｅ，６１ｅは、時刻ｔ１と同様に、受信
制御回路５１ｄ，６１ｄに対して起動信号Ｓ５１ｅ，Ｓ
６１ｅをそれぞれ出力する。この時刻ｔ２の後、動作制
御信号Ｓ６１ｄが“Ｌ”から“Ｈ”へ立上がる。動作制
御信号Ｓ５１ｄ，Ｓ６１ｄが“Ｈ”の時間Ｔ３におい
て、機能ブロック５０，６０は通信パケットＳ４０ａ中
のアドレスを受信するが、アドレス識別回路５１ｂ，６
１ｂでこのアドレスが自ブロック宛ではないことをそれ
ぞれ認識する。アドレス識別回路５１ｂ，６１ｂは、受
信制御回路５１ｄ，６１ｄに対して“Ｈ”の停止信号Ｓ
５１ｂ，Ｓ６１ｂをそれぞれ出力する。すると、動作制
御信号Ｓ５１ｄ，Ｓ６１ｄが“Ｈ”から“Ｌ”に立下が
る。この動作制御信号Ｓ５１ｄ，Ｓ６１ｄが“Ｈ”から
“Ｌ”になるまでの間のみ受信制御回路５１ｄ，６１ｄ
からバスインタフェース５１ａ，６１ａ、アドレス識別
回路５１ｂ，６１ｂ、及びフレームバッファ５１ｃ，６
１ｃに対して動作クロックがそれぞれ出力される。
ム送信回路４２がフレーム同期信号Ｓ４０ｂを“Ｈ”か
ら“Ｌ”に立下げ、機能ブロック５０，６０に対して送
信先がない通信パケットＳ４０ａを出力すると、フレー
ム検出回路５１ｅ，６１ｅは、時刻ｔ１と同様に、受信
制御回路５１ｄ，６１ｄに対して起動信号Ｓ５１ｅ，Ｓ
６１ｅをそれぞれ出力する。この時刻ｔ２の後、動作制
御信号Ｓ６１ｄが“Ｌ”から“Ｈ”へ立上がる。動作制
御信号Ｓ５１ｄ，Ｓ６１ｄが“Ｈ”の時間Ｔ３におい
て、機能ブロック５０，６０は通信パケットＳ４０ａ中
のアドレスを受信するが、アドレス識別回路５１ｂ，６
１ｂでこのアドレスが自ブロック宛ではないことをそれ
ぞれ認識する。アドレス識別回路５１ｂ，６１ｂは、受
信制御回路５１ｄ，６１ｄに対して“Ｈ”の停止信号Ｓ
５１ｂ，Ｓ６１ｂをそれぞれ出力する。すると、動作制
御信号Ｓ５１ｄ，Ｓ６１ｄが“Ｈ”から“Ｌ”に立下が
る。この動作制御信号Ｓ５１ｄ，Ｓ６１ｄが“Ｈ”から
“Ｌ”になるまでの間のみ受信制御回路５１ｄ，６１ｄ
からバスインタフェース５１ａ，６１ａ、アドレス識別
回路５１ｂ，６１ｂ、及びフレームバッファ５１ｃ，６
１ｃに対して動作クロックがそれぞれ出力される。
【００１５】動作制御信号Ｓ５１ｄ，Ｓ６１ｄが共に
“Ｌ”になった時間Ｔ４において、機能ブロック５０，
６０では、受信制御回路５１ｄ，６１ｄから出力される
バスインタフェース５１ａ，６１ａ、アドレス識別回路
５１ｂ，６１ｂ、及びフレームバッファ５１ｃ，６１ｃ
に対する動作クロックの供給をそれぞれ停止することに
より、フレーム受信回路５１，６１の消費電力を抑え
る。時間Ｔ４の後の時刻ｔ３において、フレーム同期信
号Ｓ４０ｂが“Ｈ”から“Ｌ”に立下がる。フレーム同
期信号Ｓ４０ｂが“Ｈ”から“Ｌ”に立下がる時刻ｔ３
において、フレーム送信回路４２は機能ブロック５０，
６０に対して機能ブロック６０宛のアドレス２が指定さ
れた通信パケットＳ４０ａ及びフレーム同期信号Ｓ４０
ｂを出力する。フレーム検出回路５１ｅ，６１ｅは、時
刻ｔ２と同様に、受信制御回路５１ｄ，６１ｄに対して
起動信号Ｓ５１ｅ，Ｓ６１ｅをそれぞれ出力する。する
と、動作制御信号Ｓ５１ｄ，Ｓ６１ｄが、“Ｌ”から
“Ｈ”へ立上がる。動作制御信号Ｓ５１ｄ，Ｓ６１ｄが
共に“Ｈ”の時間Ｔ５において、機能ブロック５０は、
アドレス識別回路５１ｂで通信パケットＳ４０ａ中のア
ドレスが自ブロック宛ではないことを認識し、受信制御
回路５１ｄに対して“Ｈ”の停止信号Ｓ５１ｂを出力す
る。すると、動作制御信号Ｓ５１ｄが、“Ｈ”から
“Ｌ”へ立下がる。又、機能ブロック６０では、通信パ
ケットＳ４０ａ中のアドレスを受信した後、アドレス識
別回路６１ｂで自ブロック宛の通信パケットであること
を認識する。
“Ｌ”になった時間Ｔ４において、機能ブロック５０，
６０では、受信制御回路５１ｄ，６１ｄから出力される
バスインタフェース５１ａ，６１ａ、アドレス識別回路
５１ｂ，６１ｂ、及びフレームバッファ５１ｃ，６１ｃ
に対する動作クロックの供給をそれぞれ停止することに
より、フレーム受信回路５１，６１の消費電力を抑え
る。時間Ｔ４の後の時刻ｔ３において、フレーム同期信
号Ｓ４０ｂが“Ｈ”から“Ｌ”に立下がる。フレーム同
期信号Ｓ４０ｂが“Ｈ”から“Ｌ”に立下がる時刻ｔ３
において、フレーム送信回路４２は機能ブロック５０，
６０に対して機能ブロック６０宛のアドレス２が指定さ
れた通信パケットＳ４０ａ及びフレーム同期信号Ｓ４０
ｂを出力する。フレーム検出回路５１ｅ，６１ｅは、時
刻ｔ２と同様に、受信制御回路５１ｄ，６１ｄに対して
起動信号Ｓ５１ｅ，Ｓ６１ｅをそれぞれ出力する。する
と、動作制御信号Ｓ５１ｄ，Ｓ６１ｄが、“Ｌ”から
“Ｈ”へ立上がる。動作制御信号Ｓ５１ｄ，Ｓ６１ｄが
共に“Ｈ”の時間Ｔ５において、機能ブロック５０は、
アドレス識別回路５１ｂで通信パケットＳ４０ａ中のア
ドレスが自ブロック宛ではないことを認識し、受信制御
回路５１ｄに対して“Ｈ”の停止信号Ｓ５１ｂを出力す
る。すると、動作制御信号Ｓ５１ｄが、“Ｈ”から
“Ｌ”へ立下がる。又、機能ブロック６０では、通信パ
ケットＳ４０ａ中のアドレスを受信した後、アドレス識
別回路６１ｂで自ブロック宛の通信パケットであること
を認識する。
【００１６】動作制御信号Ｓ５１ｄが“Ｌ”かつ動作制
御信号Ｓ６１ｄが“Ｈ”の時間Ｔ６において、機能ブロ
ック５０では、通信パケットＳ４０ａ中のアドレスを受
信した後、受信制御回路５１ｄから出力されるバスイン
タフェース５１ａ、アドレス識別回路５１ｂ、及びフレ
ームバッファ５１ｃに対する動作クロックの供給を停止
することにより、フレーム受信回路５１の消費電力を抑
える。一方、機能ブロック６０では通信パケットＳ４０
ａ中の送信データの受信を継続する。以上のように、本
実施形態では、アドレス識別回路５１ｂ，６１ｂで通信
パケットＳ４０ａ中のアドレスを識別し、このアドレス
が自ブロックに対応しない場合、バスインタフェース５
１ａ，６１ａ、アドレス識別回路５１ｂ，６１ｂ、及び
フレームバッファ５１ｃ，６１ｃに対する動作クロック
の供給をそれぞれ停止するようにしたので、機能ブロッ
ク５０，６０の各消費電力を著しく低減することができ
る。
御信号Ｓ６１ｄが“Ｈ”の時間Ｔ６において、機能ブロ
ック５０では、通信パケットＳ４０ａ中のアドレスを受
信した後、受信制御回路５１ｄから出力されるバスイン
タフェース５１ａ、アドレス識別回路５１ｂ、及びフレ
ームバッファ５１ｃに対する動作クロックの供給を停止
することにより、フレーム受信回路５１の消費電力を抑
える。一方、機能ブロック６０では通信パケットＳ４０
ａ中の送信データの受信を継続する。以上のように、本
実施形態では、アドレス識別回路５１ｂ，６１ｂで通信
パケットＳ４０ａ中のアドレスを識別し、このアドレス
が自ブロックに対応しない場合、バスインタフェース５
１ａ，６１ａ、アドレス識別回路５１ｂ，６１ｂ、及び
フレームバッファ５１ｃ，６１ｃに対する動作クロック
の供給をそれぞれ停止するようにしたので、機能ブロッ
ク５０，６０の各消費電力を著しく低減することができ
る。
【００１７】尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 実施形態では、動作制御信号Ｓ５１ｄ，Ｓ６１
ｄを動作クロック及び動作のタイミングとして説明した
が、バスインタフェース５１ａ，６１ａ、アドレス識別
回路５１ｂ，６１ｂ、及びフレームバッファ５１ｃ，６
１ｃに対する動作イネーブル信号に活性又は非活性を示
す構成にしてもよい。 （ｂ） 実施形態では、スレーブ側の機能ブロックは機
能ブロック５０，６０の２個として説明したが、３個以
上でもよい。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ） 実施形態では、動作制御信号Ｓ５１ｄ，Ｓ６１
ｄを動作クロック及び動作のタイミングとして説明した
が、バスインタフェース５１ａ，６１ａ、アドレス識別
回路５１ｂ，６１ｂ、及びフレームバッファ５１ｃ，６
１ｃに対する動作イネーブル信号に活性又は非活性を示
す構成にしてもよい。 （ｂ） 実施形態では、スレーブ側の機能ブロックは機
能ブロック５０，６０の２個として説明したが、３個以
上でもよい。
【００１８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、アドレス判定手段で通信パケット中のアドレスを
識別し、このアドレスが自ブロックに対応しない場合、
入力手段、アドレス判定手段、及び保持手段に対する動
作制御信号の供給を停止するようにしたので、各機能ブ
ロックの各消費電力を著しく低減できる。
れば、アドレス判定手段で通信パケット中のアドレスを
識別し、このアドレスが自ブロックに対応しない場合、
入力手段、アドレス判定手段、及び保持手段に対する動
作制御信号の供給を停止するようにしたので、各機能ブ
ロックの各消費電力を著しく低減できる。
【図１】本発明の実施形態の通信システムの構成図であ
る。
る。
【図２】従来の通信システムの構成図である。
【図３】図１のタイムチャートである。
１０，４０ マスタ側の機能ブロ
ック ２０，３０，５０，６０ スレーブ側の機能ブ
ロック ５１ｂ，６１ｂ アドレス識別回路
（アドレス判定手段） ５１ｄ，６１ｄ 受信制御回路（受信
制御手段） ５１ｅ，６１ｅ フレーム検出回路
（フレーム検出手段） ５２，６２ 中央処理装置 Ｂ バス Ｓ１０ａ，Ｓ４０ａ 通信パケット Ｓ１０ｂ，Ｓ４０ｂ フレーム同期信号 Ｓ５１ｂ，Ｓ６１ｂ 停止信号 Ｓ５１ｄ，Ｓ６１ｄ 動作制御信号
ック ２０，３０，５０，６０ スレーブ側の機能ブ
ロック ５１ｂ，６１ｂ アドレス識別回路
（アドレス判定手段） ５１ｄ，６１ｄ 受信制御回路（受信
制御手段） ５１ｅ，６１ｅ フレーム検出回路
（フレーム検出手段） ５２，６２ 中央処理装置 Ｂ バス Ｓ１０ａ，Ｓ４０ａ 通信パケット Ｓ１０ｂ，Ｓ４０ｂ フレーム同期信号 Ｓ５１ｂ，Ｓ６１ｂ 停止信号 Ｓ５１ｄ，Ｓ６１ｄ 動作制御信号
Claims (1)
- 【請求項１】 送信データと該送信データの送信先を指
定するアドレスとで構成された通信パケットを１フレー
ムとし、該通信パケットを１フレーム毎にフレーム同期
信号に同期して時系列的にバスへ出力するマスタ側機能
ブロックと、 複数のスレーブ側機能ブロックとを備え、 前記各スレーブ側機能ブロックは、 前記マスタ側機能ブロックに前記バスを介して共通接続
され、前記通信パケットを入力する入力手段と、前記ア
ドレスが自ブロックに対応するか否かを識別し、該アド
レスが自ブロックに対応する場合に前記送信データを取
込むアドレス判定手段と、前記アドレス判定手段が取込
んだ前記送信データを保持する保持手段と、前記入力手
段、前記アドレス判定手段、及び前記保持手段の動作を
活性化するための動作制御信号を生成する受信制御手段
と、前記保持手段に保持された前記送信データを読取
り、所定の動作を行う中央処理装置とを有する通信シス
テムにおいて、 前記フレーム同期信号を検出する毎に前記動作制御信号
が活性を示すための起動信号を生成するフレーム検出手
段を前記各スレーブ側機能ブロックにそれぞれ設け、 前記アドレス判定手段には、前記アドレスが自ブロック
に対応しない場合に前記動作制御信号が非活性を示すた
めの停止信号を生成する機能を設け、 前記受信制御手段は、前記起動信号に基づいて前記動作
制御信号に活性を示し、前記停止信号に基づいて該動作
制御信号に非活性を示す構成にしたことを特徴とする通
信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9063623A JPH10262291A (ja) | 1997-03-17 | 1997-03-17 | 通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9063623A JPH10262291A (ja) | 1997-03-17 | 1997-03-17 | 通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10262291A true JPH10262291A (ja) | 1998-09-29 |
Family
ID=13234654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9063623A Withdrawn JPH10262291A (ja) | 1997-03-17 | 1997-03-17 | 通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10262291A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007272577A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | バッファ回路、および、バッファ制御方法 |
-
1997
- 1997-03-17 JP JP9063623A patent/JPH10262291A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007272577A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | バッファ回路、および、バッファ制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |