JPH10260667A - Video display device - Google Patents
Video display deviceInfo
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- JPH10260667A JPH10260667A JP9067085A JP6708597A JPH10260667A JP H10260667 A JPH10260667 A JP H10260667A JP 9067085 A JP9067085 A JP 9067085A JP 6708597 A JP6708597 A JP 6708597A JP H10260667 A JPH10260667 A JP H10260667A
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- JP
- Japan
- Prior art keywords
- signal
- switching
- data
- still image
- frame
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- Pending
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- Control Of Gas Discharge Display Tubes (AREA)
- Digital Computer Display Output (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は映像表示装置に係
り、プラズマディスプレイパネル（ＰＤＰ）等に内蔵さ
れるフレームメモリを用いて静止画像を表示するものに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display apparatus, and more particularly to an apparatus for displaying a still image using a frame memory built in a plasma display panel (PDP) or the like.
【０００２】[0002]
【従来の技術】静止画像を表示する装置では、フレーム
メモリを設けて映像データを書込み、これを繰り返し読
出し、この映像データに基づいて表示器を駆動し、静止
画像を表示する。ところで、ＰＤＰあるいはＬＣＤ（液
晶表示器）等のように、マトリクス駆動型の表示器等で
は映像データを入力時と異なる順序で表示器に出力しな
ければならないものがあり、２画面分のフレームメモリ
を設け、一方のフレームメモリに映像データを書込むと
同時に他方のフレームメモリから表示器の駆動方法に対
応させて映像データを読出すという方法を用いており、
静止画像の表示のためにこのフレームメモリを利用する
ことができれば別にフレームメモリを設けずにすむ。し
かし、それには動画表示の制御用とは別に静止画像表示
のための制御系統が必要となる。2. Description of the Related Art In a device for displaying a still image, a frame memory is provided to write video data, and this is repeatedly read, and a display is driven based on the video data to display a still image. By the way, in a matrix-driven display such as a PDP or an LCD (liquid crystal display), it is necessary to output video data to the display in a different order from that at the time of input. The method of writing video data to one frame memory and reading video data from the other frame memory in accordance with the driving method of the display is used,
If this frame memory can be used for displaying a still image, there is no need to provide a separate frame memory. However, this requires a control system for still image display in addition to the control for moving image display.
【０００３】[0003]
【発明が解決しようとする課題】本発明はこのような点
に鑑み、ＰＤＰ等に通常の映像（動画等）を表示するた
めに設けられているフレームメモリを特別な制御系統を
設けることなく静止画像を表示するように制御可能にす
ることにある。SUMMARY OF THE INVENTION In view of the foregoing, the present invention provides a frame memory provided for displaying a normal image (moving image or the like) on a PDP or the like without using a special control system. It is to enable control to display an image.
【０００４】[0004]
【課題を解決するための手段】本発明は上述の課題を解
決するため、２画面分のフレームメモリを有し、データ
イネーブル信号（映像データ転送のための制御信号で、
有効映像期間に出力される）に応動し、垂直同期信号に
て交互に一方のフレームメモリを入力映像データの書込
みに切換えると共に他方のフレームメモリを映像データ
の読出しに切換え、読出した映像データに基づいて表示
するものにおいて、垂直走査期間にデータイネーブル信
号が入力されない場合、次の垂直同期信号でのフレーム
メモリの切換えを停止するようにした映像表示装置を提
供するものである。In order to solve the above-mentioned problems, the present invention has a frame memory for two screens and a data enable signal (a control signal for video data transfer,
Output during the effective video period), and alternately switches one frame memory to write the input video data and switches the other frame memory to read the video data in response to the vertical synchronizing signal, based on the read video data. The present invention provides a video display device in which, when a data enable signal is not input during a vertical scanning period, switching of a frame memory by a next vertical synchronizing signal is stopped.
【０００５】[0005]
【発明の実施の形態】本発明による映像表示装置では、
データイネーブル信号に応動し、垂直同期信号にてメモ
リ切換部により、２画面分のフレームメモリの一方に入
力映像データを書込むと共に他方の映像データを読出
す、というメモリ切換えを交互に行う。データイネーブ
ル信号は静止画像表示への切換えにて停止され、データ
イネーブル信号の停止をイネーブル検出部で検出し、こ
の検出に応じて次の垂直同期信号でのメモリ切換えを停
止する、すなわち、何れかのフレームメモリの映像デー
タを繰り返し読出し、画面に表示する。メモリ切換部
は、論理積回路（ＡＮＤゲート）にて正極性の垂直同期
信号をイネーブル検出部よりの信号でゲートし、ＡＮＤ
ゲートよりの信号をＴ型フリップフロップ（Ｔ−ＦＦ）
回路に印加し、出力される書込切換信号および読出切換
信号の極性を垂直同期信号の入力の都度それぞれ反転
し、イネーブル検出部は、垂直同期信号をＤ型フリップ
フロップ（Ｄ−ＦＦ）回路を複数縦属接続した遅延回路
で所要時間遅延し、遅延回路よりの信号でＤ−ＦＦ回路
をリセットし、データイネーブル信号の入力にてＨレベ
ル信号を出力するように構成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a video display device according to the present invention,
In response to the data enable signal, the memory switching unit alternately performs the memory switching of writing the input video data into one of the frame memories for two screens and reading the other video data in response to the vertical synchronization signal. The data enable signal is stopped by switching to the still image display, the stop of the data enable signal is detected by the enable detection unit, and the memory switching by the next vertical synchronizing signal is stopped in response to this detection. Is repeatedly read out and displayed on the screen. The memory switching unit gates the vertical synchronizing signal of the positive polarity with the signal from the enable detection unit in an AND circuit (AND gate), and
Signal from gate is T-type flip-flop (T-FF)
The enable detection unit applies a D-type flip-flop (D-FF) circuit to the vertical synchronization signal by inverting the polarity of the write switch signal and the read switch signal output to the circuit each time the vertical synchronization signal is input. A plurality of cascade-connected delay circuits delay the required time, reset the D-FF circuit with a signal from the delay circuit, and output an H level signal when a data enable signal is input.
【０００６】[0006]
【実施例】以下、図面に基づいて本発明による映像表示
装置の実施例を詳細に説明する。図１は本発明による映
像表示装置の一実施例の要部ブロック図である。図にお
いて、１はスイッチで、入力映像データをフレームごと
にフレームメモリ2aまたは2bに交互に切換えて入力す
る。フレームメモリ2aおよび2bは入力された映像データ
を１フレームずつ交互に記録する。３はスイッチで、フ
レームメモリ2aおよび2bの映像データをフレームごとに
切換えて交互に読出す。４は駆動部で、スイッチ３を介
し入力される映像データに基づきＰＤＰパネル５を駆動
し、映像を表示する。６はデータイネーブル信号生成部
で、映像データをフレームメモリ2a、2bに書込むための
データイネーブル信号を垂直同期信号（V-sync）および
水平同期信号（H-sync）を基準にして生成する。７は静
止画切換部で、静止画像の表示に切換える場合に操作
し、データイネーブル信号生成部６の信号出力を停止す
る。８はイネーブル検出部で、データイネーブル信号生
成部６よりの信号を検出する。９はメモリ切換部で、V-
syncに応動し、スイッチ１をａ側またはｂ側に、スイッ
チ３をｂ側またはａ側にそれぞれ切換え、イネーブル検
出部８にてデータイネーブル信号が検出されない場合は
スイッチ１および３の切換えを停止する。10は制御部
で、各部を制御する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of a video display apparatus according to the present invention. FIG. 1 is a block diagram of a main part of an embodiment of a video display device according to the present invention. In FIG. 1, reference numeral 1 denotes a switch, which alternately switches input video data to a frame memory 2a or 2b for each frame and inputs the data. The frame memories 2a and 2b alternately record the input video data one frame at a time. Reference numeral 3 denotes a switch which switches the video data of the frame memories 2a and 2b for each frame and alternately reads the video data. A driving unit 4 drives the PDP panel 5 based on video data input via the switch 3 and displays a video. Reference numeral 6 denotes a data enable signal generation unit which generates a data enable signal for writing video data into the frame memories 2a and 2b based on a vertical synchronization signal (V-sync) and a horizontal synchronization signal (H-sync). Reference numeral 7 denotes a still image switching unit which is operated when switching to the display of a still image, and stops the signal output of the data enable signal generation unit 6. Reference numeral 8 denotes an enable detection unit that detects a signal from the data enable signal generation unit 6. 9 is a memory switching unit,
In response to the sync, the switch 1 is switched to the a side or the b side, and the switch 3 is switched to the b side or the a side. When the enable detection unit 8 does not detect the data enable signal, the switches 1 and 3 are stopped. . A control unit 10 controls each unit.
【０００７】図２は上述のイネーブル検出部８およびメ
モリ切換部９の一例の要部ブロック図である。イネーブ
ル検出部８はＤ−ＦＦ回路11、12、13および14で構成さ
れ、Ｄ−ＦＦ回路11〜13によりV-syncを所要時間（数ク
ロック）遅延し、Ｄ−ＦＦ回路14はＤ−ＦＦ回路13より
の信号でリセットされ、データイネーブル信号の入力に
てＨレベルの信号（イネーブル検出信号）を出力する。
また、メモリ切換部９はインバータ（ＮＯＴ）回路15、
ＡＮＤゲート16およびＴ−ＦＦ回路17で構成され、ＮＯ
Ｔ回路15は負極性のV-syncを正極性に反転し、ＡＮＤゲ
ート16はＮＯＴ回路15よりの正極性のV-syncをＤ−ＦＦ
回路14よりの信号でゲートし、Ｔ−ＦＦ回路17は、ＡＮ
Ｄゲート16よりの信号にて、出力される書込切換信号お
よび読出切換信号の極性をそれぞれ反転する。FIG. 2 is a block diagram of a main part of an example of the above-mentioned enable detecting section 8 and memory switching section 9. As shown in FIG. The enable detector 8 is composed of D-FF circuits 11, 12, 13 and 14, and the V-sync is delayed by the required time (several clocks) by the D-FF circuits 11 to 13, and the D-FF circuit 14 is a D-FF circuit. It is reset by a signal from the circuit 13 and outputs an H-level signal (enable detection signal) at the input of the data enable signal.
The memory switching unit 9 includes an inverter (NOT) circuit 15,
An AND gate 16 and a T-FF circuit 17 are provided.
The T circuit 15 inverts the negative V-sync to the positive polarity, and the AND gate 16 outputs the positive V-sync from the NOT circuit 15 to the D-FF.
The signal is gated by the signal from the circuit 14, and the T-FF circuit 17
The signals from the D gate 16 invert the polarities of the output write switch signal and read switch signal, respectively.
【０００８】次に、本発明による映像表示装置の動作を
図３に示すタイムチャート（下段に一部を拡大して示
す）を参照しながら説明する。まず、ＰＤＰパネル５に
通常の表示（動画等）をする場合、映像データと共に入
力されるV-syncおよびH-syncを基準にしてデータイネー
ブル信号生成部６で有効映像期間を示すデータイネーブ
ル信号を生成し、この信号はイネーブル検出部８で
検出される（）。イネーブル検出部８は、図２に示す
Ｄ−ＦＦ回路11、12および13の縦属接続回路でV-sync
を数クロック遅延し（）、Ｄ−ＦＦ回路14を遅延され
たV-syncでクリアし、次のデータイネーブル信号に
てＨレベルの信号（イネーブル検出信号）を出力し、
ＡＮＤゲート16に印加する。なお、上記遅延は、Ｄ−Ｆ
Ｆ回路14が次の垂直走査期間に入る前にクリアされない
ようにするためである。Next, the operation of the video display device according to the present invention will be described with reference to a time chart shown in FIG. First, when a normal display (moving image or the like) is performed on the PDP panel 5, a data enable signal indicating an effective video period is generated by the data enable signal generation unit 6 based on V-sync and H-sync input together with video data. Generated, and this signal is detected by the enable detection unit 8 (). The enable detection unit 8 is a V-sync circuit in the cascade connection of the D-FF circuits 11, 12, and 13 shown in FIG.
Is delayed by several clocks (), the D-FF circuit 14 is cleared with the delayed V-sync, and an H level signal (enable detection signal) is output by the next data enable signal,
Apply to AND gate 16. Note that the delay is DF
This is to prevent the F circuit 14 from being cleared before entering the next vertical scanning period.
【０００９】メモリ切換部９は、図２に示すＮＯＴ回路
15でV-sync（同期負極性）の極性を反転し、正極性の
V-syncをＡＮＤゲート16に入力する。ＡＮＤゲート16
はこのV-syncと前記イネーブル検出部８（Ｄ−ＦＦ回
路14）よりのイネーブル検出信号との論理積を出力す
る。すなわち、V-syncが入力されたときイネーブル検
出信号がＨレベルの場合にＨレベルの信号を出力し、
Ｔ−ＦＦ回路17に印加する。Ｔ−ＦＦ回路17はＡＮＤゲ
ート16よりの信号の都度、次のV-syncのときＱ端子よ
り出力する書込切換信号およびバーＱ端子より出力す
る読出切換信号の極性をそれぞれ反転し、スイッチ１
をａ側→ｂ側（またはｂ側→ａ側）に、スイッチ３をｂ
側→ａ側（またはａ側→ｂ側）にそれぞれ切換える。The memory switching section 9 includes a NOT circuit shown in FIG.
Inverts the polarity of V-sync (synchronous negative polarity) at 15
V-sync is input to the AND gate 16. AND gate 16
Outputs the logical product of this V-sync and the enable detection signal from the enable detection section 8 (D-FF circuit 14). That is, when the enable detection signal is at the H level when V-sync is input, an H level signal is output,
This is applied to the T-FF circuit 17. The T-FF circuit 17 inverts the polarity of the write switching signal output from the Q terminal and the polarity of the read switching signal output from the Q terminal at the next V-sync each time the signal from the AND gate 16 is output.
Switch a to b side (or b side to a side) and switch 3 to b
Side → a side (or a side → b side).
【００１０】これにより、フレームメモリ2aに書込まれ
た最初のフレームの映像データを次のフレームの映像デ
ータがフレームメモリ2bに書込まれる間に読出し、フレ
ームメモリ2bの映像データを読出す間にその次のフレー
ムの映像データをフレームメモリ2aに書込み、その間に
フレームメモリ2bの映像データを読出す、という動作を
繰り返す。フレームメモリ2aまたは2bより読出された映
像データは駆動部４に入力し、ＰＤＰパネル５を駆動し
画面に通常の映像（動画等）を表示する。Thus, the video data of the first frame written in the frame memory 2a is read out while the video data of the next frame is written in the frame memory 2b, and the video data of the frame memory 2b is read out. The operation of writing the video data of the next frame to the frame memory 2a and reading the video data of the frame memory 2b during that time is repeated. The video data read from the frame memory 2a or 2b is input to the drive unit 4, drives the PDP panel 5, and displays a normal video (moving image or the like) on the screen.
【００１１】静止画切換部７を静止画像表示に切換えた
場合、静止画切換部７よりの信号でデータイネーブル信
号生成部６よりの信号出力が停止され、イネーブル検出
部８ではデータイネーブル信号が検出されず（Ｄ−ＦＦ
回路14の出力がＨレベルにならない）、従って、V-sync
が入力してもＡＮＤゲート16の出力レベルはＬであ
り、Ｔ−ＦＦ回路17は次のV-syncのとき出力信号お
よびを極性反転せず、スイッチ１およびスイッチ３の
切換えが停止し、次にデータイネーブル信号が検出さ
れるまで、フレームメモリ2a（または2b）より同一の映
像データが繰り返し読出され、ＰＤＰパネル５には静止
画像が表示される。When the still image switching unit 7 is switched to the still image display, the signal output from the data enable signal generation unit 6 is stopped by the signal from the still image switching unit 7 and the enable detection unit 8 detects the data enable signal. (D-FF
(The output of the circuit 14 does not become H level.) Therefore, V-sync
, The output level of the AND gate 16 is L, the T-FF circuit 17 does not invert the polarity of the output signal and the polarity at the next V-sync, the switching of the switches 1 and 3 is stopped, and Until a data enable signal is detected, the same video data is repeatedly read from the frame memory 2a (or 2b), and a still image is displayed on the PDP panel 5.
【００１２】[0012]
【発明の効果】以上に説明したように、本発明による映
像表示装置によれば、静止画表示の操作でデータイネー
ブル信号が停止されるのを検出し、フレームメモリの書
込み・読出しの切換えを停止し、同一フレームの映像デ
ータを繰り返し読出し、静止画像を表示するものである
から、既存の映像表示装置で静止画像を表示することが
でき、別の制御系統あるいは装置を設ける必要がない。As described above, according to the video display apparatus of the present invention, it is detected that the data enable signal is stopped by the operation of displaying a still image, and the switching between writing and reading of the frame memory is stopped. However, since the still image is displayed by repeatedly reading the video data of the same frame, the still image can be displayed on the existing image display device, and there is no need to provide another control system or device.
【図１】本発明による映像表示装置の一実施例の要部ブ
ロック図である。FIG. 1 is a main block diagram of an embodiment of a video display device according to the present invention.
【図２】イネーブル検出部およびメモリ切換部の一例の
要部ブロック図である。FIG. 2 is a main part block diagram of an example of an enable detection unit and a memory switching unit;
【図３】本発明による映像表示装置の動作を説明するた
めのタイムチャートである。FIG. 3 is a time chart for explaining the operation of the video display device according to the present invention.
１、３ スイッチ 2a、2b フレームメモリ ４ 駆動部 ５ ＰＤＰパネル ６ データイネーブル信号生成部 ７ 静止画切換部 ８ イネーブル検出部 ９ メモリ切換部 10 制御部 11〜14 Ｄ−ＦＦ回路 15 インバータ（ＮＯＴ）回路 16 論理積回路（ＡＮＤゲート） 17 Ｔ−ＦＦ回路 1, 3 switch 2a, 2b frame memory 4 drive unit 5 PDP panel 6 data enable signal generation unit 7 still image switching unit 8 enable detection unit 9 memory switching unit 10 control unit 11 to 14 D-FF circuit 15 inverter (NOT) circuit 16 AND circuit (AND gate) 17 T-FF circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｄ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 6 Identification code FI H04N 5/66 H04N 5/66 D
Claims (6)
タイネーブル信号に応動し、垂直同期信号にて交互に一
方のフレームメモリを入力映像データの書込みに切換え
ると共に他方のフレームメモリを映像データの読出しに
切換え、読出した映像データに基づいて表示するものに
おいて、垂直走査期間にデータイネーブル信号が入力さ
れない場合、次の垂直同期信号でのフレームメモリの切
換えを停止するようにした映像表示装置。A frame memory for two screens is responsive to a data enable signal, and one frame memory is alternately switched to writing of input video data by a vertical synchronizing signal, and the other frame memory is used for writing video data. An image display device for switching to reading and displaying based on read image data, wherein when a data enable signal is not input during a vertical scanning period, switching of a frame memory by a next vertical synchronizing signal is stopped.
設け、静止画切換部よりの信号にて前記データイネーブ
ル信号の入力を停止するようにした請求項１記載の映像
表示装置。2. The video display device according to claim 1, further comprising a still image switching unit for switching to a still image display, wherein the input of the data enable signal is stopped by a signal from the still image switching unit.
しを切換えるメモリ切換部と、データイネーブル信号を
検出するイネーブル検出部とを設け、データイネーブル
信号が検出されない場合はメモリ切換部の動作を停止す
るようにした請求項１または請求項２記載の映像表示装
置。3. A memory switching section for switching between writing and reading of the frame memory, and an enable detecting section for detecting a data enable signal, wherein the operation of the memory switching section is stopped when a data enable signal is not detected. The video display device according to claim 1 or claim 2.
に基づいてリセットされ、データイネーブル信号の入力
にて検出信号を出力するＤ型フリップフロップ回路で構
成した請求項３記載の映像表示装置。4. The video display device according to claim 3, wherein said enable detection section is configured by a D-type flip-flop circuit that is reset based on a vertical synchronization signal and outputs a detection signal when a data enable signal is input.
延部を設け、遅延部よりの信号で前記Ｄ型フリップフロ
ップ回路をリセットするようにした請求項４記載の映像
表示装置。5. The video display device according to claim 4, further comprising a delay section for delaying the vertical synchronization signal by a required time, and resetting the D-type flip-flop circuit by a signal from the delay section.
ネーブル検出部よりの信号でゲートする論理積回路と、
論理積回路よりの信号にて書込切換信号および読出切換
信号の極性をそれぞれ反転するＴ型フリップフロップ回
路とからなる請求項３記載の映像表示装置。6. An AND circuit that gates a vertical synchronization signal with a signal from an enable detection unit,
4. The video display device according to claim 3, further comprising a T-type flip-flop circuit that inverts the polarity of the write switching signal and the read switching signal with a signal from the AND circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067085A JPH10260667A (en) | 1997-03-19 | 1997-03-19 | Video display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9067085A JPH10260667A (en) | 1997-03-19 | 1997-03-19 | Video display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10260667A true JPH10260667A (en) | 1998-09-29 |
Family
ID=13334700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9067085A Pending JPH10260667A (en) | 1997-03-19 | 1997-03-19 | Video display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10260667A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180521B2 (en) | 2002-11-15 | 2007-02-20 | Pioneer Corporation | Method and device for accessing frame memory within display panel driver |
| US7649530B2 (en) | 2004-10-13 | 2010-01-19 | Nec Lcd Technologies, Ltd. | Mode-selecting apparatus, display apparatus including the same, and method of selecting a mode in display unit |
| JP2010152007A (en) * | 2008-12-24 | 2010-07-08 | Toshiba Corp | Video display device and display method |
| US7796198B2 (en) | 2005-02-24 | 2010-09-14 | Fujitsu Hitachi Plasma Display Limited | Display control apparatus of display panel, and display device having display control apparatus |
| JP2017151377A (en) * | 2016-02-26 | 2017-08-31 | 日亜化学工業株式会社 | Display method |
-
1997
- 1997-03-19 JP JP9067085A patent/JPH10260667A/en active Pending
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