JPH10247651A - フリップチップ半導体装置の端子構造及びその製造方法 - Google Patents
フリップチップ半導体装置の端子構造及びその製造方法Info
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- JPH10247651A JPH10247651A JP9048790A JP4879097A JPH10247651A JP H10247651 A JPH10247651 A JP H10247651A JP 9048790 A JP9048790 A JP 9048790A JP 4879097 A JP4879097 A JP 4879097A JP H10247651 A JPH10247651 A JP H10247651A
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- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
Abstract
(57)【要約】
【課題】 メッキ用のカレントフィルムの段切れをなく
し、バンプの形成を安定に、しかも確実に行うことがで
きるフリップチップ半導体装置の端子構造及びその製造
方法を提供する。 【解決手段】 フリップチップ半導体装置の端子構造に
おいて、シリコンウエハ１上に形成されるＡｌパッド２
と、このＡｌパッド２上に形成されるパッシベーション
ビア４と、全面に塗布されたポリイミド膜５に形成され
るポリイミドビア６と、その上に形成されるスパッタに
よるカレントフィルム７と、その上にバリアメタル８を
介して形成されるはんだパンプ９とを設ける。
し、バンプの形成を安定に、しかも確実に行うことがで
きるフリップチップ半導体装置の端子構造及びその製造
方法を提供する。 【解決手段】 フリップチップ半導体装置の端子構造に
おいて、シリコンウエハ１上に形成されるＡｌパッド２
と、このＡｌパッド２上に形成されるパッシベーション
ビア４と、全面に塗布されたポリイミド膜５に形成され
るポリイミドビア６と、その上に形成されるスパッタに
よるカレントフィルム７と、その上にバリアメタル８を
介して形成されるはんだパンプ９とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、フリップチップ半
導体装置における端子構造及びその製造方法に関するも
のである。
導体装置における端子構造及びその製造方法に関するも
のである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、特開平８−３１８３２号公報に開示されるよう
なものがあった。図４はかかる従来の半導体装置の端子
構造を示す図である。この図に示すように、パッド電極
１２と、そのパッド電極１２上のパッシベーション膜１
３，１４のコンタクトホールに、半田溶液温度以上の耐
熱性樹脂をパターニングして形成されるオーバーハング
埋め込み層１５と、このオーバーハング埋め込み層１５
上に形成されるカレントフィルム１６とを設けるように
していた。なお、図４において、１１は半導体チップ、
１９は拡散防止用メタル層、２０は接着メタル層、２２
はボール状半田バンプである。
例えば、特開平８−３１８３２号公報に開示されるよう
なものがあった。図４はかかる従来の半導体装置の端子
構造を示す図である。この図に示すように、パッド電極
１２と、そのパッド電極１２上のパッシベーション膜１
３，１４のコンタクトホールに、半田溶液温度以上の耐
熱性樹脂をパターニングして形成されるオーバーハング
埋め込み層１５と、このオーバーハング埋め込み層１５
上に形成されるカレントフィルム１６とを設けるように
していた。なお、図４において、１１は半導体チップ、
１９は拡散防止用メタル層、２０は接着メタル層、２２
はボール状半田バンプである。
【０００３】
【発明が解決しようとする課題】しかしながら、以上述
べたパッシベーション膜のコンタクトホールにオーバー
ハングが生じている構造では、メッキ用のカレントフィ
ルム１６に段切れが生じているため、メッキ電流が流れ
ず、バンプ形成が安定して行えないといった問題点があ
った。
べたパッシベーション膜のコンタクトホールにオーバー
ハングが生じている構造では、メッキ用のカレントフィ
ルム１６に段切れが生じているため、メッキ電流が流れ
ず、バンプ形成が安定して行えないといった問題点があ
った。
【０００４】本発明は、上記問題点を除去し、メッキ用
のカレントフィルムの段切れをなくし、バンプの形成を
安定に、しかも、確実に行うことができるフリップチッ
プ半導体装置の端子構造及びその製造方法を提供するこ
とを目的とする。
のカレントフィルムの段切れをなくし、バンプの形成を
安定に、しかも、確実に行うことができるフリップチッ
プ半導体装置の端子構造及びその製造方法を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕フリップチップ半導体装置の端子構造において、
半導体チップ上に形成されるパッド電極と、このパッド
電極上に形成されるパッシベーションビアと、全面に塗
布されたポリイミド膜に形成されるポリイミドビアと、
その上に形成されるスパッタによるメッキ用電極と、そ
の上にバリアメタルを介して形成されるバンプ用電極と
を設けるようにしたものである。
成するために、 〔１〕フリップチップ半導体装置の端子構造において、
半導体チップ上に形成されるパッド電極と、このパッド
電極上に形成されるパッシベーションビアと、全面に塗
布されたポリイミド膜に形成されるポリイミドビアと、
その上に形成されるスパッタによるメッキ用電極と、そ
の上にバリアメタルを介して形成されるバンプ用電極と
を設けるようにしたものである。
【０００６】〔２〕上記〔１〕記載の半導体装置の端子
構造において、前記ポリイミドビアに緩やかな傾斜を有
するようにしたものである。 〔３〕上記〔１〕記載の半導体装置の端子構造におい
て、前記パッシベーションビアの直径より小さい間隔で
形成される格子状のポリイミドビア群を具備するように
したものである。
構造において、前記ポリイミドビアに緩やかな傾斜を有
するようにしたものである。 〔３〕上記〔１〕記載の半導体装置の端子構造におい
て、前記パッシベーションビアの直径より小さい間隔で
形成される格子状のポリイミドビア群を具備するように
したものである。
【０００７】〔４〕フリップチップ半導体装置の端子の
製造方法において、半導体チップ上にパッド電極を形成
する工程と、半導体チップ全面に無機パッシベーション
膜を堆積する工程と、この無機パッシベーション膜にパ
ッシベーションビアを形成する工程と、ポリイミド樹脂
膜を全面に塗布硬化する工程と、前記ポリイミド樹脂膜
に無機パッシベーションのビア径よりも小さい間隔でポ
リイミドビアを形成する工程と、メッキ用電極をスパッ
タ法で形成する工程と、メッキ法によりバリアメタルと
バンプ用金属を形成する工程とを施すようにしたもので
ある。
製造方法において、半導体チップ上にパッド電極を形成
する工程と、半導体チップ全面に無機パッシベーション
膜を堆積する工程と、この無機パッシベーション膜にパ
ッシベーションビアを形成する工程と、ポリイミド樹脂
膜を全面に塗布硬化する工程と、前記ポリイミド樹脂膜
に無機パッシベーションのビア径よりも小さい間隔でポ
リイミドビアを形成する工程と、メッキ用電極をスパッ
タ法で形成する工程と、メッキ法によりバリアメタルと
バンプ用金属を形成する工程とを施すようにしたもので
ある。
【０００８】〔５〕上記〔４〕記載の半導体装置の端子
の製造方法において、前記ポリイミドビアに等方性エッ
チングにより、全面に緩やかな傾斜を形成するようにし
たものである。 〔６〕上記〔４〕記載の半導体装置の端子の製造方法に
おいて、前記パッシベーションビアの直径より小さい間
隔で形成される格子状のポリイミドビア群を形成するよ
うにしたものである。
の製造方法において、前記ポリイミドビアに等方性エッ
チングにより、全面に緩やかな傾斜を形成するようにし
たものである。 〔６〕上記〔４〕記載の半導体装置の端子の製造方法に
おいて、前記パッシベーションビアの直径より小さい間
隔で形成される格子状のポリイミドビア群を形成するよ
うにしたものである。
【０００９】上記のように構成したので、本発明によれ
ば、ポリイミド膜をウエハ全面に塗布し、パッシベーシ
ョンビアをウェットエッチング法で形成することによ
り、パッシベーション膜のオーバーハングに関係なく、
メッキ工法を用いてバンプ形成が可能となる。したがっ
て、メッキ用のカレントフィルムの段切れをなくし、バ
ンプの形成を安定に、しかも確実に行うことができる。
ば、ポリイミド膜をウエハ全面に塗布し、パッシベーシ
ョンビアをウェットエッチング法で形成することによ
り、パッシベーション膜のオーバーハングに関係なく、
メッキ工法を用いてバンプ形成が可能となる。したがっ
て、メッキ用のカレントフィルムの段切れをなくし、バ
ンプの形成を安定に、しかも確実に行うことができる。
【００１０】また、パッシベーションビアの直径より小
さい間隔で形成される格子状のポリイミドビア群を形成
するようにしたので、確実な接続ができるとともに、そ
の製造が容易である。
さい間隔で形成される格子状のポリイミドビア群を形成
するようにしたので、確実な接続ができるとともに、そ
の製造が容易である。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の実施
例を示すフリップチップ半導体装置の端子を示す平面
図、図２は図１のＡ−Ａ´線断面図である。これらの図
に示すように、１はフリップチップ半導体装置が形成さ
れるシリコンウエハ、２はフリップチップ半導体装置の
入出力端子であるＡｌパッド、３はＳｉＯ2 もしくはＳ
ｉ3 Ｎ4 からなるパッシベーション膜、４はそのパッシ
ベーション膜３に形成されているパッシベーションビ
ア、５はポリイミド膜、６はそのポリイミド膜５に形成
されたポリイミドビア、７はその上にスパッタにより形
成されたカレントフィルム、８はバリアメタル、９はは
んだバンプである。
て図面を参照して詳細に説明する。図１は本発明の実施
例を示すフリップチップ半導体装置の端子を示す平面
図、図２は図１のＡ−Ａ´線断面図である。これらの図
に示すように、１はフリップチップ半導体装置が形成さ
れるシリコンウエハ、２はフリップチップ半導体装置の
入出力端子であるＡｌパッド、３はＳｉＯ2 もしくはＳ
ｉ3 Ｎ4 からなるパッシベーション膜、４はそのパッシ
ベーション膜３に形成されているパッシベーションビ
ア、５はポリイミド膜、６はそのポリイミド膜５に形成
されたポリイミドビア、７はその上にスパッタにより形
成されたカレントフィルム、８はバリアメタル、９はは
んだバンプである。
【００１２】ここで、図１に示すように、例えば、Ａｌ
パッド２は一辺の長さＬ1 が１２０μｍの正方形をなし
ており、パッシベーションビア４の直径Ｄ1 を７０μｍ
φ、バンプパッド９Ａの直径Ｄ2 を１００μｍφ、ポリ
イミドビア６の直径Ｄ3 を２０μｍφ、ポリイミドビア
のピッチＰを５０μｍとする。このように、ポリイミド
ビア６は２０μｍφでピッチを５０μｍとして、画一的
に格子状ポリイミドビア群を形成することにより、パッ
シベーションビア４内に少なくとも２個のポリイミドビ
ア６を形成することができ、確実な接続を得ることがで
きるとともに、その製造が容易である。
パッド２は一辺の長さＬ1 が１２０μｍの正方形をなし
ており、パッシベーションビア４の直径Ｄ1 を７０μｍ
φ、バンプパッド９Ａの直径Ｄ2 を１００μｍφ、ポリ
イミドビア６の直径Ｄ3 を２０μｍφ、ポリイミドビア
のピッチＰを５０μｍとする。このように、ポリイミド
ビア６は２０μｍφでピッチを５０μｍとして、画一的
に格子状ポリイミドビア群を形成することにより、パッ
シベーションビア４内に少なくとも２個のポリイミドビ
ア６を形成することができ、確実な接続を得ることがで
きるとともに、その製造が容易である。
【００１３】図３は本発明の実施例を示すフリップチッ
プ半導体装置の端子の製造工程断面図である。 （１）まず、図３（ａ）示すように、シリコンウエハ１
のフリップチップ半導体装置の入出力端子であるＡｌパ
ッド２（例えば、Ａｌパッドの面積を１２０μｍ□）を
形成する。その後、フリップチップ半導体装置の全面に
ＳｉＯ2 もしくはＳｉ3 Ｎ4 からなるパッシベーション
膜３を堆積した後、フォトリソ工程により、そのパッシ
ベーション膜３にパッシベーションビア４（例えば、直
径を７０μｍφ）を形成する。その時、パッシベーショ
ン膜３にはオーバーハングが生じている。
プ半導体装置の端子の製造工程断面図である。 （１）まず、図３（ａ）示すように、シリコンウエハ１
のフリップチップ半導体装置の入出力端子であるＡｌパ
ッド２（例えば、Ａｌパッドの面積を１２０μｍ□）を
形成する。その後、フリップチップ半導体装置の全面に
ＳｉＯ2 もしくはＳｉ3 Ｎ4 からなるパッシベーション
膜３を堆積した後、フォトリソ工程により、そのパッシ
ベーション膜３にパッシベーションビア４（例えば、直
径を７０μｍφ）を形成する。その時、パッシベーショ
ン膜３にはオーバーハングが生じている。
【００１４】（２）次に、図３（ｂ）示すように、ポリ
イミド膜５をシリコンウエハ１の全面に塗布し硬化す
る。 （３）次に、図３（ｃ）示すように、ポリイミドビア６
（例えば、直径を２０μｍφ）をパッシベーションビア
４の直径より小さい間隔（例えば、５０μｍ）でシリコ
ンウエハ１全面に形成する。この時のパッシベーション
ビア４の形成は緩やかな傾斜５Ａが得られるように、等
方姓エッチング、ここではウェットエッチング法を用い
て行う。
イミド膜５をシリコンウエハ１の全面に塗布し硬化す
る。 （３）次に、図３（ｃ）示すように、ポリイミドビア６
（例えば、直径を２０μｍφ）をパッシベーションビア
４の直径より小さい間隔（例えば、５０μｍ）でシリコ
ンウエハ１全面に形成する。この時のパッシベーション
ビア４の形成は緩やかな傾斜５Ａが得られるように、等
方姓エッチング、ここではウェットエッチング法を用い
て行う。
【００１５】（４）次に、図３（ｄ）示すように、ポリ
イミドビア６が形成された半導体装置には、カレントフ
ィルム７をスパッタ法により形成する。この時、ポリイ
ミド膜５は緩やかな傾斜５Ａを持っているので、カレン
トフィルム７は段切れを起こさずに、連続膜となる。 （５）次いで、図３（ｅ）示すように、フォトリソ工程
によりフォトレジスト（図示なし）をパターニングし、
メッキマスクを形成し、メッキ法によりバリアメタル
８、はんだバンプ９を付ける。
イミドビア６が形成された半導体装置には、カレントフ
ィルム７をスパッタ法により形成する。この時、ポリイ
ミド膜５は緩やかな傾斜５Ａを持っているので、カレン
トフィルム７は段切れを起こさずに、連続膜となる。 （５）次いで、図３（ｅ）示すように、フォトリソ工程
によりフォトレジスト（図示なし）をパターニングし、
メッキマスクを形成し、メッキ法によりバリアメタル
８、はんだバンプ９を付ける。
【００１６】この実施例においては、はんだバンプに関
して説明したが、Ａｕバンプに関しても適用可能であ
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
して説明したが、Ａｕバンプに関しても適用可能であ
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、ポリイミド膜をウエハ全面に塗布し、パッシベ
ーションビアをウェットエッチング法で形成することに
より、パッシベーション膜のオーバーハングに関係な
く、メッキ工法を用いてバンプ形成が可能となる。
よれば、ポリイミド膜をウエハ全面に塗布し、パッシベ
ーションビアをウェットエッチング法で形成することに
より、パッシベーション膜のオーバーハングに関係な
く、メッキ工法を用いてバンプ形成が可能となる。
【００１８】したがって、メッキ用のカレントフィルム
の段切れをなくし、バンプの形成を安定に、しかも確実
に行うことができる。また、パッシベーションビアの直
径より小さい間隔で形成される格子状のポリイミドビア
群を形成するようにしたので、確実な接続ができるとと
もに、その製造が容易である。
の段切れをなくし、バンプの形成を安定に、しかも確実
に行うことができる。また、パッシベーションビアの直
径より小さい間隔で形成される格子状のポリイミドビア
群を形成するようにしたので、確実な接続ができるとと
もに、その製造が容易である。
【図１】本発明の実施例を示す半導体装置の端子構造を
示す平面図である。
示す平面図である。
【図２】図１のＡ−Ａ´線断面図である。
【図３】本発明の実施例を示す半導体装置の端子構造の
製造工程断面図である。
製造工程断面図である。
【図４】従来の半導体装置の端子構造を示す図である。
１ シリコンウエハ ２ Ａｌパッド ３ パッシベーション膜 ４ パッシベーションビア ５ ポリイミド膜 ５Ａ 傾斜 ６ ポリイミドビア ７ カレントフィルム ８ バリアメタル ９ はんだバンプ ９Ａ バンプパッド
Claims (6)
- 【請求項１】 フリップチップ半導体装置の端子構造に
おいて、（ａ）半導体チップ上に形成されるパッド電極
と、（ｂ）該パッド電極上に形成されるパッシベーショ
ンビアと、（ｃ）全面に塗布されたポリイミド膜に形成
されるポリイミドビアと、（ｄ）その上に形成されるス
パッタによるメッキ用電極と、（ｅ）その上にバリアメ
タルを介して形成されるバンプ用電極とを具備するフリ
ップチップ半導体装置の端子構造。 - 【請求項２】 請求項１記載のフリップチップ半導体装
置の端子構造において、前記ポリイミドビアに緩やかな
傾斜を有することを特徴とするフリップチップ半導体装
置の端子構造。 - 【請求項３】 請求項１記載のフリップチップ半導体装
置の端子構造において、前記パッシベーションビアの直
径より小さい間隔で形成される格子状のポリイミドビア
群を具備することを特徴とするフリップチップ半導体装
置の端子構造。 - 【請求項４】 フリップチップ半導体装置の端子の製造
方法において、（ａ）半導体チップ上にパッド電極を形
成する工程と、（ｂ）半導体チップ全面に無機パッシベ
ーション膜を堆積する工程と、（ｃ）該無機パッシベー
ション膜にパッシベーションビアを形成する工程と、
（ｄ）ポリイミド樹脂膜を全面に塗布硬化する工程と、
（ｅ）前記ポリイミド樹脂膜に無機パッシベーションの
ビア径よりも小さい間隔でポリイミドビアを形成する工
程と、（ｆ）メッキ用電極をスパッタ法で形成する工程
と、（ｇ）メッキ法によりバリアメタルとバンプ用金属
を形成する工程とを施すことを特徴とするフリップチッ
プ半導体装置の端子の製造方法。 - 【請求項５】 請求項４記載の半導体装置の端子の製造
方法において、前記ポリイミドビアに等方性エッチング
により、緩やかな傾斜を形成することを特徴とするフリ
ップチップ半導体装置の端子の製造方法。 - 【請求項６】 請求項４記載の半導体装置の端子の製造
方法において、前記パッシベーションビアの直径より小
さい間隔で形成される格子状のポリイミドビア群を形成
することを特徴とするフリップチップ半導体装置の端子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048790A JPH10247651A (ja) | 1997-03-04 | 1997-03-04 | フリップチップ半導体装置の端子構造及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9048790A JPH10247651A (ja) | 1997-03-04 | 1997-03-04 | フリップチップ半導体装置の端子構造及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247651A true JPH10247651A (ja) | 1998-09-14 |
Family
ID=12813041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9048790A Withdrawn JPH10247651A (ja) | 1997-03-04 | 1997-03-04 | フリップチップ半導体装置の端子構造及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247651A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7728431B2 (en) | 2006-06-15 | 2010-06-01 | Sony Corporation | Electronic component, semiconductor device employing same, and method for manufacturing electronic component |
| US9601466B2 (en) | 2014-09-04 | 2017-03-21 | Samsung Electronics Co., Ltd. | Semiconductor package and method of manufacturing the same |
-
1997
- 1997-03-04 JP JP9048790A patent/JPH10247651A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7728431B2 (en) | 2006-06-15 | 2010-06-01 | Sony Corporation | Electronic component, semiconductor device employing same, and method for manufacturing electronic component |
| US9601466B2 (en) | 2014-09-04 | 2017-03-21 | Samsung Electronics Co., Ltd. | Semiconductor package and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |