JPH10242953A

JPH10242953A - データクロック発生装置及びそれを用いたデータ伝送装置

Info

Publication number: JPH10242953A
Application number: JP4432797A
Authority: JP
Inventors: Norio Suzuki; 典生鈴木
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1997-02-27
Filing date: 1997-02-27
Publication date: 1998-09-11
Anticipated expiration: 2017-02-27
Also published as: JP3153989B2

Abstract

(57)【要約】【課題】データ用のＶＣＸＯを複数用意しなくても伝
送レートのＶＣＸＯのみでデータ用のクロックを発生す
る。【解決手段】伝送路のクロックレートＹに同期したク
ロックから所望のデータクロックの周波数Ｆ（Ｆ＝Ｙ×
Ｎ／Ｍ）を発生するのに、クロック発生器２で伝送クロ
ックレートＹに同期したクロック周波数を発生し、角速
度回路２１で周波数Ｙの１クロック周期の間に周波数Ｆ
のデータクロックが回転する角速度（Ｗ＝３６０度×Ｎ
／Ｍ）の値を各データクロック毎に定めておき、予め定
められた複数の角速度のデータの中から所望周波数に対
応した角速度Ｗを選択し出力する。加算器６とシフトレ
ジスタ７で周波数Ｙのクロック毎に角速度Ｗを積分して
位相角を出力し、１／Ｍ周期毎に積分回路をクリアす
る。正弦波発生器８で位相角を正弦波形に変換し、Ｄ／
Ａ変換器９で正弦波を増幅と振幅制限し矩形波形に整形
しデータクロックを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータクロック発生
装置及びそれを用いたデータ伝送装置に関し、特に画像
や音声等の符号化データと他のデータとを多重化して伝
送するための伝送システムにおいて、伝送ビットレート
のクロックに同期したビットレートでこれ等データを多
重化するためのデータクロックを発生するデータクロッ
ク発生装置及びそれを用いたデータ伝送装置に関するも
のである。

【０００２】

【従来の技術】テレビ会議符号化装置は、画像と音声を
伝送する他にデータも多重化して伝送できる。ＩＴＵ−
Ｔ勧告のＨ．３２０端末ではＨ．２２１に従い、非常に
多くのデータレート（３００〜１５３６Ｍ）のデータを
伝送できることになっている。例えば１．５３６Ｍｂｐ
ｓの伝送レートの回線（例えばＲＳ４４９インタフェー
ス）を用いて画像・音声・データを多重化して伝送する
場合の多重化の方法はＩＴＵ−Ｔ勧告Ｈ．２２１に規定
されている。

【０００３】Ｈ．２２１で規定されているデータレート
を送るためのクロックを発生するには、従来は１．５３
６Ｍの伝送クロックに同期したデータ基本クロックを発
生してこれを分周してデータクロックを発生している。
このため、データレートが単純な比例関係（伝送クロッ
クレートの整数分の１）になっていないことから、従来
はデータ用のクロックを発生するＶＣＸＯ（クロック発
生のための発振器）はデータ系列により何種類か用意す
るか、非常に高いクロックのＶＣＸＯが必要である。

【０００４】図１２には、Ｈ．２２１で規定するデータ
レートと、伝送クロックの分数比（Ｎ／Ｍ）との関係を
示す。伝送クロックが１．５３６ＭＨｚのクロック（Ｒ
Ｓ４４９のインタフェース）の場合と、１．５４４ＭＨ
ｚのクロック（１．５Ｍ専用線（ＡＭ１／Ｂ８ＺＳ））
の場合との分数比を合わせて示す。

【０００５】周波数の分数比が簡単な整数の比となる
１．５３６Ｍの場合について説明する。Ｎ＝１の場合
は、Ｍ分周でデータクロックを発生できるが、Ｎが２以
上では分周回路のみでは発生できない。簡単にするに
は、伝送クロックを整数倍した高いクロックを用いるこ
とが必要になる。

【０００６】具体的には、データレートＲ＝１．５３６
Ｍｂ／ｓ×Ｎ／Ｍとすると、Ｎが１でない場合のデータ
レートを示す。各データレートとＮ／Ｍの関係は１４．
４Ｋｂ／ｓ（Ｎ／Ｍ＝３／３２０），２４Ｋｂ／ｓ（３
／２４２），４０Ｋｂ／ｓ（５／１９２），５６Ｋｂ／
ｓ（７／１９２），６２．４Ｋｂ／ｓ（１３／３２
０），３２０Ｋｂ／ｓ（５／２４），１１５２Ｋｂ／ｓ
（３／４）となる。

【０００７】すなわち１つのＶＣＸＯで全てに対応でき
る様にする場合は、Ｎの値の３，５，７，１３の最小公
倍数の周波数が必要で、２０９６．６４ＭＨｚのＶＣＸ
Ｏが必要となる。ちなみに１．５４４Ｍの場合は図１２
から判る様に、Ｎの値が非常に多く、Ｎの最小公倍数は
非常に大きい値になる。

【０００８】このため、従来は必要なデータレートに対
応した周波をいくつか組合わせて、例えば３×５＝１５
倍と７倍のＶＣＸＯを用意しておき、切替えて使用して
いる。更に１３倍のＶＣＸＯを用意すれば６２．４Ｋｂ
ｐｓが可能となり、全てのデータレートのクロックが発
生できる。

【０００９】従来例を図１１を用いて説明する。周波数
の異なるＶＣＸＯ１０４（例えば１．５３６×１５ＭH
Z）とＶＣＸＯ１０５（例えば１．５３６×７ＭMH）と
の２種類用意しておき、指定されたデータ速度のクロッ
クを発生するため、丁度整数の分周となる様に、データ
速度切替え制御回路１１３から何れかの周波数のクロッ
クをＳＷ（スイッチ）１０６で選択する。カウンタ１０
７では、指定された分周比に従ってクロックを整数分の
１に分周してデータ速度のクロックを発生し、データＩ
ＮＦ（インタフェース）１１１へ供給する。データ発生
器１１２から供給されるデータ信号はデータＩＮＦ１１
１を経て、多重回路１１０で画像音声符号器１０１から
の符号化データと多重化して出力され、伝送ＩＮＦ回路
１１４でＲＳ４４９のインタフェースに変換して出力さ
れる。

【００１０】ＶＣＸＯ１０４，１０５は伝送路クロック
レートの周波数１．５３６Ｍから周波数同期させた各Ｖ
ＣＸＯのクロックを発生する。

【００１１】

【発明が解決しようとする課題】伝送クロック用のＶＣ
ＸＯの他に、データクロック用のＶＣＸＯを設けること
は、ハードウェアがそれだけ複雑になる。一方、ＶＣＸ
Ｏの数を少なくするために、最小公倍数の高い周波数の
ＶＣＸＯを用いると、高速動作の回路が必要となり、Ｖ
ＣＸＯの回路が簡単に構成できなくなる。

【００１２】データ用のＶＣＸＯを別に用意しなくて
も、伝送クロック用のＶＣＸＯのみからデータ用のクロ
ックを発生することができれば更に装置が簡単になる。
電磁波の放射規制（ＶＣＣＩ）の面からも、クロック源
はなるべく少なく、周波数が低いことが望ましい。

【００１３】本発明の目的は、複数のＶＣＸＯや最小公
倍数の高いＶＣＸＯを用いることなく、極めて簡単な構
成でデータクロックを発生可能なデータクロック発生装
置及びそれを用いたデータ伝送装置を提供することであ
る。

【００１４】

【課題を解決するための手段】本発明によれば、伝送ビ
ットレートＹの周波数に同期させてＤ＝Ｙ×Ｎ／Ｍなる
関係（Ｍ，Ｎは正の整数）を有するデータビットレート
Ｄの周波数のデータクロックを発生するデータクロック
発生装置であって、前記伝送ビットレートＹの周波数に
同期したｎ倍（ｎは正の整数）の周波数（ｎ×Ｙ）の基
本クロックを発生する基本クロック発生手段と、この基
本クロックの周期のｎ×Ｍ倍の間にＮ回転する角速度を
発生する角速度発生手段と、この角速度を前記基本クロ
ックの周期毎に積分して位相角を算出する位相角算出手
段と、この位相角に対応して得られる正弦波を発生する
正弦波発生手段と、この正弦波を波形整形して矩形波に
変換して前記データクロックを生成する手段とを含むこ
とを特徴とするデータクロック発生装置が得られる。

【００１５】また、本発明によれば、画像信号と音声信
号との各々を予め定められたビットレートにデータ圧縮
符号化して符号化データ信号を生成する符号化手段と、
所望の前記データビットレートのデータクロックに応じ
てデータ信号を発生する手段と、前記符号化データ信号
と前記データ信号とを多重化して前記伝送ビットレート
で出力する手段とを含むデータ伝送装置が得られる。

【００１６】本発明の作用を述べる。伝送路のクロック
レートＹに同期したクロックから所望のデータクロック
の周波数Ｄ＝Ｙ×Ｎ／Ｍを発生するのに、伝送クロック
レートＹに同期したクロック周波数を発生させ、この周
波数Ｙの１クロック周期の間に、周波数Ｄのデータクロ
ックが回転する角速度Ｗ＝３６０°×Ｎ／Ｍの値を各デ
ータブロック毎に予め定めておき、予め定められた複数
の角速度の中から指定された周波数に対応した角速度Ｗ
を選択し、このＷを周波数Ｙのクロック毎に積分して位
相角を算出する。そして、この位相角に応じたクロック
パルスを生成して、データクロックとして出力する様に
する。

【００１７】これにより、ＶＣＸＯは１種類で、Ｈ．２
２１用のデータクロックを全てディジタル回路にて構成
できるので、ＶＣＸＯを少なくすることができ、回路が
簡単化されてＬＳＩ化も可能となる。

【００１８】

【発明の実施の形態】本発明について実施例を、図面を
参照しつつ説明する。

【００１９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１において、クロック発生器２は伝送ビ
ットレートＹの周波数の伝送クロックを発生する。伝送
クロック１．５Ｍの専用線（１．５４４Ｍ）と同じ有効
伝送ビットレートとなるデータ速度が１．５３６Ｍｂｐ
ｓのＲＳ４４９のインタフェースの場合について示す。
１．５３６ＭＨｚの伝送クロックは基本クロックとして
データクロック発生回路２０の補正値発生器４，レジス
タ７及びＤ／Ａ変換器９へ供給される。

【００２０】データクロック発生回路２０はデータビッ
トレートＤが１４．４Ｋｂ／ｓとなる場合の、伝送クロ
ックに同期した１４．４ＫＨｚの周波数のデータクロッ
クを発生する具体例を示す。

【００２１】データクロックと伝送クロックが同期して
いるので、図１２に示す様に、データレートＤは伝送ビ
ットレートＹの整数値の分数比（Ｄ＝Ｙ×Ｎ／Ｍ）とし
て表せ、１４．４Ｋｂ／ｓの場合、データクロックの周
波数は伝送クロックの周波数のＮ／Ｍ＝３／３２０とな
る。

【００２２】角速度回路２１の角速度器５は伝送クロッ
クの周期における、データクロックの角速度を発生す
る。周波数の比がＮ／Ｍ＝３／３２０であることより、
データクロックの角速度は３６０度×３／３２０＝３．
３７５度となる。角速度を１２ビットの２進数の精度で
表すと、３８．４に相当し、整数の角速度Ｗが３８で、
小数点以下の補正値が０．４となる。角速度器５は整数
の角速度Ｗを加算器２２に供給する。

【００２３】補正値発生器４では０．４の補正値を発生
して補正を行う。０．４は整数の分数比として２／５と
して表せるので、基本クロックの５分周毎に２の値を発
生し、他のタイムスロットは０を発生し、補正値αとし
て角速度回路２１の加算器２２へ供給する。他の方法と
して、一度に２の補正値を発生するのでなく、５分周の
カウンタが０から４までを繰返す間の、２と４の時に１
の補正値αを発生するこれはカウンタの２ビット目を補
正値αとすることにより構成できる。

【００２４】加算器２２は角速度Ｗと補正値αを加算し
た角速度（Ｗ＋α）を加算器６に供給する。加算器６は
角速度Ｗ＋αを基本クロックの周期毎にレジスタ７から
供給される積分値の位相角と加算し、クロック毎の位相
角Ｐを経てレジスタ７に供給する。加算機器６は１２ビ
ットのモジュロ加算器である。

【００２５】レジスタ７から出力される１２ビットの位
相角Ｐの上位８ビットは正弦波発生器８へ供給される。
この正弦波発生器８は８ビットの位相角ＰからＰＣＭ値
の正弦波信号を発生するＲＯＭ（リードオンリーメモ
リ）から構成されている。位相角Ｐに対応した正弦波信
号をＲＯＭから出力してＤ／Ａ変換器９に供給する。

【００２６】Ｄ／Ａ変換器９はＤ／Ａ変換と矩形波への
波形整形の機能を備える。ディジタル正弦波信号をアナ
ログ信号に変換し、ＬＰＦでナイキスト周波数以下に帯
域制限し、データクロックを得るために、振幅増幅と振
幅クリップを行い、矩形波に整形されたデータクロック
がＤ／Ａ変換器９から出力される。

【００２７】次に、第２の実施例について説明する。図
２は本発明の第２の実施例を示すブロック図であり、図
１と同等部分は同一符号にて示しており、データレート
が伝送レートの１／２以上の場合の構成を示す。

【００２８】データレートＤが伝送レートＹの半分以上
の場合は、角速度が１８０度以上となり、標本化定理を
満たさないため、正しい正弦波、従ってクロック波形を
発生することができない。

【００２９】従って、クロック発生器２３は伝送ビット
レートＹの周波数の伝送クロックの整数倍（例えば２
倍）に周波数同期した基本クロックを発生する。伝送ク
ロックが１．５Ｍの専用線に対応させたＲＳ４４９のイ
ンタフェースの回線を想定した場合、伝送路クロックは
１．５３６ＭＨｚで、基本クロックは２倍の３．０７２
ＭＨｚとする。基本クロックはデータクロック発生回路
２０のカウンタ３，レジスタ７及びＤ／Ａ変換器９へ供
給される。

【００３０】具体的な例として、データレートが１１５
２ｋｂ／ｓの場合（Ｄ＝Ｙ×３／４）について具体的に
示す。データクロックと伝送クロックの比は３／４とな
り、データレートと基本クロックの比（Ｎ／Ｍ）は３／
８となる。

【００３１】角速度器５は角速度として３６０度×３／
８＝１３５度に対応する１２ビット表示の角速度Ｗ＝０
１１０００００００００を発生し、加算器２２へ供
給する。この場合、小数点以下の補正が不要で、補正発
生器４は常にα＝０の補正値を発生して加算器２２へ供
給する。加算器２２は角速度Ｗと補正値αを加算した角
速度（Ｗ＋α）を加算器６に供給する。

【００３２】以下のＤ／Ａ変換されるまでの各回路は、
伝送レートの２倍の周波数の基本クロックでレジスタ７
及びＤ／Ａ変換器９が動作すること、及びＤ／Ａ変換器
９のＬＰＦの帯域を２倍大きくすること以外は、図１の
具体例と同じ動作をする。

【００３３】尚、データビットレートが伝送ビットレー
トに近い場合は、基本クロックを伝送クロックの３倍ま
たはそれ以上に大きくすると、ＬＰＦの特性や正弦波発
生器やＤ／Ａ変換器の特性の精度を緩やかにできる。

【００３４】次に第３の実施例について説明する。図３
は本発明の第３の実施例を示す図であり、図１，２と同
等部分は同一符号にて示している。

【００３５】本実施例では第１の実施例と比べると、角
速度値Ｗと加算器６とレジスタ７の演算精度を上げて構
成することにより、補正値発生器４を省く構成となって
いる。但し、角速度Ｗの値が２進数で割り切れない場合
は、位相角Ｐを求める積分演算によって位相角の誤差が
累積されるので、カウンタ３により決められる一定の周
期毎に積分器をリセットすることにより、誤差の累積を
防ぐ。演算精度は、リセットされる直前での角速度の累
積誤差により生じるデータクロックのジッタが無視でき
る程度に決める。

【００３６】クロック発生器２は伝送ビットレートＹの
周波数の伝送クロックを発生する。伝送クロックは１．
５３６ＭＨｚである。このクロックは基本クロックとし
てデータクロック発生回路２０のカウンタ３，レジスタ
７及びＤ／Ａ変換器９へ供給される。

【００３７】データクロック発生回路２０はデータビッ
トレートＤが１４．４Ｋｂ／ｓの場合のデータクロック
を発生する。

【００３８】データレートＤは伝送ビットレートＹの整
数値の分数比（Ｄ＝Ｙ×Ｎ／Ｍ）として表すことがで
き、１４．４Ｋｂ／ｓの場合、データクロックと伝送ク
ロックの比はＮ／Ｍ＝３／３２０となり、伝送クロック
と基本クロックが同じであるので、データクロックと基
本クロックの比もＮ／Ｍ＝３／３２０に一致する。

【００３９】データクロックの角速度は３６０度×３／
３２０＝３．３７５度で、角速度を１２ビットの２進数
の精度で表すとすると、角速度Ｗ＝００００００１０
０１１０余り０．４である。これを更に精度を上げ
て表示すると、角速度Ｗ＝００００００１００１１
００１１０以下０１１０を繰り返す値となる。

【００４０】ある有効ビット数で打ち切って表現した場
合、それ以降の値が誤差となる。分周比Ｍは３２０であ
るので累積誤差は誤差の３２０倍となる。

【００４１】Ｈ．３２０の端末で規定しているデータレ
ートと１．５３６Ｍｂ／ｓとの整数の分周比（Ｎ／Ｍ）
は、図１２に示す様に、Ｎが２以上におけるＭの値は、
最大で３２０（＜２^-9）である。累積誤差は、例えば１
％（２^-7）程度であれば許容できるとすると、角速度値
の誤差はその更に５１２（２⁹）分の１程度の精度が必
要である。従って、角速度値Ｗは、７＋９＝１６ビット
の精度とする。

【００４２】カウンタ３は基本クロックをＭ分周して、
その周期毎にリセット信号をレジスタ７に供給し、レジ
スタ７の積分値をリセットする。Ｍ分周のカウンタはカ
ウンタ出力を（Ｍ−１）の値と比較し、カウンタ値がＭ
−１となるとリセットを行う構成とする。これにより、
カウンタ出力は０〜（Ｍ−１）の値を繰返すことにな
り、Ｍ分周が行われる。

【００４３】角速度器５は１６ビットの角速度値Ｗ（０
０００００１００１１００１１０）を発生し、加
算器６に供給する。加算器６及びレジスタ７は１６ビッ
トの精度を有し、積分器を構成する。角速度値Ｗを基本
クロック毎に積分し、レジスタ７の出力に積分値、言い
替えると位相角Ｐを得る。Ｍ分周の周期毎に位相角Ｐは
０にリセットされる。位相角Ｐの上位８ビットが正弦波
発生器８へ供給される。

【００４４】正弦波発生器８は８ビットの位相角Ｐから
ＰＣＭ値の正弦波信号を発生するＲＯＭ（リードオンリ
ーメモリ）から構成されており、位相角Ｐに対応した正
弦波信号を出力してＤ／Ａ変換器９に供給する。

【００４５】Ｄ／Ａ変換器９はディジタル信号をアナロ
グ信号に変換し、ＬＰＦでナイキスト周波数以下に帯域
制限してアナログの正弦波信号を得、矩形波に成形して
データクロックがＤ／Ａ変換器９から出力される。

【００４６】次に、本発明の第４の実施例を説明する。
図４にそのブロック図を示し、図１〜３と同等部分は同
一符号にて示す。本実施例は、図３の実施例において、
正弦波発生器８とＤ／Ａ変換器９を削除できるデータク
ロック発生回路２０の構成例を示す。

【００４７】クロック発生器２は伝送クロックの８倍の
大きさの基本クロックを発生し、補正値発生器４へ供給
する。予め定められたデータレートに対応した１６ビッ
トの２進数の角速度Ｗを求めておく。加算器６で角速度
を積分してレジスタの出力に位相角Ｐを得る。カウンタ
３は基本クロックをＭ分周して、リセット信号をレジス
タ７に送り、位相角をリセットする。ＭＳＢ回路は１６
ビットの位相角の最上位のビットのみを取出してデータ
クロックとして出力する。

【００４８】伝送クロックの整数倍ｎの値を大きくして
基本クロックを高く設定するか、データレートが低い範
囲に制限されると、角速度Ｗは小さく、基本クロック毎
の位相角の変化が小さくなるので、正弦波の正負の変化
点の変動幅は小さくなる。データクロックの１周期に対
するジッタ幅の割合は、大略正規化した角速度Ｗの大き
さになる。

【００４９】正弦波は位相角が０〜１８０度である場合
には、１８０〜３６０度の範囲にある場合は負の値とな
る。位相角を２進数（例えば１２ビット）で表すと、最
上位のビットＭＳＢ（モストシグニフィカントビット）
が０の時が正、ＭＳＢが１の時が負に対応する。

【００５０】角速度が小さい場合、正負のクロス点は大
きく変動しないため、いったん正弦波を求めてから正弦
波を矩形波に変換しなくても、正弦波発生器のサインビ
ットをそのままデータクロックとしても、データクロッ
クのジッタはあまり大きくならない。

【００５１】そして、正弦波の「正，負」の値は位相角
ＰのＭＳＢの「０，１」に対応することにより、位相角
ＰのＭＳＢビットを、データクロックとして出力する。
正を１に対応させる場合は論理反転して出力する。これ
により、正弦波発生器８とＡ／Ｄ変換器９を用いなくて
も、位相角ＰのＭＳＢからデータクロックを発生でき、
回路が簡単になる。

【００５２】基本クロックを伝送路クロックの例えば８
〜１６倍程度に高く設定すれば、１１５２Ｋｂｐｓの高
いデータレートまで、Ｄ／Ａ変換器９を削除する構成
で、ジッタの少ないデータクロックを得ることができ
る。本実施例の構成は図１〜図３の各構成に適用できる
ものである。

【００５３】次の本発明の第５の実施例を示す。本例で
は、本発明を画像符号化装置に適用した場合の実施例で
ある。図５に送信側に適用した場合のブロック図を示し
ている。

【００５４】画像音声符号器１は画像信号と音声信号を
予め定められたビットレートに圧縮符号化して多重回路
１０に供給する。クロック発生器２は伝送路クロックの
整数倍の周波数の基本クロックを発生し、伝送路クロッ
クを求めて画像音声符号器１及び多重回路１０へ供給
し、基本クロックを補正値発生器４，レジスタ７及びＤ
／Ａ変換器９へ供給する。

【００５５】複数のデータレートに対応する角速度と補
正値を予め定めておき、データ速度切替制御器１３から
の制御信号に従って、所望の角速度と補正値を選択して
出力することにより、所望のデータレートの周波数のデ
ータクロックをデータクロック発生回路２０から出力す
る。

【００５６】基本クロックは、データクロック発生回路
２０の補正値発生器４，レジスタ７及びＤ／Ａ変換器９
へ供給される。データクロック発生回路２０は図１の構
成を用いている。

【００５７】補正値発生器４ではデータ速度切替制御器
１３からの制御信号に従って、選択されたデータレート
の補正値αを発生して加算器２２へ供給する。角速度器
５はデータ速度切替制御器１３からの制御信号に従っ
て、選択されたデータレートの角速度Ｗを発生し加算器
２２へ供給する。加算器２２は角速度Ｗと補正値αを加
算した角速度（Ｗ＋α）を加算器６に供給する。加算器
６，レジスタ７，正弦波発生器８，Ｄ／Ａ変換器９は図
１の各部と同じ機能を有する。Ｄ／Ａ変換器９の出力に
は指定されたビットレートのデータクロックが、データ
ＩＮＦ１１へ供給される。

【００５８】データＩＮＦ１１は伝送路に同期したデー
タクロックをデータ発生器１２へ供給してデータクロッ
ク毎に伝送するデータ信号を得て多重回路１０へ供給す
る。多重回路１０は音声画像符号化信号とデータ信号と
フレーム同期信号を多重化して伝送クロックレートで送
り出す。伝送ＩＮＦ回路１４は多重化された１．５３６
Ｍｂｐｓの伝送データ信号及び伝送クロックをＲＳ４４
９のインタフェースで送り出す。データレートの切替え
制御はデータ速度切替制御器１３で行われる。データク
ロック発生回路２０は図１の方法に限定されない。

【００５９】次に、受信側に適用した場合について図６
に示す。図６は受信側の構成を示す。受信側は図５に示
す送信側の構成と対称の機能の手段を用いて同様に構成
される。伝送ＩＮＦ回路３３はＲＳ４４９のインタフェ
ースの信号をバイナリの信号に変換する。ＲＳ４４９の
インタフェースでは伝送データと伝送クロックが送られ
てくるので、このクロックを元に基本クロックを発生す
る様にする。

【００６０】ＲＳ４４９インタフェースから逆変換され
た多重化信号は分離回路３２に供給され、伝送路クロッ
クはクロック発生器３６に供給される。分離回路は、多
重化された信号から、Ｈ．２２１のフレームを検出し、
音声と画像の符号化信号とデータ信号を分離して、音声
と画像の符号化データは画像音声復号器３１へ供給さ
れ、データ信号はデータインタフェース３４として供給
される。画像音声復号器３１では符号化信号を復号し
て、画像信号と音声信号を再生して出力する。

【００６１】クロック発生器３６は再生された伝送クロ
ックを元に整数倍の基本クロックを発生し、基本クロッ
クはデータクロック発生回路２０へ供給する。伝送クロ
ックは分離回路３２と画像音声復号器３１へ供給され
る。

【００６２】データクロック発生回路２０は図５の送信
側のデータクロック発生回路２０と同じ機能を有し、同
様の動作によりデータ速度切替制御器１３で指定された
データレートのデータクロックを発生し、データＩＮＦ
３４に供給する。データ速度の情報が、送信側からの情
報ビット等に入れて送られてくる場合は、これを分離し
て出力し、これに従って切替え制御を行う。

【００６３】データＩＮＦ３４はデータクロックに従っ
て分離回路３２から供給されるデータを出力して、デー
タ受信器３５へ供給される。

【００６４】図７にＴＶ会議端末に適用した場合の構成
例を示す。図７において、ＴＶ会議等に用いる画像端末
は、通常、送信側と受信側がセットとなって構成され
る。図７（Ａ）の送信側は図５，図７（Ｂ）の受信側は
図６を基本に構成する。伝送ラインはＲＳ４４９のイン
タフェースである。データクロック発生回路２０は図１
〜図６に示す構成が適用できる。

【００６５】図７（Ａ）の送信側の構成について説明す
る。画像と音声は画像音声符号器１で符号化され、多重
回路１０へ供給される。データ伝送ＩＮＦ回路４１１で
は、外部から供給されるデータ信号（例えばＲＳ２３２
のデータ信号）が、データクロック発生回路２０からの
データクロック速度で読込まれ、２進信号に変換され
て、多重回路１０へ供給される。この端末がマスタクロ
ックの場合、ＰＧ（パルス発生）回路４０２で伝送クロ
ックを発生し、各部へクロックを供給する。

【００６６】データクロック発生回路２０は、制御器４
１３の制御信号に応じて、ＰＧ回路４０２から供給され
た基本クロックから指定された速度のデータクロックを
発生する。多重回路１０は符号化された画像・音声信号
とデータ信号と、他にフレーム同期と情報信号を多重化
し伝送データ信号として伝送ＩＮＦ４１４へ送る。伝送
ＩＮＦ４１４は伝送データ信号及び伝送クロックをＲＳ
４４９に変換して出力する。ＲＳ４４９は平衡伝送で行
われＴｉｐとＲｉｎｇに信号が出力される。制御器４１
３は制御信号を各部に送る。

【００６７】次に、図７（Ｂ）の受信側の構成について
説明する。伝送ＩＮＦ４３３に供給された伝送データ及
び伝送クロックはレベル変換されて、伝送データは分離
回路３２へ、伝送クロックはＰＧ回路４３６へ供給され
る。ＰＧ回路４３６は、伝送クロック及び基本クロック
等必要なクロックを発生して各部へ供給する。分離回路
は同期信号を基準に分離を行い、画像音声信号と画像音
声復号器３１へ、データ信号をデータＩＮＦ回路４３４
へ、制御情報を制御器４２３へ供給する。制御器４２３
は制御信号を各部へ供給する。画像音声復号器３１では
復号化が行われ、画像と音声の信号が再生されて出力さ
れる。

【００６８】データクロック発生回路２０は送信側と同
じ構成で、制御器からの制御信号で指定された速度のデ
ータクロックを発生する。データＩＮＦ回路４３４はデ
ータクロックに同期してデータ信号が出力される。

【００６９】次に、図１及び図２における各部の構成の
具体的構成例を説明する。角速度器５と補正値発生器４
の具体的構成例を説明する。

【００７０】角速度器５は１伝送クロック周期におけ
る、データクロックの角速度を発生する。データクロッ
クの角速度は３６０度×３／３２０＝３．３７５度とな
る。今、３６０度の角速度を４０９６に正規化して１２
ビットの２進数の精度で表すとすると、３．３７５は３
８．４に相当する。３６０度（＝０度）は１００００
００００００００（４０９６）、言換えると０度で０
０００００００００００と表される。一方、３．３
７５度の角速度Ｗは００００００１００１１０（３
８）と表され余りは小数点以下の補正値αで０．４とな
る。０．４の補正は５回に２回の割合で１を加算すれば
良いことになる。

【００７１】補正値発生器４は５分周のカウンタで０〜
４の値を繰返す５分周カウンタである。カウンタの２ビ
ット目を補正値とすると、５分周カウンタが２と４の値
の時に２ビット目が１となり、５回に２回の割合で１の
補正値αが発生される。

【００７２】正弦波発生器８とＤ／Ａ変換器９の具体的
構成例を説明する。

【００７３】位相角Ｐから正弦波を発生する回路は、８
ビット２５６ワードのＲＯＭを用いて構成される。ＲＯ
Ｍの０〜２５５のアドレスＩにＸ＝ｓｉｎ（３６０度／
２５６×Ｉ）で示される８ビットの２の補数で正弦波Ｘ
の値が記憶されている。Ｘは７ビットの大きさで正規化
されている。Ｉ＝６４の時、Ｘは最大値は「０１１１１
１１１」にクリップされ、Ｘ＝１でなくＸ＝１２７／１
２８となるが、矩形波を求めるのには無視できる値であ
る。最小値はＩ＝１９２の時でＸは最小値の「１０００
００００」でＸ＝−１となる。

【００７４】データレートが伝送路レートに近い場合
は、クロック毎の位相角Ｐの変化が大きいのでデータク
ロックの精度を高めるため、正弦波の精度を８ビットと
高くする。

【００７５】データレートが伝送路レートに比べて小さ
い時、例えば１／１０程度以下の範囲に限定される時
は、クロック毎の位相角Ｐの変化が小さいので、正弦波
出力の精度は小さくでき、４ビットまたはそれ以下にで
きる。この時、Ｘ＝ｓｉｎ（３６０度／２５６×Ｉ）の
関係からＸの量子化値を決める場合に、絶対値切り上げ
により求めると、正弦波から矩形波のデータクロックを
求める時データクロックの立上がりが急峻になる。

【００７６】ＬＳＩ化する場合は、ＲＯＭ容量を小さく
することが必要になるが、三角関数の性質を利用すれば
０〜４５度（Ｉ＝０〜３２）の変換ＲＯＭから０／３６
０度までの変換出力を求めることができる。

【００７７】次に第６の実施例について説明する。その
ブロック図を図８に示す。本実施例は、図３のデータク
ロック発生回路２０を図６に適用した構成について示
す。

【００７８】角速度Ｗと加算器６とレジスタ７の演算精
度を上げて構成することにより、補正値発生器４を省
き、複数のデータレートに対応する角速度と分周比を予
め備えていて、指定されたデータレートに対応した角速
度と分周比を選択して処理を行う。

【００７９】画像音声符号器１は画像信号と音声信号を
予め定められたビットレートに圧縮符号化して多重回路
１０に供給する。クロック発生器２は伝送路クロックの
整数倍の周波数の基本クロックを発生し、伝送路クロッ
クを求めて画像音声符号器と多重回路１０へ供給し、基
本クロックをカウンタ３，レジスタ７及びＤ／Ａ変換器
９へ供給する。

【００８０】複数のデータレートに対応するカウンタの
分周比と角速度を予め定めておき、データ速度切替制御
器１３からの制御信号に従って、所望の角速度と分周比
を選択して処理を行うことにより、所望のデータレート
の周波数のデータクロックをデータクロック発生回路２
０から出力する。

【００８１】カウンタ３はデータ速度切替制御器１３か
らの制御信号に従って、選択されたデータレートに対応
する分周比Ｍで基本クロックを分周して、分周の周期毎
にリセット信号をレジスタ７に供給する。

【００８２】角速度器５はデータ速度切替制御器１３か
らの制御信号に従って、選択されたデータレートに対応
する１６ビットの角速度Ｗを発生し加算器６へ供給す
る。

【００８３】加算器６は角速度Ｗとレジスタ７を基本ク
ロックの周期毎に１６ビットのモジュロ演算で加算し
て、クロック毎の位相角Ｐを得てレジスタ７に供給す
る。

【００８４】レジスタ７から出力される１６ビットの位
相角Ｐの上位８ビットは正弦波発生器８へ供給される。

【００８５】正弦波発生器８は８ビットの位相角Ｐの入
力に対応した８ビットの正弦波信号を発生する回路でＲ
ＯＭで構成され、８ビットの正弦波信号はＤ／Ａ変換器
９に供給される。

【００８６】Ｄ／Ａ変換器９は、ディジタル正弦波信号
をアナログ信号に変換し、ＬＰＦで帯域制限し、振幅増
幅と振幅クリップを行って矩形波に成形したデータクロ
ックを出力し、データインタフェース１１へ供給する。

【００８７】データＩＮＦ１１は伝送路に同期したデー
タクロックをデータ発生器１２へ供給してデータクロッ
ク毎に伝送するデータ信号を得て多重回路１０へ供給す
る。

【００８８】多重回路１０は音声画像符号化信号とデー
タ信号とＨ．２２１のフレーム同期信号を多重化して伝
送クロックレートで送り出す。伝送ＩＮＦ回路１４は多
重化された１．５３６Ｍｂｐｓの伝送データ信号及び伝
送クロックをＲＳ４４９のインタフェースで送り出す。
データレートの切替え制御はデータ速度切替制御器１３
で行われる。

【００８９】次に、１．５Ｍ専用線（ＡＭＩ／Ｂ８Ｚ
Ｓ）インタフェースを用いた場合の具体的構成例を図９
に示す。本例では図７において、伝送ＩＮＦ回路４１４
及び４３３がＲＳ４４９のインタフェースではなく、
１．５Ｍ専用線（ＡＭＩ／Ｂ８ＺＳ）を用いた場合の例
である。１．５Ｍ専用線の場合、１．５Ｍでのフレーム
同期を取るために８Ｋｂｐｓが加わり、１．５４４Ｍｂ
ｐｓの伝送速度となる。

【００９０】図９（Ａ）の送信側のＰＧ回路９０２では
１．５４４ＭＨｚのクロック及び必要な整数倍の基本ク
ロックを発生する。多重回路１０から供給される１．５
３６Ｍｂｐｓの多重化データが伝送ＩＮＦ（Ｓ）９１４
でＢ／Ｕ変換して出力されるが、１．５Ｍでのフレーム
同期を取るための信号が８ＫＨｚ周期で（８Ｋｂｐｓ）
加わり、合わせて１．５４４Ｍｂｐｓの速度の信号がＢ
／Ｕ変換されてＡＭＩ信号として出力される。ＡＭＩ信
号には、伝送クロック１．５４４Ｍを再生できるクロッ
ク成分が含まれている。

【００９１】図９（Ｂ）の受信側では、送られてきた
１．５Ｍ専用線のＡＭＩ信号を伝送インタフェース
（Ｒ）９３３でＵ／Ｂ変化すると共に、クロック成分を
抽出して、１．５４４ＭＨｚのクロックを再生する。再
生された伝送クロックはＰＧ回路９３６に送られ、基本
クロック及び必要なクロックを再生して各部に供給す
る。

【００９２】送信側及び受信側のデータクロック発生回
路２０では、１．５４４ＭＨｚの基本クロックから指定
されたビットレートのデータクロックを発生する。図１
２には、各データ速度に対する分数比が、伝送クロック
が１．５３６Ｍの場合の他に、１．５４４ＭＨｚの場合
が示してあるので、これを用いて各データ速度での角速
度Ｗを求める。

【００９３】１．５４４Ｍの基本クロックから１４．４
ＫＨｚのデータクロックが指定された場合について説明
する。データクロックと基本クロックの関係は、図１２
より、Ｄ＝１．５４４Ｍ×９／９６５の関係で示されて
おり、Ｎ＝９，Ｍ＝９６５である。

【００９４】従って、基本クロックに対する、データク
ロックの角速度は１６ビットで表すと、角速度Ｗ＝２¹⁶
×９／９６５＝６１１で、余り２０９／９６５となる。
カウンタは基本クロックをＭ（＝９５６）分周して、分
周の周期毎に、位相角Ｐをリセットする。位相角ＰはＷ
＝６１１の角速度を基本クロック毎に積分して求められ
る。他の、データ速度の場合も同様にして、図１２に示
すＮ，Ｍの関係より、角速度Ｗとカウンタの分周値Ｍが
定められる。他の部分の機能動作は図７に同じである。

【００９５】本発明の第７の実施例について図１０に示
す。本例では、分数比Ｎ／ＭでＮが２以上で、Ｍの値が
大きい場合のデータクロック発生回路２０の構成例につ
いてのものである。

【００９６】１．５４Ｍの伝送クロックで、０．３Ｋの
データ速度の場合、分数比Ｎ／Ｍは図１２からＮ／Ｍ＝
３／１５４４０である。単純にＭ＝１５４４０のカウン
タを用いた構成にすると、Ｍ分周での誤差の累積が大き
くならない様に、例えば２％程度の誤差に、抑えるため
には、角速度の精度は２％の１／１５４４０程度にする
必要がある。２％＞１／６４，１５４４０＜２¹⁴の関係
より、角速度Ｗの精度は６＋１４＝２０ビット程度が必
要となる。

【００９７】これを改善する方法として、Ｍ＝８０×１
９３の関係があることより、プリカウンタ１８を用いて
基本クロックを８０分周して、プリカウンタの出力に第
２の基本クロックを求める。この求められた、第２の基
本クロックについて、図３の実施例に示す処理と同じ動
作で、分数比Ｎ／Ｍ＝３／１９０の関係からデータクロ
ックを求めることができるが、積分処理の部分の精度は
分周比がＭ＝１５４４０からＭ＝１９３と小さくなるた
め、角速度Ｗの精度は６＋８＝１４ビット程度に小さく
できる。

【００９８】以上説明した様に、１．５４４Ｍのクロッ
クの場合にも、別のＶＣＸＯを必要とせずに、所望のデ
ータレートのクロックを発生することができる。また、
１．５４４Ｍが基本クロックで、データレートがおおよ
そ１２８ｋ〜１９２ｋｂｐｓ以下の場合であれば、図４
に示すデータクロック発生回路２０を適用することがで
き、正弦波発生器８とＤ／Ａ変換器９が不要となって、
回路が簡単になる。

【００９９】更に、基本クロックを伝送クロックの８〜
１６倍にすれば、１．１５２Ｋｂｐｓのデータレートま
で図４の構成を適用して良好なデータクロックを得るこ
とができる。

【０１００】

【発明の効果】以上説明した様に、本発明のデータクロ
ック発生方式を用いれば、伝送クロック用の基本クロッ
クから、伝送クロックに同期したデータレートのデータ
用クロックを自由に発生することができ、従来の、複数
個のＶＣＸＯや最小公倍数の高いＶＣＸＯを用いる場合
に比べて回路が簡単になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】本発明の第３の実施例を示すブロック図であ
る。

【図４】本発明の第４の実施例を示すブロック図であ
る。

【図５】本発明の第５の実施例を示す送信側のブロック
図である。

【図６】本発明の第５の実施例を示す受信側の構成を示
すブロック図である。

【図７】本発明の実施例を用いたＴＶ会議端末の構成例
を示すブロック図である。

【図８】本発明の第６の実施例を示すブロック図であ
る。

【図９】１．５Ｍ専用線の伝送路を用いた実施例を示す
ブロック図である。

【図１０】本発明の第７の実施例を示すブロック図であ
る。

【図１１】従来の例を示すためのブロック図である。

【図１２】Ｈ．２２１におけるデータレートと１．５３
６Ｍ及び１．５４４Ｍのデータクロックの整数比の関係
を示す図である。

【符号の説明】

１画像音声符号器２，２３，３６クロック発生器３，３０カウンタ４，４０補正値発生器５，５０角速度器６，２２加算器７レジスタ８正弦波発生器９Ｄ／Ａ変換器１０多重回路１１，３４，４１１，４２３データＩＮＦ１２データ発生器１３データ速度切替制御器１４，３３伝送ＩＮＦ回路１７ＭＳＢ回路１８プリカウンタ２０データクロック発生回路２１角速度回路３１画像音声復号器３２分離回路３５データ受信器３６クロック発生器４１３，４２３制御器４０２，４３６，９０２，９３６ＰＧ回路４１４，４３３，９１４，９３６伝送ＩＮＦ

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｎ 7/24

Claims

【特許請求の範囲】

【請求項１】伝送ビットレートＹの周波数に同期させ
てＤ＝Ｙ×Ｎ／Ｍなる関係（Ｍ，Ｎは正の整数）を有す
るデータビットレートＤの周波数のデータクロックを発
生するデータクロック発生装置であって、前記伝送ビットレートＹの周波数に同期したｎ倍（ｎは
正の整数）の周波数（ｎ×Ｙ）の基本クロックを発生す
る基本クロック発生手段と、この基本クロックの周期のｎ×Ｍ倍の間にＮ回転する角
速度を発生する角速度発生手段と、この角速度を前記基本クロックの周期毎に積分して位相
角を算出する位相角算出手段と、この位相角に対応して得られる正弦波を発生する正弦波
発生手段と、この正弦波を波形整形して矩形波に変換して前記データ
クロックを生成する手段と、を含むことを特徴とするデータクロック発生装置。
【請求項２】前記角速度発生手段は、前記角速度の値
が小数点を含む場合、前記小数点以下の値を補正値とし
て生成する手段と、この補正値と整数値とを加算する加
算手段とを有することを特徴とする請求項１記載のデー
タクロック発生装置。
【請求項３】前記位相角算出手段は、前記基本クロッ
クの周期のｎ×Ｍ倍の周期毎に積分された位相角をリセ
ットするよう構成されていることを特徴とする請求項１
または２記載のデータクロック発生装置。
【請求項４】前記正弦波発生手段は、前記位相角に対
応した正弦波状のデータが予め格納された読出し専用メ
モリであることを特徴とする請求項１〜３いずれか記載
のデータクロック発生装置。
【請求項５】前記位相角の最上位ビットから直接前記
データクロックを生成する手段を有することを特徴とす
る請求項１〜３いずれか記載のデータクロック発生装
置。
【請求項６】前記角速度発生手段は、複数の前記デー
タビットレートに対応して前記基本クロックの周期のｎ
×Ｍ倍の間にＮ回転する角速度Ｗを予め設定する角速度
設定手段と、指定された前記データビットレートに対応
する角速度を選択して出力する手段とを有することを特
徴とする請求項１〜５いずれか記載のデータクロック発
生装置。
【請求項７】画像信号と音声信号との各々を予め定め
られたビットレートにデータ圧縮符号化して符号化デー
タ信号を生成する符号化手段と、所望の前記データビッ
トレートのデータクロックに応じてデータ信号を発生す
る手段と、前記符号化データ信号と前記データ信号とを
多重化して前記伝送ビットレートで出力する手段とを含
むデータ伝送装置。