JPH10242804A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH10242804A JPH10242804A JP9045352A JP4535297A JPH10242804A JP H10242804 A JPH10242804 A JP H10242804A JP 9045352 A JP9045352 A JP 9045352A JP 4535297 A JP4535297 A JP 4535297A JP H10242804 A JPH10242804 A JP H10242804A
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- time
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Abstract
(57)【要約】
【課題】 従来は、遅延器及び乗算器の数を多く必要と
するため、回路規模が大きく、また演算処理の規模が大
きく、処理速度やコストにかかる負荷が大きい。 【解決手段】 ディジタルフィルタは、入力端子１０に
縦続接続され、かつ、互いの累積遅延時間が単位遅延時
間の異なる整数倍の関係になるように設定されたＮ個の
遅延回路１１1〜１１4と、入力端子１０よりのディジタ
ル信号と遅延回路１１1〜１１4の各出力信号に対して、
それぞれ別々に定められた畳み込み係数を乗算する乗算
器１２1〜１２5と、乗算器１２1〜１２5の出力信号を加
算してフィルタリングされたディジタル信号を出力端子
１４へ出力する加算器２２とからなる。遅延回路１１1
〜１１4のうち、ｉ番目（ただし、ｉは１〜４のいずれ
かの整数）までの遅延回路１１iの累積遅延時間は、単
位遅延時間の２i-1倍の遅延時間となるように互いに異
ならせ、２タップおきの構成である。
するため、回路規模が大きく、また演算処理の規模が大
きく、処理速度やコストにかかる負荷が大きい。 【解決手段】 ディジタルフィルタは、入力端子１０に
縦続接続され、かつ、互いの累積遅延時間が単位遅延時
間の異なる整数倍の関係になるように設定されたＮ個の
遅延回路１１1〜１１4と、入力端子１０よりのディジタ
ル信号と遅延回路１１1〜１１4の各出力信号に対して、
それぞれ別々に定められた畳み込み係数を乗算する乗算
器１２1〜１２5と、乗算器１２1〜１２5の出力信号を加
算してフィルタリングされたディジタル信号を出力端子
１４へ出力する加算器２２とからなる。遅延回路１１1
〜１１4のうち、ｉ番目（ただし、ｉは１〜４のいずれ
かの整数）までの遅延回路１１iの累積遅延時間は、単
位遅延時間の２i-1倍の遅延時間となるように互いに異
ならせ、２タップおきの構成である。
Description
【０００１】
【発明の属する技術分野】本発明はディジタルフィルタ
に係り、特に電子楽器の音色加工に用いるディジタルフ
ィルタに関する。
に係り、特に電子楽器の音色加工に用いるディジタルフ
ィルタに関する。
【０００２】
【従来の技術】図９は従来のディジタルフィルタの一例
の回路図を示す。この従来のディジタルフィルタは、有
限インパルスレスポンス（ＦＩＲ）型のディジタルフィ
ルタで、入力端子３０に７個の遅延器３１１〜３１７が
縦続接続されており、また、入力端子３０と遅延器３１
１〜３１７の各出力端子が全部で８個の乗算器３２１〜
３２８を別々に介して加算器３３に共通接続されてい
る。
の回路図を示す。この従来のディジタルフィルタは、有
限インパルスレスポンス（ＦＩＲ）型のディジタルフィ
ルタで、入力端子３０に７個の遅延器３１１〜３１７が
縦続接続されており、また、入力端子３０と遅延器３１
１〜３１７の各出力端子が全部で８個の乗算器３２１〜
３２８を別々に介して加算器３３に共通接続されてい
る。
【０００３】これにより、入力端子３０に入力されたデ
ィジタル信号は、乗算器３２１により畳み込み係数と乗
算されて加算器３３に供給される一方、遅延器３１１〜
３１７によりそれぞれ単位時間遅延され、その遅延出力
毎に乗算器３２２〜３２８により畳み込み係数と乗算さ
れた後加算器３３に供給されて総和をとられる。ここ
で、上記の乗算器３２１〜３２８のそれぞれの畳み込み
係数値は、図１０に１〜８で示す値に設定されている。
これにより、入力端子３０の入力ディジタル信号は、加
算器３３より図１１に示す如く理想的には矩形状の周波
数特性が付与されて出力される。
ィジタル信号は、乗算器３２１により畳み込み係数と乗
算されて加算器３３に供給される一方、遅延器３１１〜
３１７によりそれぞれ単位時間遅延され、その遅延出力
毎に乗算器３２２〜３２８により畳み込み係数と乗算さ
れた後加算器３３に供給されて総和をとられる。ここ
で、上記の乗算器３２１〜３２８のそれぞれの畳み込み
係数値は、図１０に１〜８で示す値に設定されている。
これにより、入力端子３０の入力ディジタル信号は、加
算器３３より図１１に示す如く理想的には矩形状の周波
数特性が付与されて出力される。
【０００４】上記のＦＩＲ型ディジタルフィルタでは、
すべての遅延器３１１〜３１７の出力値と畳み込み係数
とを乗算した結果の積和演算をする構成であるので（こ
れは無限インパルスレスポンス（ＩＩＲ）型ディジタル
フィルタでも同様）、最低限処理に必要な乗算の回数、
あるいは乗算器の数は、サンプリング周波数をｆｓ、カ
ットオフ周波数をｆｏとすると、それらの比ｆｓ／（２
ｆｏ）は遅延器の数に置き換えられ、遅延器の数に１を
加えた数の｛ｆｓ／（２ｆｏ）｝＋１個（回）となり、
ｆｓ／（２ｆｏ）に比例して増加する（これはＩＩＲ型
ディジタルフィルタでも同様）。
すべての遅延器３１１〜３１７の出力値と畳み込み係数
とを乗算した結果の積和演算をする構成であるので（こ
れは無限インパルスレスポンス（ＩＩＲ）型ディジタル
フィルタでも同様）、最低限処理に必要な乗算の回数、
あるいは乗算器の数は、サンプリング周波数をｆｓ、カ
ットオフ周波数をｆｏとすると、それらの比ｆｓ／（２
ｆｏ）は遅延器の数に置き換えられ、遅延器の数に１を
加えた数の｛ｆｓ／（２ｆｏ）｝＋１個（回）となり、
ｆｓ／（２ｆｏ）に比例して増加する（これはＩＩＲ型
ディジタルフィルタでも同様）。
【０００５】
【発明が解決しようとする課題】従って、従来のディジ
タルフィルタではＦＩＲ型及びＩＩＲ型のいずれであろ
うとも、カットオフ周波数ｆｏを低く設定するほど、遅
延器及び乗算器の数を多く必要とするため、回路規模が
大きくなる。特に、電子楽器の音色加工用ディジタルフ
ィルタでは、サンプリング周波数ｆｓに対して比較的低
いカットオフ周波数ｆｏを扱うケースが多いので、演算
処理の規模が大きく、処理速度やコストにかかる負荷が
大きいという問題がある。
タルフィルタではＦＩＲ型及びＩＩＲ型のいずれであろ
うとも、カットオフ周波数ｆｏを低く設定するほど、遅
延器及び乗算器の数を多く必要とするため、回路規模が
大きくなる。特に、電子楽器の音色加工用ディジタルフ
ィルタでは、サンプリング周波数ｆｓに対して比較的低
いカットオフ周波数ｆｏを扱うケースが多いので、演算
処理の規模が大きく、処理速度やコストにかかる負荷が
大きいという問題がある。
【０００６】本発明は以上の点に鑑みなされたもので、
簡単な回路構成により処理速度が高速で、安価な構成の
カットオフ周波数が低いディジタルフィルタを提供する
ことを目的とする。
簡単な回路構成により処理速度が高速で、安価な構成の
カットオフ周波数が低いディジタルフィルタを提供する
ことを目的とする。
【０００７】また、本発明の他の目的は、音色加工に適
用して好適なディジタルフィルタを提供することにあ
る。
用して好適なディジタルフィルタを提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するため、図１の原理構成図で示す構成としたもので
ある。同図に示すように、本発明はディジタル信号の入
力端子１０に縦続接続され、互いの累積遅延時間が単位
遅延時間の異なる整数倍の関係になるように遅延時間が
それぞれ設定されたＮ個（Ｎは２以上の整数）の遅延回
路１１1〜１１Nと、入力端子１０よりのディジタル信号
とＮ個の遅延回路１１1〜１１Nの各出力信号に対して、
それぞれ別々に定められた畳み込み係数を乗算する（Ｎ
＋１）個の乗算器１２1〜１２N+1と、（Ｎ＋１）個の乗
算器１２1〜１２N+1の出力信号を加算してフィルタリン
グされたディジタル信号を出力端子１４へ出力する加算
手段１３とを有する構成としたものである。
成するため、図１の原理構成図で示す構成としたもので
ある。同図に示すように、本発明はディジタル信号の入
力端子１０に縦続接続され、互いの累積遅延時間が単位
遅延時間の異なる整数倍の関係になるように遅延時間が
それぞれ設定されたＮ個（Ｎは２以上の整数）の遅延回
路１１1〜１１Nと、入力端子１０よりのディジタル信号
とＮ個の遅延回路１１1〜１１Nの各出力信号に対して、
それぞれ別々に定められた畳み込み係数を乗算する（Ｎ
＋１）個の乗算器１２1〜１２N+1と、（Ｎ＋１）個の乗
算器１２1〜１２N+1の出力信号を加算してフィルタリン
グされたディジタル信号を出力端子１４へ出力する加算
手段１３とを有する構成としたものである。
【０００９】ここで、電子楽器に用いられる音色加工用
のディジタルフィルタでは、全域にわたる「平坦な周波
数特性」よりも、遮断又は共振周波数点を境界として、
その両側における「倍音の増減比率の変化」の方が有効
であり、また、アコースティック楽器等はその形状や材
質等により、幾つかの固有振動周波数を持ち、多くの場
合、それらは整数倍の関係にある。
のディジタルフィルタでは、全域にわたる「平坦な周波
数特性」よりも、遮断又は共振周波数点を境界として、
その両側における「倍音の増減比率の変化」の方が有効
であり、また、アコースティック楽器等はその形状や材
質等により、幾つかの固有振動周波数を持ち、多くの場
合、それらは整数倍の関係にある。
【００１０】本発明は以上の点に着目し、従来のディジ
タルフィルタのように単位遅延時間遅延する縦続接続さ
れた複数の単位時間遅延器のすべての出力信号を乗算器
で畳み込み係数とそれぞれ乗算するのではなく、Ｎ個の
遅延回路１１1〜１１Nのうち、ｉ番目（ただし、ｉは１
〜Ｎのいずれかの整数）までの遅延回路１１iの累積遅
延時間を、単位遅延時間のＭi-1倍（ただし、Ｍは２以
上の任意の整数）の遅延時間となるように設定し、それ
ら遅延回路１１1〜１１Nの出力信号と入力ディジタル信
号のそれぞれに対して乗算器１２ 1〜１２N+1を用いて畳
み込み演算させる。
タルフィルタのように単位遅延時間遅延する縦続接続さ
れた複数の単位時間遅延器のすべての出力信号を乗算器
で畳み込み係数とそれぞれ乗算するのではなく、Ｎ個の
遅延回路１１1〜１１Nのうち、ｉ番目（ただし、ｉは１
〜Ｎのいずれかの整数）までの遅延回路１１iの累積遅
延時間を、単位遅延時間のＭi-1倍（ただし、Ｍは２以
上の任意の整数）の遅延時間となるように設定し、それ
ら遅延回路１１1〜１１Nの出力信号と入力ディジタル信
号のそれぞれに対して乗算器１２ 1〜１２N+1を用いて畳
み込み演算させる。
【００１１】これにより、フィルタのカットオフ周波数
付近の急峻特性は得難く、また、周波数軸全域にわたり
周波数特性上の平坦特性が崩れるので、ハイファイを目
的とした用途には不向きではあるが、電子楽器等の音色
加工を目的とした用途においては、弊害にはならず、む
しろアコースティック楽器の周波数特性に類似した周波
数特性を得ることができる。
付近の急峻特性は得難く、また、周波数軸全域にわたり
周波数特性上の平坦特性が崩れるので、ハイファイを目
的とした用途には不向きではあるが、電子楽器等の音色
加工を目的とした用途においては、弊害にはならず、む
しろアコースティック楽器の周波数特性に類似した周波
数特性を得ることができる。
【００１２】ここで、本発明において、上記の単位遅延
時間は、入力ディジタル信号のサンプリング周波数をｆ
ｓとしたとき１／ｆｓであり、Ｎ個の遅延回路１１1〜
１１Nは、例えば総数がｆｓ／（２ｆｏ）（ただし、ｆ
ｏはカットオフ周波数）個の単位時間遅延器から構成で
きる。これにより、すべての単位時間遅延器の出力信号
について、畳み込み係数と乗算を行っていた従来のディ
ジタルフィルタに比し、乗算器の個数（乗算回数）を低
減できる。
時間は、入力ディジタル信号のサンプリング周波数をｆ
ｓとしたとき１／ｆｓであり、Ｎ個の遅延回路１１1〜
１１Nは、例えば総数がｆｓ／（２ｆｏ）（ただし、ｆ
ｏはカットオフ周波数）個の単位時間遅延器から構成で
きる。これにより、すべての単位時間遅延器の出力信号
について、畳み込み係数と乗算を行っていた従来のディ
ジタルフィルタに比し、乗算器の個数（乗算回数）を低
減できる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図２は本発明になるディジタル
フィルタの一実施の形態のブロック図を示す。同図中、
図１と同一構成部分には同一符号を付してある。この実
施の形態は、Ｎ＝４、Ｍ＝２の例で、図２に示すよう
に、入力端子１０に４個の遅延回路１１1、１１2、１１
3及び１１4が縦続に接続されると共に、入力端子１０よ
りのディジタル信号と遅延回路１１1、１１2、１１3及
び１１4の各出力信号に対して、それぞれ別々に定めら
れた畳み込み係数を乗算する乗算器１２1、１２2、１２
3、１２4及び１２5と、乗算器１２1、１２2、１２3、１
２4及び１２5の各出力信号を加算してフィルタリングさ
れたディジタル信号を出力端子１４へ出力する加算器２
２とから構成されている。
て図面と共に説明する。図２は本発明になるディジタル
フィルタの一実施の形態のブロック図を示す。同図中、
図１と同一構成部分には同一符号を付してある。この実
施の形態は、Ｎ＝４、Ｍ＝２の例で、図２に示すよう
に、入力端子１０に４個の遅延回路１１1、１１2、１１
3及び１１4が縦続に接続されると共に、入力端子１０よ
りのディジタル信号と遅延回路１１1、１１2、１１3及
び１１4の各出力信号に対して、それぞれ別々に定めら
れた畳み込み係数を乗算する乗算器１２1、１２2、１２
3、１２4及び１２5と、乗算器１２1、１２2、１２3、１
２4及び１２5の各出力信号を加算してフィルタリングさ
れたディジタル信号を出力端子１４へ出力する加算器２
２とから構成されている。
【００１４】ここで、遅延回路１１1はその累積遅延時
間が単位時間Ｚ-1の１倍となるように１つの単位時間遅
延器２１1から構成され、遅延回路１１2はその累積遅延
時間が単位時間Ｚ-1の２倍となるように、１つの単位時
間遅延器２１2から構成され、また遅延回路１１3はその
累積遅延時間が単位時間Ｚ-1の４倍となるように、縦続
接続された２つの単位時間遅延器２１3及び２１4から構
成され、更に遅延回路１１4はその累積遅延時間が単位
時間Ｚ-1の８倍となるように、縦続接続された４つの単
位時間遅延器２１5、２１6、２１7及び２１8から構成さ
れている。すなわち、ｉ番目（ｉ＝１，２，３，４）ま
での遅延回路１１iの累積遅延時間が、単位遅延時間の
２i-1倍となるような数の単位時間遅延器により、遅延
回路１１iが構成されている（これを２倍おきタップの
構成というものとする）。
間が単位時間Ｚ-1の１倍となるように１つの単位時間遅
延器２１1から構成され、遅延回路１１2はその累積遅延
時間が単位時間Ｚ-1の２倍となるように、１つの単位時
間遅延器２１2から構成され、また遅延回路１１3はその
累積遅延時間が単位時間Ｚ-1の４倍となるように、縦続
接続された２つの単位時間遅延器２１3及び２１4から構
成され、更に遅延回路１１4はその累積遅延時間が単位
時間Ｚ-1の８倍となるように、縦続接続された４つの単
位時間遅延器２１5、２１6、２１7及び２１8から構成さ
れている。すなわち、ｉ番目（ｉ＝１，２，３，４）ま
での遅延回路１１iの累積遅延時間が、単位遅延時間の
２i-1倍となるような数の単位時間遅延器により、遅延
回路１１iが構成されている（これを２倍おきタップの
構成というものとする）。
【００１５】上記の単位時間遅延器２１1〜２１8の各遅
延単位時間Ｚ-1は、入力ディジタル信号のサンプリング
周波数をｆｓとしたとき１／ｆｓ（すなわち、１サンプ
リング周期）である。また、遅延回路１１1〜１１4は、
全体として総数がｆｓ／（２ｆｏ）（ただし、ｆｏはカ
ットオフ周波数）に等しい全部で８個の単位時間遅延器
２１1〜２１8からなり、これらは入力端子１０に縦続接
続されている。ここで、乗算器の総数は［｛Ｌｏｇ
M（ｆｓ／（２ｆｏ）｝＋１］＋１で表されるから、こ
こでは｛（Ｌｏｇ2８）＋１｝＋１＝５である。
延単位時間Ｚ-1は、入力ディジタル信号のサンプリング
周波数をｆｓとしたとき１／ｆｓ（すなわち、１サンプ
リング周期）である。また、遅延回路１１1〜１１4は、
全体として総数がｆｓ／（２ｆｏ）（ただし、ｆｏはカ
ットオフ周波数）に等しい全部で８個の単位時間遅延器
２１1〜２１8からなり、これらは入力端子１０に縦続接
続されている。ここで、乗算器の総数は［｛Ｌｏｇ
M（ｆｓ／（２ｆｏ）｝＋１］＋１で表されるから、こ
こでは｛（Ｌｏｇ2８）＋１｝＋１＝５である。
【００１６】次に、この実施の形態の動作について説明
する。入力端子１０に入力された電子楽器の音源信号
（楽音信号）は、乗算器１２1に供給されて第１の畳み
込み係数と乗算される一方、それぞれ１サンプリング周
期の単位遅延時間の遅延器２１1〜２１8により遅延され
て次段へ出力される。また、遅延器２１1、２１2、２１
4及び２１8の各出力ディジタル信号は、乗算器１２2、
１２3、１２4及び１２5に供給され、ここで第２、第
３、第４及び第５の畳み込み係数と乗算される。
する。入力端子１０に入力された電子楽器の音源信号
（楽音信号）は、乗算器１２1に供給されて第１の畳み
込み係数と乗算される一方、それぞれ１サンプリング周
期の単位遅延時間の遅延器２１1〜２１8により遅延され
て次段へ出力される。また、遅延器２１1、２１2、２１
4及び２１8の各出力ディジタル信号は、乗算器１２2、
１２3、１２4及び１２5に供給され、ここで第２、第
３、第４及び第５の畳み込み係数と乗算される。
【００１７】ここで、上記の乗算器１２1〜１２5におけ
る第１〜第５の畳み込み係数は、図３に１〜５でそれぞ
れ示す値である。乗算器１２1〜１２5の各出力信号は、
加算器２２に供給されて加算された後、出力端子１４へ
フィルタリングされた信号として出力される。このディ
ジタルフィルタの周波数特性は、図４に示す如く、カッ
トオフ周波数付近で凹凸のある周波数特性である。
る第１〜第５の畳み込み係数は、図３に１〜５でそれぞ
れ示す値である。乗算器１２1〜１２5の各出力信号は、
加算器２２に供給されて加算された後、出力端子１４へ
フィルタリングされた信号として出力される。このディ
ジタルフィルタの周波数特性は、図４に示す如く、カッ
トオフ周波数付近で凹凸のある周波数特性である。
【００１８】次に、フィルタ処理に必要な遅延器の数と
周波数特性について更に説明する。図５（Ａ）に示すよ
うに、所望の遅延時間Ｔ0の遅延器２５の入力ディジタ
ル信号と出力遅延ディジタル信号を加算器２６で加算し
て出力する構成のディジタルフィルタでは、加算器２６
において図５（Ｂ）にＩで示す値の遅延器２５の入力デ
ィジタル信号と、同図（Ｂ）にＩＩで示す値の遅延ディ
ジタル信号を加算することにより、同図（Ｃ）に示す周
波数特性が得られる。
周波数特性について更に説明する。図５（Ａ）に示すよ
うに、所望の遅延時間Ｔ0の遅延器２５の入力ディジタ
ル信号と出力遅延ディジタル信号を加算器２６で加算し
て出力する構成のディジタルフィルタでは、加算器２６
において図５（Ｂ）にＩで示す値の遅延器２５の入力デ
ィジタル信号と、同図（Ｂ）にＩＩで示す値の遅延ディ
ジタル信号を加算することにより、同図（Ｃ）に示す周
波数特性が得られる。
【００１９】ここで、サンプリング周波数がｆｓである
という条件において、所望の遅延時間Ｔ0を得る場合
は、１サンプリング周期（１／ｆｓ）の単位時間遅延器
がｆｓ×Ｔ0個必要になる。また、カットオフ周波数を
ｆ０とすると、ｆ０＝１／（２Ｔ0）であるから、Ｔ0＝
１／（２ｆ０）＝ｆｓ×Ｔ0なる関係式が成立し、これ
により必要な遅延量Ｔ0を得るには単位時間遅延器がｆ
ｓ／（２ｆ０）必要になる。
という条件において、所望の遅延時間Ｔ0を得る場合
は、１サンプリング周期（１／ｆｓ）の単位時間遅延器
がｆｓ×Ｔ0個必要になる。また、カットオフ周波数を
ｆ０とすると、ｆ０＝１／（２Ｔ0）であるから、Ｔ0＝
１／（２ｆ０）＝ｆｓ×Ｔ0なる関係式が成立し、これ
により必要な遅延量Ｔ0を得るには単位時間遅延器がｆ
ｓ／（２ｆ０）必要になる。
【００２０】次に、図６（Ａ）に示すように、各々遅延
時間が１サンプリング周期ＴSである単位時間遅延器２
７1〜２７4が縦続接続され、かつ、そのうち１番目の遅
延器２７1の入力信号と出力信号と、２番目の遅延器２
７3及び４番目の遅延器２７4の各出力信号をそれぞれ加
算する加算器２８からなる構成のディジタルフィルタに
おいては、図６（Ｂ）にIII及びIVで示す１番目の遅延
器２７1の入力信号と累積遅延時間がＴSの出力信号を加
算して得られる周波数特性は、図６（Ｃ）に一点鎖線ａ
で示す如くになり、また入力信号と図６（Ｂ）にVで示
す２番目の遅延器２７2の累積遅延時間が２ＴSの出力信
号とを加算して得られる周波数特性は、図６（Ｃ）に破
線ｂで示す如くになる。更に、入力信号と図６（Ｂ）に
VIで示す４番目の遅延器２７4の累積遅延時間が４ＴSの
出力信号とを加算して得られる周波数特性は、図６
（Ｃ）に点線ｃで示す如くになる。
時間が１サンプリング周期ＴSである単位時間遅延器２
７1〜２７4が縦続接続され、かつ、そのうち１番目の遅
延器２７1の入力信号と出力信号と、２番目の遅延器２
７3及び４番目の遅延器２７4の各出力信号をそれぞれ加
算する加算器２８からなる構成のディジタルフィルタに
おいては、図６（Ｂ）にIII及びIVで示す１番目の遅延
器２７1の入力信号と累積遅延時間がＴSの出力信号を加
算して得られる周波数特性は、図６（Ｃ）に一点鎖線ａ
で示す如くになり、また入力信号と図６（Ｂ）にVで示
す２番目の遅延器２７2の累積遅延時間が２ＴSの出力信
号とを加算して得られる周波数特性は、図６（Ｃ）に破
線ｂで示す如くになる。更に、入力信号と図６（Ｂ）に
VIで示す４番目の遅延器２７4の累積遅延時間が４ＴSの
出力信号とを加算して得られる周波数特性は、図６
（Ｃ）に点線ｃで示す如くになる。
【００２１】従って、図６（Ａ）に示すディジタルフィ
ルタでは、上記の特性ａとｂとｃを合成して図６（Ｃ）
に実線ｄで示すようになる。このことから、図２に示す
２倍おきタップの構成のディジタルフィルタでは、おお
よそ図４に示すような周波数特性が得られることが予測
できる。
ルタでは、上記の特性ａとｂとｃを合成して図６（Ｃ）
に実線ｄで示すようになる。このことから、図２に示す
２倍おきタップの構成のディジタルフィルタでは、おお
よそ図４に示すような周波数特性が得られることが予測
できる。
【００２２】この方式で単位遅延器の総数を８としたと
きのディジタルフィルタの周波数特性をシミュレーショ
ンにより求めたのが図７に示す周波数特性である。ま
た、図８は従来のディジタルフィルタのシミュレーショ
ンによる周波数特性を示す。図７及び図８において、横
軸が周波数であり、縦軸Ｇ（ｆ）が出力信号レベルを示
す。また、両図において、×印と×印の間隔は１．４７
ｋＨｚである。これは、サンプリング周波数４４．１ｋ
Ｈｚで３０ポイントをとったときの、各ポイントの間隔
が０．６８ｍｓｅｃであり、これを高速フーリエ変換し
たときの周波数に相当する。
きのディジタルフィルタの周波数特性をシミュレーショ
ンにより求めたのが図７に示す周波数特性である。ま
た、図８は従来のディジタルフィルタのシミュレーショ
ンによる周波数特性を示す。図７及び図８において、横
軸が周波数であり、縦軸Ｇ（ｆ）が出力信号レベルを示
す。また、両図において、×印と×印の間隔は１．４７
ｋＨｚである。これは、サンプリング周波数４４．１ｋ
Ｈｚで３０ポイントをとったときの、各ポイントの間隔
が０．６８ｍｓｅｃであり、これを高速フーリエ変換し
たときの周波数に相当する。
【００２３】図８に示す従来のディジタルフィルタの周
波数特性は、３番目の×印以降の周波数で平坦な特性を
示しているが、図７に示す、この実施の形態のディジタ
ルフィルタの周波数特性は、上記の従来の周波数特性で
平坦な周波数領域において平坦な特性ではなくなってい
る。つまり、３番目の×印付近の低域周波数やそれより
高域の周波数領域において凹凸のある周波数特性となっ
ている。
波数特性は、３番目の×印以降の周波数で平坦な特性を
示しているが、図７に示す、この実施の形態のディジタ
ルフィルタの周波数特性は、上記の従来の周波数特性で
平坦な周波数領域において平坦な特性ではなくなってい
る。つまり、３番目の×印付近の低域周波数やそれより
高域の周波数領域において凹凸のある周波数特性となっ
ている。
【００２４】この本実施の形態の周波数特性は、多くの
アコースティック楽器の周波数特性に類似している。そ
の理由は、多くのアコースティック楽器は、発音源
（弦、振動子）から発生した音源信号に共振させるベく
共振用の筐体を有しており、その筐体の持つ周波数伝達
特性がある周波数振動に対して共振し易いがゆえに、特
定の整数倍おきの周波数成分について伝達量が大きくな
っているからである。
アコースティック楽器の周波数特性に類似している。そ
の理由は、多くのアコースティック楽器は、発音源
（弦、振動子）から発生した音源信号に共振させるベく
共振用の筐体を有しており、その筐体の持つ周波数伝達
特性がある周波数振動に対して共振し易いがゆえに、特
定の整数倍おきの周波数成分について伝達量が大きくな
っているからである。
【００２５】このような特性を持つフィルタを考える
と、自とこの実施の形態のようなある整数倍おきのタッ
プ出力のみに畳み込み演算を行う構成のフィルタが考え
られる。すなわち、この実施の形態のディジタルフィル
タによれば、多くのアコースティック楽器に近似する周
波数特性を簡略的に得ることができる。
と、自とこの実施の形態のようなある整数倍おきのタッ
プ出力のみに畳み込み演算を行う構成のフィルタが考え
られる。すなわち、この実施の形態のディジタルフィル
タによれば、多くのアコースティック楽器に近似する周
波数特性を簡略的に得ることができる。
【００２６】また、上記の実施の形態は、Ｍ＝２の２倍
おきタップの構成であり、Ｎ＝４の場合で乗算器の個数
が５である。一方、このときの従来のディジタルフィル
タでは乗算器の個数が９である。また、上記の実施の形
態と同様に２倍おきタップの構成の場合、単位時間遅延
器の数（ｆｓ／（２ｆ０））が１６（Ｎ＝５）のときは
乗算器の個数は６（従来は１７）、単位時間遅延器の数
（ｆｓ／（２ｆ０））が３２（Ｎ＝６）のときは乗算器
の個数は７（従来は３３）となり、単位時間遅延器の数
が多くなるほど従来に比べて乗算器の数（乗算回数）が
少なくなり、簡単な回路構成で、かつ高速に演算するこ
とができる。
おきタップの構成であり、Ｎ＝４の場合で乗算器の個数
が５である。一方、このときの従来のディジタルフィル
タでは乗算器の個数が９である。また、上記の実施の形
態と同様に２倍おきタップの構成の場合、単位時間遅延
器の数（ｆｓ／（２ｆ０））が１６（Ｎ＝５）のときは
乗算器の個数は６（従来は１７）、単位時間遅延器の数
（ｆｓ／（２ｆ０））が３２（Ｎ＝６）のときは乗算器
の個数は７（従来は３３）となり、単位時間遅延器の数
が多くなるほど従来に比べて乗算器の数（乗算回数）が
少なくなり、簡単な回路構成で、かつ高速に演算するこ
とができる。
【００２７】なお、以上の実施の形態では、ディジタル
信号の入力端子に縦続接続されたＮ個の遅延回路のう
ち、ｉ番目（ただし、ｉは１〜Ｎのいずれかの整数）ま
での遅延回路の累積遅延時間が単位遅延時間のＭi-1倍
（Ｍ＝２）であったが、本発明はこれに限らず、Ｍが３
以上のＭ倍おきタップの構成にも適用できる。
信号の入力端子に縦続接続されたＮ個の遅延回路のう
ち、ｉ番目（ただし、ｉは１〜Ｎのいずれかの整数）ま
での遅延回路の累積遅延時間が単位遅延時間のＭi-1倍
（Ｍ＝２）であったが、本発明はこれに限らず、Ｍが３
以上のＭ倍おきタップの構成にも適用できる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
従来のディジタルフィルタのように単位遅延時間遅延す
る縦続接続された複数の単位時間遅延器のすべての出力
信号を乗算器で畳み込み係数とそれぞれ乗算するのでは
なく、ディジタル信号の入力端子に縦続接続されたＮ個
の遅延回路の遅延時間が、その遅延回路までの累積遅延
時間が単位遅延時間の異なる整数倍の関係になるように
それぞれ設定し、それら遅延回路の出力信号と入力ディ
ジタル信号のそれぞれに対して乗算器を用いて畳み込み
演算させるようにしたため、従来に比べて平坦でない凹
凸のあるアコースティック楽器に類似した周波数特性を
得ることができ、電子楽器の音色加工用のディジタルフ
ィルタに好適である。
従来のディジタルフィルタのように単位遅延時間遅延す
る縦続接続された複数の単位時間遅延器のすべての出力
信号を乗算器で畳み込み係数とそれぞれ乗算するのでは
なく、ディジタル信号の入力端子に縦続接続されたＮ個
の遅延回路の遅延時間が、その遅延回路までの累積遅延
時間が単位遅延時間の異なる整数倍の関係になるように
それぞれ設定し、それら遅延回路の出力信号と入力ディ
ジタル信号のそれぞれに対して乗算器を用いて畳み込み
演算させるようにしたため、従来に比べて平坦でない凹
凸のあるアコースティック楽器に類似した周波数特性を
得ることができ、電子楽器の音色加工用のディジタルフ
ィルタに好適である。
【００２９】また、本発明によれば、従来のディジタル
フィルタのように縦続接続された単位時間遅延器のすべ
ての出力信号と畳み込み係数とを乗算するのではなく、
入力信号の他はＭタップおき毎の単位時間遅延器の出力
信号についてのみ畳み込み係数と乗算するように構成し
たため、従来に比べて乗算器の個数（乗算回数）を低減
することができ、よって、従来に比べて小規模な回路構
成にでき、しかも演算速度を高速化できる。
フィルタのように縦続接続された単位時間遅延器のすべ
ての出力信号と畳み込み係数とを乗算するのではなく、
入力信号の他はＭタップおき毎の単位時間遅延器の出力
信号についてのみ畳み込み係数と乗算するように構成し
たため、従来に比べて乗算器の個数（乗算回数）を低減
することができ、よって、従来に比べて小規模な回路構
成にでき、しかも演算速度を高速化できる。
【図１】本発明の原理構成図である。
【図２】本発明の一実施の形態のブロック図である。
【図３】図２の畳み込み係数値の一例を示す図である。
【図４】図２の周波数特性の一例を示す図である。
【図５】フィルタ処理に必要な遅延器の数を説明する図
である。
である。
【図６】ディジタルフィルタの周波数特性等を説明する
図である。
図である。
【図７】本発明の一実施の形態のシミュレーションによ
る周波数特性図である。
る周波数特性図である。
【図８】従来の一例のシミュレーションによる周波数特
性図である。
性図である。
【図９】従来の一例のブロック図である。
【図１０】図９の畳み込み係数値の一例を示す図であ
る。
る。
【図１１】図９の周波数特性の一例を示す図である。
１０ ディジタル信号入力端子 １１1〜１１N 遅延回路 １２1〜１２N+1 乗算器 １３ 加算手段 １４ ディジタル信号出力端子 ２１1〜２１8、２７1〜２７4 単位時間遅延器 ２２、２６、２８ 加算器 ２５ 遅延回路
Claims (4)
- 【請求項１】 ディジタル信号の入力端子に縦続接続さ
れ、互いの累積遅延時間が単位遅延時間の異なる整数倍
の関係になるように遅延時間がそれぞれ設定されたＮ個
（Ｎは２以上の整数）の遅延回路と、 前記入力端子よりのディジタル信号と前記Ｎ個の遅延回
路の各出力信号に対して、それぞれ別々に定められた畳
み込み係数を乗算する（Ｎ＋１）個の乗算器と、 前記（Ｎ＋１）個の乗算器の出力信号を加算してフィル
タリングされたディジタル信号を出力する加算手段とを
有することを特徴とするディジタルフィルタ。 - 【請求項２】 前記Ｎ個の遅延回路のうち、ｉ番目（た
だし、ｉは１〜Ｎのいずれかの整数）までの遅延回路の
累積遅延時間は、単位遅延時間のＭi-1倍（ただし、Ｍ
は２以上の任意の整数）の遅延時間であることを特徴と
する請求項１記載のディジタルフィルタ。 - 【請求項３】 前記単位遅延時間は、前記入力ディジタ
ル信号のサンプリング周波数をｆｓとしたとき１／ｆｓ
であり、前記Ｎ個の遅延回路は、総数がｆｓ／（２ｆ
ｏ）（ただし、ｆｏはカットオフ周波数）個の単位時間
遅延器からなることを特徴とする請求項２記載のディジ
タルフィルタ。 - 【請求項４】 前記入力ディジタル信号は、電子楽器の
音源信号であることを特徴とする請求項１乃至３のうち
いずれか一項記載のディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045352A JPH10242804A (ja) | 1997-02-28 | 1997-02-28 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9045352A JPH10242804A (ja) | 1997-02-28 | 1997-02-28 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242804A true JPH10242804A (ja) | 1998-09-11 |
Family
ID=12716894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9045352A Pending JPH10242804A (ja) | 1997-02-28 | 1997-02-28 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242804A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107707259A (zh) * | 2017-11-01 | 2018-02-16 | 兰州大学 | 一种模拟信号采样与重构的方法 |
-
1997
- 1997-02-28 JP JP9045352A patent/JPH10242804A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107707259A (zh) * | 2017-11-01 | 2018-02-16 | 兰州大学 | 一种模拟信号采样与重构的方法 |
| CN107707259B (zh) * | 2017-11-01 | 2020-11-03 | 兰州大学 | 一种模拟信号采样与重构的方法 |
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