JPH10233703A - 部分応答最尤システム及び方法 - Google Patents
部分応答最尤システム及び方法Info
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- JPH10233703A JPH10233703A JP9232300A JP23230097A JPH10233703A JP H10233703 A JPH10233703 A JP H10233703A JP 9232300 A JP9232300 A JP 9232300A JP 23230097 A JP23230097 A JP 23230097A JP H10233703 A JPH10233703 A JP H10233703A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Control Of Amplification And Gain Control (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】
【課題】 利得制御ループからのｙ値を最尤検出器に入
力される前により小さい範囲に飽和させることにより、
システムの機能を低下させることなく複雑さを軽減させ
た最尤検出器を備えた部分応答最尤システムを提供する
こと。 【解決手段】 部分応答スキームに従って動作する最尤
検出器１０２の量「Ｄ」は、最尤検出器によって処理さ
れるｙ入力値の最大値に対してある関係を有している。
利得制御ループからのｙ値は、より広い第一の範囲か
ら、部分応答スキームに対する理想入力信号のｙ値の最
大値以上である、より小さい第二の範囲に飽和される。
飽和されたｙ値は最尤検出器に与えられる。最尤検出器
のＤは、同一の部分応答スキームとより広い範囲のｙ値
を与えられた場合のＤとは異なる「２の整数乗の範囲」
にある。
力される前により小さい範囲に飽和させることにより、
システムの機能を低下させることなく複雑さを軽減させ
た最尤検出器を備えた部分応答最尤システムを提供する
こと。 【解決手段】 部分応答スキームに従って動作する最尤
検出器１０２の量「Ｄ」は、最尤検出器によって処理さ
れるｙ入力値の最大値に対してある関係を有している。
利得制御ループからのｙ値は、より広い第一の範囲か
ら、部分応答スキームに対する理想入力信号のｙ値の最
大値以上である、より小さい第二の範囲に飽和される。
飽和されたｙ値は最尤検出器に与えられる。最尤検出器
のＤは、同一の部分応答スキームとより広い範囲のｙ値
を与えられた場合のＤとは異なる「２の整数乗の範囲」
にある。
Description
【０００１】
【発明の属する技術分野】本発明は最尤検出器を備えた
部分応答最尤（ＰＲＭＬ）システム及び方法に関する。
部分応答最尤（ＰＲＭＬ）システム及び方法に関する。
【０００２】
【従来の技術】図１に、ハードディスクからの情報の読
み出しに利用することのできるＰＲＭＬシステムの概略
図を示す。ＰＲＭＬシステム１は、可変利得増幅器２
と、等化器３と、アナログ／デジタル変換器４と、タイ
ミングおよび利得復旧回路５と、最尤検出器６とを有す
る。ハードディスク面上の磁気媒体の表面上を移動する
ヘッド（図示せず）により信号が出力される。この信号
は、前置増幅器（図示せず）により増幅され、入力部７
を介して可変利得増幅器２へ送出される。
み出しに利用することのできるＰＲＭＬシステムの概略
図を示す。ＰＲＭＬシステム１は、可変利得増幅器２
と、等化器３と、アナログ／デジタル変換器４と、タイ
ミングおよび利得復旧回路５と、最尤検出器６とを有す
る。ハードディスク面上の磁気媒体の表面上を移動する
ヘッド（図示せず）により信号が出力される。この信号
は、前置増幅器（図示せず）により増幅され、入力部７
を介して可変利得増幅器２へ送出される。
【０００３】ＰＲＭＬシステム１は、タイミング制御ル
ープ（アナログ／デジタル変換器４ならびに、タイミン
グおよび利得復旧回路５とを含む）を含んでおり、この
制御ループによって、アナログ／デジタル変換器を制御
し、用いられる部分応答スキーム（ＰＲ４、ＥＰＲ４、
およびＥ２ＰＲ４は部分応答スキーム）に従って適正な
タイミングに入力信号をサンプリングする。ＰＲＭＬシ
ステム１はさらに、自動利得制御ループ（可変利得増幅
器２、等化器３、アナログ／デジタル変換器４、タイミ
ングおよび利得復旧回路５を含む）を含んでおり、これ
により、システム内の適正な増幅レベルを維持する。一
般に、可変利得増幅器の利得は入力部８を介して制御さ
れるため、入力部７上に通常の動作条件下での最大振幅
の入力信号があらわれた場合でも、アナログ／デジタル
変換器が出力部９上に最大デジタル値を出力することは
ない。反対に、アナログ／デジタル変換器の「ヘッドル
ーム（余裕）」が確保されているため、利得制御ループ
によって高い信号レベルを検出し、信号がクリップされ
る前に、ループ利得を低減させることが可能である。等
化器３は、用いられている部分応答スキームに従って、
入力信号の入力パルスを整形する機能を持つ。最尤検出
器（例えばビタビ検出器）６は、アナログ／デジタル変
換器からサンプルを受信し、観察したサンプルに最も類
似する入力パターンを決定する。最も類似すると判定さ
れた入力パターンは、デジタル値のストリームとして、
最尤検出器６の出力部１０上に出力される。
ープ（アナログ／デジタル変換器４ならびに、タイミン
グおよび利得復旧回路５とを含む）を含んでおり、この
制御ループによって、アナログ／デジタル変換器を制御
し、用いられる部分応答スキーム（ＰＲ４、ＥＰＲ４、
およびＥ２ＰＲ４は部分応答スキーム）に従って適正な
タイミングに入力信号をサンプリングする。ＰＲＭＬシ
ステム１はさらに、自動利得制御ループ（可変利得増幅
器２、等化器３、アナログ／デジタル変換器４、タイミ
ングおよび利得復旧回路５を含む）を含んでおり、これ
により、システム内の適正な増幅レベルを維持する。一
般に、可変利得増幅器の利得は入力部８を介して制御さ
れるため、入力部７上に通常の動作条件下での最大振幅
の入力信号があらわれた場合でも、アナログ／デジタル
変換器が出力部９上に最大デジタル値を出力することは
ない。反対に、アナログ／デジタル変換器の「ヘッドル
ーム（余裕）」が確保されているため、利得制御ループ
によって高い信号レベルを検出し、信号がクリップされ
る前に、ループ利得を低減させることが可能である。等
化器３は、用いられている部分応答スキームに従って、
入力信号の入力パルスを整形する機能を持つ。最尤検出
器（例えばビタビ検出器）６は、アナログ／デジタル変
換器からサンプルを受信し、観察したサンプルに最も類
似する入力パターンを決定する。最も類似すると判定さ
れた入力パターンは、デジタル値のストリームとして、
最尤検出器６の出力部１０上に出力される。
【０００４】
【発明が解決しようとする課題】一般に、最尤検出器６
は、全く複雑である。そこで、ＰＲＭＬシステムにおけ
る最尤検出器の複雑性（ひいては、集積回路化されたと
きの規模）を軽減させるための技術が求められている。
は、全く複雑である。そこで、ＰＲＭＬシステムにおけ
る最尤検出器の複雑性（ひいては、集積回路化されたと
きの規模）を軽減させるための技術が求められている。
【０００５】
【課題を解決するための手段】複雑さを軽減させた最尤
検出器は、利得制御ループからのｙ値を最尤検出器に入
力される前により小さい範囲に飽和させることにより、
システムの性能を低下させることなく部分応答最尤（Ｐ
ＲＭＬ）システムを提供することができる。部分応答ス
キームに従って動作する最尤検出器の量「Ｄ」は、最尤
検出器によって処理されるｙ入力値の最大値（ｙｍａ
ｘ）に対してある関係を有している。いくつかの態様に
おいては、利得制御ループからのｙ値は、より広い第一
の範囲（ｙｍａｘｒｅａｌにより定められる）から、部
分応答スキームに対する理想入力信号のｙｍａｘ（ｙｍ
ａｘｉｄｅａｌ）以上である、より小さい第二の範囲
（ＳＡＴ値により定められる）に飽和される。飽和され
たｙ値は最尤検出器に与えられる。最尤検出器のＤ（部
分応答スキームおよびより小さい範囲のｙ値を与えられ
た）は、同一の部分応答スキームとより広い範囲のｙ値
を与えられた場合のＤとは異なる「２の整数乗の範囲」
にある。他の態様においては、ｙ値の範囲は、最尤検出
器のＤが異なる「２の整数乗の範囲」に入るほど十分に
は小さくされていないが、それでも結果として得られる
最尤検出器の複雑性は軽減される。
検出器は、利得制御ループからのｙ値を最尤検出器に入
力される前により小さい範囲に飽和させることにより、
システムの性能を低下させることなく部分応答最尤（Ｐ
ＲＭＬ）システムを提供することができる。部分応答ス
キームに従って動作する最尤検出器の量「Ｄ」は、最尤
検出器によって処理されるｙ入力値の最大値（ｙｍａ
ｘ）に対してある関係を有している。いくつかの態様に
おいては、利得制御ループからのｙ値は、より広い第一
の範囲（ｙｍａｘｒｅａｌにより定められる）から、部
分応答スキームに対する理想入力信号のｙｍａｘ（ｙｍ
ａｘｉｄｅａｌ）以上である、より小さい第二の範囲
（ＳＡＴ値により定められる）に飽和される。飽和され
たｙ値は最尤検出器に与えられる。最尤検出器のＤ（部
分応答スキームおよびより小さい範囲のｙ値を与えられ
た）は、同一の部分応答スキームとより広い範囲のｙ値
を与えられた場合のＤとは異なる「２の整数乗の範囲」
にある。他の態様においては、ｙ値の範囲は、最尤検出
器のＤが異なる「２の整数乗の範囲」に入るほど十分に
は小さくされていないが、それでも結果として得られる
最尤検出器の複雑性は軽減される。
【０００６】本発明によれば、ｙｍａｘｒｅａｌによっ
て定められる第一の範囲を持つｙ値を出力するアナログ
／デジタル変換器を含む利得制御ループと、第二の範囲
を持つ入力ｙ値を受信および処理し、部分応答スキーム
に従って出力ｙ値のシーケンスを出力する最尤検出器と
を備え、前記第二の範囲は、前記第一の範囲より小さ
く、且つ前記第一の範囲に含まれており、前記部分応答
スキームは、より小さい範囲にある理想最大ｙ値（ｙｍ
ａｘｉｄｅａｌ）を有し、前記最尤検出器は、Ｄと、関
連するｙｍａｘとを有し、前記部分応答スキームに従っ
て動作する最尤検出器についてのＤおよびｙｍａｘ間に
はある関係が存在し、前記最尤検出器のＤは、ｙｍａｘ
ｒｅａｌを用いて上記関係に従って決定されるＤと比較
して、より小さい２の整数乗の範囲にあることを特徴と
する部分応答最尤システムが得られる。
て定められる第一の範囲を持つｙ値を出力するアナログ
／デジタル変換器を含む利得制御ループと、第二の範囲
を持つ入力ｙ値を受信および処理し、部分応答スキーム
に従って出力ｙ値のシーケンスを出力する最尤検出器と
を備え、前記第二の範囲は、前記第一の範囲より小さ
く、且つ前記第一の範囲に含まれており、前記部分応答
スキームは、より小さい範囲にある理想最大ｙ値（ｙｍ
ａｘｉｄｅａｌ）を有し、前記最尤検出器は、Ｄと、関
連するｙｍａｘとを有し、前記部分応答スキームに従っ
て動作する最尤検出器についてのＤおよびｙｍａｘ間に
はある関係が存在し、前記最尤検出器のＤは、ｙｍａｘ
ｒｅａｌを用いて上記関係に従って決定されるＤと比較
して、より小さい２の整数乗の範囲にあることを特徴と
する部分応答最尤システムが得られる。
【０００７】本発明によれば、部分応答スキームと第一
の範囲のｙ値とを与えられ、最尤検出器の第一のＤを決
定するステップと、前記部分応答スキームと第二の範囲
のｙ値とを与えられ、最尤検出器の、第一のＤに比べて
より小さい２の整数乗の範囲にある第二のＤを決定する
ステップと、集積回路上に、前記第一の範囲のｙ値を持
つ利得制御ループを設けるステップと、前記集積回路上
に、前記第二の範囲のｙ値を持つｙ値を与えられる最尤
検出器を設けるステップとを含むことを特徴とする部分
応答最尤方法が得られる。
の範囲のｙ値とを与えられ、最尤検出器の第一のＤを決
定するステップと、前記部分応答スキームと第二の範囲
のｙ値とを与えられ、最尤検出器の、第一のＤに比べて
より小さい２の整数乗の範囲にある第二のＤを決定する
ステップと、集積回路上に、前記第一の範囲のｙ値を持
つ利得制御ループを設けるステップと、前記集積回路上
に、前記第二の範囲のｙ値を持つｙ値を与えられる最尤
検出器を設けるステップとを含むことを特徴とする部分
応答最尤方法が得られる。
【０００８】本発明によれば、第一の範囲を持つｙ値を
出力するアナログ／デジタル変換器を含む利得制御ルー
プと、前記第一の範囲より小さく、且つ前記第一の範囲
に含まれている第二の範囲を持つ入力ｙ値を受信および
処理し、部分応答スキームに従って出力ｙ値のシーケン
スを出力する最尤検出器と、前記利得制御ループから出
力されたｙ値を前記第二の範囲に飽和させる飽和ブロッ
クとを有することを特徴とする部分応答最尤システムが
得られる。
出力するアナログ／デジタル変換器を含む利得制御ルー
プと、前記第一の範囲より小さく、且つ前記第一の範囲
に含まれている第二の範囲を持つ入力ｙ値を受信および
処理し、部分応答スキームに従って出力ｙ値のシーケン
スを出力する最尤検出器と、前記利得制御ループから出
力されたｙ値を前記第二の範囲に飽和させる飽和ブロッ
クとを有することを特徴とする部分応答最尤システムが
得られる。
【０００９】
【発明の実施の形態】図２は、ＰＲＭＬシステムにおい
て、システム性能を損なうことなく最尤検出器の複雑性
を軽減させる方法を示すフローチャートである。この方
法は、ステップ１において開始する。次にステップ２
で、特定の部分応答スキーム（ＰＲ４、ＥＰＲ４、Ｅ２
ＰＲ４などが部分応答スキームの例として挙げられる）
と、最尤検出器に入力されるｙｍａｘとが与えられ、最
尤検出器の「Ｄ」と呼ばれる量が決定される。ｙｍａｘ
の値は、アナログ／デジタル変換器の出力において可能
な事実上の最大値（ｙｍａｘｒｅａｌ）である。このア
ナログ／デジタル変換器において可能な最大値（ｙｍａ
ｘｒｅａｌ）は、例えば、利得制御ループにおいてどれ
くらい多くのヘッドルームが要求されるかによって判断
される。ただし、いくつかの態様においては、他の回路
構成要素の要求によって決定される場合もある。以下
に、部分応答スキームとｙｍａｘ値が与えられた場合に
量「Ｄ」を決定する方法を説明する。次に、ステップ２
において用いられた部分応答スキームを与えられ、ただ
し、最尤検出器に入力されるｙ値として理想最大値（ｙ
ｍａｘｉｄｅａｌ）を用いて、最尤検出器の「Ｄ」を決
定する（ステップ３）。
て、システム性能を損なうことなく最尤検出器の複雑性
を軽減させる方法を示すフローチャートである。この方
法は、ステップ１において開始する。次にステップ２
で、特定の部分応答スキーム（ＰＲ４、ＥＰＲ４、Ｅ２
ＰＲ４などが部分応答スキームの例として挙げられる）
と、最尤検出器に入力されるｙｍａｘとが与えられ、最
尤検出器の「Ｄ」と呼ばれる量が決定される。ｙｍａｘ
の値は、アナログ／デジタル変換器の出力において可能
な事実上の最大値（ｙｍａｘｒｅａｌ）である。このア
ナログ／デジタル変換器において可能な最大値（ｙｍａ
ｘｒｅａｌ）は、例えば、利得制御ループにおいてどれ
くらい多くのヘッドルームが要求されるかによって判断
される。ただし、いくつかの態様においては、他の回路
構成要素の要求によって決定される場合もある。以下
に、部分応答スキームとｙｍａｘ値が与えられた場合に
量「Ｄ」を決定する方法を説明する。次に、ステップ２
において用いられた部分応答スキームを与えられ、ただ
し、最尤検出器に入力されるｙ値として理想最大値（ｙ
ｍａｘｉｄｅａｌ）を用いて、最尤検出器の「Ｄ」を決
定する（ステップ３）。
【００１０】ＰＲ４部分応答スキームにおいて理想ｙ値
は、例えば、（−１、０、＋１）である。従って、ＰＲ
４のｙｍａｘｉｄｅａｌ値は１である。ＥＰＲ４部分応
答スキームにおいて理想ｙ値は、例えば、（−２、−
１、０、＋１、＋２）である。従って、ＥＰＲ４のｙｍ
ａｘｉｄｅａｌ値は２である。Ｅ２ＰＲ４部分応答スキ
ームにおいて、理想ｙ値は、例えば、（−３、−２、−
１、０、＋１、＋２、＋３）である。従って、Ｅ２ＰＲ
４のｙｍａｘｉｄｅａｌ値は３である。その他の部分応
答スキームについてｙｍａｘｉｄｅａｌも公知であり、
任意の応答スキーム（所望の多項式により与えられるパ
ルス波形を有する）についてのｙｍａｘｉｄｅａｌは、
サンプリング点における孤立パルス波形の最大値を見つ
けることによって、容易に決定することができる。
は、例えば、（−１、０、＋１）である。従って、ＰＲ
４のｙｍａｘｉｄｅａｌ値は１である。ＥＰＲ４部分応
答スキームにおいて理想ｙ値は、例えば、（−２、−
１、０、＋１、＋２）である。従って、ＥＰＲ４のｙｍ
ａｘｉｄｅａｌ値は２である。Ｅ２ＰＲ４部分応答スキ
ームにおいて、理想ｙ値は、例えば、（−３、−２、−
１、０、＋１、＋２、＋３）である。従って、Ｅ２ＰＲ
４のｙｍａｘｉｄｅａｌ値は３である。その他の部分応
答スキームについてｙｍａｘｉｄｅａｌも公知であり、
任意の応答スキーム（所望の多項式により与えられるパ
ルス波形を有する）についてのｙｍａｘｉｄｅａｌは、
サンプリング点における孤立パルス波形の最大値を見つ
けることによって、容易に決定することができる。
【００１１】次に、ＤをＤ１（ステップ２において決定
されたＤ）からＤ２（ステップ３において決定された
Ｄ）へ変化させることにより最尤検出器の複雑性が軽減
されるか否かを判定する（ステップ４）。一実施態様に
おいては、Ｄの値がより小さい「２の整数乗の範囲」に
ある場合には、最尤検出器の複雑性は軽減されるものと
して判定される。例えばＤが９である場合、その値は２
３より大きく、２４より小さい。例えばＤが１２である
場合もやはり、その値は２３より大きく、２４より小さ
い。Ｄの値を１２から９に変化させても、Ｄがより小さ
い「２の整数乗の範囲」に入ることにはならない。一
方、Ｄが１８である場合、これは２４より大きい。そこ
で、Ｄの値を１８から９に変化させることにより、Ｄ
は、より小さい「２の整数乗の範囲」に入ることにな
る。
されたＤ）からＤ２（ステップ３において決定された
Ｄ）へ変化させることにより最尤検出器の複雑性が軽減
されるか否かを判定する（ステップ４）。一実施態様に
おいては、Ｄの値がより小さい「２の整数乗の範囲」に
ある場合には、最尤検出器の複雑性は軽減されるものと
して判定される。例えばＤが９である場合、その値は２
３より大きく、２４より小さい。例えばＤが１２である
場合もやはり、その値は２３より大きく、２４より小さ
い。Ｄの値を１２から９に変化させても、Ｄがより小さ
い「２の整数乗の範囲」に入ることにはならない。一
方、Ｄが１８である場合、これは２４より大きい。そこ
で、Ｄの値を１８から９に変化させることにより、Ｄ
は、より小さい「２の整数乗の範囲」に入ることにな
る。
【００１２】ＤをＤ１からＤ２に変化させることによっ
て最尤検出器の複雑性が軽減されると判定された場合に
は、ｙ値は、最尤検出器の入力部に与えられる前に飽和
される（ステップ５）。本実施態様においては、ｙ値は
ｙｍａｘｉｄｅａｌに飽和され、ｙｍａｘｉｄｅａｌよ
り大きい値を持つｙ値が、＋ｙｍａｘｉｄｅａｌとして
最尤検出器に送られる（また、ｙｍａｘｉｄｅａｌより
小さい値を持つｙ値が、−ｙｍａｘｉｄｅａｌとして最
尤検出器に送られる）。最尤検出器に入力されるｙ値を
このようにして飽和させても、システム性能が低下する
ことはない。
て最尤検出器の複雑性が軽減されると判定された場合に
は、ｙ値は、最尤検出器の入力部に与えられる前に飽和
される（ステップ５）。本実施態様においては、ｙ値は
ｙｍａｘｉｄｅａｌに飽和され、ｙｍａｘｉｄｅａｌよ
り大きい値を持つｙ値が、＋ｙｍａｘｉｄｅａｌとして
最尤検出器に送られる（また、ｙｍａｘｉｄｅａｌより
小さい値を持つｙ値が、−ｙｍａｘｉｄｅａｌとして最
尤検出器に送られる）。最尤検出器に入力されるｙ値を
このようにして飽和させても、システム性能が低下する
ことはない。
【００１３】一方、ＤをＤ１からＤ２に変化させても最
尤検出器の複雑性が軽減されないと判定した場合には
（ステップ４）、ｙ値を飽和せず、処理を終了する（ス
テップ６）。ステップ２と３の判定はどんな順序で行っ
てもよく、ステップ３をステップ２に先行させてもよい
ことは言うまでもない。さらに、いくつかの実施態様に
おいて、＋ｙｍａｘｉｄｅａｌを越えるｙ値は、＋ｙｍ
ａｘｉｄｅａｌと＋ｙｍａｘｒｅａｌの間の別の値（＋
ＳＡＴ）に飽和され、−ｙｍａｘｉｄｅａｌを下まわる
ｙ値は、−ｙｍａｘｉｄｅａｌと−ｙｍａｘｒｅａｌの
間の別の値（−ＳＡＴ）に飽和される。ここで、ｙｍａ
ｘｉｄｅａｌの正の値と負の値が同じ絶対値を有する必
要はなく、＋ｙｍａｘｉｄｅａｌの絶対値が、−ｙｍａ
ｘｉｄｅａｌの絶対値より大きくても小さくてもよい。
従って、＋ｙｍａｘｉｄｅａｌと−ｙｍａｘｉｄｅａｌ
の絶対値が互いに異なる場合には、正のｙ値を＋ｙｍａ
ｘｉｄｅａｌに飽和させ、負のｙ値を−ｙｍａｘｉｄｅ
ａｌに飽和させることができる。
尤検出器の複雑性が軽減されないと判定した場合には
（ステップ４）、ｙ値を飽和せず、処理を終了する（ス
テップ６）。ステップ２と３の判定はどんな順序で行っ
てもよく、ステップ３をステップ２に先行させてもよい
ことは言うまでもない。さらに、いくつかの実施態様に
おいて、＋ｙｍａｘｉｄｅａｌを越えるｙ値は、＋ｙｍ
ａｘｉｄｅａｌと＋ｙｍａｘｒｅａｌの間の別の値（＋
ＳＡＴ）に飽和され、−ｙｍａｘｉｄｅａｌを下まわる
ｙ値は、−ｙｍａｘｉｄｅａｌと−ｙｍａｘｒｅａｌの
間の別の値（−ＳＡＴ）に飽和される。ここで、ｙｍａ
ｘｉｄｅａｌの正の値と負の値が同じ絶対値を有する必
要はなく、＋ｙｍａｘｉｄｅａｌの絶対値が、−ｙｍａ
ｘｉｄｅａｌの絶対値より大きくても小さくてもよい。
従って、＋ｙｍａｘｉｄｅａｌと−ｙｍａｘｉｄｅａｌ
の絶対値が互いに異なる場合には、正のｙ値を＋ｙｍａ
ｘｉｄｅａｌに飽和させ、負のｙ値を−ｙｍａｘｉｄｅ
ａｌに飽和させることができる。
【００１４】図３は本発明によるＰＲＭＬシステム１０
０の概略図である。飽和ブロック１０１が追加され、異
なる（より複雑性が少ないと仮定される）最尤検出器１
０２が設けられている。飽和ブロック１０１の入力部１
０３上のｙ値は、−ｙｍａｘｉｄｅａｌから＋ｙｍａｘ
ｒｅａｌの範囲内にある。＋ＳＡＴより大きいｙ値は飽
和ブロック１０１から出力部１０４上に＋ＳＡＴとして
出力され、−ＳＡＴより小さいｙ値は飽和ブロック１０
１から出力部１０４上に−ＳＡＴとして出力される（い
くつかの実施態様においては、＋ＳＡＴは＋ｙｍａｘｉ
ｄｅａｌであり、−ＳＡＴは−ｙｍａｘｉｄｅａｌであ
る）。最尤検出器が（同じ部分応答スキームを与えられ
た）−ｙｍａｘｒｅａｌから＋ｙｍａｘｒｅａｌの範囲
にあるｙ値を受け取るように構成されていたならば、与
えられた場合、最尤検出器のＤはより大きな「２の整数
乗の範囲」に入り、最尤検出器はより複雑になってしま
うだろう。
０の概略図である。飽和ブロック１０１が追加され、異
なる（より複雑性が少ないと仮定される）最尤検出器１
０２が設けられている。飽和ブロック１０１の入力部１
０３上のｙ値は、−ｙｍａｘｉｄｅａｌから＋ｙｍａｘ
ｒｅａｌの範囲内にある。＋ＳＡＴより大きいｙ値は飽
和ブロック１０１から出力部１０４上に＋ＳＡＴとして
出力され、−ＳＡＴより小さいｙ値は飽和ブロック１０
１から出力部１０４上に−ＳＡＴとして出力される（い
くつかの実施態様においては、＋ＳＡＴは＋ｙｍａｘｉ
ｄｅａｌであり、−ＳＡＴは−ｙｍａｘｉｄｅａｌであ
る）。最尤検出器が（同じ部分応答スキームを与えられ
た）−ｙｍａｘｒｅａｌから＋ｙｍａｘｒｅａｌの範囲
にあるｙ値を受け取るように構成されていたならば、与
えられた場合、最尤検出器のＤはより大きな「２の整数
乗の範囲」に入り、最尤検出器はより複雑になってしま
うだろう。
【００１５】いくつかの実施態様において、最尤検出器
はビタビ検出器である。各種の適切なビタビ構造を実現
することができる。利得制御ループに関する詳細につい
ては、１９９６年８月１日に出願された米国特許出願第
０８／６９３，５８７号「Methods And Structure For
Combined Analog And Digital Automatic Gain Control
In Sampled-Data Receiver （サンプリングデータ受信
機におけるアナログ／デジタル組み合わせ式自動利得制
御のための方法および装置）」を参照されたい。タイミ
ング制御ループに関する詳細については、１９９６年８
月１日に出願された米国特許出願第０８／６９５，３２
７号の「Methods And Structure For Sampled-Data Tim
ing Recovery With Reduced Complexity And Latency
（複雑性と待ち時間を軽減させた、サンプリングデータ
のタイミング復旧のための方法および装置）」を参照さ
れたい。等化に関する詳細については、１９９６年８月
１日に出願された米国特許出願第０８／６９０，９５０
号「Method And Apparatus For Adaptively Processing
The Readback Signal in A Read Channel Device For
Digital Storage （デジタル記憶装置用の読出しチャン
ネル装置において読出し信号を適応的に処理するための
方法および装置）」又は特願平９−２０８１９３号を参
照されたい。
はビタビ検出器である。各種の適切なビタビ構造を実現
することができる。利得制御ループに関する詳細につい
ては、１９９６年８月１日に出願された米国特許出願第
０８／６９３，５８７号「Methods And Structure For
Combined Analog And Digital Automatic Gain Control
In Sampled-Data Receiver （サンプリングデータ受信
機におけるアナログ／デジタル組み合わせ式自動利得制
御のための方法および装置）」を参照されたい。タイミ
ング制御ループに関する詳細については、１９９６年８
月１日に出願された米国特許出願第０８／６９５，３２
７号の「Methods And Structure For Sampled-Data Tim
ing Recovery With Reduced Complexity And Latency
（複雑性と待ち時間を軽減させた、サンプリングデータ
のタイミング復旧のための方法および装置）」を参照さ
れたい。等化に関する詳細については、１９９６年８月
１日に出願された米国特許出願第０８／６９０，９５０
号「Method And Apparatus For Adaptively Processing
The Readback Signal in A Read Channel Device For
Digital Storage （デジタル記憶装置用の読出しチャン
ネル装置において読出し信号を適応的に処理するための
方法および装置）」又は特願平９−２０８１９３号を参
照されたい。
【００１６】図４はＰＲ４部分応答スキームのためのビ
タビトレリス線図である。（０＋、１＋、０−、１−）
の４つの状態がある。ビタビ検出器が受信する連続した
ｙ値間の時間である「シンボル間隔」Ｔにおいて、左側
の４つの状態から右側の４つの状態への遷移が生じる。
ビタビ検出器は、ノイズを含む受信ｙ値シーケンス（受
信シンボルシーケンス）と、許容されたノイズを含まな
いｙ値シーケンス（ノイズなしのシンボルシーケンス）
の間に、トレリスによって、「最短」（一般に、最小累
積平方誤差である）の経路を決定することによって動作
する。トレリスにおいて時刻（ｎ＋１）Ｔにおける状態
に進むためには、すべての先行する時刻ｎＴ生き残りメ
トリックを、各状態への延長された経路セグメントのメ
トリック（長さ）を計算することにより延長する。各延
長経路セグメントのメトリックは、時刻ｎＴ生き残りメ
トリックと、関連するブランチメトリック（一般に、ブ
ランチメトリックは、時刻（ｎ＋１）Ｔにおける受信ｙ
値と、時刻（ｎ＋１）Ｔにおける関連するノイズなしの
ブランチｙ値との間の平方誤差に等しい）を加算するこ
とにより、計算される。同じ状態への二つの延長経路セ
グメントのメトリックを比較し、これらのうちの最小値
が、その状態の時刻（ｎ＋１）Ｔ生き残りをあらわすも
のとして保持される。この手順は各状態について、時刻
（ｎ＋２）Ｔ、時刻（ｎ＋３）Ｔ、…、と反復的に繰り
返される。ビタビアルゴリズムおよびトレリスに関する
詳細について、Alexander Taratorin 他による「ＰＲＭ
Ｌ：APractical Approach - Introduction to PRML Con
cepts and Measurements 」 1995 年発行に記載されて
いる。
タビトレリス線図である。（０＋、１＋、０−、１−）
の４つの状態がある。ビタビ検出器が受信する連続した
ｙ値間の時間である「シンボル間隔」Ｔにおいて、左側
の４つの状態から右側の４つの状態への遷移が生じる。
ビタビ検出器は、ノイズを含む受信ｙ値シーケンス（受
信シンボルシーケンス）と、許容されたノイズを含まな
いｙ値シーケンス（ノイズなしのシンボルシーケンス）
の間に、トレリスによって、「最短」（一般に、最小累
積平方誤差である）の経路を決定することによって動作
する。トレリスにおいて時刻（ｎ＋１）Ｔにおける状態
に進むためには、すべての先行する時刻ｎＴ生き残りメ
トリックを、各状態への延長された経路セグメントのメ
トリック（長さ）を計算することにより延長する。各延
長経路セグメントのメトリックは、時刻ｎＴ生き残りメ
トリックと、関連するブランチメトリック（一般に、ブ
ランチメトリックは、時刻（ｎ＋１）Ｔにおける受信ｙ
値と、時刻（ｎ＋１）Ｔにおける関連するノイズなしの
ブランチｙ値との間の平方誤差に等しい）を加算するこ
とにより、計算される。同じ状態への二つの延長経路セ
グメントのメトリックを比較し、これらのうちの最小値
が、その状態の時刻（ｎ＋１）Ｔ生き残りをあらわすも
のとして保持される。この手順は各状態について、時刻
（ｎ＋２）Ｔ、時刻（ｎ＋３）Ｔ、…、と反復的に繰り
返される。ビタビアルゴリズムおよびトレリスに関する
詳細について、Alexander Taratorin 他による「ＰＲＭ
Ｌ：APractical Approach - Introduction to PRML Con
cepts and Measurements 」 1995 年発行に記載されて
いる。
【００１７】従来のビタビ検出器は、ビタビトレリスに
おける「状態」の数と同数の、加算・比較・選択（ＡＣ
Ｓ）ユニットを用いている。従来のＡＣＳユニットは、
一般に、ｙ値の間隔内で３つの動作（加算、比較、選
択）をおこなう。従って、このようなＡＣＳの達成しう
る速度は、利用できる半導体技術の速度と、ｙ値間隔毎
にＡＣＳユニットに要求される論理動作の数に依存す
る。この論理動作の数は、生き残りメトリックの有限精
度要求に応ずる。ＡＣＳにおいて実行される比較動作
は、関連する生き残りメトリックの相対的な大きさに基
づくものであって、それらの絶対値に拠るものではない
ため、生き残りメトリックへの有限精度要求は、通常、
同じ状態に至る生き残りメトリック対の間の最大偏差に
よって決定される。P. Siegel 他による論文「Exact Bo
unds for Viterbi Detector Path Metric Differences
」、Proc. 1991 IEEE Intl. Conference on Acoustic
s, Speecj,and Signal Processing, Toronto, May 199
1, 1093-1096頁に記載されているように、この最大偏差
は、固定量Ｄによって大きさを一様に制限される。興味
深いことに、各状態への生き残りメトリックの絶対値が
潜在的に制限されなくても、ＤはＡＣＳの反復回数に無
関係である。ＡＣＳユニットにおいて生き残りメトリッ
クを表すのに必要なビット数は、従って、Ｄの値に依存
する。ビット数が少ないほど、ハードウエアの複雑性
と、ＡＣＳユニットにおける論理レベルの数は制限され
る。
おける「状態」の数と同数の、加算・比較・選択（ＡＣ
Ｓ）ユニットを用いている。従来のＡＣＳユニットは、
一般に、ｙ値の間隔内で３つの動作（加算、比較、選
択）をおこなう。従って、このようなＡＣＳの達成しう
る速度は、利用できる半導体技術の速度と、ｙ値間隔毎
にＡＣＳユニットに要求される論理動作の数に依存す
る。この論理動作の数は、生き残りメトリックの有限精
度要求に応ずる。ＡＣＳにおいて実行される比較動作
は、関連する生き残りメトリックの相対的な大きさに基
づくものであって、それらの絶対値に拠るものではない
ため、生き残りメトリックへの有限精度要求は、通常、
同じ状態に至る生き残りメトリック対の間の最大偏差に
よって決定される。P. Siegel 他による論文「Exact Bo
unds for Viterbi Detector Path Metric Differences
」、Proc. 1991 IEEE Intl. Conference on Acoustic
s, Speecj,and Signal Processing, Toronto, May 199
1, 1093-1096頁に記載されているように、この最大偏差
は、固定量Ｄによって大きさを一様に制限される。興味
深いことに、各状態への生き残りメトリックの絶対値が
潜在的に制限されなくても、ＤはＡＣＳの反復回数に無
関係である。ＡＣＳユニットにおいて生き残りメトリッ
クを表すのに必要なビット数は、従って、Ｄの値に依存
する。ビット数が少ないほど、ハードウエアの複雑性
と、ＡＣＳユニットにおける論理レベルの数は制限され
る。
【００１８】システム性能を低下させることなくＤの値
を任意に小さく選択することは不可能である。システム
性能を低下させることなくどの程度までＤの値を作成で
きるかは、ビタビ検出器の入力部のｙ値の範囲と、用い
られている部分応答スキームによる。「Exact Bounds f
or Viterbi Detector Path Metric Differences 」と題
する論文に記載されているように、Ｄの値は、ビタビ検
出器が処理するｙ値の範囲（−ｙｍａｘｉｄｅａｌから
＋ｙｍａｘｉｄｅａｌの範囲）に線形に依存すること
が、分析により示されている。ＰＲ４のＤについては、
２（ｙｍａｘｉｄｅａｌ＋１）である。ＥＰＲ４につい
ては、Ｄは４（ｙｍａｘｉｄｅａｌ）である。その他の
通信または記憶システムについては、ｙｍａｘｉｄｅａ
ｌの関数としてのＤの値は、経験的に、または線形プロ
グラミングによって決定される（「Exact Bounds for V
iterbi Detector Path Metric Differences 」を参
照）。
を任意に小さく選択することは不可能である。システム
性能を低下させることなくどの程度までＤの値を作成で
きるかは、ビタビ検出器の入力部のｙ値の範囲と、用い
られている部分応答スキームによる。「Exact Bounds f
or Viterbi Detector Path Metric Differences 」と題
する論文に記載されているように、Ｄの値は、ビタビ検
出器が処理するｙ値の範囲（−ｙｍａｘｉｄｅａｌから
＋ｙｍａｘｉｄｅａｌの範囲）に線形に依存すること
が、分析により示されている。ＰＲ４のＤについては、
２（ｙｍａｘｉｄｅａｌ＋１）である。ＥＰＲ４につい
ては、Ｄは４（ｙｍａｘｉｄｅａｌ）である。その他の
通信または記憶システムについては、ｙｍａｘｉｄｅａ
ｌの関数としてのＤの値は、経験的に、または線形プロ
グラミングによって決定される（「Exact Bounds for V
iterbi Detector Path Metric Differences 」を参
照）。
【００１９】図５〜図９を参照して、Ｄを見出だす方法
を説明する。説明を簡単にするためにＰＲ４部分応答ス
キームを例として選択するが、ここで説明する技術はそ
の他の部分応答スキームにも適用できることはいうまで
もない。図５の式は、ハードディスクから与えられた、
処理・サンプリング済みのＸ値のシーケンスから、ノイ
ズなしのＰ値（ノイズなしのシンボル）をどのようにし
て決定するかを示す。値Ｔは、Ｘ値の遷移を示す（遷移
が生じたことを１、遷移が起きなかったことを０で示
す）。後についている＋は、最後の遷移が正の遷移であ
ったことを示し、あとについている−は最後の遷移が負
の遷移であったことを示す。図５からの情報を、図６に
表の形式にして示す。表中の、「Ｆ」は禁止状態を示
す。例えば、最後の遷移が正の遷移であった状態（「Ｆ
ｒｏｍ（起点）」側の状態０＋）から、新たな遷移はな
かったが、最後の遷移が負の遷移だった状態（「Ｔｏ
（到着点）」側の状態０−）への遷移は不可能である。
図６の表からの情報は、図４のトレリスに表されてい
る。「Ｆｒｏｍ」側の状態は左側の欄に、「Ｔｏ」側の
状態が右側の欄に示されている。欄から欄への遷移を起
こすＰ値を、状態間の対応する線分に付して示す。
を説明する。説明を簡単にするためにＰＲ４部分応答ス
キームを例として選択するが、ここで説明する技術はそ
の他の部分応答スキームにも適用できることはいうまで
もない。図５の式は、ハードディスクから与えられた、
処理・サンプリング済みのＸ値のシーケンスから、ノイ
ズなしのＰ値（ノイズなしのシンボル）をどのようにし
て決定するかを示す。値Ｔは、Ｘ値の遷移を示す（遷移
が生じたことを１、遷移が起きなかったことを０で示
す）。後についている＋は、最後の遷移が正の遷移であ
ったことを示し、あとについている−は最後の遷移が負
の遷移であったことを示す。図５からの情報を、図６に
表の形式にして示す。表中の、「Ｆ」は禁止状態を示
す。例えば、最後の遷移が正の遷移であった状態（「Ｆ
ｒｏｍ（起点）」側の状態０＋）から、新たな遷移はな
かったが、最後の遷移が負の遷移だった状態（「Ｔｏ
（到着点）」側の状態０−）への遷移は不可能である。
図６の表からの情報は、図４のトレリスに表されてい
る。「Ｆｒｏｍ」側の状態は左側の欄に、「Ｔｏ」側の
状態が右側の欄に示されている。欄から欄への遷移を起
こすＰ値を、状態間の対応する線分に付して示す。
【００２０】図７に、ノイズを含む入力ｙ値のシーケン
ス（．６０，．９９．，．２９，１．０，−１．
０．．．）に対しての時刻（ｋ＋３）ＴのＤｎ値を決定
する方法を示す。この例においては、時刻ｋ（Ｔ）にお
ける適正な状態は１＋である（時刻（ｋ）Ｔにおいて、
正の遷移が与えられた）と仮定する。時刻（ｋ）Ｔにお
ける状態１＋からの、２通りの遷移の可能性を示し、以
降の遷移の可能性も同様に示す。時刻（ｋ＋３）Ｔにお
いては考えられる４つの状態の各々について、平均平方
偏差（ＭＳＤ）が決定される（詳細については、「ＰＲ
ＭＬ：A Practical Approach - Introduction to PRML
Concepts and Measurements 」を参照）。時刻（ｋ＋
３）Ｔにおける各状態に対して至るものとして考えられ
る２つの経路のうち、ＭＳＤが小さいほうの経路（より
確からしい経路）を保持し、ＭＳＤが大きい（より確か
らしくない）経路は放棄される。放棄された経路を破線
で示す。
ス（．６０，．９９．，．２９，１．０，−１．
０．．．）に対しての時刻（ｋ＋３）ＴのＤｎ値を決定
する方法を示す。この例においては、時刻ｋ（Ｔ）にお
ける適正な状態は１＋である（時刻（ｋ）Ｔにおいて、
正の遷移が与えられた）と仮定する。時刻（ｋ）Ｔにお
ける状態１＋からの、２通りの遷移の可能性を示し、以
降の遷移の可能性も同様に示す。時刻（ｋ＋３）Ｔにお
いては考えられる４つの状態の各々について、平均平方
偏差（ＭＳＤ）が決定される（詳細については、「ＰＲ
ＭＬ：A Practical Approach - Introduction to PRML
Concepts and Measurements 」を参照）。時刻（ｋ＋
３）Ｔにおける各状態に対して至るものとして考えられ
る２つの経路のうち、ＭＳＤが小さいほうの経路（より
確からしい経路）を保持し、ＭＳＤが大きい（より確か
らしくない）経路は放棄される。放棄された経路を破線
で示す。
【００２１】Ｄｋ＋３の値を決定するために、時刻（ｋ
＋３）Ｔにおける各状態への２つの経路について、ＭＳ
Ｄの偏差の絶対値を求める（図７）。これによって、図
７のトレリスにおいて４つの偏差が得られる。これら４
つの偏差（１．３８００）のうちで最大のものを、Ｄｋ
＋３として計算することができる。
＋３）Ｔにおける各状態への２つの経路について、ＭＳ
Ｄの偏差の絶対値を求める（図７）。これによって、図
７のトレリスにおいて４つの偏差が得られる。これら４
つの偏差（１．３８００）のうちで最大のものを、Ｄｋ
＋３として計算することができる。
【００２２】図８に、次のＤｎ値を決定する方法を示
す。図７において保持された経路からの、あり得るブラ
ンチ経路がトレリスに追加されている。時刻（ｋ）Ｔに
おける１＋の状態から、時刻（ｋ＋４）Ｔにおける各状
態への経路のそれぞれについて、ＭＳＤを決定する。こ
こでも再び、時刻（ｋ＋４）Ｔにおけるある状態に２つ
の経路が収束する場合に、ＭＳＤが小さいほうの経路を
保持し、ＭＳＤが大きい方の経路は放棄される。Ｄｋ＋
４の値（３．９８００）は図８に示すように決定され
る。
す。図７において保持された経路からの、あり得るブラ
ンチ経路がトレリスに追加されている。時刻（ｋ）Ｔに
おける１＋の状態から、時刻（ｋ＋４）Ｔにおける各状
態への経路のそれぞれについて、ＭＳＤを決定する。こ
こでも再び、時刻（ｋ＋４）Ｔにおけるある状態に２つ
の経路が収束する場合に、ＭＳＤが小さいほうの経路を
保持し、ＭＳＤが大きい方の経路は放棄される。Ｄｋ＋
４の値（３．９８００）は図８に示すように決定され
る。
【００２３】図９に次のＤｎを決定する方法を示す。前
述と同様に、図８において保持されていた経路からの、
ブランチ経路がトレリスに追加されている。時刻（ｋ）
Ｔにおける１＋の状態から、時刻（ｋ＋５）Ｔにおける
各状態への経路のそれぞれについて、ＭＳＤを決定す
る。時刻（ｋ＋５）Ｔにおけるある状態に２つの経路が
収束する場合に、ＭＳＤが小さい方の経路が保持され、
ＭＳＤが大きい方の経路は放棄される。放棄された経路
を点線で示せば、残りの全ての経路が時刻（ｋ＋３）Ｔ
で状態１＋を通過していることが明らかである。ビタビ
検出器は、従って、時刻（ｋ）Ｔから（ｋ＋３）Ｔへ
の、最尤ｙ値シーケンス（実線で示す）を決定する。こ
の手順は、今度は、時刻（ｋ＋３）Ｔにおける状態１＋
を出発状態として、繰り返される。Ｄｋ＋５の値（３．
２０００）は図９に示すように決定される。
述と同様に、図８において保持されていた経路からの、
ブランチ経路がトレリスに追加されている。時刻（ｋ）
Ｔにおける１＋の状態から、時刻（ｋ＋５）Ｔにおける
各状態への経路のそれぞれについて、ＭＳＤを決定す
る。時刻（ｋ＋５）Ｔにおけるある状態に２つの経路が
収束する場合に、ＭＳＤが小さい方の経路が保持され、
ＭＳＤが大きい方の経路は放棄される。放棄された経路
を点線で示せば、残りの全ての経路が時刻（ｋ＋３）Ｔ
で状態１＋を通過していることが明らかである。ビタビ
検出器は、従って、時刻（ｋ）Ｔから（ｋ＋３）Ｔへ
の、最尤ｙ値シーケンス（実線で示す）を決定する。こ
の手順は、今度は、時刻（ｋ＋３）Ｔにおける状態１＋
を出発状態として、繰り返される。Ｄｋ＋５の値（３．
２０００）は図９に示すように決定される。
【００２４】ビタビ検出器のＤを求める対象となるｙ値
範囲内で変化する入力ｙ値シーケンスに対し、この方法
をくりかえす。この方法を、コンピューターにプログラ
ムし、期間を延長して実行することも可能である。この
期間に計算されたＤｎ値の最大値は、コンピューターに
よる実行が延長すれば［over time]するほど、Ｄ値に収
束する。上記の図７から９に示した例において計算した
Ｄｋ＋３からＤｋ＋５の値（１．３８００、３．９８０
０、３．２０００）のうちの最大値は、３．９８００で
ある。
範囲内で変化する入力ｙ値シーケンスに対し、この方法
をくりかえす。この方法を、コンピューターにプログラ
ムし、期間を延長して実行することも可能である。この
期間に計算されたＤｎ値の最大値は、コンピューターに
よる実行が延長すれば［over time]するほど、Ｄ値に収
束する。上記の図７から９に示した例において計算した
Ｄｋ＋３からＤｋ＋５の値（１．３８００、３．９８０
０、３．２０００）のうちの最大値は、３．９８００で
ある。
【００２５】図１０は、本発明の実施態様に係る、アナ
ログ／デジタル変換器から飽和ブロックに、および、飽
和ブロックからＥＰＲ４ビタビ検出器に流れるｙ値を示
した表である。ビタビ検出器の＋ｙｍａｘｉｄｅａｌは
＋２．０００であり、ビタビ検出器の−ｙｍａｘｉｄｅ
ａｌは−２．０００である。図から明らかなように、＋
２．０００以上の入力値は、５ビットの値０１１１１に
飽和される。−２．０００以下の入力値は、５ビットの
値１００００に飽和される。入力ビットＳＩ［０］は、
入力ｙ値の最上位ビットであり、出力ビットＳＯ［０］
は、出力ｙ値の最上位ビットである。
ログ／デジタル変換器から飽和ブロックに、および、飽
和ブロックからＥＰＲ４ビタビ検出器に流れるｙ値を示
した表である。ビタビ検出器の＋ｙｍａｘｉｄｅａｌは
＋２．０００であり、ビタビ検出器の−ｙｍａｘｉｄｅ
ａｌは−２．０００である。図から明らかなように、＋
２．０００以上の入力値は、５ビットの値０１１１１に
飽和される。−２．０００以下の入力値は、５ビットの
値１００００に飽和される。入力ビットＳＩ［０］は、
入力ｙ値の最上位ビットであり、出力ビットＳＯ［０］
は、出力ｙ値の最上位ビットである。
【００２６】図１１は、図１０に示す飽和を実現するた
めに考えられる１つの方法を示した概略図である。入力
ｙ値の２つの最上位ビットが「０１」である場合には、
値「０１１１１」はマルチプレクサ２００によって多重
化され、出力ｙ値ビットラインＳＯ［０：４］上に出力
される。入力ｙ値の２つの最上位ビットが「１０」であ
る場合には、値「１００００」はマルチプレクサ２００
によって多重化され、出力ｙ値ビットラインＳＯ［０：
４］上に出力される。入力ｙ値の２つの最上位ビットが
「００」または「１１」である場合には、ＳＩ［１：
５］入力ｙ値はマルチプレクサ２００を通過して、出力
ｙ値ビットラインＳＯ［０：４］上にあらわれる。
めに考えられる１つの方法を示した概略図である。入力
ｙ値の２つの最上位ビットが「０１」である場合には、
値「０１１１１」はマルチプレクサ２００によって多重
化され、出力ｙ値ビットラインＳＯ［０：４］上に出力
される。入力ｙ値の２つの最上位ビットが「１０」であ
る場合には、値「１００００」はマルチプレクサ２００
によって多重化され、出力ｙ値ビットラインＳＯ［０：
４］上に出力される。入力ｙ値の２つの最上位ビットが
「００」または「１１」である場合には、ＳＩ［１：
５］入力ｙ値はマルチプレクサ２００を通過して、出力
ｙ値ビットラインＳＯ［０：４］上にあらわれる。
【００２７】図１２は本発明の別の実施例に係る方法を
示したフローチャートである。この方法は、ステップ７
において開始する。ステップ８において、ｙｍａｘの値
はｙｍａｘｒｅａｌに設定される。ステップ９におい
て、ビタビ検出器において達成されるサイズの減少が決
定される。ステップ１０において、誤りの確率Ｐ［Ｅ］
計が実行される。いくつかの態様においては、与えられ
た信号雑音比を有する入力についてのビット誤り率を、
ＭａｔＬａｂシミュレーションを用いて決定することが
できる。ステップ１１において、ｙｍａｘは、アナログ
／デジタル変換ステップの整数倍だけ減少される。ステ
ップ１２において、ｙｍａｘがｙｍａｘｉｄｅａｌより
も大きい場合、ステップ９に戻る。さもなければ、ステ
ップ１３に進む。ステップ１３において、誤りの確率Ｐ
［Ｅ］に大きく影響することなく最小のビタビを実現し
たｙｍａｘを選択する。いくつかの実施態様において
は、許容可能な最大の誤り確率Ｐ［Ｅ］は、ステップ１
３より前に決定してもよい。ステップ１４において方法
は終了する。従って、いくつかの実施態様においては、
ｙ値の範囲を過度に飽和させることなくビタビ検出器の
サイズを縮減できるため、飽和されたｙ値に対するビタ
ビ検出器のＤは、飽和されていないｙ値に対するビタビ
検出器のＤとは異なる「２の整数乗の範囲」にある。飽
和ブロックを実現する方法を示したこれらの実施態様
は、説明のためにとりあげたのであって、各種の適切な
回路やソフトウエアを用いることができることはいうま
でもない。例えば、ルックアップテーブルを用いること
ができる。その他多様な実現形態が可能である。
示したフローチャートである。この方法は、ステップ７
において開始する。ステップ８において、ｙｍａｘの値
はｙｍａｘｒｅａｌに設定される。ステップ９におい
て、ビタビ検出器において達成されるサイズの減少が決
定される。ステップ１０において、誤りの確率Ｐ［Ｅ］
計が実行される。いくつかの態様においては、与えられ
た信号雑音比を有する入力についてのビット誤り率を、
ＭａｔＬａｂシミュレーションを用いて決定することが
できる。ステップ１１において、ｙｍａｘは、アナログ
／デジタル変換ステップの整数倍だけ減少される。ステ
ップ１２において、ｙｍａｘがｙｍａｘｉｄｅａｌより
も大きい場合、ステップ９に戻る。さもなければ、ステ
ップ１３に進む。ステップ１３において、誤りの確率Ｐ
［Ｅ］に大きく影響することなく最小のビタビを実現し
たｙｍａｘを選択する。いくつかの実施態様において
は、許容可能な最大の誤り確率Ｐ［Ｅ］は、ステップ１
３より前に決定してもよい。ステップ１４において方法
は終了する。従って、いくつかの実施態様においては、
ｙ値の範囲を過度に飽和させることなくビタビ検出器の
サイズを縮減できるため、飽和されたｙ値に対するビタ
ビ検出器のＤは、飽和されていないｙ値に対するビタビ
検出器のＤとは異なる「２の整数乗の範囲」にある。飽
和ブロックを実現する方法を示したこれらの実施態様
は、説明のためにとりあげたのであって、各種の適切な
回路やソフトウエアを用いることができることはいうま
でもない。例えば、ルックアップテーブルを用いること
ができる。その他多様な実現形態が可能である。
【００２８】以上、いくつかの実施態様に関して本発明
を説明してきたが、本発明はこれらに限定されるもので
はない。最尤検出器に与えられるｙ値を、ｙｍａｘｉｄ
ｅａｌに飽和させる必要はない。本発明はビタビ検出器
以外の最尤検出器を用いたＰＲＭＬシステムにも有用で
あり、ＰＲ４、ＥＰＲ４、Ｅ２ＰＲ４以外の部分応答ス
キームを利用したＰＲＭＬシステムに拡張することがで
き、従って、本発明の範囲を逸脱することなく、上述し
た実施態様の多様な修正や改良、特徴の組み合わせを実
施することができる。
を説明してきたが、本発明はこれらに限定されるもので
はない。最尤検出器に与えられるｙ値を、ｙｍａｘｉｄ
ｅａｌに飽和させる必要はない。本発明はビタビ検出器
以外の最尤検出器を用いたＰＲＭＬシステムにも有用で
あり、ＰＲ４、ＥＰＲ４、Ｅ２ＰＲ４以外の部分応答ス
キームを利用したＰＲＭＬシステムに拡張することがで
き、従って、本発明の範囲を逸脱することなく、上述し
た実施態様の多様な修正や改良、特徴の組み合わせを実
施することができる。
【図１】ＰＲＭＬ（部分応答最尤）システムの概略図で
ある。
ある。
【図２】ＰＲＭＬシステムにおいて、システムの性能を
低下させることなく、複雑性の少ない最尤検出器を実現
するための方法を示すフローチャートである。
低下させることなく、複雑性の少ない最尤検出器を実現
するための方法を示すフローチャートである。
【図３】本発明によるＰＲＭＬシステムの概略図であ
る。
る。
【図４】ＰＲ４部分応答スキームのためのビタビトレリ
スを示す図である。
スを示す図である。
【図５】ハードディスクから与えられた処理・サンプリ
ング済みのＸ値のシーケンスからノイズなしのシンボル
を決定する方法を説明するための図である。
ング済みのＸ値のシーケンスからノイズなしのシンボル
を決定する方法を説明するための図である。
【図６】図５からの情報を表形式にして示した図であ
る。
る。
【図７】ノイズを含む入力ｙ値のシーケンスに対しての
時刻（ｋ＋３）ＴのＤｎ値を決定する方法を示す図であ
る。
時刻（ｋ＋３）ＴのＤｎ値を決定する方法を示す図であ
る。
【図８】次のＤｎ値を決定する方法を示す図である。
【図９】次のＤｎ値を決定する方法を示す図である。
【図１０】本発明の実施態様に係る、アナログ／デジタ
ル変換器から飽和ブロックへ、および、飽和ブロックか
らＥＰＲ４ビタビ検出器へのｙ値の流れを示す図であ
る。
ル変換器から飽和ブロックへ、および、飽和ブロックか
らＥＰＲ４ビタビ検出器へのｙ値の流れを示す図であ
る。
【図１１】図１０に示す飽和を具現する方法を示した概
略図である。
略図である。
【図１２】本発明の別の実施態様に係る方法を示したフ
ローチャートである。
ローチャートである。
１ ＰＲＭＬシステム ２ 可変利得増幅器 ３ 等化器 ４ アナログ／デジタル変換器 ５ タイミングおよび利得復旧回路 ６ 最尤検出器 ７ 入力部 ８ 入力部 ９ 出力部 １０ 出力部 １００ ＰＲＭＬシステム １０１ 飽和ブロック １０２ 最尤検出器 １０３ 入力部 １０４ 出力部
Claims (13)
- 【請求項１】 ｙｍａｘｒｅａｌによって定められる第
一の範囲を持つｙ値を出力するアナログ／デジタル変換
器を含む利得制御ループと、 第二の範囲を持つ入力ｙ値を受信および処理し、部分応
答スキームに従って出力ｙ値のシーケンスを出力する最
尤検出器とを備え、 前記第二の範囲は、前記第一の範囲より小さく、且つ前
記第一の範囲に含まれており、前記部分応答スキーム
は、より小さい範囲にある理想最大ｙ値（ｙｍａｘｉｄ
ｅａｌ）を有し、前記最尤検出器は、Ｄと、関連するｙ
ｍａｘとを有し、前記部分応答スキームに従って動作す
る最尤検出器についてのＤおよびｙｍａｘ間にはある関
係が存在し、前記最尤検出器のＤは、ｙｍａｘｒｅａｌ
を用いて上記関係に従って決定されるＤと比較して、よ
り小さい２の整数乗の範囲にあることを特徴とする部分
応答最尤システム。 - 【請求項２】 １＜Ｄ≦２の場合、Ｄは第一の２の整数
乗の範囲にあり、 ２＜Ｄ≦４の場合、Ｄは第二の２の整数乗の範囲にあ
り、 ４＜Ｄ≦８の場合、Ｄは第三の２の整数乗の範囲にあ
り、 ８＜Ｄ≦１６の場合、Ｄは第四の２の整数乗の範囲にあ
り、 １６＜Ｄ≦３２の場合、Ｄは第五の２の整数乗の範囲に
ある請求項１記載の部分応答最尤システム。 - 【請求項３】 前記部分応答スキームがＰＲ４であり、
Ｄとｙｍａｘとの関係が２（ｙｍａｘ＋１）であり、ｙ
ｍａｘｉｄｅａｌが１である請求項１記載の部分応答最
尤システム。 - 【請求項４】 前記部分応答スキームがＥＰＲ４であ
り、Ｄとｙｍａｘとの関係が４（ｙｍａｘ）であり、ｙ
ｍａｘｉｄｅａｌが２である請求項１記載の部分応答最
尤システム。 - 【請求項５】 前記アナログ／デジタル変換器からのｙ
値出力を飽和させ、飽和されたｙ値を前記最尤検出器へ
出力する手段をさらに備えた請求項１記載の部分応答最
尤システム。 - 【請求項６】 前記飽和させる手段は、ｙｍａｘｉｄｅ
ａｌよりも大きいｙ値を、ｙｍａｘｉｄｅａｌに飽和さ
せる請求項５記載の部分応答最尤システム。 - 【請求項７】 前記飽和させる手段は、＋ＳＡＴから−
ＳＡＴの範囲にｙ値を飽和させるものであり、＋ＳＡＴ
は＋ｙｍａｘｉｄｅａｌよりも大きく、−ＳＡＴは−ｙ
ｍａｘｉｄｅａｌよりも小さい請求項５記載の部分応答
最尤システム。 - 【請求項８】 前記最尤検出器はビタビ検出器である請
求項１記載の部分応答最尤システム。 - 【請求項９】 ａ）部分応答スキームと第一の範囲のｙ
値とを与えられ、最尤検出器の第一のＤを決定するステ
ップと、 ｂ）前記部分応答スキームと第二の範囲のｙ値とを与え
られ、最尤検出器の、第一のＤに比べてより小さい２の
整数乗の範囲にある第二のＤを決定するステップと、 ｃ）集積回路上に、前記第一の範囲のｙ値を持つ利得制
御ループを設けるステップと、 ｄ）前記集積回路上に、前記第二の範囲のｙ値を持つｙ
値を与えられる最尤検出器を設けるステップとを含むこ
とを特徴とする部分応答最尤方法。 - 【請求項１０】 前記第一の範囲にあるｙ値を前記第二
の範囲に飽和させ、前記第二の範囲に飽和されたｙ値を
前記最尤検出器に与えるステップをさらに含むことを特
徴とする請求項９記載の部分応答最尤方法。 - 【請求項１１】 前記ステップａ）は、前記ステップ
ｂ）の後に行われる請求項９記載の部分応答最尤方法。 - 【請求項１２】 前記ステップｂ）は、前記ステップ
ａ）の後に行われる請求項９に記載の部分応答最尤方
法。 - 【請求項１３】 第一の範囲を持つｙ値を出力するアナ
ログ／デジタル変換器を含む利得制御ループと、 前記第一の範囲より小さく、且つ前記第一の範囲に含ま
れている第二の範囲を持つ入力ｙ値を受信および処理
し、部分応答スキームに従って出力ｙ値のシーケンスを
出力する最尤検出器と、 前記利得制御ループから出力されたｙ値を前記第二の範
囲に飽和させる飽和ブロックとを有することを特徴とす
る部分応答最尤システム。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002157842A (ja) * | 2000-11-21 | 2002-05-31 | Fujitsu Ltd | データ再生装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6219380B1 (en) * | 1997-04-28 | 2001-04-17 | Industrial Technology Research Institute | Pulse position modulation based transceiver architecture with fast acquisition slot-locked-loop |
| US6236692B1 (en) * | 1998-07-09 | 2001-05-22 | Texas Instruments Incorporated | Read channel for increasing density in removable disk storage devices |
| US6522489B1 (en) * | 1999-12-21 | 2003-02-18 | Texas Instruments Incorporated | Efficient analog-to-digital converter for digital systems |
| US7010029B1 (en) * | 2000-04-13 | 2006-03-07 | At&T Corp. | Equalization of transmit diversity space-time coded signals |
| US6587987B1 (en) * | 2000-07-07 | 2003-07-01 | Lucent Technologies Inc. | Method and apparatus for extracting reliability information from partial response channels |
| FR2811831B1 (fr) * | 2000-07-17 | 2002-10-11 | Matra Nortel Communications | Procede et dispositif de conversion analogique/numerique |
| US7290200B2 (en) * | 2002-07-12 | 2007-10-30 | Stmicroelectronics, Inc. | E2PR4 viterbi detector and method for adding a branch metric to the path metric of the surviving path after selecting the surviving path |
| US7161522B1 (en) * | 2005-09-20 | 2007-01-09 | Lsi Logic Corporation | Severe asymmetry compensator for optical recording PRML read channel |
| US8077790B2 (en) * | 2007-10-23 | 2011-12-13 | Eric Morgan Dowling | Tiled-building-block trellis encoders |
| US7864467B2 (en) * | 2008-02-06 | 2011-01-04 | International Business Machines Corporation | Gain control for data-dependent detection in magnetic storage read channels |
| TWI415429B (zh) * | 2010-06-17 | 2013-11-11 | Hwa Hsia Inst Of Technology | 部分響應等化器優化方法及其裝置 |
Family Cites Families (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4015238A (en) * | 1975-11-24 | 1977-03-29 | Harris Corporation | Metric updater for maximum likelihood decoder |
| US4571734A (en) * | 1983-08-05 | 1986-02-18 | International Business Machines Corporation | Method and apparatus for decoding the output signal of a partial-response class-IV communication or recording-device channel |
| US4644564A (en) * | 1983-08-05 | 1987-02-17 | International Business Machines Corporation | Decoding the output signal of a partial-response class-IV communication or recording device channel |
| US4609907A (en) * | 1984-10-31 | 1986-09-02 | International Business Machines Corporation | Dual channel partial response system |
| GB8527913D0 (en) * | 1985-11-12 | 1985-12-18 | Pa Consulting Services | Analysing transitions in finite state machines |
| DE68920739T2 (de) * | 1989-08-16 | 1995-06-29 | Ibm | Daten-Kodierung für den Sofortstart von PRML-Empfängern. |
| US5027374A (en) * | 1990-03-26 | 1991-06-25 | Motorola, Inc. | Bit serial Viterbi decoder add/compare/select array |
| US5220294A (en) * | 1990-05-21 | 1993-06-15 | Nec Corporation | Phase-locked loop circuit |
| EP0482823B1 (en) * | 1990-10-22 | 1998-08-26 | Nec Corporation | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| KR950013877B1 (ko) * | 1990-11-19 | 1995-11-17 | 후지쓰 가부시끼가이샤 | 최대 공산복호 방법 및 장치 |
| US5220466A (en) * | 1991-05-21 | 1993-06-15 | International Business Machines Corporation | Method and apparatus for digital filter control in a partial-response maximum-likelihood disk drive system |
| US5502735A (en) * | 1991-07-16 | 1996-03-26 | Nokia Mobile Phones (U.K.) Limited | Maximum likelihood sequence detector |
| US5233482A (en) * | 1991-07-31 | 1993-08-03 | International Business Machines Corporation | Thermal asperity compensation for PRML data detection |
| US5418795A (en) * | 1991-09-13 | 1995-05-23 | Sony Corporation | Viterbi decoder with path metric comparisons for increased decoding rate and with normalization timing calculation |
| US5469452A (en) * | 1991-09-27 | 1995-11-21 | Qualcomm Incorporated | Viterbi decoder bit efficient chainback memory method and decoder incorporating same |
| JP2876856B2 (ja) * | 1991-10-31 | 1999-03-31 | 日本電気株式会社 | 系列推定方法および装置 |
| JP2683665B2 (ja) * | 1991-11-27 | 1997-12-03 | 日本電気株式会社 | 最尤系列推定装置 |
| US5196849A (en) * | 1992-01-31 | 1993-03-23 | International Business Machines Corporation | Method and apparatus for implementing PRML codes with maximum ones |
| US5291499A (en) * | 1992-03-16 | 1994-03-01 | Cirrus Logic, Inc. | Method and apparatus for reduced-complexity viterbi-type sequence detectors |
| MY108838A (en) * | 1992-07-03 | 1996-11-30 | Koninklijke Philips Electronics Nv | Adaptive viterbi detector |
| US5408503A (en) * | 1992-07-03 | 1995-04-18 | U.S. Philips Corporation | Adaptive viterbi detector |
| US5408502A (en) * | 1992-07-13 | 1995-04-18 | General Instrument Corporation | Apparatus and method for communicating digital data using trellis coded QAM with punctured convolutional codes |
| JP2648554B2 (ja) * | 1992-08-13 | 1997-09-03 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｐｒｍｌディスク駆動システムの非同期ゲイン調整方法および装置 |
| US5341249A (en) * | 1992-08-27 | 1994-08-23 | Quantum Corporation | Disk drive using PRML class IV sampling data detection with digital adaptive equalization |
| US5341387A (en) * | 1992-08-27 | 1994-08-23 | Quantum Corporation | Viterbi detector having adjustable detection thresholds for PRML class IV sampling data detection |
| US5258933A (en) * | 1992-08-27 | 1993-11-02 | Quantum Corporation | Timing control for PRML class IV sampling data detection channel |
| US5375145A (en) * | 1992-08-27 | 1994-12-20 | Quantum Corporation | Multi-mode gain control loop for PRML class IV sampling data detection channel |
| KR940010435B1 (ko) * | 1992-08-31 | 1994-10-22 | 삼성전자 주식회사 | 비터비 복호기의 경로기억장치 |
| US5359631A (en) * | 1992-09-30 | 1994-10-25 | Cirrus Logic, Inc. | Timing recovery circuit for synchronous waveform sampling |
| JPH06205053A (ja) * | 1993-01-05 | 1994-07-22 | Yamaha Corp | 復号装置 |
| CA2116736C (en) * | 1993-03-05 | 1999-08-10 | Edward M. Roney, Iv | Decoder selection |
| US5509020A (en) * | 1993-05-27 | 1996-04-16 | Sony Corporation | Viterbi decoding apparatus and methods |
| US5504784A (en) * | 1993-10-06 | 1996-04-02 | Niyogi; Sourabh | Viterbi algorithm decoding method and apparatus |
| US5539780A (en) * | 1993-10-28 | 1996-07-23 | Motorola, Inc. | Computationally efficient data decoder and method used therein |
| US5410556A (en) * | 1993-10-29 | 1995-04-25 | Ampex Corporation | Pipelined viterbi decoder |
| US5414738A (en) * | 1993-11-09 | 1995-05-09 | Motorola, Inc. | Maximum likelihood paths comparison decoder |
| US5432804A (en) * | 1993-11-16 | 1995-07-11 | At&T Corp. | Digital processor and viterbi decoder having shared memory |
| US5412669A (en) * | 1993-12-09 | 1995-05-02 | Cirrus Logic, Inc. | Add, compare and select circuit |
| JP3450922B2 (ja) * | 1994-02-01 | 2003-09-29 | パイオニア株式会社 | ディジタル信号再生装置 |
| US5459679A (en) * | 1994-07-18 | 1995-10-17 | Quantum Corporation | Real-time DC offset control and associated method |
| US5430768A (en) * | 1994-09-21 | 1995-07-04 | Seagate Technology, Inc. | Maximum likelihood detector for a disc drive PRML read channel |
| US5521945A (en) * | 1995-06-30 | 1996-05-28 | Quantum Corporation | Reduced complexity EPR4 post-processor for sampled data detection |
-
1997
- 1997-02-19 US US08/800,989 patent/US5914989A/en not_active Expired - Lifetime
- 1997-08-28 JP JP23230097A patent/JP3279509B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-19 EP EP98102889A patent/EP0860826A3/en not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002157842A (ja) * | 2000-11-21 | 2002-05-31 | Fujitsu Ltd | データ再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5914989A (en) | 1999-06-22 |
| EP0860826A2 (en) | 1998-08-26 |
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