JPH0918356A - Ｐｒ４等化サンプリングデータ検出チャネルにおけるｅｐｒ４検出器およびｅｐｒ４検出方法ならびにデジタル情報記憶および検索チャネル - Google Patents
Ｐｒ４等化サンプリングデータ検出チャネルにおけるｅｐｒ４検出器およびｅｐｒ４検出方法ならびにデジタル情報記憶および検索チャネルInfo
- Publication number
- JPH0918356A JPH0918356A JP8132084A JP13208496A JPH0918356A JP H0918356 A JPH0918356 A JP H0918356A JP 8132084 A JP8132084 A JP 8132084A JP 13208496 A JP13208496 A JP 13208496A JP H0918356 A JPH0918356 A JP H0918356A
- Authority
- JP
- Japan
- Prior art keywords
- error event
- path
- error
- epr4
- trellis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 title claims description 38
- 238000005070 sampling Methods 0.000 title claims description 29
- 238000000034 method Methods 0.000 title claims description 9
- 238000012937 correction Methods 0.000 claims abstract description 24
- 230000004044 response Effects 0.000 claims description 25
- 230000005291 magnetic effect Effects 0.000 claims description 20
- 238000001228 spectrum Methods 0.000 claims description 10
- 238000004364 calculation method Methods 0.000 claims description 9
- 238000010200 validation analysis Methods 0.000 claims description 4
- 238000013500 data storage Methods 0.000 claims description 3
- 238000012805 post-processing Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 22
- 230000036961 partial effect Effects 0.000 description 15
- 230000000875 corresponding effect Effects 0.000 description 12
- 230000002829 reductive effect Effects 0.000 description 12
- 238000007476 Maximum Likelihood Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 6
- 230000002452 interceptive effect Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000002860 competitive effect Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002023 wood Substances 0.000 description 2
- 241000233805 Phoenix Species 0.000 description 1
- 241000283080 Proboscidea <mammal> Species 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000012804 iterative process Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10055—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using partial response filtering when writing the signal to the medium or reading it therefrom
- G11B20/10074—EPR4, i.e. extended partial response class 4, polynomial (1-D) *(1+D)2
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L65/00—Network arrangements, protocols or services for supporting real-time applications in data packet communication
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems
Abstract
(57)【要約】
【課題】 ＥＰＲ４チャネルに対する複雑度の低いポス
トプロセッサを実現する。 【解決手段】 ＥＰＲ４検出器は、ＰＲ４ビタビ検出器
と、ＰＲ４ビタビの出力での推定された出力シーケンス
を向上させるためのＥＰＲ４ポストプロセッサとを含
む。ＰＲ４ビタビ検出器は、ＰＲ４トレリスを通る経路
に従い、コード化されたデジタル情報のデジタル推定を
チャネルに生成し、かつＰＲ４トレリスを通るその他の
経路に関連するその他の経路情報を生成する。ＥＰＲ４
ポストプロセッサは、ＰＲ４経路記憶回路と、エラー事
象選択回路と、経路訂正回路とを有する。
トプロセッサを実現する。 【解決手段】 ＥＰＲ４検出器は、ＰＲ４ビタビ検出器
と、ＰＲ４ビタビの出力での推定された出力シーケンス
を向上させるためのＥＰＲ４ポストプロセッサとを含
む。ＰＲ４ビタビ検出器は、ＰＲ４トレリスを通る経路
に従い、コード化されたデジタル情報のデジタル推定を
チャネルに生成し、かつＰＲ４トレリスを通るその他の
経路に関連するその他の経路情報を生成する。ＥＰＲ４
ポストプロセッサは、ＰＲ４経路記憶回路と、エラー事
象選択回路と、経路訂正回路とを有する。
Description
【０００１】
【発明の概要】本発明は磁気記録および再生チャネルな
どのサンプリングデータ検出チャネルにおける情報の検
出に関する。より特定的には、本発明は二進入力拡張部
分応答クラス４（ＥＰＲ４）チャネルのための、複雑性
が減じられたポストプロセッサに関する。
どのサンプリングデータ検出チャネルにおける情報の検
出に関する。より特定的には、本発明は二進入力拡張部
分応答クラス４（ＥＰＲ４）チャネルのための、複雑性
が減じられたポストプロセッサに関する。
【０００２】
【発明の背景】記録密度を高めるために、磁気記録チャ
ネルの設計者はアナログピーク検出方法からサンプリン
グデータ検出方法へと切換えている。サンプリングデー
タ検出システムでは、読出信号は１／Ｔ（Ｔはチャネル
シンボルの長さを表わす）というチャネルレートでフィ
ルタ処理およびサンプリングされる。このような方法は
部分応答最大尤度（ＰＲＭＬ）と呼ばれる。最も一般的
なＰＲＭＬシステムではフィルタを用いて読出信号を部
分応答クラス４（ＰＲ４）信号に等化する。ＰＲ４チャ
ネルの離散時間伝達関数は（１−Ｄ2 ）であり、ここで
Ｄは単位時間をＴとした場合の単位時間遅延演算子を表
わす。したがって、ＰＲ４チャネルの雑音のない出力
は、入力信号から、入力信号を２Ｔだけ時間を遅延させ
たものをマイナスしたものに等しい。ＰＲＭＬシステム
では、雑音の多い部分応答チャネルの出力はチャネルレ
ートでサンプリングされ、ビタビ検出器を用いて検出さ
れる。典型的には、ビタビ検出器は、ゼロ平均で、累積
的で独立し同一的に分布するガウス雑音におけるサンプ
リング部分応答チャネルの最大尤度検出のために設計さ
れる。
ネルの設計者はアナログピーク検出方法からサンプリン
グデータ検出方法へと切換えている。サンプリングデー
タ検出システムでは、読出信号は１／Ｔ（Ｔはチャネル
シンボルの長さを表わす）というチャネルレートでフィ
ルタ処理およびサンプリングされる。このような方法は
部分応答最大尤度（ＰＲＭＬ）と呼ばれる。最も一般的
なＰＲＭＬシステムではフィルタを用いて読出信号を部
分応答クラス４（ＰＲ４）信号に等化する。ＰＲ４チャ
ネルの離散時間伝達関数は（１−Ｄ2 ）であり、ここで
Ｄは単位時間をＴとした場合の単位時間遅延演算子を表
わす。したがって、ＰＲ４チャネルの雑音のない出力
は、入力信号から、入力信号を２Ｔだけ時間を遅延させ
たものをマイナスしたものに等しい。ＰＲＭＬシステム
では、雑音の多い部分応答チャネルの出力はチャネルレ
ートでサンプリングされ、ビタビ検出器を用いて検出さ
れる。典型的には、ビタビ検出器は、ゼロ平均で、累積
的で独立し同一的に分布するガウス雑音におけるサンプ
リング部分応答チャネルの最大尤度検出のために設計さ
れる。
【０００３】ＰＲ４（１−Ｄ2 ）チャネルは、ビットに
よる、インタリービングする２つの（１−Ｄ′）チャネ
ルと等しく、各々のチャネルはチャネルレートの２分の
１で動作し、Ｄ′は単位時間を２Ｔとした単位時間遅延
演算子であり、すなわちＤ′＝Ｄ2 となる。（１−
Ｄ′）チャネルのためのビタビ検出器の実現では複雑度
が低いため、ＰＲ４チャネルのためのビタビ検出器は、
（１−Ｄ′）チャネルのための２つのビタビ検出器をイ
ンタリーブすることにより実現されることが多い。こう
すればＰＲ４ビタビ検出器はチャネルレートの２分の１
で動作するため、超大型集積（ＶＬＳＩ）回路において
高速エレクトロニクスを実現する際に技術上の困難に遭
遇する前にチャネルレートを大幅に増大させることがで
きる。２つのインタリーブされる（１−Ｄ′）ビタビ検
出器を採用するＰＲ４ビタビ検出器の例が、本明細書に
引用により援用する、同一譲受人に譲渡されるニューエ
ン（Nguyen）の米国特許第5,341,387 号「ディスクドラ
イブにおけるＰＲＭＬクラス４のためのビタビ検出器
（Viterbi Detector for PRML Class IV in Disk Driv
e）」にみられるだろう。
よる、インタリービングする２つの（１−Ｄ′）チャネ
ルと等しく、各々のチャネルはチャネルレートの２分の
１で動作し、Ｄ′は単位時間を２Ｔとした単位時間遅延
演算子であり、すなわちＤ′＝Ｄ2 となる。（１−
Ｄ′）チャネルのためのビタビ検出器の実現では複雑度
が低いため、ＰＲ４チャネルのためのビタビ検出器は、
（１−Ｄ′）チャネルのための２つのビタビ検出器をイ
ンタリーブすることにより実現されることが多い。こう
すればＰＲ４ビタビ検出器はチャネルレートの２分の１
で動作するため、超大型集積（ＶＬＳＩ）回路において
高速エレクトロニクスを実現する際に技術上の困難に遭
遇する前にチャネルレートを大幅に増大させることがで
きる。２つのインタリーブされる（１−Ｄ′）ビタビ検
出器を採用するＰＲ４ビタビ検出器の例が、本明細書に
引用により援用する、同一譲受人に譲渡されるニューエ
ン（Nguyen）の米国特許第5,341,387 号「ディスクドラ
イブにおけるＰＲＭＬクラス４のためのビタビ検出器
（Viterbi Detector for PRML Class IV in Disk Driv
e）」にみられるだろう。
【０００４】最近では、最大尤度検出を用いた部分応答
クラス４（ＰＲ４ＭＬ）よりも性能のよい、磁気記録の
ためのサンプリングデータ検出技術への関心が高まって
いる。磁気記録チャネルにおける雑音は、信号を部分応
答信号に等化するのに用いられるフィルタにより着色さ
れるため、部分応答チャネルのサンプリングされた出力
を悪化させる雑音は、累積的で相関するガウス雑音とし
て説明するのがより正確である。典型的に、雑音の相関
性を考慮しないビタビ検出器を用いると、雑音の相関性
は性能を低下させる。しかしながら、ビタビ検出器に雑
音の相関性の効果を含ませることはめったに行なわれな
い、というのもそうすれば非常に複雑になるためであ
る。磁気記録チャネルの周波数応答との整合性がより高
い部分応答チャネルを選択することにより、この雑音の
相関性による性能の低下を最小にすることができる。
クラス４（ＰＲ４ＭＬ）よりも性能のよい、磁気記録の
ためのサンプリングデータ検出技術への関心が高まって
いる。磁気記録チャネルにおける雑音は、信号を部分応
答信号に等化するのに用いられるフィルタにより着色さ
れるため、部分応答チャネルのサンプリングされた出力
を悪化させる雑音は、累積的で相関するガウス雑音とし
て説明するのがより正確である。典型的に、雑音の相関
性を考慮しないビタビ検出器を用いると、雑音の相関性
は性能を低下させる。しかしながら、ビタビ検出器に雑
音の相関性の効果を含ませることはめったに行なわれな
い、というのもそうすれば非常に複雑になるためであ
る。磁気記録チャネルの周波数応答との整合性がより高
い部分応答チャネルを選択することにより、この雑音の
相関性による性能の低下を最小にすることができる。
【０００５】最大の半分でパルス幅につき２つのチャネ
ルシンボルを上回る、ＰＷ５０／Ｔ＞２．０という、正
規化された記録密度では、磁気記録チャネルの周波数応
答は、ＰＲ４チャネルよりもＥＰＲ４チャネルの周波数
応答に似ている。離散時間伝達関数（１＋Ｄ−Ｄ2 −Ｄ
3 ）である、拡張部分応答クラス４（ＥＰＲ４）チャネ
ルは、ＰＲ４チャネルよりも低周波数部分が多く高周波
数部分が少ない。最大尤度検出を用いた拡張部分応答ク
ラス４（ＥＰＲ４ＭＬ）により、記録密度がより高い場
合は高性能となるが、その理由は磁気記録チャネルをＥ
ＰＲ４チャネル応答に等化すると、高周波数の雑音の増
大が少ないからである。しかしながら、上記のＰＲ４ビ
タビ検出器と異なり、ＥＰＲ４ビタビ検出器を、チャネ
ルレートの２分の１で動作する２つの独立しインタリー
ブされる複雑性の低い検出器に分割することはできな
い。したがって、磁気記録システムにおいてＥＰＲ４Ｍ
Ｌを実現する際の主な欠点は、ＥＰＲ４ビタビ検出器は
ＰＲ４ビタビ検出器よりも遙に複雑であり、実用化には
多大な費用がかかることであった。
ルシンボルを上回る、ＰＷ５０／Ｔ＞２．０という、正
規化された記録密度では、磁気記録チャネルの周波数応
答は、ＰＲ４チャネルよりもＥＰＲ４チャネルの周波数
応答に似ている。離散時間伝達関数（１＋Ｄ−Ｄ2 −Ｄ
3 ）である、拡張部分応答クラス４（ＥＰＲ４）チャネ
ルは、ＰＲ４チャネルよりも低周波数部分が多く高周波
数部分が少ない。最大尤度検出を用いた拡張部分応答ク
ラス４（ＥＰＲ４ＭＬ）により、記録密度がより高い場
合は高性能となるが、その理由は磁気記録チャネルをＥ
ＰＲ４チャネル応答に等化すると、高周波数の雑音の増
大が少ないからである。しかしながら、上記のＰＲ４ビ
タビ検出器と異なり、ＥＰＲ４ビタビ検出器を、チャネ
ルレートの２分の１で動作する２つの独立しインタリー
ブされる複雑性の低い検出器に分割することはできな
い。したがって、磁気記録システムにおいてＥＰＲ４Ｍ
Ｌを実現する際の主な欠点は、ＥＰＲ４ビタビ検出器は
ＰＲ４ビタビ検出器よりも遙に複雑であり、実用化には
多大な費用がかかることであった。
【０００６】時間ｎＴに相当するサンプル時間ｎでは、
入力シンボルはｘ［ｎ］であり、ＥＰＲ４チャネルの雑
音のない出力は、ｙEPR4［ｎ］＝ｘ［ｎ］＋ｘ［ｎ−
１］−ｘ［ｎ−２］−ｘ［ｎ−３］によって与えられ
る。入力シンボルは二進であるため、−２、−１、０、
１および２という５つのチャネル出力シンボルの可能性
がある。チャネル出力シンボルはまた、雑音のないＥＰ
Ｒ４サンプルまたは理想的なＥＰＲ４サンプルと呼ばれ
る。ＥＰＲ４チャネルは、最後の３つの二進入力シンボ
ル、ｓ［ｎ］＝｛ｘ［ｎ−３］，ｘ［ｎ−２］，ｘ［ｎ
−１］｝の８つの可能性のある値に相当する８つの状態
を有する。ＥＰＲ４チャネルに対する状態遷移図は、二
進入力シンボルと状態との可能な組合せすべてに関連す
るチャネル出力シンボルおよび次の状態を示す。状態遷
移図に時間軸を加えることにより、トレリス図が得られ
る。トレリスの各深さは、１つのチャネルレートクロッ
ク周期を表わす。クロック周期ｎの初めの時点では、Ｅ
ＰＲ４チャネルを可能性のある８つの状態のいずれとす
ることもできる。特定的な状態が与えられると、二進入
力シンボルの値次第で可能な次の状態は２つある。トレ
リスを通した経路はすべての可能な二進入力シーケンス
を表わす。
入力シンボルはｘ［ｎ］であり、ＥＰＲ４チャネルの雑
音のない出力は、ｙEPR4［ｎ］＝ｘ［ｎ］＋ｘ［ｎ−
１］−ｘ［ｎ−２］−ｘ［ｎ−３］によって与えられ
る。入力シンボルは二進であるため、−２、−１、０、
１および２という５つのチャネル出力シンボルの可能性
がある。チャネル出力シンボルはまた、雑音のないＥＰ
Ｒ４サンプルまたは理想的なＥＰＲ４サンプルと呼ばれ
る。ＥＰＲ４チャネルは、最後の３つの二進入力シンボ
ル、ｓ［ｎ］＝｛ｘ［ｎ−３］，ｘ［ｎ−２］，ｘ［ｎ
−１］｝の８つの可能性のある値に相当する８つの状態
を有する。ＥＰＲ４チャネルに対する状態遷移図は、二
進入力シンボルと状態との可能な組合せすべてに関連す
るチャネル出力シンボルおよび次の状態を示す。状態遷
移図に時間軸を加えることにより、トレリス図が得られ
る。トレリスの各深さは、１つのチャネルレートクロッ
ク周期を表わす。クロック周期ｎの初めの時点では、Ｅ
ＰＲ４チャネルを可能性のある８つの状態のいずれとす
ることもできる。特定的な状態が与えられると、二進入
力シンボルの値次第で可能な次の状態は２つある。トレ
リスを通した経路はすべての可能な二進入力シーケンス
を表わす。
【０００７】ビタビ検出器を実現する標準的な方策は、
ビタビアルゴリズムを用いて、雑音の多いサンプルのシ
ーケンスと雑音のないサンプルのすべての可能なシーケ
ンスとの間の２乗されたユークリッド距離を最小とする
ことである。ビタビアルゴリズムとは、トレリスを通る
最小距離の経路を求めるための反復アルゴリズムであ
り、この場合の距離とは２乗ユークリッド距離である。
各クロックサイクルの間、ＥＰＲ４ビタビ検出器は８つ
の状態距離を更新し、８つの状態各々に対し１つの残存
経路を選択する。残存経路というのは、特定的な状態に
到る最小距離の経路を表わし、状態距離とはその残存経
路に関連する距離を表わす。８つの状態距離を更新する
ためには、検出器は残存経路を延長させて次のトレリス
の深さにおける各状態への２つの経路を得る。状態距離
を分岐距離に加算することにより経路距離が得られ、こ
の分岐距離とは、現在の雑音の多いサンプルと、分岐に
関連する雑音のないサンプルとの間の２乗ユークリッド
距離を表わす。各状態に入る２つの経路に関連する経路
距離は比較され、最小距離の経路が残存経路として選択
され、この経路に対する経路距離は新しい状態距離とし
て選択される。各クロックサイクルの間、１６の経路距
離が計算され、８つの比較が行なわれる。
ビタビアルゴリズムを用いて、雑音の多いサンプルのシ
ーケンスと雑音のないサンプルのすべての可能なシーケ
ンスとの間の２乗されたユークリッド距離を最小とする
ことである。ビタビアルゴリズムとは、トレリスを通る
最小距離の経路を求めるための反復アルゴリズムであ
り、この場合の距離とは２乗ユークリッド距離である。
各クロックサイクルの間、ＥＰＲ４ビタビ検出器は８つ
の状態距離を更新し、８つの状態各々に対し１つの残存
経路を選択する。残存経路というのは、特定的な状態に
到る最小距離の経路を表わし、状態距離とはその残存経
路に関連する距離を表わす。８つの状態距離を更新する
ためには、検出器は残存経路を延長させて次のトレリス
の深さにおける各状態への２つの経路を得る。状態距離
を分岐距離に加算することにより経路距離が得られ、こ
の分岐距離とは、現在の雑音の多いサンプルと、分岐に
関連する雑音のないサンプルとの間の２乗ユークリッド
距離を表わす。各状態に入る２つの経路に関連する経路
距離は比較され、最小距離の経路が残存経路として選択
され、この経路に対する経路距離は新しい状態距離とし
て選択される。各クロックサイクルの間、１６の経路距
離が計算され、８つの比較が行なわれる。
【０００８】現在のＶＬＳＩ技術において所望のチャネ
ルレートで状態距離を更新するのに必要とされる直列操
作を行なうことが不可能であれば、各状態に入る４つの
分岐を備える８状態のトレリスを用いることにより、チ
ャネルレートの２分の１でビタビアルゴリズムを実現す
ることができる。この場合、各トレリスの深さは２つの
チャネルレートクロックサイクルを表わす。クロック周
期はこの方策では２倍となるが、操作の総数は２倍を上
回る。したがって、実現するにはチャネルレートを増大
させることに関連する費用が多大になる。
ルレートで状態距離を更新するのに必要とされる直列操
作を行なうことが不可能であれば、各状態に入る４つの
分岐を備える８状態のトレリスを用いることにより、チ
ャネルレートの２分の１でビタビアルゴリズムを実現す
ることができる。この場合、各トレリスの深さは２つの
チャネルレートクロックサイクルを表わす。クロック周
期はこの方策では２倍となるが、操作の総数は２倍を上
回る。したがって、実現するにはチャネルレートを増大
させることに関連する費用が多大になる。
【０００９】ＥＰＲ４ビタビ検出器を実現するための別
の方法は、たとえば、クナッドソン（Knudson ）、ウル
フ（Wolf）、およびミルステイン（Milstein）による、
「ＥＰＲ４チャネルのための最大尤度検出器のダイナミ
ックスレショルド実現（Dynamic Threshold Implementa
tion of the Maximum-Likelihood Detector for theEPR
4 Channel）」、IEEE GlobeCom '91 Conf. Record、 Vo
l.3、 GlobeCom 、アリゾナ州フェニックス、１９９１
年１２月、頁６０Ｂ．１．１−６０Ｂ．１．５で述べら
れている。差分距離とは、特定的な状態に入る２つの経
路の距離間の相違として規定される。差分距離の符号
は、２つの経路距離の比較に等しい。この方策では、各
クロックサイクルの間８つの差分距離が更新される。不
運なことに、差分距離の実現は、ＥＰＲ４ビタビ検出器
の標準的な状態距離の実現よりも複雑さはわずかに小さ
いだけである。
の方法は、たとえば、クナッドソン（Knudson ）、ウル
フ（Wolf）、およびミルステイン（Milstein）による、
「ＥＰＲ４チャネルのための最大尤度検出器のダイナミ
ックスレショルド実現（Dynamic Threshold Implementa
tion of the Maximum-Likelihood Detector for theEPR
4 Channel）」、IEEE GlobeCom '91 Conf. Record、 Vo
l.3、 GlobeCom 、アリゾナ州フェニックス、１９９１
年１２月、頁６０Ｂ．１．１−６０Ｂ．１．５で述べら
れている。差分距離とは、特定的な状態に入る２つの経
路の距離間の相違として規定される。差分距離の符号
は、２つの経路距離の比較に等しい。この方策では、各
クロックサイクルの間８つの差分距離が更新される。不
運なことに、差分距離の実現は、ＥＰＲ４ビタビ検出器
の標準的な状態距離の実現よりも複雑さはわずかに小さ
いだけである。
【００１０】ＥＰＲ４ビタビ検出器の複雑性を減じさせ
る１つの方法は、判断のフィードバックを利用して最後
についてくる干渉するシンボルを取去ることである。こ
の方策を用いれば、トレリスにおける状態の数は、残余
の２つの干渉するシンボルに相当する４つに減じられ
る。ＥＰＲ４の等化されたサンプルは、最後の干渉シン
ボルを取除くローカルな判断フィードバックを備える４
状態のトレリスを用いて検出される。不運にも、最後の
干渉シンボルはチャネル応答におけるエネルギに多大に
寄与するため、ＥＰＲ４のためのこの判断フィードバッ
ク方策の性能は劣ったものになる。その結果、この判断
フィードバック方策では、ＰＲ４ＭＬ検出チャネルから
得られるものよりも遙に優れた結果をもたらすことがで
きない。一般に、判断フィードバック方策は、フィード
バックされるついてくる干渉シンボルからのエネルギの
寄与がより少ない等化器のターゲットに適している。
る１つの方法は、判断のフィードバックを利用して最後
についてくる干渉するシンボルを取去ることである。こ
の方策を用いれば、トレリスにおける状態の数は、残余
の２つの干渉するシンボルに相当する４つに減じられ
る。ＥＰＲ４の等化されたサンプルは、最後の干渉シン
ボルを取除くローカルな判断フィードバックを備える４
状態のトレリスを用いて検出される。不運にも、最後の
干渉シンボルはチャネル応答におけるエネルギに多大に
寄与するため、ＥＰＲ４のためのこの判断フィードバッ
ク方策の性能は劣ったものになる。その結果、この判断
フィードバック方策では、ＰＲ４ＭＬ検出チャネルから
得られるものよりも遙に優れた結果をもたらすことがで
きない。一般に、判断フィードバック方策は、フィード
バックされるついてくる干渉シンボルからのエネルギの
寄与がより少ない等化器のターゲットに適している。
【００１１】別の実現方策は、ＰＲ４ビタビ検出器、続
いてＥＰＲ４のためのポストプロセッサを用いることで
ある。最大尤度の性能にほぼ近いものを達成するＥＰＲ
４チャネルのためのポストプロセッサは、ウッド（Woo
d）による、「ターボＰＲＭＬ：妥協ＥＰＲＭＬ検出器
（Turbo PRML: A Compromise EPRML Detector ）」、IE
EE Trans. on Magnetics、第６号２９巻、１９９３年１
１月、頁４０１８−４０２０で述べられている。ターボ
ＰＲＭＬポストプロセッサ技術では、ＰＲ４等化サンプ
ルは、二進入力シーケンスの予備的な推定を生み出すＰ
Ｒ４ビタビ検出器に送られる。次に、予備推定はポスト
プロセッサに送られて、二進入力シーケンスの推定の最
終的に改良されたものをもたらす。
いてＥＰＲ４のためのポストプロセッサを用いることで
ある。最大尤度の性能にほぼ近いものを達成するＥＰＲ
４チャネルのためのポストプロセッサは、ウッド（Woo
d）による、「ターボＰＲＭＬ：妥協ＥＰＲＭＬ検出器
（Turbo PRML: A Compromise EPRML Detector ）」、IE
EE Trans. on Magnetics、第６号２９巻、１９９３年１
１月、頁４０１８−４０２０で述べられている。ターボ
ＰＲＭＬポストプロセッサ技術では、ＰＲ４等化サンプ
ルは、二進入力シーケンスの予備的な推定を生み出すＰ
Ｒ４ビタビ検出器に送られる。次に、予備推定はポスト
プロセッサに送られて、二進入力シーケンスの推定の最
終的に改良されたものをもたらす。
【００１２】ポストプロセッサは、重複しない最小距離
のエラー事象を修正することにより、予備推定を向上さ
せる。ポストプロセッサはＥＰＲ４ビタビ検出器と同じ
距離を用いるため、最小距離のエラー事象を修正するの
に用いられる標準は、ＥＰＲ４ビタビ検出器において残
存経路を選択するのに用いられる標準と同じである。ポ
ストプロセッサの方策では、ＰＲ４ビタビ検出器からの
予備推定を利用し、ＰＲ４経路と呼ばれることになる、
８状態ＥＰＲ４トレリスを通る経路を示す。ＰＲ４経路
に沿う各状態で、ポストプロセッサは、その特定的な状
態で終端をなすすべての可能な最小距離エラー事象に対
しエラー事象距離を計算する。エラー事象距離は、ＰＲ
４経路に対する経路距離と、ＰＲ４経路から分岐してこ
の特定的な状態で初めて合流する競争経路との相違に関
連する。競争経路は、ＰＲ４経路および競争経路が最小
距離によって分割されるように設定される、すなわち２
つの経路における雑音のない信号間の２乗のユークリッ
ド距離は、ＥＰＲ４トレリスにおける何らかの２つの経
路間の可能な最小の値である。ＰＲ４チャネルにおける
雑音は、ＰＲ４経路を選択する際にＰＲ４ビタビ検出器
によるエラーを生じさせるかもしれない。ＥＰＲ４チャ
ネルでは雑音の高まりが少ないため、ポストプロセッサ
は、ＰＲ４経路よりも競争経路を選択することによりこ
のエラーを修正することができる。最小距離のエラー事
象のみが発生し、少なくとも、最小距離エラー事象の最
も長いものの距離により分割されると仮定すると、ＥＰ
Ｒ４ポストプロセッサの出力はＥＰＲ４ビタビ検出器の
出力に等しい。
のエラー事象を修正することにより、予備推定を向上さ
せる。ポストプロセッサはＥＰＲ４ビタビ検出器と同じ
距離を用いるため、最小距離のエラー事象を修正するの
に用いられる標準は、ＥＰＲ４ビタビ検出器において残
存経路を選択するのに用いられる標準と同じである。ポ
ストプロセッサの方策では、ＰＲ４ビタビ検出器からの
予備推定を利用し、ＰＲ４経路と呼ばれることになる、
８状態ＥＰＲ４トレリスを通る経路を示す。ＰＲ４経路
に沿う各状態で、ポストプロセッサは、その特定的な状
態で終端をなすすべての可能な最小距離エラー事象に対
しエラー事象距離を計算する。エラー事象距離は、ＰＲ
４経路に対する経路距離と、ＰＲ４経路から分岐してこ
の特定的な状態で初めて合流する競争経路との相違に関
連する。競争経路は、ＰＲ４経路および競争経路が最小
距離によって分割されるように設定される、すなわち２
つの経路における雑音のない信号間の２乗のユークリッ
ド距離は、ＥＰＲ４トレリスにおける何らかの２つの経
路間の可能な最小の値である。ＰＲ４チャネルにおける
雑音は、ＰＲ４経路を選択する際にＰＲ４ビタビ検出器
によるエラーを生じさせるかもしれない。ＥＰＲ４チャ
ネルでは雑音の高まりが少ないため、ポストプロセッサ
は、ＰＲ４経路よりも競争経路を選択することによりこ
のエラーを修正することができる。最小距離のエラー事
象のみが発生し、少なくとも、最小距離エラー事象の最
も長いものの距離により分割されると仮定すると、ＥＰ
Ｒ４ポストプロセッサの出力はＥＰＲ４ビタビ検出器の
出力に等しい。
【００１３】ＥＰＲ４ビタビ検出器はＰＲ４経路ではな
く競争経路を選択しているため、特定的な競争経路に対
する経路距離が、ＰＲ４経路に対する経路距離よりも小
さければ、その競争経路は可能なエラー事象に適する。
すべてのエラー事象距離が計算され、比較され、適する
ようにされた後、現在の状態で終端をなす最も確からし
いエラー事象が選択される。重複するエラー事象を修正
することを避けるために、ポストプロセッサは、現在の
時間に先行する時間のウィンドウ内で何らかの状態で終
端をなす最も確からしいエラー事象を追跡する。ここで
ウィンドウの長さは最小距離のエラー事象の最大の長さ
に等しい。現在の状態で終端をなす最も確からしいエラ
ー事象が、ウィンドウにストアされた最高のエラー事象
よりも確からしければ、ウィンドウにおける最高のエラ
ー事象が更新され、現在の状態で終端をなすエラー事象
に相当するものとなる。ウィンドウにおける最高のエラ
ー事象は、ウィンドウにおける最も古い状態で終端をな
すエラー事象に相当するときのみ修正される。
く競争経路を選択しているため、特定的な競争経路に対
する経路距離が、ＰＲ４経路に対する経路距離よりも小
さければ、その競争経路は可能なエラー事象に適する。
すべてのエラー事象距離が計算され、比較され、適する
ようにされた後、現在の状態で終端をなす最も確からし
いエラー事象が選択される。重複するエラー事象を修正
することを避けるために、ポストプロセッサは、現在の
時間に先行する時間のウィンドウ内で何らかの状態で終
端をなす最も確からしいエラー事象を追跡する。ここで
ウィンドウの長さは最小距離のエラー事象の最大の長さ
に等しい。現在の状態で終端をなす最も確からしいエラ
ー事象が、ウィンドウにストアされた最高のエラー事象
よりも確からしければ、ウィンドウにおける最高のエラ
ー事象が更新され、現在の状態で終端をなすエラー事象
に相当するものとなる。ウィンドウにおける最高のエラ
ー事象は、ウィンドウにおける最も古い状態で終端をな
すエラー事象に相当するときのみ修正される。
【００１４】ＥＰＲ４トレリスでは最小距離エラー事象
には２つの明確なタイプがあり、ここでは「タイプＡ」
および「タイプＢ」と呼ぶ。レート８／９（ｄ＝０、Ｇ
＝４／Ｉ＝４）の変調コードに対し、特定的な状態で終
端をなす９つの可能な最小距離エラー事象があり、この
うち４つは「タイプＡ」であり５つは「タイプＢ」であ
る。このコードに対し、１／（１＊Ｄ2 ）プリコーダに
従う書込電流は、以下の条件を満たす。（注：上記＊は
＋記号を○記号で囲んだ記号とみなす。）プリコーダへ
の入力でのインタリーブ制約、Ｉ＝４は偶数または奇数
のインタリーブされる書込電流シーケンスにおいて、最
高で５つの連続する１または０があることを示してお
り、すなわち、×がドントケアを示す部分列１×１×１
×１×１×１および０×０×０×０×０×０は書込電流
シーケンスにおいて許されていない。プリコーダへの入
力でのグローバル制約、Ｇ＝４は、グローバルな書込電
流シーケンスにおいて、最高６つの、連続する１もしく
は０、または０および１の交番を示しており、すなわち
部分列１１１１１１１、０００００００、１０１０１０
１、および０１０１０１０は許されない。このコードに
対し、４つの「タイプＡ」のエラー事象は、以下の書込
電流シーケンス、すなわち を間違えることに相当する。５つの「タイプＢ」のエラ
ー事象は、以下の書込電流シーケンス、すなわち １ および ０ １×１ および ０×０ １×１×１ および ０×０×０ １×１×１×１ および ０×０×０×０ １×１×１×１×１ および ０×０×０×０×０ を間違えることに相当する。
には２つの明確なタイプがあり、ここでは「タイプＡ」
および「タイプＢ」と呼ぶ。レート８／９（ｄ＝０、Ｇ
＝４／Ｉ＝４）の変調コードに対し、特定的な状態で終
端をなす９つの可能な最小距離エラー事象があり、この
うち４つは「タイプＡ」であり５つは「タイプＢ」であ
る。このコードに対し、１／（１＊Ｄ2 ）プリコーダに
従う書込電流は、以下の条件を満たす。（注：上記＊は
＋記号を○記号で囲んだ記号とみなす。）プリコーダへ
の入力でのインタリーブ制約、Ｉ＝４は偶数または奇数
のインタリーブされる書込電流シーケンスにおいて、最
高で５つの連続する１または０があることを示してお
り、すなわち、×がドントケアを示す部分列１×１×１
×１×１×１および０×０×０×０×０×０は書込電流
シーケンスにおいて許されていない。プリコーダへの入
力でのグローバル制約、Ｇ＝４は、グローバルな書込電
流シーケンスにおいて、最高６つの、連続する１もしく
は０、または０および１の交番を示しており、すなわち
部分列１１１１１１１、０００００００、１０１０１０
１、および０１０１０１０は許されない。このコードに
対し、４つの「タイプＡ」のエラー事象は、以下の書込
電流シーケンス、すなわち を間違えることに相当する。５つの「タイプＢ」のエラ
ー事象は、以下の書込電流シーケンス、すなわち １ および ０ １×１ および ０×０ １×１×１ および ０×０×０ １×１×１×１ および ０×０×０×０ １×１×１×１×１ および ０×０×０×０×０ を間違えることに相当する。
【００１５】レート８／９（０、４／４）変調コードに
対し、ターボＰＲＭＬポストプロセッサは、６つの加算
器および１０個の比較器からなる。この回路は、４つの
加算器および４つの比較器から構成されるＰＲ４ビタビ
検出器に加えられるものである。全体として必要な回路
は必然的に、１０個の加算器および１４個の比較器を含
む。比較として、ＥＰＲ４ビタビ検出器は１４個の加算
器および８つの比較器を必要とする。ウッドの文献にお
いて述べられているターボＰＲＭＬポストプロセッサ
は、従来のＥＰＲ４ビタビ検出器よりも複雑であるた
め、上記の文献において述べられているポストプロセッ
サを用いても費用の面では利点はあまりない。
対し、ターボＰＲＭＬポストプロセッサは、６つの加算
器および１０個の比較器からなる。この回路は、４つの
加算器および４つの比較器から構成されるＰＲ４ビタビ
検出器に加えられるものである。全体として必要な回路
は必然的に、１０個の加算器および１４個の比較器を含
む。比較として、ＥＰＲ４ビタビ検出器は１４個の加算
器および８つの比較器を必要とする。ウッドの文献にお
いて述べられているターボＰＲＭＬポストプロセッサ
は、従来のＥＰＲ４ビタビ検出器よりも複雑であるた
め、上記の文献において述べられているポストプロセッ
サを用いても費用の面では利点はあまりない。
【００１６】しかしながら、ポストプロセス方策におい
ての主な利点は、ビタビ検出器における更新プロセスに
関連するフィードバック経路が排除され、さらなるパイ
プライン化およびより高いチャネルレートが可能になる
ことである。さらに、レートが２分の１のクロックを用
い、２分の１レートのクロック周期中に２つの連続する
状態で終端をなすすべての最小距離エラー事象を考慮す
ることにより、ターボＰＲＭＬポストプロセッサを修正
してさらに速いチャネルレートで動作させることができ
る。レート８／９（０、４／４）のコードに対し、ター
ボＰＲＭＬポストプロセッサは、２分の１のチャネルレ
ートで動作するときには１０個の加算器および１８個の
比較器を必要とする。ＰＲ４ビタビ検出器を含めると、
動作の総数は１４の加算器および２２の比較器となる。
ての主な利点は、ビタビ検出器における更新プロセスに
関連するフィードバック経路が排除され、さらなるパイ
プライン化およびより高いチャネルレートが可能になる
ことである。さらに、レートが２分の１のクロックを用
い、２分の１レートのクロック周期中に２つの連続する
状態で終端をなすすべての最小距離エラー事象を考慮す
ることにより、ターボＰＲＭＬポストプロセッサを修正
してさらに速いチャネルレートで動作させることができ
る。レート８／９（０、４／４）のコードに対し、ター
ボＰＲＭＬポストプロセッサは、２分の１のチャネルレ
ートで動作するときには１０個の加算器および１８個の
比較器を必要とする。ＰＲ４ビタビ検出器を含めると、
動作の総数は１４の加算器および２２の比較器となる。
【００１７】ポストプロセス方策は、スピードと複雑性
とを交換して、高速データレート応用により適するもの
となる。データレートをさらに増大させるために、さら
に大きなグローバルおよびインタリーブ制約を伴う高速
レートの変調コードを用いることができる。しかしなが
ら、制約が緩い場合可能なエラー事象の数を増大させる
ことにつながる。ターボＰＲＭＬポストプロセッサは、
可能な最小距離エラー事象各々に対しエラー事象距離を
計算するのに用いられるハードウェアを有するため、タ
ーボＰＲＭＬポストプロセッサにおける動作の数をさら
に増大させることになる。
とを交換して、高速データレート応用により適するもの
となる。データレートをさらに増大させるために、さら
に大きなグローバルおよびインタリーブ制約を伴う高速
レートの変調コードを用いることができる。しかしなが
ら、制約が緩い場合可能なエラー事象の数を増大させる
ことにつながる。ターボＰＲＭＬポストプロセッサは、
可能な最小距離エラー事象各々に対しエラー事象距離を
計算するのに用いられるハードウェアを有するため、タ
ーボＰＲＭＬポストプロセッサにおける動作の数をさら
に増大させることになる。
【００１８】簡素化された部分エラー応答検出（ＳＰＥ
ＲＤ）と呼ばれる、複雑性が減じられたＥＰＲ４ポスト
プロセッサは、１９９４年６月のインターマグ（INTERM
AG）会議におけるポスターセッションにおいてヤマカワ
（Yamakawa）およびニシヤ（Nishiya ）によって提示さ
れた。彼らは、ＰＲ４経路に沿う各状態で終端をなす２
つのタイプＢのエラー事象のみを考慮することにより、
ターボＰＲＭＬポストプロセッサの複雑性を減少させ
た。短いエラー事象の方が長いエラー事象よりも起こり
やすいため、この方策では、１つまたは２つのシンボル
エラーを発生することに相当する２つの最も短い最小距
離エラー事象のみを考慮する。ＳＰＥＲＤ方策では、考
慮される２つのうちの１つではないエラー事象の可能性
が非常に低いときのみ、性能が向上する可能性がある。
この方策の１つの欠点は、レート８／９（０、４／４）
コードよりも制約の緩い変調コードが用いられるとき、
長いエラー事象の可能性が増大することである。したが
って、ＳＰＥＲＤ方策は、複雑性を大きく減じる際に、
本質的に性能を低下させるものである。
ＲＤ）と呼ばれる、複雑性が減じられたＥＰＲ４ポスト
プロセッサは、１９９４年６月のインターマグ（INTERM
AG）会議におけるポスターセッションにおいてヤマカワ
（Yamakawa）およびニシヤ（Nishiya ）によって提示さ
れた。彼らは、ＰＲ４経路に沿う各状態で終端をなす２
つのタイプＢのエラー事象のみを考慮することにより、
ターボＰＲＭＬポストプロセッサの複雑性を減少させ
た。短いエラー事象の方が長いエラー事象よりも起こり
やすいため、この方策では、１つまたは２つのシンボル
エラーを発生することに相当する２つの最も短い最小距
離エラー事象のみを考慮する。ＳＰＥＲＤ方策では、考
慮される２つのうちの１つではないエラー事象の可能性
が非常に低いときのみ、性能が向上する可能性がある。
この方策の１つの欠点は、レート８／９（０、４／４）
コードよりも制約の緩い変調コードが用いられるとき、
長いエラー事象の可能性が増大することである。したが
って、ＳＰＥＲＤ方策は、複雑性を大きく減じる際に、
本質的に性能を低下させるものである。
【００１９】このように、ＥＰＲ４ビタビ検出器と比較
して性能を大きく低下させない、複雑性が減じられたＥ
ＰＲ４ポストプロセッサというものが必要とされている
が今まではまだ実現されていない。
して性能を大きく低下させない、複雑性が減じられたＥ
ＰＲ４ポストプロセッサというものが必要とされている
が今まではまだ実現されていない。
【００２０】
【発明の概要および目的】本発明の目的は、先行技術に
おける制限および欠点を克服する態様で、性能が劣化す
ることなく必要な計算が大幅に減少した、ＥＰＲ４チャ
ネルのための複雑性が減じられたポストプロセッサを実
現することである。
おける制限および欠点を克服する態様で、性能が劣化す
ることなく必要な計算が大幅に減少した、ＥＰＲ４チャ
ネルのための複雑性が減じられたポストプロセッサを実
現することである。
【００２１】本発明の別の目的は、既にＰＲ４ビタビ検
出器で行なわれた計算を利用して、ポストプロセッサに
おいて必要な計算の数を減少させ、先行技術による制限
および欠点を克服する、ＥＰＲ４チャネルのための複雑
性が減じられたポストプロセッサを提供することであ
る。
出器で行なわれた計算を利用して、ポストプロセッサに
おいて必要な計算の数を減少させ、先行技術による制限
および欠点を克服する、ＥＰＲ４チャネルのための複雑
性が減じられたポストプロセッサを提供することであ
る。
【００２２】本発明のさらに別の目的は、変調コードの
制約から独立した、わずか７つの加算器および２つの比
較器しか必要としない、ＥＰＲ４チャネルのための複雑
性が減じられたポストプロセッサを提供することであ
る。ＰＲ４ビタビ検出器およびポストプロセッサを含む
ＥＰＲ４検出器の実現全体では、わずか１１個の加算器
および６個の比較器しか必要とせず、従来のＥＰＲ４ビ
タビ検出器の状態距離実現に対し複雑度については約２
３％減少することになる。
制約から独立した、わずか７つの加算器および２つの比
較器しか必要としない、ＥＰＲ４チャネルのための複雑
性が減じられたポストプロセッサを提供することであ
る。ＰＲ４ビタビ検出器およびポストプロセッサを含む
ＥＰＲ４検出器の実現全体では、わずか１１個の加算器
および６個の比較器しか必要とせず、従来のＥＰＲ４ビ
タビ検出器の状態距離実現に対し複雑度については約２
３％減少することになる。
【００２３】本発明のさらなる目的は、１２個の加算器
および４個の比較器を用いて２分の１のチャネルレート
で動作することができる、ＥＰＲ４チャネルのための複
雑性が減じられたポストプロセッサを提供することであ
る。ＰＲ４ビタビ検出器およびポストプロセッサを含む
ＥＰＲ４検出器の実現全体では、わずか１６個の加算器
および８個の比較器しか必要とせず、これは最大レート
のＥＰＲ４ビタビ検出器の複雑性に匹敵する。しかしな
がら、本発明の速度は２倍である。
および４個の比較器を用いて２分の１のチャネルレート
で動作することができる、ＥＰＲ４チャネルのための複
雑性が減じられたポストプロセッサを提供することであ
る。ＰＲ４ビタビ検出器およびポストプロセッサを含む
ＥＰＲ４検出器の実現全体では、わずか１６個の加算器
および８個の比較器しか必要とせず、これは最大レート
のＥＰＲ４ビタビ検出器の複雑性に匹敵する。しかしな
がら、本発明の速度は２倍である。
【００２４】本発明は、サンプリングデータ検出チャネ
ルのための検出器において実現され、検出器は、２つの
インタリーブされる（１−Ｄ′）ビタビ検出器を用いて
実現されるＰＲ４ビタビ検出器を含み、偶数の（１−
Ｄ′）ビタビ検出器への入力は、偶数のサンプリング時
間でのＰＲ４等化チャネルのサンプリング出力であり、
奇数の（１−Ｄ′）ビタビ検出器への入力は、奇数のサ
ンプリング時間でのＰＲ４等化チャネルのサンプリング
出力であり、偶数の（１−Ｄ′）ビタビ検出器の出力
は、偶数のインタリーブに関連する推定された二進入力
シーケンス、および偶数の（１−Ｄ′）ビタビ検出器に
おける分岐する残存経路を示す二進マージシンボルを含
み、奇数の（１−Ｄ′）ビタビ検出器の出力は、奇数の
インタリーブに関連する推定された二進入力シーケン
ス、および奇数の（１−Ｄ′）ビタビ検出器における分
岐する残存経路を示す二進マージシンボルを含み、検出
器はさらに、ＰＲ４ビタビ検出器およびＰＲ４等化チャ
ネルのサンプリング出力に接続されるポストプロセッサ
を含み、ＰＲ４等化チャネルは、ＰＲ４ビタビ検出器の
出力により決定される「ベストタイプＡ」および「ベス
トタイプＢ」の特定的な状態で終端をなす最小距離エラ
ー事象に対しエラー事象距離を計算および比較するため
の回路と、最小距離エラー事象の最大のものの長さに等
しい、時間のウィンドウにわたって観測される「ベスト
（最良）の」最小距離エラー事象を修正するための回路
とで構成される。
ルのための検出器において実現され、検出器は、２つの
インタリーブされる（１−Ｄ′）ビタビ検出器を用いて
実現されるＰＲ４ビタビ検出器を含み、偶数の（１−
Ｄ′）ビタビ検出器への入力は、偶数のサンプリング時
間でのＰＲ４等化チャネルのサンプリング出力であり、
奇数の（１−Ｄ′）ビタビ検出器への入力は、奇数のサ
ンプリング時間でのＰＲ４等化チャネルのサンプリング
出力であり、偶数の（１−Ｄ′）ビタビ検出器の出力
は、偶数のインタリーブに関連する推定された二進入力
シーケンス、および偶数の（１−Ｄ′）ビタビ検出器に
おける分岐する残存経路を示す二進マージシンボルを含
み、奇数の（１−Ｄ′）ビタビ検出器の出力は、奇数の
インタリーブに関連する推定された二進入力シーケン
ス、および奇数の（１−Ｄ′）ビタビ検出器における分
岐する残存経路を示す二進マージシンボルを含み、検出
器はさらに、ＰＲ４ビタビ検出器およびＰＲ４等化チャ
ネルのサンプリング出力に接続されるポストプロセッサ
を含み、ＰＲ４等化チャネルは、ＰＲ４ビタビ検出器の
出力により決定される「ベストタイプＡ」および「ベス
トタイプＢ」の特定的な状態で終端をなす最小距離エラ
ー事象に対しエラー事象距離を計算および比較するため
の回路と、最小距離エラー事象の最大のものの長さに等
しい、時間のウィンドウにわたって観測される「ベスト
（最良）の」最小距離エラー事象を修正するための回路
とで構成される。
【００２５】本発明のこれらおよびその他の目的、利
点、局面および特徴は、添付の図面と関連付けて提示さ
れる好ましい実施例の詳細な説明を考慮することによ
り、より十分に理解および認識されるであろう。
点、局面および特徴は、添付の図面と関連付けて提示さ
れる好ましい実施例の詳細な説明を考慮することによ
り、より十分に理解および認識されるであろう。
【００２６】
【好ましい実施例の詳細な説明】ＥＰＲ４チャネルは、
離散時間伝達整式（１＋Ｄ−Ｄ2 −Ｄ3 ）を有する。時
間ｊでは、チャネルへの二進入力はｘ［ｊ］であり、Ｅ
ＰＲ４チャネルの状態は、ｓ［ｊ］＝｛ｘ［ｊ−３］，
ｘ［ｊ−２］，ｘ［ｊ−１］｝である。ＥＰＲ４チャネ
ルの出力は、ｙEPR4［ｊ］＝ｘ［ｊ］＋ｘ［ｊ−１］−
ｘ［ｊ−２］−ｘ［ｊ−３］で与えられる。図１は、Ｅ
ＰＲ４チャネルの離散時間モデルを示す。図２は、ＥＰ
Ｒ４チャネルに対する８状態の状態図を表わし、ここで
分岐におけるラベルは、二進入力シンボル続いてチャネ
ル出力シンボルを表わしている。
離散時間伝達整式（１＋Ｄ−Ｄ2 −Ｄ3 ）を有する。時
間ｊでは、チャネルへの二進入力はｘ［ｊ］であり、Ｅ
ＰＲ４チャネルの状態は、ｓ［ｊ］＝｛ｘ［ｊ−３］，
ｘ［ｊ−２］，ｘ［ｊ−１］｝である。ＥＰＲ４チャネ
ルの出力は、ｙEPR4［ｊ］＝ｘ［ｊ］＋ｘ［ｊ−１］−
ｘ［ｊ−２］−ｘ［ｊ−３］で与えられる。図１は、Ｅ
ＰＲ４チャネルの離散時間モデルを示す。図２は、ＥＰ
Ｒ４チャネルに対する８状態の状態図を表わし、ここで
分岐におけるラベルは、二進入力シンボル続いてチャネ
ル出力シンボルを表わしている。
【００２７】ＥＰＲ４伝達整式（１＋Ｄ−Ｄ2 −Ｄ3 ）
は、（１−Ｄ）（１＋Ｄ）2 と表わすことができ、この
式における（１−Ｄ）という因子は、このチャネルがＤ
Ｃでスペクトルの空を有することを示し、２つの（１＋
Ｄ）因子は、このチャネルがナイキスト周波数、１／
（２Ｔ）で２次のスペクトルの空を有することを示して
いる。ＰＲ４伝達整式（１−Ｄ2 ）＝（１−Ｄ）（１＋
Ｄ）は、ＰＲ４チャネルが、ＤＣおよびナイキスト周波
数において１次のスペクトルの空を有することを示す。
図３に示されるように、ＥＰＲ４チャネルでは、２次の
スペクトルの空の立下がりレートがより速いために、Ｐ
Ｒ４チャネルよりも高周波数応答が小さい。
は、（１−Ｄ）（１＋Ｄ）2 と表わすことができ、この
式における（１−Ｄ）という因子は、このチャネルがＤ
Ｃでスペクトルの空を有することを示し、２つの（１＋
Ｄ）因子は、このチャネルがナイキスト周波数、１／
（２Ｔ）で２次のスペクトルの空を有することを示して
いる。ＰＲ４伝達整式（１−Ｄ2 ）＝（１−Ｄ）（１＋
Ｄ）は、ＰＲ４チャネルが、ＤＣおよびナイキスト周波
数において１次のスペクトルの空を有することを示す。
図３に示されるように、ＥＰＲ４チャネルでは、２次の
スペクトルの空の立下がりレートがより速いために、Ｐ
Ｒ４チャネルよりも高周波数応答が小さい。
【００２８】図４では８状態のＥＰＲ４トレリスの２つ
の深さが示されている。このトレリス図は、図２の状態
図に時間軸を加えることによって得られる。典型的に
は、ＥＰＲ４ビタビ検出器は、受取ったサンプルと経路
に沿う理想的なＥＰＲ４サンプルとの間の２乗ユークリ
ッド距離を最小とする、ＥＰＲ４トレリスを通る経路を
発見するように設計される。ＥＰＲ４ビタビ検出器の出
力は、ゼロ平均の、独立し同一的に分布するガウス雑音
により妨害される、ＥＰＲ４チャネルのための最大尤度
シーケンス推定である。ビタビアルゴリズムは、トレリ
スにおいて各状態に到る、累積される距離が最小の経路
を追跡する反復プロセスである。特定的な状態に到るす
べての経路の距離の計算および比較が行なわれる。次
に、距離が最小である経路が残存経路として選択され
る。この態様で、トレリスを通る最小距離の一部となる
ことができないすべての経路がシステムで排除される。
各状態への残存経路は、経路メモリにストアされる。経
路メモリが十分に長ければ、残存経路すべては経路メモ
リの範囲内で単一の経路から分岐しているだろう。現在
の残存経路すべてが分岐するもとになる単一の経路が、
最小距離の経路である。この経路に関連する入力シーケ
ンスは、ビタビ検出器の出力で現れる。
の深さが示されている。このトレリス図は、図２の状態
図に時間軸を加えることによって得られる。典型的に
は、ＥＰＲ４ビタビ検出器は、受取ったサンプルと経路
に沿う理想的なＥＰＲ４サンプルとの間の２乗ユークリ
ッド距離を最小とする、ＥＰＲ４トレリスを通る経路を
発見するように設計される。ＥＰＲ４ビタビ検出器の出
力は、ゼロ平均の、独立し同一的に分布するガウス雑音
により妨害される、ＥＰＲ４チャネルのための最大尤度
シーケンス推定である。ビタビアルゴリズムは、トレリ
スにおいて各状態に到る、累積される距離が最小の経路
を追跡する反復プロセスである。特定的な状態に到るす
べての経路の距離の計算および比較が行なわれる。次
に、距離が最小である経路が残存経路として選択され
る。この態様で、トレリスを通る最小距離の一部となる
ことができないすべての経路がシステムで排除される。
各状態への残存経路は、経路メモリにストアされる。経
路メモリが十分に長ければ、残存経路すべては経路メモ
リの範囲内で単一の経路から分岐しているだろう。現在
の残存経路すべてが分岐するもとになる単一の経路が、
最小距離の経路である。この経路に関連する入力シーケ
ンスは、ビタビ検出器の出力で現れる。
【００２９】２つの雑音のない経路間の２乗ユークリッ
ド距離は、２つの経路における理想的なサンプルの値間
の相違を２乗したものの総和に等しい。ＥＰＲ４トレリ
スにおいて分岐し再び合流する２つの雑音のない経路間
の最小の２乗ユークリッド距離、ｄmin 2 は、４に等し
い。独立し同一的に分布するガウス雑音の場合、ビタビ
検出器において最も発生しやすいエラーは、最小距離に
より分離される２つのシーケンスを間違えることに相当
する。結果として、最小２乗ユークリッド距離を用い
て、ビタビ検出器の出力でのエラーの可能性を推定する
ことができる。
ド距離は、２つの経路における理想的なサンプルの値間
の相違を２乗したものの総和に等しい。ＥＰＲ４トレリ
スにおいて分岐し再び合流する２つの雑音のない経路間
の最小の２乗ユークリッド距離、ｄmin 2 は、４に等し
い。独立し同一的に分布するガウス雑音の場合、ビタビ
検出器において最も発生しやすいエラーは、最小距離に
より分離される２つのシーケンスを間違えることに相当
する。結果として、最小２乗ユークリッド距離を用い
て、ビタビ検出器の出力でのエラーの可能性を推定する
ことができる。
【００３０】図５を参照して、部分応答、サンプリング
データ検出磁気記録および再生チャネル１０は、たとえ
ばモータ１３により回転させられる回転磁気データ記憶
ディスク１２および、ディスク１２において規定される
同心のデータトラック内での選択されたデータ位置に書
込むためのおよびディスク１２から情報を読出すための
スライダおよびトランスデューサを有する閉ループサー
ボ（図示せず）内で動作する回転ボイスコイルアクチュ
エータ１５によりたとえば位置決めされるヘッド１４を
含む。書込まれる情報（ｖ）は、予め定められた変調コ
ードに従いプリコーダ回路１８内でプリコードされて符
号化されたシーケンス（ｘ）が生成され、これは書込ド
ライバ回路１６に与えられる。書込ドライバ回路１６
は、符号化情報に相当する書込電流をヘッド１４に与え
る。デジタル情報は、周知の磁気飽和記録技術およびヘ
ッドポジショニング技術に従い、ディスク１２の記憶表
面に規定された選択された同心のデータトラックに記録
される。
データ検出磁気記録および再生チャネル１０は、たとえ
ばモータ１３により回転させられる回転磁気データ記憶
ディスク１２および、ディスク１２において規定される
同心のデータトラック内での選択されたデータ位置に書
込むためのおよびディスク１２から情報を読出すための
スライダおよびトランスデューサを有する閉ループサー
ボ（図示せず）内で動作する回転ボイスコイルアクチュ
エータ１５によりたとえば位置決めされるヘッド１４を
含む。書込まれる情報（ｖ）は、予め定められた変調コ
ードに従いプリコーダ回路１８内でプリコードされて符
号化されたシーケンス（ｘ）が生成され、これは書込ド
ライバ回路１６に与えられる。書込ドライバ回路１６
は、符号化情報に相当する書込電流をヘッド１４に与え
る。デジタル情報は、周知の磁気飽和記録技術およびヘ
ッドポジショニング技術に従い、ディスク１２の記憶表
面に規定された選択された同心のデータトラックに記録
される。
【００３１】再生においては、磁束の遷移はヘッド１４
の読出素子において誘起され、経路２０を通して読出プ
リアンプ２２に与えられる。電圧が制御された利得増幅
器（ＶＧＡ）２４は、再生信号を制御して増幅し、また
アナログ等化器２６を含み入れて何らかの（またはすべ
ての）等化を利得が正規化された再生信号にもたらして
もよい。次にアナログ／デジタル（Ａ／Ｄ）コンバータ
２８はチャネルレートで再生信号をサンプリングし、再
生信号の離散時間サンプルを与える。離散時間有限イン
パルス応答（ＦＩＲ）フィルタ３０は、サンプルを受取
ってこのサンプルをさらに予め定められたスペクトルに
等化するだろう。この例のチャネル１０では、ＦＩＲフ
ィルタ３０は、サンプルをＰＲ４スペクトルに等化す
る。ＰＲ４等化スペクトルは次に、Ａ／Ｄコンバータ２
８内におけるサンプリングのレートおよび位相を設定す
るタイミング制御ループ３２を制御するのに与えられ、
かつＶＧＡ２４を制御して正規化された利得を与える利
得制御ループに与えられる。ＰＲ４等化サンプルはま
た、本発明の原理に従い実現および使用される検出器３
６に与えられる。従来のＰＲ４サンプリングデータ検出
チャネルの一例が、この明細書に引用により援用する、
同一譲受人に譲渡される、「デジタル適用等化を伴うＰ
ＲＭＬサンプリングデータ検出を用いるディスクドライ
ブ（Disk Drive Using PRML Sampling Data Detection
With Digital Adaptive Equalization）」と題される、
米国特許第5,341,249 号に述べられている。
の読出素子において誘起され、経路２０を通して読出プ
リアンプ２２に与えられる。電圧が制御された利得増幅
器（ＶＧＡ）２４は、再生信号を制御して増幅し、また
アナログ等化器２６を含み入れて何らかの（またはすべ
ての）等化を利得が正規化された再生信号にもたらして
もよい。次にアナログ／デジタル（Ａ／Ｄ）コンバータ
２８はチャネルレートで再生信号をサンプリングし、再
生信号の離散時間サンプルを与える。離散時間有限イン
パルス応答（ＦＩＲ）フィルタ３０は、サンプルを受取
ってこのサンプルをさらに予め定められたスペクトルに
等化するだろう。この例のチャネル１０では、ＦＩＲフ
ィルタ３０は、サンプルをＰＲ４スペクトルに等化す
る。ＰＲ４等化スペクトルは次に、Ａ／Ｄコンバータ２
８内におけるサンプリングのレートおよび位相を設定す
るタイミング制御ループ３２を制御するのに与えられ、
かつＶＧＡ２４を制御して正規化された利得を与える利
得制御ループに与えられる。ＰＲ４等化サンプルはま
た、本発明の原理に従い実現および使用される検出器３
６に与えられる。従来のＰＲ４サンプリングデータ検出
チャネルの一例が、この明細書に引用により援用する、
同一譲受人に譲渡される、「デジタル適用等化を伴うＰ
ＲＭＬサンプリングデータ検出を用いるディスクドライ
ブ（Disk Drive Using PRML Sampling Data Detection
With Digital Adaptive Equalization）」と題される、
米国特許第5,341,249 号に述べられている。
【００３２】図５に示すように、ＥＰＲ４検出器３６
は、ＰＲ４ビタビ検出器３８およびポストプロセッサ４
０を含む。連続時間磁気記録チャネルは、ＰＲ４信号に
等化され、チャネルレートでサンプリングされる。磁気
記録チャネル１０における雑音が付加的なものであると
仮定すると、ｒPR4 ［ｊ］で示される、時間ｊで受取る
サンプルは、理想的な雑音のないサンプルｙPR4 ［ｊ］
＝ｘ［ｊ］−ｘ［ｊ−２］および雑音サンプルｎ
PR4 ［ｊ］の総和である。受取ったサンプルのシーケン
スが与えられると、ビタビ検出器を用いて入力シンボル
の記録されたシーケンス｛ｘ［０］，ｘ［１］，…，ｘ
［ｊ］，…｝を推定する。ＰＲ４ビタビ検出器は、２乗
ユークリッド距離という点で、サンプルＰＲ４チャネル
の出力で受取るシーケンスに最も近い理想的な出力シー
ケンスを発見するために、反復アルゴリズムを用いる。
｛ｙ＾PR4 ［０］，ｙ＾PR4 ［１］，…，ｙ＾
PR4 ［ｊ］，…｝で示される、２乗ユークリッド距離を
最小にする推定された出力シーケンスは、｛ｘ＾
［０］，ｘ＾［１］，…，ｘ＾［ｊ］，…｝で示される
推定された入力シーケンスを特定する。（注：以下明細
書中で文字の右上に示される＾記号は文字の直上に示さ
れているものとみなす。）ポストプロセッサは、ＰＲ４
ビタビ検出器の出力およびＰＲ４チャネルのサンプリン
グされた出力を与えられると、ＥＰＲ４ビタビ検出器を
エミュレートするように設計されている。ｒPR4 ［ｊ］
＝ｒPR 4 ［ｊ］＋ｒPR4 ［ｊ＋１］であるため、ポスト
プロセッサは、ＰＲ４等化サンプルからＥＰＲ４等化サ
ンプルを決定することができる。ポストプロセッサ４０
は、ＰＲ４ビタビ検出器の出力での推定された二進入力
シーケンスを用いて、ＥＰＲ４トレリスを通るＰＲ４経
路を確立する。ＥＰＲ４ポストプロセッサの目的は、Ｅ
ＰＲ４等化サンプルと雑音のないＥＰＲ４サンプルとの
間の２乗ユークリッド距離を最小にする、ＥＰＲ４レト
リスを通る経路を、この経路が重複しない最小距離エラ
ー事象によりＰＲ４経路から分岐する１組の経路に制限
されるとすれば、その経路を発見することである。ポス
トプロセッサがこの目的を達成すると、｛ｘ＾＾
［０］，ｘ＾＾［１］，…，ｘ＾＾［ｊ］，…｝で示さ
れる、ポストプロセッサの出力での推定される入力シー
ケンスは、最小距離エラー事象のみが発生しこれらのエ
ラー事象は十分に離れているという条件では、ＥＰＲ４
ビタビ検出器の出力に等しい。ポストプロセッサ４０
は、ゼロ平均の独立し同一的に分布するガウス雑音によ
って悪化させられるＥＰＲ４チャネルに対する「ほぼ」
最大尤度のシーケンス推定である、シーケンス推定（図
５におけるｘ＾＾４４を生み出す。
は、ＰＲ４ビタビ検出器３８およびポストプロセッサ４
０を含む。連続時間磁気記録チャネルは、ＰＲ４信号に
等化され、チャネルレートでサンプリングされる。磁気
記録チャネル１０における雑音が付加的なものであると
仮定すると、ｒPR4 ［ｊ］で示される、時間ｊで受取る
サンプルは、理想的な雑音のないサンプルｙPR4 ［ｊ］
＝ｘ［ｊ］−ｘ［ｊ−２］および雑音サンプルｎ
PR4 ［ｊ］の総和である。受取ったサンプルのシーケン
スが与えられると、ビタビ検出器を用いて入力シンボル
の記録されたシーケンス｛ｘ［０］，ｘ［１］，…，ｘ
［ｊ］，…｝を推定する。ＰＲ４ビタビ検出器は、２乗
ユークリッド距離という点で、サンプルＰＲ４チャネル
の出力で受取るシーケンスに最も近い理想的な出力シー
ケンスを発見するために、反復アルゴリズムを用いる。
｛ｙ＾PR4 ［０］，ｙ＾PR4 ［１］，…，ｙ＾
PR4 ［ｊ］，…｝で示される、２乗ユークリッド距離を
最小にする推定された出力シーケンスは、｛ｘ＾
［０］，ｘ＾［１］，…，ｘ＾［ｊ］，…｝で示される
推定された入力シーケンスを特定する。（注：以下明細
書中で文字の右上に示される＾記号は文字の直上に示さ
れているものとみなす。）ポストプロセッサは、ＰＲ４
ビタビ検出器の出力およびＰＲ４チャネルのサンプリン
グされた出力を与えられると、ＥＰＲ４ビタビ検出器を
エミュレートするように設計されている。ｒPR4 ［ｊ］
＝ｒPR 4 ［ｊ］＋ｒPR4 ［ｊ＋１］であるため、ポスト
プロセッサは、ＰＲ４等化サンプルからＥＰＲ４等化サ
ンプルを決定することができる。ポストプロセッサ４０
は、ＰＲ４ビタビ検出器の出力での推定された二進入力
シーケンスを用いて、ＥＰＲ４トレリスを通るＰＲ４経
路を確立する。ＥＰＲ４ポストプロセッサの目的は、Ｅ
ＰＲ４等化サンプルと雑音のないＥＰＲ４サンプルとの
間の２乗ユークリッド距離を最小にする、ＥＰＲ４レト
リスを通る経路を、この経路が重複しない最小距離エラ
ー事象によりＰＲ４経路から分岐する１組の経路に制限
されるとすれば、その経路を発見することである。ポス
トプロセッサがこの目的を達成すると、｛ｘ＾＾
［０］，ｘ＾＾［１］，…，ｘ＾＾［ｊ］，…｝で示さ
れる、ポストプロセッサの出力での推定される入力シー
ケンスは、最小距離エラー事象のみが発生しこれらのエ
ラー事象は十分に離れているという条件では、ＥＰＲ４
ビタビ検出器の出力に等しい。ポストプロセッサ４０
は、ゼロ平均の独立し同一的に分布するガウス雑音によ
って悪化させられるＥＰＲ４チャネルに対する「ほぼ」
最大尤度のシーケンス推定である、シーケンス推定（図
５におけるｘ＾＾４４を生み出す。
【００３３】図６に示すように、ＰＲ４ビタビ検出器３
８は、本明細書に引用により援用する、同一譲受人に譲
渡される、「ディスクドライブにおけるＰＲＭＬクラス
４チャネルのためのビタビ検出器」と題される、米国特
許第5,341,387 号に従うものでもよい、２つのインタリ
ーブされる（１−Ｄ′）ビタビ検出器３８Ｅおよび３８
Ｏを用いて実現することができる。信号の流れおよびタ
イミングの一例として、偶数の（１−Ｄ′）ビタビ検出
器への入力、ＦＩＲ＿ＥＶＥＮを、時間ｋ＋２０でのＰ
Ｒ４等化サンプル、ｒPR4 ［ｋ＋２０］に相当するもの
とし、奇数の（１−Ｄ′）ビタビ検出器への入力、ＦＩ
Ｒ＿ＯＤＤを、時間ｋ＋２１でのＰＲ４等化サンプル、
ｒPR4 ［ｋ＋２１］に相当するものとする。（１−
Ｄ′）ビタビ検出器の各々は、経路メモリを有し、ここ
から（１−Ｄ′）トレリスを通る最良の経路と関連する
推定された入力シンボルが得られる。図６の例では、経
路メモリブロック３９Ｅおよび３９Ｏの出力は、それぞ
れＸ＿ＥＶＥＮ＝ｘ＾［ｋ＋４］およびＸ＿ＯＤＤ＝ｘ
＾［ｋ＋５］に対応する。これらの信号は遅延素子４１
Ｅおよび４１Ｏにおいて遅延され、Ｘ＿ＥＶＥＮ＿Ｄ＝
ｘ＾［ｋ＋２］およびＸ＿ＯＤＤ＿Ｄ＝ｘ＾［ｋ＋３］
が得られる。信号Ｘ＿ＥＶＥＮ，Ｘ＿ＯＤＤ，Ｘ＿ＥＶ
ＥＮ＿ＤおよびＸ＿ＯＤＤ＿Ｄは次にＰＲ４ビタビ検出
器３８からポストプロセッサ４０へと送られる。さら
に、（１−Ｄ′）ビタビ検出器は修正され、（１−
Ｄ′）ビタビ検出器において分岐する残存経路が存在す
るかどうかを示す二進マージシンボルを出力する。ｍ
［ｉ］が、時間ｉでのＰＲ４チャネルのサンプリングさ
れた出力と関連するマージシンボルを表わすとする。そ
うすれば、ＰＲ４ビタビ検出器３７Ｅおよび３７Ｏの出
力でのマージシンボルは、それぞれ、Ｍ＿ＥＶＥＮ＝ｍ
［ｋ＋２０］およびＭ＿ＯＤＤ＝ｍ［ｋ＋２１］に相当
する。
８は、本明細書に引用により援用する、同一譲受人に譲
渡される、「ディスクドライブにおけるＰＲＭＬクラス
４チャネルのためのビタビ検出器」と題される、米国特
許第5,341,387 号に従うものでもよい、２つのインタリ
ーブされる（１−Ｄ′）ビタビ検出器３８Ｅおよび３８
Ｏを用いて実現することができる。信号の流れおよびタ
イミングの一例として、偶数の（１−Ｄ′）ビタビ検出
器への入力、ＦＩＲ＿ＥＶＥＮを、時間ｋ＋２０でのＰ
Ｒ４等化サンプル、ｒPR4 ［ｋ＋２０］に相当するもの
とし、奇数の（１−Ｄ′）ビタビ検出器への入力、ＦＩ
Ｒ＿ＯＤＤを、時間ｋ＋２１でのＰＲ４等化サンプル、
ｒPR4 ［ｋ＋２１］に相当するものとする。（１−
Ｄ′）ビタビ検出器の各々は、経路メモリを有し、ここ
から（１−Ｄ′）トレリスを通る最良の経路と関連する
推定された入力シンボルが得られる。図６の例では、経
路メモリブロック３９Ｅおよび３９Ｏの出力は、それぞ
れＸ＿ＥＶＥＮ＝ｘ＾［ｋ＋４］およびＸ＿ＯＤＤ＝ｘ
＾［ｋ＋５］に対応する。これらの信号は遅延素子４１
Ｅおよび４１Ｏにおいて遅延され、Ｘ＿ＥＶＥＮ＿Ｄ＝
ｘ＾［ｋ＋２］およびＸ＿ＯＤＤ＿Ｄ＝ｘ＾［ｋ＋３］
が得られる。信号Ｘ＿ＥＶＥＮ，Ｘ＿ＯＤＤ，Ｘ＿ＥＶ
ＥＮ＿ＤおよびＸ＿ＯＤＤ＿Ｄは次にＰＲ４ビタビ検出
器３８からポストプロセッサ４０へと送られる。さら
に、（１−Ｄ′）ビタビ検出器は修正され、（１−
Ｄ′）ビタビ検出器において分岐する残存経路が存在す
るかどうかを示す二進マージシンボルを出力する。ｍ
［ｉ］が、時間ｉでのＰＲ４チャネルのサンプリングさ
れた出力と関連するマージシンボルを表わすとする。そ
うすれば、ＰＲ４ビタビ検出器３７Ｅおよび３７Ｏの出
力でのマージシンボルは、それぞれ、Ｍ＿ＥＶＥＮ＝ｍ
［ｋ＋２０］およびＭ＿ＯＤＤ＝ｍ［ｋ＋２１］に相当
する。
【００３４】２分の１レートのクロックサイクルの間、
インタリーブされる各々の（１−Ｄ′）ビタビ検出器
は、ポストプロセッサ４０に推定された二進入力シンボ
ルおよびマージビットを与える。（１−Ｄ′）ビタビ検
出器内では、２状態のトレリスの１つの深さに対し３つ
の可能な残存経路が延びる。これら３つとは、状態０か
ら状態１および０への分岐、状態１から状態１および０
への分岐、ならびに状態１から状態１および状態０から
状態０への並列する経路である。最初の２つの場合につ
いては、（１−Ｄ′）ビタビ検出器の出力でのマージビ
ットは、分岐の存在を示す１に等しい。最後の場合は、
マージビットは、分岐がないことを示す０に等しい。
インタリーブされる各々の（１−Ｄ′）ビタビ検出器
は、ポストプロセッサ４０に推定された二進入力シンボ
ルおよびマージビットを与える。（１−Ｄ′）ビタビ検
出器内では、２状態のトレリスの１つの深さに対し３つ
の可能な残存経路が延びる。これら３つとは、状態０か
ら状態１および０への分岐、状態１から状態１および０
への分岐、ならびに状態１から状態１および状態０から
状態０への並列する経路である。最初の２つの場合につ
いては、（１−Ｄ′）ビタビ検出器の出力でのマージビ
ットは、分岐の存在を示す１に等しい。最後の場合は、
マージビットは、分岐がないことを示す０に等しい。
【００３５】ＰＲ４ビタビ検出器からのマージビットが
ポストプロセッサ４０において用いられて、性能を劣化
させることなく計算の数を減少させる。（１−Ｄ′）ビ
タビ検出器は、以前の時間において２つの状態に到達す
る残存経路を延ばすことにより、現在の時間において各
々の状態に到達する２つの最良の経路に対する経路距離
を比較する。（１−Ｄ′）ビタビ検出器における２つの
残存経路は交差することができないため、特定的な状態
への第２の最良の経路は、最良の経路に関連する入力シ
ンボルおよび第２の最良の経路が最良の経路から分岐す
る位置がわかれば特定される。したがって、２つの残存
経路が分岐する位置は、（１−Ｄ′）トレリスにおける
エラー事象の最も起こり得る開始位置を示す。
ポストプロセッサ４０において用いられて、性能を劣化
させることなく計算の数を減少させる。（１−Ｄ′）ビ
タビ検出器は、以前の時間において２つの状態に到達す
る残存経路を延ばすことにより、現在の時間において各
々の状態に到達する２つの最良の経路に対する経路距離
を比較する。（１−Ｄ′）ビタビ検出器における２つの
残存経路は交差することができないため、特定的な状態
への第２の最良の経路は、最良の経路に関連する入力シ
ンボルおよび第２の最良の経路が最良の経路から分岐す
る位置がわかれば特定される。したがって、２つの残存
経路が分岐する位置は、（１−Ｄ′）トレリスにおける
エラー事象の最も起こり得る開始位置を示す。
【００３６】本発明の原理に従うポストプロセッサ４０
の簡潔性を認識するためには、図４のＥＰＲ４トレリス
における２つのタイプの最小距離のエラー事象の特性に
ついて論じることが適切である。本発明の文脈では、
「タイプＡ」の最小距離エラー事象は、推定された書込
電流における３つ以上のシンボルエラーの連続したバー
ストを生じさせる。「タイプＡ」のエラー事象は、交番
するシーケンスを、位相が逆の交番シーケンスと間違え
る、すなわち０１０１…パターンと１０１０…パターン
とを間違えることに相当する。「タイプＢ」エラー事象
は、推定された書込電流の１つのインタリーブにおける
１つ以上のシンボルエラーの連続したバーストを引起こ
す。「タイプＢ」エラー事象は、インタリーブにおける
１の連続を、０の連続と間違えることまたはその逆、す
なわち１×１×１…パターンと０×０×０…パターンと
を間違えることに相当し、ここで×はドントケアを示
す。図４のＥＰＲ４トレリスにおける最小距離エラー事
象は有限の長さである可能性があるため、変調コードを
用いて、プリコーダへの入力でのグローバルおよびイン
タリーブシーケンスにおける０のランレングスを制限す
ることにより、最小距離エラー事象の長さを制限する。
の簡潔性を認識するためには、図４のＥＰＲ４トレリス
における２つのタイプの最小距離のエラー事象の特性に
ついて論じることが適切である。本発明の文脈では、
「タイプＡ」の最小距離エラー事象は、推定された書込
電流における３つ以上のシンボルエラーの連続したバー
ストを生じさせる。「タイプＡ」のエラー事象は、交番
するシーケンスを、位相が逆の交番シーケンスと間違え
る、すなわち０１０１…パターンと１０１０…パターン
とを間違えることに相当する。「タイプＢ」エラー事象
は、推定された書込電流の１つのインタリーブにおける
１つ以上のシンボルエラーの連続したバーストを引起こ
す。「タイプＢ」エラー事象は、インタリーブにおける
１の連続を、０の連続と間違えることまたはその逆、す
なわち１×１×１…パターンと０×０×０…パターンと
を間違えることに相当し、ここで×はドントケアを示
す。図４のＥＰＲ４トレリスにおける最小距離エラー事
象は有限の長さである可能性があるため、変調コードを
用いて、プリコーダへの入力でのグローバルおよびイン
タリーブシーケンスにおける０のランレングスを制限す
ることにより、最小距離エラー事象の長さを制限する。
【００３７】図５に示されるチャネル１５は、本明細書
に引用により援用する、同時係属中の、「磁気記録チャ
ネルのためのレート１６／１７（ｄ＝０，Ｇ＝６／Ｉ＝
７）変調コード（A Rate 16/17（d=0,G=6/I=7 ）Modula
tion Code for a Magnetic Recording Channel）」と題
される、米国特許出願（代理人の書類番号Ｑ９５−１０
０８−ＵＳ１）の教示に従うレート１６／１７（ｄ＝
０，Ｇ＝６／Ｉ＝７）変調コードを利用する。レート１
６／１７（０，６／７）変調コードに対しては、プリコ
ーダ１８に従う書込電流は以下の条件を満たす。偶数ま
たは奇数のインタリーブにおいて多くても８つの連続す
る１または０がある、すなわち１×１×１×１×１×１
×１×１×１および０×０×０×０×０×０×０×０×
０のパターンは不可である。多くても８つの連続する１
および０、またはグローバルシーケンスにおける交番す
る０および１がある、すなわち１１１１１１１１１、０
００００００００、１０１０１０１０１、および０１０
１０１０１０というパターンは不可である。レート１６
／１７（０，６／７）変調コードを用いると、その結果
は、トレリスに沿い所与の状態で終端をなす１４個の可
能な最小距離エラー事象があることになる。この変調コ
ードを用いると、６つの「タイプＡ」および８つの「タ
イプＢ」の最小距離エラー事象がある。
に引用により援用する、同時係属中の、「磁気記録チャ
ネルのためのレート１６／１７（ｄ＝０，Ｇ＝６／Ｉ＝
７）変調コード（A Rate 16/17（d=0,G=6/I=7 ）Modula
tion Code for a Magnetic Recording Channel）」と題
される、米国特許出願（代理人の書類番号Ｑ９５−１０
０８−ＵＳ１）の教示に従うレート１６／１７（ｄ＝
０，Ｇ＝６／Ｉ＝７）変調コードを利用する。レート１
６／１７（０，６／７）変調コードに対しては、プリコ
ーダ１８に従う書込電流は以下の条件を満たす。偶数ま
たは奇数のインタリーブにおいて多くても８つの連続す
る１または０がある、すなわち１×１×１×１×１×１
×１×１×１および０×０×０×０×０×０×０×０×
０のパターンは不可である。多くても８つの連続する１
および０、またはグローバルシーケンスにおける交番す
る０および１がある、すなわち１１１１１１１１１、０
００００００００、１０１０１０１０１、および０１０
１０１０１０というパターンは不可である。レート１６
／１７（０，６／７）変調コードを用いると、その結果
は、トレリスに沿い所与の状態で終端をなす１４個の可
能な最小距離エラー事象があることになる。この変調コ
ードを用いると、６つの「タイプＡ」および８つの「タ
イプＢ」の最小距離エラー事象がある。
【００３８】８状態のＥＰＲ４トレリスにおける「タイ
プＢ」のエラー事象は、２つのインタリーブされる（１
−Ｄ′）トレリスのうち１つにおける最小距離エラー事
象に相当するが、その理由は（１−Ｄ′）チャネルにお
ける最小距離エラー事象は、１の連続と０の連続とを間
違えることに相当するからである。たとえば、０×０を
１×１と間違える「タイプＢ」のエラー事象は、インタ
リーブされる（１−Ｄ′）チャネルのうち１つにおいて
００を１１と間違えるエラー事象に相当する。（１−
Ｄ′）トレリスにおける最も起こり得るエラー事象は、
第２の最良の経路が正しい経路である場合、特定的な状
態に入る第２の最良の経路よりも最良の経路を選択する
ことに対応する。言い換えれば、（１−Ｄ′）ビタビ検
出器において特定的な状態への最良の経路が間違った経
路であれば、第２の最良の経路が正しい経路である可能
性がある。マージビットは、第２の最良の経路が最良の
経路から分岐する位置を示し、終端をなす状態は第２の
最良の経路が最良の経路に再び合流する位置を示す。
（１−Ｄ′）チャネルにおいては状態は２つしかないた
め、最良の経路に沿う二進推定およびエラー事象の初め
と終わりの位置は、第２の最良の経路を十分に特定す
る。インタリーブされる（１−Ｄ′）トレリスのうち１
つにおいて第２の最良の経路よりも最良の経路を選択す
ることに対応する、ＥＰＲ４トレリスにおけるタイプＢ
のエラー事象は、「ベストタイプＢ」のエラー事象と呼
ばれる。
プＢ」のエラー事象は、２つのインタリーブされる（１
−Ｄ′）トレリスのうち１つにおける最小距離エラー事
象に相当するが、その理由は（１−Ｄ′）チャネルにお
ける最小距離エラー事象は、１の連続と０の連続とを間
違えることに相当するからである。たとえば、０×０を
１×１と間違える「タイプＢ」のエラー事象は、インタ
リーブされる（１−Ｄ′）チャネルのうち１つにおいて
００を１１と間違えるエラー事象に相当する。（１−
Ｄ′）トレリスにおける最も起こり得るエラー事象は、
第２の最良の経路が正しい経路である場合、特定的な状
態に入る第２の最良の経路よりも最良の経路を選択する
ことに対応する。言い換えれば、（１−Ｄ′）ビタビ検
出器において特定的な状態への最良の経路が間違った経
路であれば、第２の最良の経路が正しい経路である可能
性がある。マージビットは、第２の最良の経路が最良の
経路から分岐する位置を示し、終端をなす状態は第２の
最良の経路が最良の経路に再び合流する位置を示す。
（１−Ｄ′）チャネルにおいては状態は２つしかないた
め、最良の経路に沿う二進推定およびエラー事象の初め
と終わりの位置は、第２の最良の経路を十分に特定す
る。インタリーブされる（１−Ｄ′）トレリスのうち１
つにおいて第２の最良の経路よりも最良の経路を選択す
ることに対応する、ＥＰＲ４トレリスにおけるタイプＢ
のエラー事象は、「ベストタイプＢ」のエラー事象と呼
ばれる。
【００３９】８状態のＥＰＲ４トレリスにおける「タイ
プＡ」エラー事象は、双方のインタリーブされる（１−
Ｄ′）トレリスにおいて同時に発生する２つの最小距離
エラー事象に相当する。２つのエラー事象は互いの１つ
のチャネルクロックサイクル内で開始し、互いの１つの
チャネルクロックサイクル内で終了する。さらに、各々
のインタリーブに対する最良の経路についての二進推定
は、エラー事象の範囲にわたる互いの補数である。たと
えば、０１０１０を１０１０１と間違える「タイプＡ」
のエラー事象は、一方のインタリーブにおいて０００を
１１１と間違え、他方のインタリーブにおいて１１を０
０と間違えることに相当する。双方のインタリーブされ
る（１−Ｄ′）トレリスにおける第２の最良の経路でな
く最良の経路を選択することに相当する、ＥＰＲ４トレ
リスにおけるエラー事象は、「ベストタイプＡ」エラー
事象と呼ばれる。「ベストタイプＡ」エラー事象が有効
な「タイプＡ」エラー事象に相当するには、第２の最良
の経路は、互いの１つのクロックサイクル内で、それぞ
れの（１−Ｄ′）トレリスにおいて最良の経路から分岐
せねばならず、合併しない領域にわたる２つの最良経路
についての二進入力推定は、互いの補数でなければなら
ない。
プＡ」エラー事象は、双方のインタリーブされる（１−
Ｄ′）トレリスにおいて同時に発生する２つの最小距離
エラー事象に相当する。２つのエラー事象は互いの１つ
のチャネルクロックサイクル内で開始し、互いの１つの
チャネルクロックサイクル内で終了する。さらに、各々
のインタリーブに対する最良の経路についての二進推定
は、エラー事象の範囲にわたる互いの補数である。たと
えば、０１０１０を１０１０１と間違える「タイプＡ」
のエラー事象は、一方のインタリーブにおいて０００を
１１１と間違え、他方のインタリーブにおいて１１を０
０と間違えることに相当する。双方のインタリーブされ
る（１−Ｄ′）トレリスにおける第２の最良の経路でな
く最良の経路を選択することに相当する、ＥＰＲ４トレ
リスにおけるエラー事象は、「ベストタイプＡ」エラー
事象と呼ばれる。「ベストタイプＡ」エラー事象が有効
な「タイプＡ」エラー事象に相当するには、第２の最良
の経路は、互いの１つのクロックサイクル内で、それぞ
れの（１−Ｄ′）トレリスにおいて最良の経路から分岐
せねばならず、合併しない領域にわたる２つの最良経路
についての二進入力推定は、互いの補数でなければなら
ない。
【００４０】特定的な状態で終端をなす「タイプＡ」の
エラー事象の組は、最小距離ではない１つのエラー事象
を含む。各インタリーブにおける１つのシンボルエラー
を伴う２つの連続するシンボルエラーに相当する「タイ
プＡ」エラー事象は、６という２乗ユークリッド距離を
有する。本発明の好ましい実施例では、このエラー事象
は考慮に入れない。しかしながら、実施例には僅かな変
更しか行なわずにこのエラー事象を簡単に含み入れるこ
とができる。このエラー事象を含めないことにより、タ
イプＡのエラー事象は最小の長さの要求を満たす必要が
ある。したがって、「ベストタイプＡ」エラー事象は、
最小距離エラー事象に相当するものになるためには、３
つ以上の連続するシンボルエラーに相当せねばならな
い。
エラー事象の組は、最小距離ではない１つのエラー事象
を含む。各インタリーブにおける１つのシンボルエラー
を伴う２つの連続するシンボルエラーに相当する「タイ
プＡ」エラー事象は、６という２乗ユークリッド距離を
有する。本発明の好ましい実施例では、このエラー事象
は考慮に入れない。しかしながら、実施例には僅かな変
更しか行なわずにこのエラー事象を簡単に含み入れるこ
とができる。このエラー事象を含めないことにより、タ
イプＡのエラー事象は最小の長さの要求を満たす必要が
ある。したがって、「ベストタイプＡ」エラー事象は、
最小距離エラー事象に相当するものになるためには、３
つ以上の連続するシンボルエラーに相当せねばならな
い。
【００４１】先行技術において概要が説明されているタ
ーボＰＲＭＬ方策を用いると、ポストプロセッサは、レ
ート１６／１７（０，６／７）変調コードを用いるとき
には１４のエラー事象距離を計算および比較しなければ
ならないだろう。本発明において説明する複雑性が減じ
られたポストプロセッサでは、このポストプロセッサは
変調コードとは関係なく、２つのエラー事象距離を計算
および比較する。このポストプロセッサは、ＰＲ４ビタ
ビ検出器からのマージビットを利用して、特定的な状態
で終わる「ベストタイプＡ」エラー事象および「ベスト
タイプＢ」エラー事象を決定する。この態様で、ポスト
プロセッサは、ＰＲ４ビタビ検出器で決定されるよう
に、各々のタイプの最も起こり得るエラー事象を考慮す
るのみである。
ーボＰＲＭＬ方策を用いると、ポストプロセッサは、レ
ート１６／１７（０，６／７）変調コードを用いるとき
には１４のエラー事象距離を計算および比較しなければ
ならないだろう。本発明において説明する複雑性が減じ
られたポストプロセッサでは、このポストプロセッサは
変調コードとは関係なく、２つのエラー事象距離を計算
および比較する。このポストプロセッサは、ＰＲ４ビタ
ビ検出器からのマージビットを利用して、特定的な状態
で終わる「ベストタイプＡ」エラー事象および「ベスト
タイプＢ」エラー事象を決定する。この態様で、ポスト
プロセッサは、ＰＲ４ビタビ検出器で決定されるよう
に、各々のタイプの最も起こり得るエラー事象を考慮す
るのみである。
【００４２】先行技術において述べられているターボＰ
ＲＭＬ方策は、２分の１のレートで動作するように修正
されるときには、トレリスにおいて２つの連続する状態
で終端をなす最小距離エラー事象すべての組を考慮す
る。したがって、ターボＰＲＭＬポストプロセッサは、
レート１６／１７（０，６／７）コードを採用するとき
には、２８のエラー事象距離を計算および比較する必要
がある。対照的に、本発明において説明する複雑性が減
じられたポストプロセッサ４０は、変調コードとは関係
なく、４つのエラー事象距離を計算および比較する必要
があるのみである。４つのエラー事象距離は、２つの連
続する状態で終端をなす「ベストタイプＡ」および「ベ
ストタイプＢ」最小距離エラー事象に相当する。
ＲＭＬ方策は、２分の１のレートで動作するように修正
されるときには、トレリスにおいて２つの連続する状態
で終端をなす最小距離エラー事象すべての組を考慮す
る。したがって、ターボＰＲＭＬポストプロセッサは、
レート１６／１７（０，６／７）コードを採用するとき
には、２８のエラー事象距離を計算および比較する必要
がある。対照的に、本発明において説明する複雑性が減
じられたポストプロセッサ４０は、変調コードとは関係
なく、４つのエラー事象距離を計算および比較する必要
があるのみである。４つのエラー事象距離は、２つの連
続する状態で終端をなす「ベストタイプＡ」および「ベ
ストタイプＢ」最小距離エラー事象に相当する。
【００４３】ポストプロセッサ４０は、ＰＲ４ビタビ検
出器３８の出力でのシーケンス推定を利用して、ＰＲ４
経路と呼ばれる８状態ＥＰＲ４トレリスを通る経路を特
定する。図７の例では、ＰＲ４経路は、トレリスを通る
実線で示され、分岐は二進入力シンボルでラベル付けら
れている。図７の点線は、この例において示される特定
的なＰＲ４経路を与えらた場合の、時間ｉで終端をなす
可能な最小距離エラー事象すべてを表わす。この例にお
けるＰＲ４経路には、時間ｉで終端をなす僅か４つの可
能な最小距離エラー事象しかないが、変調コードにより
可能にされる最小距離エラー事象の最大数までなら、任
意のＰＲ４経路ではいくつの最小距離エラー事象でも可
能である。時間ｋで終端をなす可能な最小距離エラー事
象すべてに対しエラー事象距離を計算する代わりに、ポ
ストプロセッサは、マージビットを用いて、時間ｋで終
端をなす「ベストタイプＡ」および「ベストタイプＢ」
最小距離エラー事象を決定する。
出器３８の出力でのシーケンス推定を利用して、ＰＲ４
経路と呼ばれる８状態ＥＰＲ４トレリスを通る経路を特
定する。図７の例では、ＰＲ４経路は、トレリスを通る
実線で示され、分岐は二進入力シンボルでラベル付けら
れている。図７の点線は、この例において示される特定
的なＰＲ４経路を与えらた場合の、時間ｉで終端をなす
可能な最小距離エラー事象すべてを表わす。この例にお
けるＰＲ４経路には、時間ｉで終端をなす僅か４つの可
能な最小距離エラー事象しかないが、変調コードにより
可能にされる最小距離エラー事象の最大数までなら、任
意のＰＲ４経路ではいくつの最小距離エラー事象でも可
能である。時間ｋで終端をなす可能な最小距離エラー事
象すべてに対しエラー事象距離を計算する代わりに、ポ
ストプロセッサは、マージビットを用いて、時間ｋで終
端をなす「ベストタイプＡ」および「ベストタイプＢ」
最小距離エラー事象を決定する。
【００４４】ポストプロセスアルゴリズムについて説明
するために、表記について規定する。Ｌ［ｉ］はシンボ
ルｉが占めるインタリーブすなわち偶数のインタリーブ
において時間ｉに先行する第１の非ゼロマージビットの
位置を表わす。一般性を失うことなく、時間ｋは偶数を
表わすものとする。そうすれば、Ｌ［ｋ］は、時間ｋに
先行する偶数のインタリーブにおける第１の非ゼロマー
ジビットの位置を表わし、Ｌ［ｋ］は、すべての１≦ｎ
≦（ｋ−２−Ｌ［ｋ］）／２に対し、条件ｍ［Ｌ
［ｋ］］＝１およびｍ［Ｌ［ｋ］＋２ｎ］＝０を満たす
ｋよりも小さな偶数である。同様に、Ｌ［ｋ＋１］は、
時間ｋ＋１に先行する奇数のインタリーブにおける第１
の非ゼロマージビットの位置を表わし、Ｌ［ｋ＋１］
は、すべての１≦ｐ≦（ｋ−１−Ｌ［ｋ＋１］）／２に
対し、条件ｍ［Ｌ［ｋ＋１］］＝１およびｍ［Ｌ［ｋ＋
１］＋２ｐ］＝０を満たすｋ＋１よりも小さな奇数であ
る。
するために、表記について規定する。Ｌ［ｉ］はシンボ
ルｉが占めるインタリーブすなわち偶数のインタリーブ
において時間ｉに先行する第１の非ゼロマージビットの
位置を表わす。一般性を失うことなく、時間ｋは偶数を
表わすものとする。そうすれば、Ｌ［ｋ］は、時間ｋに
先行する偶数のインタリーブにおける第１の非ゼロマー
ジビットの位置を表わし、Ｌ［ｋ］は、すべての１≦ｎ
≦（ｋ−２−Ｌ［ｋ］）／２に対し、条件ｍ［Ｌ
［ｋ］］＝１およびｍ［Ｌ［ｋ］＋２ｎ］＝０を満たす
ｋよりも小さな偶数である。同様に、Ｌ［ｋ＋１］は、
時間ｋ＋１に先行する奇数のインタリーブにおける第１
の非ゼロマージビットの位置を表わし、Ｌ［ｋ＋１］
は、すべての１≦ｐ≦（ｋ−１−Ｌ［ｋ＋１］）／２に
対し、条件ｍ［Ｌ［ｋ＋１］］＝１およびｍ［Ｌ［ｋ＋
１］＋２ｐ］＝０を満たすｋ＋１よりも小さな奇数であ
る。
【００４５】（１−Ｄ′）トレリスには２つの状態しか
なく、（１−Ｄ′）ビタビ検出器における残存経路は交
差することができないため、時間Ｌ［ｋ］から時間ｋ−
２までの偶数のインタリーブにおける二進入力推定はす
べて互いに等しくなり、０≦ｎ≦（ｋ−２−Ｌ［ｋ］）
／２に対し、ｘ＾［Ｌ［ｋ］＋２ｎ］＝ｘ＾［ｋ−２］
となる。同様に、時間Ｌ［ｋ＋１］から時間ｋ−１まで
の奇数のインタリーブにおける二進入力推定はすべて互
いに等しく、０≦ｐ≦（ｋ−１−Ｌ［ｋ＋１］）／２に
対しｘ＾［Ｌ［ｋ＋１］＋２ｐ］＝ｘ＾［ｋ−１］とな
る。
なく、（１−Ｄ′）ビタビ検出器における残存経路は交
差することができないため、時間Ｌ［ｋ］から時間ｋ−
２までの偶数のインタリーブにおける二進入力推定はす
べて互いに等しくなり、０≦ｎ≦（ｋ−２−Ｌ［ｋ］）
／２に対し、ｘ＾［Ｌ［ｋ］＋２ｎ］＝ｘ＾［ｋ−２］
となる。同様に、時間Ｌ［ｋ＋１］から時間ｋ−１まで
の奇数のインタリーブにおける二進入力推定はすべて互
いに等しく、０≦ｐ≦（ｋ−１−Ｌ［ｋ＋１］）／２に
対しｘ＾［Ｌ［ｋ＋１］＋２ｐ］＝ｘ＾［ｋ−１］とな
る。
【００４６】時間ｋで終わる「ベストタイプＢ」エラー
事象の開始位置はＬ［ｋ−１］で与えられ、ｋ＋１で終
わる「ベストタイプＢ」エラー事象の開始位置はＬ
［ｋ］で与えられる。時間ｋで終わる「ベストタイプ
Ａ」エラー事象の開始位置はｍｉｎ｛Ｌ［ｋ−２］，Ｌ
［ｋ−１］｝で与えられ、時間ｋ＋１で終わる「ベスト
タイプＡ」エラー事象の開始位置はｍｉｎ｛Ｌ［ｋ−
１］，Ｌ［ｋ］｝で与えられる。時間ｋで終わる「ベス
トタイプＡ」エラー事象が有効なタイプＡの最小距離エ
ラー事象を表わすためには、以下の条件すなわちＬ［ｋ
−１］＜ｋ−３，Ｌ［ｋ−２］＝Ｌ［ｋ−１］±１，ｘ
＾［Ｌ［ｋ−２］］≠ｘ＾［Ｌ［ｋ−１］］が満たされ
ねばならない。ｋ＋１で終わる「ベストタイプＡ」エラ
ー事象が有効なタイプＡの最小距離エラー事象を表わす
ためには、以下の条件すなわちＬ［ｋ］＜ｋ−２，Ｌ
［ｋ−１］＝Ｌ［ｋ］±１，ｘ＾［Ｌ［ｋ−１］］≠ｘ
＾［Ｌ［ｋ］］が満たされねばならない。
事象の開始位置はＬ［ｋ−１］で与えられ、ｋ＋１で終
わる「ベストタイプＢ」エラー事象の開始位置はＬ
［ｋ］で与えられる。時間ｋで終わる「ベストタイプ
Ａ」エラー事象の開始位置はｍｉｎ｛Ｌ［ｋ−２］，Ｌ
［ｋ−１］｝で与えられ、時間ｋ＋１で終わる「ベスト
タイプＡ」エラー事象の開始位置はｍｉｎ｛Ｌ［ｋ−
１］，Ｌ［ｋ］｝で与えられる。時間ｋで終わる「ベス
トタイプＡ」エラー事象が有効なタイプＡの最小距離エ
ラー事象を表わすためには、以下の条件すなわちＬ［ｋ
−１］＜ｋ−３，Ｌ［ｋ−２］＝Ｌ［ｋ−１］±１，ｘ
＾［Ｌ［ｋ−２］］≠ｘ＾［Ｌ［ｋ−１］］が満たされ
ねばならない。ｋ＋１で終わる「ベストタイプＡ」エラ
ー事象が有効なタイプＡの最小距離エラー事象を表わす
ためには、以下の条件すなわちＬ［ｋ］＜ｋ−２，Ｌ
［ｋ−１］＝Ｌ［ｋ］±１，ｘ＾［Ｌ［ｋ−１］］≠ｘ
＾［Ｌ［ｋ］］が満たされねばならない。
【００４７】時間ｊでのＥＰＲ４エラー信号、ｅ［ｊ］
は、ＥＰＲ４等化サンプルｒEPR4［ｊ］と、理想的なＥ
ＰＲ４サンプルｙ＾EPR4［ｊ］＝ｘ＾［ｊ］＋ｘ＾［ｊ
−１］−ｘ＾［ｊ−２］−ｘ＾［ｊ−３］との相違とし
て規定されるため、ｅ［ｊ］＝ｒEPR4［ｊ］−ｙ＾EPR4
［ｊ］となる。距離は、受取ったサンプルと理想的なＥ
ＰＲ４サンプルとの間の２乗ユークリッド距離の２分の
１として規定されると仮定すると、ＥＰＲ４トレリスを
通るＰＲ４経路に対する時間ｊでの経路距離は次式で与
えられる。
は、ＥＰＲ４等化サンプルｒEPR4［ｊ］と、理想的なＥ
ＰＲ４サンプルｙ＾EPR4［ｊ］＝ｘ＾［ｊ］＋ｘ＾［ｊ
−１］−ｘ＾［ｊ−２］−ｘ＾［ｊ−３］との相違とし
て規定されるため、ｅ［ｊ］＝ｒEPR4［ｊ］−ｙ＾EPR4
［ｊ］となる。距離は、受取ったサンプルと理想的なＥ
ＰＲ４サンプルとの間の２乗ユークリッド距離の２分の
１として規定されると仮定すると、ＥＰＲ４トレリスを
通るＰＲ４経路に対する時間ｊでの経路距離は次式で与
えられる。
【００４８】
【数１】
【００４９】シーケンス｛Ｘ［０］，Ｘ［１］，…，Ｘ
［ｊ］｝および｛ＹEPR4［０］，ＹEP R4［１］，…，Ｙ
EPR4［ｊ］｝が、二進入力シンボル、およびＰＲ４経路
から分岐し時間ｊで初めて再合流する競争経路と関連す
る理想的なＥＰＲ４サンプルを示すと仮定する。そうす
れば、差分距離と呼ばれる、２つの経路に対する経路距
離間の相違は次式のようになる。
［ｊ］｝および｛ＹEPR4［０］，ＹEP R4［１］，…，Ｙ
EPR4［ｊ］｝が、二進入力シンボル、およびＰＲ４経路
から分岐し時間ｊで初めて再合流する競争経路と関連す
る理想的なＥＰＲ４サンプルを示すと仮定する。そうす
れば、差分距離と呼ばれる、２つの経路に対する経路距
離間の相違は次式のようになる。
【００５０】
【数２】
【００５１】競争経路は最小距離分だけＰＲ４経路と異
なると仮定すると、上記の等式における最初の項は、２
つの雑音のないＥＰＲ４経路間の２乗ユークリッド距離
の２分の１、ｄmin 2 ／２に等しい。第２の項は、エラ
ー事象距離と呼ばれる、ＥＰＲ４エラー信号の線形的な
組合せである。
なると仮定すると、上記の等式における最初の項は、２
つの雑音のないＥＰＲ４経路間の２乗ユークリッド距離
の２分の１、ｄmin 2 ／２に等しい。第２の項は、エラ
ー事象距離と呼ばれる、ＥＰＲ４エラー信号の線形的な
組合せである。
【００５２】ｅｍＢ［ｊ］およびｄｍＢ［ｊ］が、それ
ぞれ、時間ｊで終わる「ベストタイプＢ」エラー事象に
対するエラー事象距離および差分距離を表わすとすれ
ば、ｄｍＢ［ｊ］＝ｄmin 2 ／２−ｅｍＢ［ｊ］とな
る。同様に、ｅｍＡ［ｊ］およびｄｍＡ［ｊ］がそれぞ
れ、時間ｊで終わる「ベストタイプＡ」最小距離エラー
事象に対するエラー事象距離および差分距離を表わすと
すれば、ｄｍＡ［ｊ］＝ｄ min 2 ／２−ｅｍＡ［ｊ］と
なる。２乗ユークリッド距離６のタイプＡのエラー事象
が含まれるとすれば、差分距離の等式における定数はｄ
2 ／２となり、このｄ2 はエラー事象が２つのエラーを
生じさせるとすれば６に等しく、さもなければ４に等し
い。ポストプロセッサ４０の好ましい実施例では、「ベ
ストタイプＡ」エラー事象は、１組の最小距離エラー事
象に制限されるため、ｄ2 は常にｄmi n 2 に等しい。
ぞれ、時間ｊで終わる「ベストタイプＢ」エラー事象に
対するエラー事象距離および差分距離を表わすとすれ
ば、ｄｍＢ［ｊ］＝ｄmin 2 ／２−ｅｍＢ［ｊ］とな
る。同様に、ｅｍＡ［ｊ］およびｄｍＡ［ｊ］がそれぞ
れ、時間ｊで終わる「ベストタイプＡ」最小距離エラー
事象に対するエラー事象距離および差分距離を表わすと
すれば、ｄｍＡ［ｊ］＝ｄ min 2 ／２−ｅｍＡ［ｊ］と
なる。２乗ユークリッド距離６のタイプＡのエラー事象
が含まれるとすれば、差分距離の等式における定数はｄ
2 ／２となり、このｄ2 はエラー事象が２つのエラーを
生じさせるとすれば６に等しく、さもなければ４に等し
い。ポストプロセッサ４０の好ましい実施例では、「ベ
ストタイプＡ」エラー事象は、１組の最小距離エラー事
象に制限されるため、ｄ2 は常にｄmi n 2 に等しい。
【００５３】差分距離ｄｍＢ［ｊ］が０未満であれば、
ＥＰＲ４ビタビ検出器は、時間ｊではＰＲ４経路よりも
競争経路を選択している。したがって、時間ｊで終わる
「ベストタイプＢ」エラー事象は、修正のために考慮に
入れねばならない可能なエラー事象に適するものとな
る。時間ｊで終わる「ベストタイプＡ」エラー事象が有
効であり、差分距離ｄｍＡ［ｊ］が０未満であると仮定
すれば、時間ｊで終わる「ベストタイプＡ」エラー事象
は、修正のために考慮に入れねばならない可能なエラー
事象として適する。
ＥＰＲ４ビタビ検出器は、時間ｊではＰＲ４経路よりも
競争経路を選択している。したがって、時間ｊで終わる
「ベストタイプＢ」エラー事象は、修正のために考慮に
入れねばならない可能なエラー事象に適するものとな
る。時間ｊで終わる「ベストタイプＡ」エラー事象が有
効であり、差分距離ｄｍＡ［ｊ］が０未満であると仮定
すれば、時間ｊで終わる「ベストタイプＡ」エラー事象
は、修正のために考慮に入れねばならない可能なエラー
事象として適する。
【００５４】時間ｊで終わる「ベストタイプＢ」エラー
事象に対し、時間Ｌ［ｊ−１］より前で２つの経路にお
ける二進入力シンボルは同じであるため、すべてのｉ＜
Ｌ［ｊ−１］に対しＸ［ｉ］＝ｘ＾［ｉ］となる。時間
Ｌ［ｊ−１］では、２つの経路の分岐はＸ［Ｌ［ｊ−
１］］≠ｘ＾［Ｌ［ｊ−１］］に対応する。０≦ｑ≦
（ｊ−３−Ｌ［ｊ−１］）／２に対し、ｘ＾［Ｌ［ｊ−
１］＋２ｑ］＝ｘ＾［ｊ−３］，Ｘ［Ｌ［ｊ−１］＋２
ｑ］＝Ｘ［ｊ−３］であるため、時間ｊで終わる「ベス
トタイプＢ」エラー事象に対するエラー事象距離は次式
のように表わすことができる。
事象に対し、時間Ｌ［ｊ−１］より前で２つの経路にお
ける二進入力シンボルは同じであるため、すべてのｉ＜
Ｌ［ｊ−１］に対しＸ［ｉ］＝ｘ＾［ｉ］となる。時間
Ｌ［ｊ−１］では、２つの経路の分岐はＸ［Ｌ［ｊ−
１］］≠ｘ＾［Ｌ［ｊ−１］］に対応する。０≦ｑ≦
（ｊ−３−Ｌ［ｊ−１］）／２に対し、ｘ＾［Ｌ［ｊ−
１］＋２ｑ］＝ｘ＾［ｊ−３］，Ｘ［Ｌ［ｊ−１］＋２
ｑ］＝Ｘ［ｊ−３］であるため、時間ｊで終わる「ベス
トタイプＢ」エラー事象に対するエラー事象距離は次式
のように表わすことができる。
【００５５】
【数３】
【００５６】同じ態様で、時間ｊで終わる「ベストタイ
プＡ」エラー事象に対するエラー事象距離を次式のよう
に表わすことができる。
プＡ」エラー事象に対するエラー事象距離を次式のよう
に表わすことができる。
【００５７】
【数４】
【００５８】「ベストタイプＢ」エラー事象に対するエ
ラー事象距離、ｅｍＢ［ｊ］は常に、有効なタイプＢの
エラー事象に相当する。しかしながら、エラー事象距離
ｅｍＡ［ｊ］は、「ベストタイプＡ」エラー事象が有効
である場合のみ有効となる。
ラー事象距離、ｅｍＢ［ｊ］は常に、有効なタイプＢの
エラー事象に相当する。しかしながら、エラー事象距離
ｅｍＡ［ｊ］は、「ベストタイプＡ」エラー事象が有効
である場合のみ有効となる。
【００５９】エラー事象距離を計算する１つの方法は、
ＥＰＲ４エラー信号ｅ［ｊ］を（１＋Ｄ）および（１−
Ｄ2 ）フィルタに通し、（ｅ［ｊ］＋ｅ［ｊ−１］）お
よび（ｅ［ｊ］−ｅ［ｊ−２］）の項を得ることであ
る。フィルタの出力は、項（ｅ［Ｌ［ｊ−１］＋１］＋
ｅ［Ｌ［ｊ−１］］）および（ｅ［Ｌ［ｊ−１］＋２］
−ｅ［Ｌ［ｊ−１］］）を含む、フィードバックを伴う
マルチプレクサ入力で制御された遅延素子に送られる。
エラー事象距離は、フィルタの出力に遅延要素の出力を
加算またはフィルタ出力から減算することにより、符号
変更の範囲内で、獲得される。エラー事象距離を計算す
る代替の方法は、クナッドソンによる、「部分応答チャ
ネルに対する検出およびエラー修正（Detection and Er
ror-Correction for Partial Response Channels）」、
１９９４年４月、サンディエゴ、カリフォルニア大学、
博士論文、頁１２２−１４１において述べられている。
この開示を本明細書に引用により援用する。
ＥＰＲ４エラー信号ｅ［ｊ］を（１＋Ｄ）および（１−
Ｄ2 ）フィルタに通し、（ｅ［ｊ］＋ｅ［ｊ−１］）お
よび（ｅ［ｊ］−ｅ［ｊ−２］）の項を得ることであ
る。フィルタの出力は、項（ｅ［Ｌ［ｊ−１］＋１］＋
ｅ［Ｌ［ｊ−１］］）および（ｅ［Ｌ［ｊ−１］＋２］
−ｅ［Ｌ［ｊ−１］］）を含む、フィードバックを伴う
マルチプレクサ入力で制御された遅延素子に送られる。
エラー事象距離は、フィルタの出力に遅延要素の出力を
加算またはフィルタ出力から減算することにより、符号
変更の範囲内で、獲得される。エラー事象距離を計算す
る代替の方法は、クナッドソンによる、「部分応答チャ
ネルに対する検出およびエラー修正（Detection and Er
ror-Correction for Partial Response Channels）」、
１９９４年４月、サンディエゴ、カリフォルニア大学、
博士論文、頁１２２−１４１において述べられている。
この開示を本明細書に引用により援用する。
【００６０】ポストプロセッサ４０の好ましい実施例で
は、時間ｋおよびｋ＋１で終わる、「ベストタイプＡ」
および「ベストタイプＢ」エラー事象に対するエラー事
象距離は、以下のように２分の１レートのクロックサイ
クルの間に計算される。
は、時間ｋおよびｋ＋１で終わる、「ベストタイプＡ」
および「ベストタイプＢ」エラー事象に対するエラー事
象距離は、以下のように２分の１レートのクロックサイ
クルの間に計算される。
【００６１】
【数５】
【００６２】（時間ｋ＋１で終わるタイプＡのエラー事
象に対し、次式のとおりであるため。）
象に対し、次式のとおりであるため。）
【００６３】
【数６】
【００６４】好ましい実施例は、チャネルレートの２分
の１で動作する単一のクロックを用いて動作し、拡張さ
れたパイプライン化を通して非常に高速であるデータレ
ートを達成するように設計されている。ＦＩＲフィルタ
の出力は、単一の２分の１レートのクロックでクロック
されるため、サンプルｒPR4 ［ｋ］およびｒPR4 ［ｋ＋
１］は、同時に出力される。この実施例では、２分の１
レートのクロックサイクルにつき、僅か１つの加算また
は比較動作が必要である。適切なパイプ段を取除くこと
により、この実施例を容易に修正して、２分の１レート
のクロックサイクルにつきいくつでも動作を行ない、か
つ費用面でも効率を上げることができる。
の１で動作する単一のクロックを用いて動作し、拡張さ
れたパイプライン化を通して非常に高速であるデータレ
ートを達成するように設計されている。ＦＩＲフィルタ
の出力は、単一の２分の１レートのクロックでクロック
されるため、サンプルｒPR4 ［ｋ］およびｒPR4 ［ｋ＋
１］は、同時に出力される。この実施例では、２分の１
レートのクロックサイクルにつき、僅か１つの加算また
は比較動作が必要である。適切なパイプ段を取除くこと
により、この実施例を容易に修正して、２分の１レート
のクロックサイクルにつきいくつでも動作を行ない、か
つ費用面でも効率を上げることができる。
【００６５】図６および８に示されるように、本発明の
原理に従うポストプロセッサ４０の好ましい実施例は、
主として以下の７つのブロックから構成される。
原理に従うポストプロセッサ４０の好ましい実施例は、
主として以下の７つのブロックから構成される。
【００６６】エラー信号発生器ブロック５０ マージメモリブロック５２ ＰＲ４判断メモリブロック５４ エラー事象距離発生ブロック５６ エラー事象有効化ブロック５８ エラー事象比較ブロック６０ 更新最良エラー事象ブロック６２ 最良エラー事象訂正ブロック６４ エラー信号発生器ブロック５０は、ＰＲ４ビタビ検出器
の出力でＰＲ４等化サンプルおよび推定された入力信号
を与えられ、ＥＰＲ４エラー信号を計算するのに用いら
れる。図６に示すように、エラー信号発生器５０は、２
つのサンプル遅延ライン４８Ｅおよび４８Ｏ、（１＋
Ｄ）フィルタ４６、および理想サンプル発生器４２を含
む。サンプル遅延ライン４８Ｅおよび４８Ｏは、ＰＲ４
ビタビ検出器の出力でＰＲ４等化サンプルを推定された
書込電流と整列させるのに用いられる。（１＋Ｄ）フィ
ルタ４６の目的は、入来サンプルのＰＲ４スペクトルか
らＥＰＲ４スペクトルへの等化を完了させることであ
る。ＦＩＲフィルタ３０からのサンプルは、タイミング
制御ループ３２、利得制御ループ３４およびＰＲ４ビタ
ビ検出器３８の利益となるように、ＰＲ４スペクトルに
等化されている。このように、（１＋Ｄ）フィルタ４６
は、ＥＰＲ４ポストプロセッサ３６のために等化を完了
させておく必要がある。理想サンプル発生器５０では、
ＰＲ４ビタビ検出器の出力での推定された入力シーケン
スは、（１＋Ｄ−Ｄ2 −Ｄ3 ）フィルタを通され、ＩＤ
ＥＡＬ＿ＥＶＥＮ＝ｙ＾EPR4［ｋ＋２］およびＩＤＥＡ
Ｌ＿ＯＤＤ＝ｙ＾EPR4［ｋ＋３］に相当する、ＥＰＲ４
チャネル出力シンボルを計算する。図６では、ＰＲ４等
化サンプルＦＩＲ＿ＥＶＥＮおよびＦＩＲ＿ＯＤＤは、
値が−３２から３１へと変化する６ビットで表わされ
る。理想的なＰＲ４サンプルが−１６、０および１６で
あり、理想的なＥＰＲ４サンプルが−３２、−１６、
０、１６および３２であると仮定すると、集合｛−２，
−１，０，１，２｝におけるＥＰＲ４チャネル出力シン
ボルは１６で乗算され、これは左に４シフトすることに
相当し、理想的なＥＰＲ４サンプルの値が得られる。５
１で示すように、理想的なＥＰＲ４サンプルをＥＰＲ４
等化サンプルから減算することにより、ＥＰＲ４エラー
信号が計算される。ＥＲＲＯＲ＿ＥＶＥＮ＝ｅ［ｋ］お
よびＥＲＲＯＲ＿ＯＤＤ＝ｅ［ｋ＋１］に対応するＥＰ
Ｒ４エラー信号は、エラー事象距離発生ブロック５６へ
と送られる。
の出力でＰＲ４等化サンプルおよび推定された入力信号
を与えられ、ＥＰＲ４エラー信号を計算するのに用いら
れる。図６に示すように、エラー信号発生器５０は、２
つのサンプル遅延ライン４８Ｅおよび４８Ｏ、（１＋
Ｄ）フィルタ４６、および理想サンプル発生器４２を含
む。サンプル遅延ライン４８Ｅおよび４８Ｏは、ＰＲ４
ビタビ検出器の出力でＰＲ４等化サンプルを推定された
書込電流と整列させるのに用いられる。（１＋Ｄ）フィ
ルタ４６の目的は、入来サンプルのＰＲ４スペクトルか
らＥＰＲ４スペクトルへの等化を完了させることであ
る。ＦＩＲフィルタ３０からのサンプルは、タイミング
制御ループ３２、利得制御ループ３４およびＰＲ４ビタ
ビ検出器３８の利益となるように、ＰＲ４スペクトルに
等化されている。このように、（１＋Ｄ）フィルタ４６
は、ＥＰＲ４ポストプロセッサ３６のために等化を完了
させておく必要がある。理想サンプル発生器５０では、
ＰＲ４ビタビ検出器の出力での推定された入力シーケン
スは、（１＋Ｄ−Ｄ2 −Ｄ3 ）フィルタを通され、ＩＤ
ＥＡＬ＿ＥＶＥＮ＝ｙ＾EPR4［ｋ＋２］およびＩＤＥＡ
Ｌ＿ＯＤＤ＝ｙ＾EPR4［ｋ＋３］に相当する、ＥＰＲ４
チャネル出力シンボルを計算する。図６では、ＰＲ４等
化サンプルＦＩＲ＿ＥＶＥＮおよびＦＩＲ＿ＯＤＤは、
値が−３２から３１へと変化する６ビットで表わされ
る。理想的なＰＲ４サンプルが−１６、０および１６で
あり、理想的なＥＰＲ４サンプルが−３２、−１６、
０、１６および３２であると仮定すると、集合｛−２，
−１，０，１，２｝におけるＥＰＲ４チャネル出力シン
ボルは１６で乗算され、これは左に４シフトすることに
相当し、理想的なＥＰＲ４サンプルの値が得られる。５
１で示すように、理想的なＥＰＲ４サンプルをＥＰＲ４
等化サンプルから減算することにより、ＥＰＲ４エラー
信号が計算される。ＥＲＲＯＲ＿ＥＶＥＮ＝ｅ［ｋ］お
よびＥＲＲＯＲ＿ＯＤＤ＝ｅ［ｋ＋１］に対応するＥＰ
Ｒ４エラー信号は、エラー事象距離発生ブロック５６へ
と送られる。
【００６７】ＥＰＲ４エラー信号を計算する代替方法
は、初めに理想的なＰＲ４サンプルをＰＲ４等化サンプ
ルから減算することにより、ＰＲ４エラー信号を計算す
ることを含む。次に、ＰＲ４エラー信号は（１＋Ｄ）フ
ィルタを通されＥＰＲ４エラー信号が得られる。
は、初めに理想的なＰＲ４サンプルをＰＲ４等化サンプ
ルから減算することにより、ＰＲ４エラー信号を計算す
ることを含む。次に、ＰＲ４エラー信号は（１＋Ｄ）フ
ィルタを通されＥＰＲ４エラー信号が得られる。
【００６８】図９はマージメモリブロック５２を示す。
Ｍ＿ＥＶＥＮ＝ｍ［ｋ＋２０］およびＭ＿ＯＤＤ＝ｍ
［ｋ＋２１］に対応する、２つの（１−Ｄ′）ビタビ検
出器の出力でのマージビットは、１０の２分の１レート
のクロックサイクル分速く利用できるため、マージビッ
トはマージメモリ内の２つの遅延ライン４３Ｅおよび４
３Ｏにおいて遅延される。遅延ライン４３Ｅおよび４３
Ｏの出力、ｍ［ｋ］およびｍ［ｋ＋１］は、２つのタッ
プされる遅延ラインに送られる。タップは、ポストプロ
セッサにおけるその他のブロックにアクセス可能な各遅
延ラインにおける種々の位置にマージビットを設ける。
図８および９では、すべてのｉの値に対し、信号ＭＥＶ
ＥＮ［ｉ］はｍ［ｋ−２ｉ］に対応し、信号ＭＯＤＤ
［ｉ］はｍ［ｋ＋１−２ｉ］に対応する。
Ｍ＿ＥＶＥＮ＝ｍ［ｋ＋２０］およびＭ＿ＯＤＤ＝ｍ
［ｋ＋２１］に対応する、２つの（１−Ｄ′）ビタビ検
出器の出力でのマージビットは、１０の２分の１レート
のクロックサイクル分速く利用できるため、マージビッ
トはマージメモリ内の２つの遅延ライン４３Ｅおよび４
３Ｏにおいて遅延される。遅延ライン４３Ｅおよび４３
Ｏの出力、ｍ［ｋ］およびｍ［ｋ＋１］は、２つのタッ
プされる遅延ラインに送られる。タップは、ポストプロ
セッサにおけるその他のブロックにアクセス可能な各遅
延ラインにおける種々の位置にマージビットを設ける。
図８および９では、すべてのｉの値に対し、信号ＭＥＶ
ＥＮ［ｉ］はｍ［ｋ−２ｉ］に対応し、信号ＭＯＤＤ
［ｉ］はｍ［ｋ＋１−２ｉ］に対応する。
【００６９】次に、図１０を参照して、ＰＲ４判断メモ
リブロック５４は、２つの（１−Ｄ′）ビタビ検出器か
らの推定された入力シンボルを、２つのタップされた遅
延ライン５４Ｅおよび５４Ｏにストアする。遅延ライン
への入力はｘ＾［ｋ＋２］およびｘ＾［ｋ＋３］に対応
し、遅延ラインの出力はｘ＾［ｋ−４６］およびｘ＾
［ｋ−４７］に対応する。タップは、ポストプロセッサ
におけるその他のブロックにアクセス可能な各遅延ライ
ンにおける種々の位置でＰＲ４判断を行なう。図８およ
び１０では、信号ＸＥＶＥＮ［ｉ］はｘ＾［ｋ−２ｉ］
に対応し、信号ＸＯＤＤ［ｉ］はｘ＾［ｋ＋１−２ｉ］
に対応する。推定された入力シーケンス（ｘ＾）におけ
るエラー事象は、遅延ラインの出力を最良のエラー事象
訂正ブロック６４を通して送ることにより修正されて、
向上した推定入力シーケンス（ｘ＾＾）を得る。
リブロック５４は、２つの（１−Ｄ′）ビタビ検出器か
らの推定された入力シンボルを、２つのタップされた遅
延ライン５４Ｅおよび５４Ｏにストアする。遅延ライン
への入力はｘ＾［ｋ＋２］およびｘ＾［ｋ＋３］に対応
し、遅延ラインの出力はｘ＾［ｋ−４６］およびｘ＾
［ｋ−４７］に対応する。タップは、ポストプロセッサ
におけるその他のブロックにアクセス可能な各遅延ライ
ンにおける種々の位置でＰＲ４判断を行なう。図８およ
び１０では、信号ＸＥＶＥＮ［ｉ］はｘ＾［ｋ−２ｉ］
に対応し、信号ＸＯＤＤ［ｉ］はｘ＾［ｋ＋１−２ｉ］
に対応する。推定された入力シーケンス（ｘ＾）におけ
るエラー事象は、遅延ラインの出力を最良のエラー事象
訂正ブロック６４を通して送ることにより修正されて、
向上した推定入力シーケンス（ｘ＾＾）を得る。
【００７０】次に図１１を参照して、エラー事象距離発
生ブロック５６は、ＥＲＲＯＲ＿ＥＶＥＮ＝ｅ［ｋ］お
よびＥＲＲＯＲ＿ＯＤＤ＝ｅ［ｋ＋１］である、エラー
信号発生器５０からの奇数および偶数のＥＰＲ４エラー
信号を受取る。ＥＰＲ４エラー信号は（１＋Ｄ）フィル
タを通して送られ、遅延され、ＢＥＶＥＮ＿ＲＥＧ＝ｅ
［ｋ−２］＋ｅ［ｋ−３］およびＢＯＤＤ＿ＲＥＧ＝ｅ
［ｋ−１］＋ｅ［ｋ−２］が得られる。同時に、ＥＰＲ
４エラー信号は（１−Ｄ2 ）フィルタを通して送られ、
遅延され、ＡＥＶＥＮ＿ＲＥＧ＝ｅ［ｋ−２］−ｅ［ｋ
−４］およびＡＯＤＤ＿ＲＥＧ＝（ｅ［ｋ−１］−ｅ
［ｋ−３］）が得られる。エラー事象有効化ブロック５
８で発生されるＴＲＩＧＧＥＲＡ＿ＥＲＥＧ０およびＧ
ＡＴＥＡ信号は、タイプＡエラー事象の始まりに関連す
るＡＥＶＥＮ＿ＲＥＧまたはＡＯＤＤ＿ＲＥＧの最後の
値であるＡＯＬＤ＿ＲＥＧを含むレジスタへの入力を制
御するのに用いられる。ＧＡＴＥＡ信号は、タイプＡエ
ラー事象が時間ｋ−３またはｋ−４いずれかで開始する
ことを示している。ＴＲＩＧＧＥＲＡ＿ＥＲＥＧ信号
は、タイプＡエラー事象が時間ｋ−４で偶数のインタリ
ーブで開始することを示している。レジスタＢＥＶＥＮ
＿ＯＬＤ＿ＲＥＧは、奇数のインタリーブにおけるタイ
プＢのエラー事象の開始と関連するＢＥＶＥＮ＿ＲＥＧ
の最後の値である。同様に、レジスタＢＯＤＤ＿ＯＬＤ
＿ＲＥＧは、偶数のインタリーブにおけるタイプＢエラ
ー事象の開始と関連するＢＯＤＤ＿ＲＥＧの最後の値で
ある。本明細書において信号の名前において用いる奇数
および偶数という引用は、通常はエラー事象の開始の位
置というよりも終わりの位置に関する。マージビットＭ
ＥＶＥＮ［１］＝ｍ［ｋ−２］およびＭＯＤＤ［２］＝
ｍ［ｋ−３］はそれぞれ、時間ｋ−２での偶数のインタ
リーブ、および時間ｋ−３での奇数のインタリーブにお
けるタイプＢのエラー事象の開始を示すのに用いられ
る。レジスタされた値は次に加算または減算されて次式
を得る。
生ブロック５６は、ＥＲＲＯＲ＿ＥＶＥＮ＝ｅ［ｋ］お
よびＥＲＲＯＲ＿ＯＤＤ＝ｅ［ｋ＋１］である、エラー
信号発生器５０からの奇数および偶数のＥＰＲ４エラー
信号を受取る。ＥＰＲ４エラー信号は（１＋Ｄ）フィル
タを通して送られ、遅延され、ＢＥＶＥＮ＿ＲＥＧ＝ｅ
［ｋ−２］＋ｅ［ｋ−３］およびＢＯＤＤ＿ＲＥＧ＝ｅ
［ｋ−１］＋ｅ［ｋ−２］が得られる。同時に、ＥＰＲ
４エラー信号は（１−Ｄ2 ）フィルタを通して送られ、
遅延され、ＡＥＶＥＮ＿ＲＥＧ＝ｅ［ｋ−２］−ｅ［ｋ
−４］およびＡＯＤＤ＿ＲＥＧ＝（ｅ［ｋ−１］−ｅ
［ｋ−３］）が得られる。エラー事象有効化ブロック５
８で発生されるＴＲＩＧＧＥＲＡ＿ＥＲＥＧ０およびＧ
ＡＴＥＡ信号は、タイプＡエラー事象の始まりに関連す
るＡＥＶＥＮ＿ＲＥＧまたはＡＯＤＤ＿ＲＥＧの最後の
値であるＡＯＬＤ＿ＲＥＧを含むレジスタへの入力を制
御するのに用いられる。ＧＡＴＥＡ信号は、タイプＡエ
ラー事象が時間ｋ−３またはｋ−４いずれかで開始する
ことを示している。ＴＲＩＧＧＥＲＡ＿ＥＲＥＧ信号
は、タイプＡエラー事象が時間ｋ−４で偶数のインタリ
ーブで開始することを示している。レジスタＢＥＶＥＮ
＿ＯＬＤ＿ＲＥＧは、奇数のインタリーブにおけるタイ
プＢのエラー事象の開始と関連するＢＥＶＥＮ＿ＲＥＧ
の最後の値である。同様に、レジスタＢＯＤＤ＿ＯＬＤ
＿ＲＥＧは、偶数のインタリーブにおけるタイプＢエラ
ー事象の開始と関連するＢＯＤＤ＿ＲＥＧの最後の値で
ある。本明細書において信号の名前において用いる奇数
および偶数という引用は、通常はエラー事象の開始の位
置というよりも終わりの位置に関する。マージビットＭ
ＥＶＥＮ［１］＝ｍ［ｋ−２］およびＭＯＤＤ［２］＝
ｍ［ｋ−３］はそれぞれ、時間ｋ−２での偶数のインタ
リーブ、および時間ｋ−３での奇数のインタリーブにお
けるタイプＢのエラー事象の開始を示すのに用いられ
る。レジスタされた値は次に加算または減算されて次式
を得る。
【００７１】
【数７】
【００７２】これらの信号はレジスタされて、時間ｋ−
４およびｋ−３で終わる「ベストタイプＡ」エラー事
象、および時間ｋ−４およびｋ−３で終わる「ベストタ
イプＢ」エラー事象に対するエラー事象距離が得られ、
次式のとおりとなる。
４およびｋ−３で終わる「ベストタイプＡ」エラー事
象、および時間ｋ−４およびｋ−３で終わる「ベストタ
イプＢ」エラー事象に対するエラー事象距離が得られ、
次式のとおりとなる。
【００７３】
【数８】
【００７４】次に図１２を参照して、エラー事象有効化
ブロック５８は、時間ｋ−５およびｋ−４で終わる「ベ
ストタイプＡ」エラー事象が有効であるかどうかを決定
する。時間ｋ−４で終わる「ベストタイプＡ」エラー事
象は、Ｌ［ｋ−５］＜ｋ−７，Ｌ［ｋ−６］＝Ｌ［ｋ−
５］±１，およびｘ＾［ｋ−８］≠ｘ＾［ｋ−７］であ
れば有効である。同様に、時間ｋ−３で終わる「ベスト
タイプＡ」エラー事象は、Ｌ［ｋ−４］＜ｋ−６，Ｌ
［ｋ−５］＝Ｌ［ｋ−４］±１，およびｘ＾［ｋ−８］
≠ｘ＾［ｋ−７］であれば有効である。以前のチャネル
クロックサイクルにおいて「ベストタイプＡ」エラー事
象が有効であり、特定的なマージビットの値が０であれ
ば、エラー事象距離は有効なままである。信号ＶＡＬＩ
ＤＡ＿ＥＲＥＧおよびＶＡＬＩＤＡ＿ＯＲＥＧは、それ
ぞれ、時間ｋ−４およびｋ−３で終わる「ベストタイプ
Ａ」エラー事象が有効かどうかを示す。
ブロック５８は、時間ｋ−５およびｋ−４で終わる「ベ
ストタイプＡ」エラー事象が有効であるかどうかを決定
する。時間ｋ−４で終わる「ベストタイプＡ」エラー事
象は、Ｌ［ｋ−５］＜ｋ−７，Ｌ［ｋ−６］＝Ｌ［ｋ−
５］±１，およびｘ＾［ｋ−８］≠ｘ＾［ｋ−７］であ
れば有効である。同様に、時間ｋ−３で終わる「ベスト
タイプＡ」エラー事象は、Ｌ［ｋ−４］＜ｋ−６，Ｌ
［ｋ−５］＝Ｌ［ｋ−４］±１，およびｘ＾［ｋ−８］
≠ｘ＾［ｋ−７］であれば有効である。以前のチャネル
クロックサイクルにおいて「ベストタイプＡ」エラー事
象が有効であり、特定的なマージビットの値が０であれ
ば、エラー事象距離は有効なままである。信号ＶＡＬＩ
ＤＡ＿ＥＲＥＧおよびＶＡＬＩＤＡ＿ＯＲＥＧは、それ
ぞれ、時間ｋ−４およびｋ−３で終わる「ベストタイプ
Ａ」エラー事象が有効かどうかを示す。
【００７５】最高チャネルレートの実現では、エラー事
象比較ブロックを用いて、訂正の対象となる可能性のあ
る、時間ｊで終わる「ベストタイプＡまたはＢ」の最小
距離エラー事象を決定する。エラー事象比較ブロック
は、２つのエラー事象距離または２つの差分距離を比較
して以下を決定する。
象比較ブロックを用いて、訂正の対象となる可能性のあ
る、時間ｊで終わる「ベストタイプＡまたはＢ」の最小
距離エラー事象を決定する。エラー事象比較ブロック
は、２つのエラー事象距離または２つの差分距離を比較
して以下を決定する。
【００７６】ｅｍ［ｊ］＝ｍａｘ｛ｅｍＡ［ｊ］，ｅｍ
Ｂ［ｊ］｝ ｄｍ［ｊ］＝ｍｉｎ｛ｅｍＡ［ｊ］，ｅｍＢ［ｊ］｝＝
ｄmin 2 ／２−ｅｍ［ｊ］ 「ベストタイプＡ」エラー事象が有効であり、ｄｍＡ
［ｊ］またはｄｍＢ［ｊ］が０未満であれば、ポストプ
ロセッサは２つのエラー事象のうち１つを訂正を考慮す
るエラー事象として選択する。このエラー事象はフラグ
がつけられ、その差分距離はｄｍ［ｊ］＝ｍｉｎ｛ｄｍ
Ａ［ｊ］，ｄｍＢ［ｊ］｝で与えられる。ポストプロセ
ッサは、ｄｍＢ［ｊ］＜０であり、「ベストタイプＡ」
エラー事象が無効であるかまたはｄｍＢ［ｊ］＜ｄｍＡ
［ｊ］であれば、時間ｊで終わる「ベストタイプＢ」エ
ラー事象を選択する。この場合、差分距離ｄｍ［ｊ］は
ｄｍＢ［ｊ］と等しくなるように設定される。ポストプ
ロセッサは、ｄｍＡ［ｊ］＜０、ｄｍＡ［ｊ］＜ｄｍＢ
［ｊ］、かつ「ベストタイプＡ」エラー事象が有効であ
れば、時間ｊで終わる「ベストタイプＡ」エラー事象を
選択する。この場合、時間ｊで終わる「ベストタイプＡ
またはＢ」エラー事象に対する差分距離、ｄｍ［ｊ］
は、ｄｍＡ［ｊ］に等しくなるように設定される。
Ｂ［ｊ］｝ ｄｍ［ｊ］＝ｍｉｎ｛ｅｍＡ［ｊ］，ｅｍＢ［ｊ］｝＝
ｄmin 2 ／２−ｅｍ［ｊ］ 「ベストタイプＡ」エラー事象が有効であり、ｄｍＡ
［ｊ］またはｄｍＢ［ｊ］が０未満であれば、ポストプ
ロセッサは２つのエラー事象のうち１つを訂正を考慮す
るエラー事象として選択する。このエラー事象はフラグ
がつけられ、その差分距離はｄｍ［ｊ］＝ｍｉｎ｛ｄｍ
Ａ［ｊ］，ｄｍＢ［ｊ］｝で与えられる。ポストプロセ
ッサは、ｄｍＢ［ｊ］＜０であり、「ベストタイプＡ」
エラー事象が無効であるかまたはｄｍＢ［ｊ］＜ｄｍＡ
［ｊ］であれば、時間ｊで終わる「ベストタイプＢ」エ
ラー事象を選択する。この場合、差分距離ｄｍ［ｊ］は
ｄｍＢ［ｊ］と等しくなるように設定される。ポストプ
ロセッサは、ｄｍＡ［ｊ］＜０、ｄｍＡ［ｊ］＜ｄｍＢ
［ｊ］、かつ「ベストタイプＡ」エラー事象が有効であ
れば、時間ｊで終わる「ベストタイプＡ」エラー事象を
選択する。この場合、時間ｊで終わる「ベストタイプＡ
またはＢ」エラー事象に対する差分距離、ｄｍ［ｊ］
は、ｄｍＡ［ｊ］に等しくなるように設定される。
【００７７】最高チャネルレートの実現では、更新最良
エラー事象ブロックは、時間ｊで終わる「ベストタイプ
ＡまたはＢ」エラー事象の差分距離、ｄｍ［ｊ］を、時
間のウィンドウにわたる最良のエラー事象の差分距離と
比較し、ここでウィンドウの長さは、最長のエラー事象
の長さに等しい。レート１６／１７（０，６／７）変調
コードに対し、ウィンドウの長さは１８である。ｂｍ
［ｊ−１８，ｊ−１］が、時間ｊ−１８から時間ｊ−１
までのウィンドウにおける最良のエラー事象の差分距離
を表わすものとする。時間ｊで終わる適切なエラー事象
があり、時間ｊ−１７ないしｊ−１のウィンドウにおけ
る適切なエラー事象がないかまたはｄｍ［ｊ］＜ｂｍ
［ｊ−１８，ｊ−１］であれば、ウィンドウにおける最
良のエラー事象が更新され、ｂｍ［ｊ−１７，ｊ］は、
ｄｍ［ｊ］に等しくなるように設定される。そうでなけ
れば、ウィンドウにおける最良のエラー事象は更新され
ず、ｂｍ［ｊ−１７，ｊ］は、ｂｍ［ｊ−１８，ｊ−
１］に等しくなるように設定される。ウィンドウにおけ
る最良のエラー事象が時間ｊ−１８で終われば、ウィン
ドウにおける最良のエラー事象は最良エラー事象訂正ブ
ロックにおいて訂正される。
エラー事象ブロックは、時間ｊで終わる「ベストタイプ
ＡまたはＢ」エラー事象の差分距離、ｄｍ［ｊ］を、時
間のウィンドウにわたる最良のエラー事象の差分距離と
比較し、ここでウィンドウの長さは、最長のエラー事象
の長さに等しい。レート１６／１７（０，６／７）変調
コードに対し、ウィンドウの長さは１８である。ｂｍ
［ｊ−１８，ｊ−１］が、時間ｊ−１８から時間ｊ−１
までのウィンドウにおける最良のエラー事象の差分距離
を表わすものとする。時間ｊで終わる適切なエラー事象
があり、時間ｊ−１７ないしｊ−１のウィンドウにおけ
る適切なエラー事象がないかまたはｄｍ［ｊ］＜ｂｍ
［ｊ−１８，ｊ−１］であれば、ウィンドウにおける最
良のエラー事象が更新され、ｂｍ［ｊ−１７，ｊ］は、
ｄｍ［ｊ］に等しくなるように設定される。そうでなけ
れば、ウィンドウにおける最良のエラー事象は更新され
ず、ｂｍ［ｊ−１７，ｊ］は、ｂｍ［ｊ−１８，ｊ−
１］に等しくなるように設定される。ウィンドウにおけ
る最良のエラー事象が時間ｊ−１８で終われば、ウィン
ドウにおける最良のエラー事象は最良エラー事象訂正ブ
ロックにおいて訂正される。
【００７８】好ましい実施例である２分の１レートの実
現では、エラー事象比較ブロック６０は、訂正の可能性
のあるエラー事象として適する、時間ｋまたはｋ＋１で
終わる「ベストタイプＡまたはＢ」エラー事象を決定す
る。最高レートの実現と同じ態様で、時間ｋおよびｋ＋
１で終わる４つのエラー事象が比較されて適格化され
る。エラー事象のうち１つが適していれば、最良のエラ
ー事象にフラグがつけられ、時間ｋまたは時間ｋ＋１で
終わる「ベストタイプＡまたはＢ」エラー事象に対する
差分距離、ｍｉｎ｛ｄｍ［ｋ］，ｄｍ［ｋ＋１］｝は、
そのエラー事象に対応する差分距離と等しくなるように
設定される。時間ｋまたはｋ＋１いずれかで終わるエラ
ー事象にフラグがつけられたなら、更新ベストエラーブ
ロック６２は、時間ｋまたは時間ｋ＋１いずれかで終わ
る「ベストタイプＡまたはＢ」エラー事象の差分距離、
ｍｉｎ｛ｄｍ［ｋ］，ｄｍ［ｋ＋１］｝を、時間のウィ
ンドウにわたる最良のエラー事象の差分距離と比較し、
ここでウィンドウの長さは、２つの可能な連続する位置
のうち１つで開始する最長のエラー事象の長さに等し
い。レート１６／１７（０，６／７）変調コードに対し
ては、ウィンドウの長さは１９である。論理を簡潔化す
るために、ウィンドウの長さを２０に拡大する。ｂｍ
［ｋ−２０，ｋ−１］が、ウィンドウにおける最良のエ
ラー事象の差分距離を表わすものとする。ｋまたはｋ＋
１という時間で終わる適切なエラー事象があり、時間ｋ
−２０ないしｋ−１でウィンドウにおいて適切なエラー
事象がないかまたはｍｉｎ｛ｄｍ［ｋ］，ｄｍ［ｋ＋
１］｝＜ｂｍ［ｋ−２０，ｋ−１］であれば、ウィンド
ウにおける最良のエラー事象は更新され、ｂｍ［ｋ−１
８，ｋ＋１］は、ｍｉｎ｛ｄｍ［ｋ］，ｄｍ［ｋ＋
１］｝と等しくなるように設定される。そうでなけれ
ば、ウィンドウにおける最良のエラー事象は更新され
ず、ｂｍ［ｋ−１８，ｋ＋１］は、ｂｍ［ｋ−２０，ｋ
−１］に等しくなるように設定される。ウィンドウにお
ける最良のエラー事象が時間ｋ−２０またはｋ−１９で
終われば、ウィンドウにおける最良のエラー事象は最良
エラー事象訂正ブロック６４において訂正される。
現では、エラー事象比較ブロック６０は、訂正の可能性
のあるエラー事象として適する、時間ｋまたはｋ＋１で
終わる「ベストタイプＡまたはＢ」エラー事象を決定す
る。最高レートの実現と同じ態様で、時間ｋおよびｋ＋
１で終わる４つのエラー事象が比較されて適格化され
る。エラー事象のうち１つが適していれば、最良のエラ
ー事象にフラグがつけられ、時間ｋまたは時間ｋ＋１で
終わる「ベストタイプＡまたはＢ」エラー事象に対する
差分距離、ｍｉｎ｛ｄｍ［ｋ］，ｄｍ［ｋ＋１］｝は、
そのエラー事象に対応する差分距離と等しくなるように
設定される。時間ｋまたはｋ＋１いずれかで終わるエラ
ー事象にフラグがつけられたなら、更新ベストエラーブ
ロック６２は、時間ｋまたは時間ｋ＋１いずれかで終わ
る「ベストタイプＡまたはＢ」エラー事象の差分距離、
ｍｉｎ｛ｄｍ［ｋ］，ｄｍ［ｋ＋１］｝を、時間のウィ
ンドウにわたる最良のエラー事象の差分距離と比較し、
ここでウィンドウの長さは、２つの可能な連続する位置
のうち１つで開始する最長のエラー事象の長さに等し
い。レート１６／１７（０，６／７）変調コードに対し
ては、ウィンドウの長さは１９である。論理を簡潔化す
るために、ウィンドウの長さを２０に拡大する。ｂｍ
［ｋ−２０，ｋ−１］が、ウィンドウにおける最良のエ
ラー事象の差分距離を表わすものとする。ｋまたはｋ＋
１という時間で終わる適切なエラー事象があり、時間ｋ
−２０ないしｋ−１でウィンドウにおいて適切なエラー
事象がないかまたはｍｉｎ｛ｄｍ［ｋ］，ｄｍ［ｋ＋
１］｝＜ｂｍ［ｋ−２０，ｋ−１］であれば、ウィンド
ウにおける最良のエラー事象は更新され、ｂｍ［ｋ−１
８，ｋ＋１］は、ｍｉｎ｛ｄｍ［ｋ］，ｄｍ［ｋ＋
１］｝と等しくなるように設定される。そうでなけれ
ば、ウィンドウにおける最良のエラー事象は更新され
ず、ｂｍ［ｋ−１８，ｋ＋１］は、ｂｍ［ｋ−２０，ｋ
−１］に等しくなるように設定される。ウィンドウにお
ける最良のエラー事象が時間ｋ−２０またはｋ−１９で
終われば、ウィンドウにおける最良のエラー事象は最良
エラー事象訂正ブロック６４において訂正される。
【００７９】次に図１３を参照して、エラー事象比較ブ
ロック６０は、４つのエラー事象距離を比較する。エラ
ー事象距離ｅｍＡ［ｋ−４］およびｅｍＢ［ｋ−４］
は、比較されて、ｅｍ［ｋ−４］と呼ばれる、時間ｋ−
４で終わる「ベストタイプＡまたはＢ」エラー事象距離
を決定する。ｅｍＢ［ｋ−４］がｅｍＡ［ｋ−４］より
も大きいかまたは、タイプＡのエラー事象が無効であれ
ば、タイプＢエラー事象が選択され、ｅｍ［ｋ−４］＝
ｅｍＢ［ｋ−４］となる。そうでなければ、タイプＡの
エラー事象が選択されてｅｍ［ｋ−４］＝ｅｍＡ［ｋ−
４］となる。同様に、エラー事象距離ｅｍＡ［ｋ−３］
およびｅｍＢ［ｋ−３］が比較され、ｅｍ［ｋ−３］と
呼ばれる、時間ｋ−３で終わる「ベストタイプＡまたは
Ｂ」エラー事象を決定する。ｅｍＢ［ｋ−３］がｅｍＡ
［ｋ−３］よりも大きいかまたはタイプＡエラー事象が
無効であれば、タイプＢエラー事象が選択され、ｅｍ
［ｋ−３］＝ｅｍＢ［ｋ−３］となる。そうでなけれ
ば、タイプＡエラー事象が選択されｅｍ［ｋ−３］＝ｅ
ｍＡ［ｋ−３］となる。さらに、エラー事象比較ブロッ
クはｅｍ［ｋ−６］およびｅｍ［ｋ−５］を比較して、
時間ｋ−６またはｋ−５で終わる「ベストタイプＡまた
はＢ」エラー事象を決定する。ｅｍ［ｋ−６］がｅｍ
［ｋ−５］よりも大きければ、時間ｋ−６で終わる「ベ
ストタイプＡまたはＢ」エラー事象が選択される。そう
でなければ、時間ｋ−５で終わる「ベストタイプＡまた
はＢ」エラー事象が選択される。レジスタＥＲＲＭＥＴ
＿ＲＥＧは、時間ｋ−８またはｋ−７で終わる、「ベス
トタイプＡまたはＢ」エラー事象と関連するエラー事象
距離を、符号変更内で表わす。
ロック６０は、４つのエラー事象距離を比較する。エラ
ー事象距離ｅｍＡ［ｋ−４］およびｅｍＢ［ｋ−４］
は、比較されて、ｅｍ［ｋ−４］と呼ばれる、時間ｋ−
４で終わる「ベストタイプＡまたはＢ」エラー事象距離
を決定する。ｅｍＢ［ｋ−４］がｅｍＡ［ｋ−４］より
も大きいかまたは、タイプＡのエラー事象が無効であれ
ば、タイプＢエラー事象が選択され、ｅｍ［ｋ−４］＝
ｅｍＢ［ｋ−４］となる。そうでなければ、タイプＡの
エラー事象が選択されてｅｍ［ｋ−４］＝ｅｍＡ［ｋ−
４］となる。同様に、エラー事象距離ｅｍＡ［ｋ−３］
およびｅｍＢ［ｋ−３］が比較され、ｅｍ［ｋ−３］と
呼ばれる、時間ｋ−３で終わる「ベストタイプＡまたは
Ｂ」エラー事象を決定する。ｅｍＢ［ｋ−３］がｅｍＡ
［ｋ−３］よりも大きいかまたはタイプＡエラー事象が
無効であれば、タイプＢエラー事象が選択され、ｅｍ
［ｋ−３］＝ｅｍＢ［ｋ−３］となる。そうでなけれ
ば、タイプＡエラー事象が選択されｅｍ［ｋ−３］＝ｅ
ｍＡ［ｋ−３］となる。さらに、エラー事象比較ブロッ
クはｅｍ［ｋ−６］およびｅｍ［ｋ−５］を比較して、
時間ｋ−６またはｋ−５で終わる「ベストタイプＡまた
はＢ」エラー事象を決定する。ｅｍ［ｋ−６］がｅｍ
［ｋ−５］よりも大きければ、時間ｋ−６で終わる「ベ
ストタイプＡまたはＢ」エラー事象が選択される。そう
でなければ、時間ｋ−５で終わる「ベストタイプＡまた
はＢ」エラー事象が選択される。レジスタＥＲＲＭＥＴ
＿ＲＥＧは、時間ｋ−８またはｋ−７で終わる、「ベス
トタイプＡまたはＢ」エラー事象と関連するエラー事象
距離を、符号変更内で表わす。
【００８０】次に図１４を参照して、更新最良エラー事
象ブロック６２は、時間ｋ−１０または時間ｋ−９で終
わる「ベストタイプＡまたはＢ」エラー事象と関連する
差分距離であるＤＩＦＭＥＴ＿ＲＥＧを計算し、信号Ｂ
ＥＳＴＤＩＳＴに対応する、ｋ−３０ないしｋ−１１の
時間のウィンドウにわたる最良の差分距離と比較する。
もしＢＥＳＴＤＩＳＴよりもＤＩＦＭＥＴ＿ＲＥＧが選
択されれば、ＮＥＷＢＥＳＴ信号はハイになり、最良の
差分距離に対する新しい値があることを示す。ＮＥＷＭ
ＡＳＫ＿ＥＲＥＧ，ＮＥＷＭＡＳＫ１＿ＥＲＥＧ，およ
びＮＥＷＭＡＳＫ＿ＯＲＥＧ信号を用いて、最良エラー
事象訂正ブロック６４内のＭＡＳＫ＿ＥＶＥＮおよびＭ
ＡＳＫ＿ＯＤＤ遅延ラインにおける新しい最良のエラー
事象と関連するシンボルエラーを設ける。最良エラー事
象訂正ブロック６４において発生されるＮＥＷＣＯＲＲ
ＥＣＴ信号が用いられ、最良のエラー事象がウィンドウ
の最後に到達したことを示すため、最良のエラー事象は
訂正の準備ができており、ウィンドウは空である。
象ブロック６２は、時間ｋ−１０または時間ｋ−９で終
わる「ベストタイプＡまたはＢ」エラー事象と関連する
差分距離であるＤＩＦＭＥＴ＿ＲＥＧを計算し、信号Ｂ
ＥＳＴＤＩＳＴに対応する、ｋ−３０ないしｋ−１１の
時間のウィンドウにわたる最良の差分距離と比較する。
もしＢＥＳＴＤＩＳＴよりもＤＩＦＭＥＴ＿ＲＥＧが選
択されれば、ＮＥＷＢＥＳＴ信号はハイになり、最良の
差分距離に対する新しい値があることを示す。ＮＥＷＭ
ＡＳＫ＿ＥＲＥＧ，ＮＥＷＭＡＳＫ１＿ＥＲＥＧ，およ
びＮＥＷＭＡＳＫ＿ＯＲＥＧ信号を用いて、最良エラー
事象訂正ブロック６４内のＭＡＳＫ＿ＥＶＥＮおよびＭ
ＡＳＫ＿ＯＤＤ遅延ラインにおける新しい最良のエラー
事象と関連するシンボルエラーを設ける。最良エラー事
象訂正ブロック６４において発生されるＮＥＷＣＯＲＲ
ＥＣＴ信号が用いられ、最良のエラー事象がウィンドウ
の最後に到達したことを示すため、最良のエラー事象は
訂正の準備ができており、ウィンドウは空である。
【００８１】図１５および１６を参照して、最良エラー
事象訂正ブロック６４は６つの遅延ラインからなる。図
１５および１６におけるＭＡＳＫ＿ＥＶＥＮおよびＭＡ
ＳＫ＿ＯＤＤ遅延ラインは、時間ｋ−３０ないしｋ−１
３のウィンドウにおける最良のエラー事象に対するシン
ボルエラーロケーションを含む。図１５におけるＭＢＩ
ＴＳ＿ＥＶＥＮおよびＭＢＩＴＳ＿ＯＤＤ遅延ライン
は、ＭＡＳＫ＿ＥＶＥＮおよびＭＡＳＫ＿ＯＤＤをそれ
ぞれ与える、マージビットから得られる、シンボルエラ
ーロケーションを含む。ウィンドウにおける最良のエラ
ー事象が時間ｋ−３０または時間ｋ−２９で終われば、
シンボルエラーロケーションを、図１６のＣＯＲ＿ＥＶ
ＥＮおよびＣＯＲ＿ＯＤＤ遅延ラインに設けることによ
り、そのエラー事象は訂正される。ＣＯＲ＿ＥＶＥＮお
よびＣＯＲ＿ＯＤＤ遅延ラインの出力が用いられて、Ｐ
Ｒ４判断メモリブロック５４の出力でのエラーの多いビ
ットをフリップし、二進入力シンボルの向上した推定を
得るが、この場合Ｘ＿ＥＰＲ４＿ＥＶＥＮ＝ｘ＾＾［ｋ
−４８］およびＸ＿ＥＰＲ４＿ＯＤＤ＝ｘ＾＾［ｋ−４
７］となる。
事象訂正ブロック６４は６つの遅延ラインからなる。図
１５および１６におけるＭＡＳＫ＿ＥＶＥＮおよびＭＡ
ＳＫ＿ＯＤＤ遅延ラインは、時間ｋ−３０ないしｋ−１
３のウィンドウにおける最良のエラー事象に対するシン
ボルエラーロケーションを含む。図１５におけるＭＢＩ
ＴＳ＿ＥＶＥＮおよびＭＢＩＴＳ＿ＯＤＤ遅延ライン
は、ＭＡＳＫ＿ＥＶＥＮおよびＭＡＳＫ＿ＯＤＤをそれ
ぞれ与える、マージビットから得られる、シンボルエラ
ーロケーションを含む。ウィンドウにおける最良のエラ
ー事象が時間ｋ−３０または時間ｋ−２９で終われば、
シンボルエラーロケーションを、図１６のＣＯＲ＿ＥＶ
ＥＮおよびＣＯＲ＿ＯＤＤ遅延ラインに設けることによ
り、そのエラー事象は訂正される。ＣＯＲ＿ＥＶＥＮお
よびＣＯＲ＿ＯＤＤ遅延ラインの出力が用いられて、Ｐ
Ｒ４判断メモリブロック５４の出力でのエラーの多いビ
ットをフリップし、二進入力シンボルの向上した推定を
得るが、この場合Ｘ＿ＥＰＲ４＿ＥＶＥＮ＝ｘ＾＾［ｋ
−４８］およびＸ＿ＥＰＲ４＿ＯＤＤ＝ｘ＾＾［ｋ−４
７］となる。
【００８２】ＥＰＲ４ポストプロセッサのこの実施例に
対する変調コードの制約に、依存する唯一のものは、
（１−Ｄ′）ビタビ検出器に対する経路メモリの長さお
よびポストプロセッサにおける遅延ラインの長さであ
る。
対する変調コードの制約に、依存する唯一のものは、
（１−Ｄ′）ビタビ検出器に対する経路メモリの長さお
よびポストプロセッサにおける遅延ラインの長さであ
る。
【００８３】上記のように本発明の実施例について説明
してきたが、本発明の目的は十分に達成され、当業者に
は、本発明では構成における多くの変更および広範囲に
わたる実施例および応用例が、本発明の精神および範疇
から逸脱することなく自ずから明らかになることが認識
されるであろう。本明細書の開示および説明は全く例示
的なものであり、いかなる意味においても制限を意図す
るものではない。
してきたが、本発明の目的は十分に達成され、当業者に
は、本発明では構成における多くの変更および広範囲に
わたる実施例および応用例が、本発明の精神および範疇
から逸脱することなく自ずから明らかになることが認識
されるであろう。本明細書の開示および説明は全く例示
的なものであり、いかなる意味においても制限を意図す
るものではない。
【図１】ＥＰＲ４チャネルの離散時間モデルを表わす図
である。
である。
【図２】８状態ＥＰＲ４チャネルの状態図である。
【図３】ＥＰＲ４チャネルおよびＰＲ４チャネルに対す
る周波数応答の大きさを比較する図である。
る周波数応答の大きさを比較する図である。
【図４】８状態ＥＰＲ４チャネルのトレリス図である。
【図５】本発明の原理および局面を採用する、ＥＰＲ４
検出器を備える磁気記録チャネルのシステム全体のブロ
ック図である。
検出器を備える磁気記録チャネルのシステム全体のブロ
ック図である。
【図６】ＰＲ４ビタビ検出器および、エラー信号発生器
を含むポストプロセッサの前部を含む、図５のＥＰＲ４
検出器のより詳細なブロック図である。
を含むポストプロセッサの前部を含む、図５のＥＰＲ４
検出器のより詳細なブロック図である。
【図７】ＥＰＲ４トレリスを通るＰＲ４経路、およびこ
の特定的なＰＲ４経路に沿う時間ｊで終わるすべての可
能な最小距離エラー事象を示す図である。
の特定的なＰＲ４経路に沿う時間ｊで終わるすべての可
能な最小距離エラー事象を示す図である。
【図８】ＥＰＲ４ポストプロセッサの後部を含む、図５
におけるＥＰＲ４検出器のより詳細なブロック図であ
り、図６で示されるエラー信号発生器以外すべてを表わ
している。図８は図６との関連で考察されるべきであ
り、そうすればポストプロセッサの完全なブロック図が
与えられる。
におけるＥＰＲ４検出器のより詳細なブロック図であ
り、図６で示されるエラー信号発生器以外すべてを表わ
している。図８は図６との関連で考察されるべきであ
り、そうすればポストプロセッサの完全なブロック図が
与えられる。
【図９】図８に含まれるマージメモリブロックの概略図
である。
である。
【図１０】図８に含まれるＰＲ４判断メモリブロックの
概略図である。
概略図である。
【図１１】図８に含まれるエラー事象距離発生ブロック
の概略図である。
の概略図である。
【図１２】図８に含まれるエラー事象有効化ブロックの
概略図である。
概略図である。
【図１３】図８に含まれるエラー事象比較ブロックの概
略図である。
略図である。
【図１４】図８に含まれる更新最良エラー事象ブロック
の概略図である。
の概略図である。
【図１５】図８に含まれる最良エラー事象訂正ブロック
の概略図の第１の部分の図である。図１５は図１６と関
連付けて考察されるべきものである。
の概略図の第１の部分の図である。図１５は図１６と関
連付けて考察されるべきものである。
【図１６】図８に含まれる図１５の最良エラー事象訂正
ブロックの概略図の第２の部分の図である。
ブロックの概略図の第２の部分の図である。
３６ ＥＰＲ４検出器 ３８ ＰＲ４ビタビ検出器 ４０ ポストプロセッサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 20/18 ５７２ 9558−5Ｄ Ｇ１１Ｂ 20/18 ５７２Ｆ
Claims (26)
- 【請求項１】 ＰＲ４等化サンプリングデータ検出チャ
ネルにおけるＥＰＲ４検出器であって、 ＰＲ４トレリスを通る決定された経路に対応するコード
化されたデジタル情報の値の推定されたシーケンスを発
生するため、およびＰＲ４トレリスを通るその他の経路
に関連するその他の経路情報を発生するための、ＰＲ４
等化サンプリングデータ検出チャネルからデジタルサン
プルを受取るために接続されるＰＲ４ビタビ検出器と、 ＰＲ４ビタビ検出器およびＰＲ４等化サンプリングデー
タ検出チャネルに接続されるポストプロセッサとを含
み、ポストプロセッサは、 ＥＰＲ４トレリスを通る状態のシーケンスを含むＰＲ４
経路を特定するコード化されたデジタル情報の値の推定
されたシーケンスを受取りストアするためのＰＲ４経路
記憶回路と、 １組のエラー事象からの重複しないエラー事象を選択す
るためにＰＲ４ビタビ検出器からその他の経路情報を受
取るためのエラー事象選択回路と、 ＥＰＲ４トレリスを通るＰＲ４経路から分岐する重複し
ないエラー事象を訂正するため、およびコード化された
デジタル情報の値の推定されたシーケンスの訂正された
ものを出力するための、ＰＲ４経路記憶回路およびエラ
ー事象選択回路に接続される経路訂正回路とを備える、
ＥＰＲ４検出器。 - 【請求項２】 ＰＲ４ビタビ検出器は、ＰＲ４等化サン
プリングデータ検出チャネルからの奇数および偶数のデ
ジタルサンプルを受取るために接続され、ビットによる
２つのインタリーブされる（１−Ｄ′）ビタビ検出器を
含み、前記インタリーブされるビタビ検出器の各々は、
（１−Ｄ′）トレリスを通る経路に対応する推定された
入力シーケンス、および（１−Ｄ′）トレリスを通るそ
の他の経路に関連するその他の経路情報を出力する、請
求項１に記載のＥＰＲ４検出器。 - 【請求項３】 インタリーブされる（１−Ｄ′）ビタビ
検出器の各々は、前記各々のインタリーブされる（１−
Ｄ′）ビタビ検出器内で分岐する残存経路の存在および
不在のうち一方を、（１−Ｄ′）トレリスを通るその他
の経路に関連する前記その他の経路情報として示す二進
マージシンボルを出力する、請求項２に記載のＥＰＲ４
検出器。 - 【請求項４】 ポストプロセッサ内におけるエラー事象
回路は、 ＥＰＲ４トレリスを通るＰＲ４経路から分岐した複数の
エラー事象に対し距離を計算および比較するための距離
計算および比較回路と、 重複しないエラー事象を識別し、１組のエラー事象内の
エラー事象に対する前記距離と、時間のウィンドウにわ
たり観測される最良のエラー事象に対応するエラー事象
に対する距離とを比較することにより訂正するための、
重複しないエラー事象識別回路とを含む、請求項３に記
載のＥＰＲ４検出器。 - 【請求項５】 距離計算および比較回路により距離が計
算される１組のエラー事象は、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスの各状態で終わる、最良のタイプＢの最小距離エラ
ー事象と、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスの各状態で終わる、最良のタイプＢの最小距離エラ
ー事象および最良のタイプＡの最小距離エラー事象と、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスの各状態で終わる、最良のタイプＢの最小距離エラ
ー事象および最良のタイプＡのエラー事象とのうち１つ
を含み、ここで最良のタイプＡのエラー事象は必ずしも
最小距離エラー事象ではない、請求項４に記載のＥＰＲ
４検出器。 - 【請求項６】 コード化されたデジタル情報の値のシー
ケンスは、レート１６／１７（ｄ＝０，Ｇ＝６／Ｉ＝
７）変調コードに従い、タイプＢのエラー事象は以下の
入力シーケンス、 １ および ０ １×１ および ０×０ １×１×１ および ０×０×０ １×１×１×１ および ０×０×０×０ １×１×１×１×１ および ０×０×０×０×０ １×１×１×１×１×１ および ０×０×０×０×０×０ １×１×１×１×１×１×１ および ０×０×０×０×０×０×０ １×１×１×１×１×１×１×１ および ０×０×０×０×０×０×０×０ を間違えることに相当し、上記において×は「ドントケ
ア」状態を示し、 タイプＡのエラー事象は以下の入力シーケンス、 １０１ および ０１０ １０１０ および ０１０１ １０１０１ および ０１０１０ １０１０１０ および ０１０１０１ １０１０１０１ および ０１０１０１０ １０１０１０１０ および ０１０１０１０１ を間違えることに相当する、請求項５に記載のＥＰＲ４
検出器。 - 【請求項７】 ＰＲ４経路記憶回路は、 奇数および偶数のインタリーブＰＲ４ビタビデコーダか
らマージビットを受取り遅延させるために接続されるマ
ージビットメモリと、 奇数および偶数のインタリーブＰＲ４ビタビデコーダか
ら推定された入力シンボルを受取り遅延させるために接
続されるＰＲ４判断メモリとを含み、 エラー事象選択回路は、 マージメモリおよびＰＲ４判断メモリに接続され、エラ
ー事象を有効化させるためのエラー事象有効化回路と、 マージメモリ、ＰＲ４判断メモリおよびエラー事象有効
化回路に接続され、奇数および偶数のインタリーブエラ
ー距離信号を計算するためのエラー事象距離発生回路
と、 奇数および偶数のインタリーブエラー距離信号を比較す
るため、および最大のエラー事象距離により識別される
ものとして現在の最良のエラー事象を決定するためのエ
ラー事象比較回路と、 現在の最良のエラー事象からの現在の差分距離を計算す
るため、現在の差分距離をタイミングウィンドウ内の最
良の差分距離と比較するため、および更新された最良の
エラー事象の差分距離を選択し保存するための、更新最
良エラー事象回路と、 更新された最良のエラー事象の差分距離により識別され
たエラー事象内で発生するすべてのシンボルエラーを訂
正するため、および訂正されたシンボルをコード化され
たデジタル情報の値の推定されたシーケンスが訂正され
たものとして出力するための、マージビットメモリ、Ｐ
Ｒ４判断メモリ、および更新最良エラー事象回路に接続
される、最良エラー事象訂正回路とを含む、請求項３に
記載のＥＰＲ４検出器。 - 【請求項８】 サンプリングデータ検出チャネルは、レ
ート１６／１７（ｄ＝０，Ｇ＝６／Ｉ＝７）変調コード
に従い、入来するデジタル情報の値をコード化されたデ
ジタル情報の値のシーケンスにコード化するためのエン
コーダおよびプリコーダを含む、請求項１に記載のＥＰ
Ｒ４検出器。 - 【請求項９】 デジタル情報記憶および検索チャネルで
あって、予め定められた変調コードに従い情報の値をコ
ード化されたデジタル情報の値のシーケンスにコード化
するためのエンコーダおよびプリコーダと、コード化さ
れたデジタル情報の値を磁気データ記憶媒体に書込むた
めのデータ書込チャネルと、磁気データ記憶媒体からの
信号の流れを受取るための、信号の流れをＰＲ４スペク
トルに等化するＰＲ４等化器回路を含むＰＲ４等化サン
プリングデータ検出チャネルと、等化された信号の流れ
からの同期のデジタルサンプルを与えるためのデジタル
サンプラとを含み、さらに、 コード化されたデジタル情報の値の推定されたシーケン
スを発生するため、およびＰＲ４トレリスを通るその他
の経路に関連するその他の経路情報を発生するための、
同期デジタルサンプルを受取るために接続されるＰＲ４
ビタビ検出器と、 ＰＲ４ビタビ検出器およびＰＲ４等化サンプリングデー
タ検出チャネルに接続されるポストプロセッサとを含
み、ポストプロセッサは、 ＥＰＲ４トレリスを通る状態のシーケンスを含むＰＲ４
経路に対応するコード化されたデジタル情報の値の推定
されたシーケンスを受取りストアするためのＰＲ４経路
記憶回路と、 ＰＲ４経路記憶回路にストアされたＥＰＲ４トレリスを
通るＰＲ４経路から分岐する１組のエラー事象からの重
複しないエラー事象を発生するためのＰＲ４ビタビ検出
器からのその他の経路情報を受取るためのエラー事象選
択回路と、 ＥＰＲ４トレリスを通るＰＲ４経路から分岐する重複し
ないエラー事象を訂正するため、およびコード化された
デジタル情報の値の推定されたシーケンスの訂正された
ものを出力するための、ＰＲ４経路記憶回路およびエラ
ー事象選択回路に接続される経路訂正回路とを備える、
デジタル情報記憶および検索チャネル。 - 【請求項１０】 ＰＲ４等化サンプリングデータ検出チ
ャネルはさらに、デジタルサンプラとＰＲ４ビタビ検出
器との間に接続されるデジタル有限インパルス応答フィ
ルタを含み、ポストプロセッサはデジタル有限インパル
ス応答フィルタの出力に接続される、請求項９に記載の
デジタル情報記憶および検索チャネル。 - 【請求項１１】 予め定められた変調コードはレート１
６／１７（ｄ＝０，Ｇ＝６／Ｉ＝７）変調コードを含
む、請求項９に記載のデジタル情報記憶および検索チャ
ネル。 - 【請求項１２】 レート１６／１７（ｄ＝０，Ｇ＝６／
Ｉ＝７）変調コードの逆に従ってコード化されたデジタ
ル情報の値の推定されたシーケンスの訂正されたものを
デコードするためのポストコーダおよびデコーダをさら
に含む、請求項９に記載のデジタル情報記憶および検索
チャネル。 - 【請求項１３】 ＰＲ４ビタビ検出器は、ＰＲ４等化サ
ンプリングデータ検出チャネルからの奇数および偶数の
デジタルサンプルを受取るために接続され、ビットによ
る２つのインタリーブされる（１−Ｄ′）ビタビ検出器
を含み、前記インタリーブされる（１−Ｄ′）ビタビ検
出器の各々は、（１−Ｄ′）トレリスを通る経路に対応
する推定された入力シーケンス、および（１−Ｄ′）ト
レリスを通るその他の経路に関連するその他の経路情報
を出力する、請求項９に記載のデジタル情報記憶および
検索チャネル。 - 【請求項１４】 インタリーブされる（１−Ｄ′）ビタ
ビ検出器の各々は、前記インタリーブされる（１−
Ｄ′）ビタビ検出器の各々内における分岐する残存経路
の存在および不在のうち一方を、（１−Ｄ′）トレリス
を通るその他の経路に関連する前記その他の経路情報と
して示す二進マージシンボルを出力する、請求項１３に
記載のデジタル情報記憶および検索チャネル。 - 【請求項１５】 ポストプロセッサ内のエラー事象選択
回路は、 ＥＰＲ４トレリスを通るＰＲ４経路から分岐する複数の
エラー事象に対し距離を計算し比較するための距離計算
および比較回路と、 重複しないエラー事象を識別して、１組のエラー事象内
のエラー事象に対する前記距離を、時間のウィンドウに
わたり観測された最良のエラー事象に対応するエラー事
象に対する距離と比較することにより訂正するための、
重複しないエラー事象識別回路とを含む請求項１４に記
載のデジタル情報記憶および検索チャネル。 - 【請求項１６】 距離計算および比較回路により距離が
計算される１組のエラー事象は、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスにおける各状態で終わる最良のタイプＢの最小距離
エラー事象と、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスにおける各状態で終わる、最良のタイプＢの最小距
離エラー事象および最良のタイプＡの最小距離エラー事
象と、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスにおける各状態で終わる、最良のタイプＢの最小距
離エラー事象および最良のタイプＡのエラー事象とのう
ち１つを含み、ここで最良のタイプＡのエラー事象は最
小距離エラー事象ではない、請求項１５に記載のデジタ
ル情報記憶および検索チャネル。 - 【請求項１７】 コード化されたデジタル情報の値のシ
ーケンスはレート１６／１７（ｄ＝０，Ｇ＝６／Ｉ＝
７）変調コードに従い、タイプＢのエラー事象は以下の
入力シーケンス、 １ および ０ １×１ および ０×０ １×１×１ および ０×０×０ １×１×１×１ および ０×０×０×０ １×１×１×１×１ および ０×０×０×０×０ １×１×１×１×１×１ および ０×０×０×０×０×０ １×１×１×１×１×１×１ および ０×０×０×０×０×０×０ １×１×１×１×１×１×１×１ および ０×０×０×０×０×０×０×０ を間違えることに相当し、上記において×は「ドントケ
ア」状態を示し、タイプＡのエラー事象は以下の入力シ
ーケンス、 １０１ および ０１０ １０１０ および ０１０１ １０１０１ および ０１０１０ １０１０１０ および ０１０１０１ １０１０１０１ および ０１０１０１０ １０１０１０１０ および ０１０１０１０１ を間違えることに相当する、請求項１６に記載のデジタ
ル情報記憶および検索チャネル。 - 【請求項１８】 ＰＲ４経路記憶回路は、 奇数および偶数のインタリーブＰＲ４ビタビデコーダか
らのマージビットを受取り遅延させるために接続される
マージビットメモリと、 奇数および偶数のインタリーブＰＲ４ビタビ検出器から
の書込電流サンプルを受取り遅延させるために接続され
るＰＲ４判断メモリとを含み、エラー事象選択回路は、 エラー事象を有効化するためにマージメモリおよびＰＲ
４判断メモリに接続されるエラー事象有効化回路と、 奇数および偶数のインタリーブエラー距離信号を計算す
るためにマージメモリ、ＰＲ４判断メモリおよびエラー
事象有効化回路に接続されるエラー事象距離発生回路
と、 奇数および偶数のインタリーブエラー距離信号を比較す
るため、および最大のエラー事象距離により識別される
ものとして現在の最良のエラー事象を決定するためのエ
ラー事象比較回路とを備え、経路訂正回路は、 現在の差分距離を現在の最良のエラー事象から計算する
ため、現在の差分距離をタイミングウィンドウ内での最
良の差分距離と比較するため、および更新された最良の
差分距離を選択し保存するための更新最良エラー事象回
路と、 更新された最良のエラー事象の差分距離により識別され
るエラー事象内で発生するすべてのシンボルエラーを訂
正するため、および訂正されたシンボルをコード化され
たデジタル情報の値の推定されたシーケンスの訂正され
たものとして出力するための、マージビットメモリ、Ｐ
Ｒ４判断メモリおよび更新最良エラー事象回路に接続さ
れる最良エラー事象訂正回路とを有する、請求項１４に
記載のデジタル情報記憶および検索チャネル。 - 【請求項１９】 ＰＲ４等化サンプリングデータ検出チ
ャネルにおけるＥＰＲ４検出方法であって、 ＰＲ４等化サンプリングデータ検出チャネルからＰＲ４
ビタビ検出器へのデジタルサンプルを受取り、ＰＲ４ト
レリスを通る決定された経路およびＰＲ４トレリスを通
るその他の経路に関連するその他の経路情報に対応す
る、コード化されたデジタル情報の値の推定されたシー
ケンスをＰＲ４ビタビ検出器内で発生するステップと、 以下のさらなるステップに従い、ＰＲ４ビタビ検出器お
よびＰＲ４等化サンプリングデータ検出チャネルに接続
されたポストプロセッサ内で、コード化されたデジタル
情報の値の推定されたシーケンスおよびその他の経路情
報をポストプロセス処理するステップとを含み、さらな
るステップとは、 ＰＲ４経路記憶回路内のＥＰＲ４トレリスを通る状態の
シーケンスを含むＰＲ４経路に対応するコード化された
デジタル情報の値の推定されたシーケンスを受取りスト
アするステップと、 ＰＲ４ビタビ検出器からのその他の経路情報を受取り、
エラー事象選択回路内のＰＲ４経路記憶回路にストアさ
れたＥＰＲ４トレリスを通るＰＲ４経路から分岐する１
組のエラー事象から重複しないエラー事象を発生するス
テップと、 ＰＲ４経路記憶回路およびエラー事象選択回路に接続さ
れる経路訂正回路内でＥＰＲ４トレリスを通るＰＲ４経
路から分岐する重複しないエラー事象を訂正し、コード
化されたデジタル情報の値の推定されたシーケンスの訂
正されたものを出力するステップとである、ＥＰＲ４検
出方法。 - 【請求項２０】 ＰＲ４等化サンプリングデータ検出チ
ャネルからビットによる２つのインタリーブされる（１
−Ｄ′）ビタビ検出器への奇数および偶数のデジタルサ
ンプルを受取り、ビットによるインタリーブされる（１
−Ｄ′）ビタビ検出器各々からの、（１−Ｄ′）トレリ
スを通る経路に対応する推定された入力シーケンスおよ
び（１−Ｄ′）トレリスを通るその他の経路に関連する
その他の経路情報を出力するステップをさらに含む、請
求項１９に記載のＥＰＲ４検出方法。 - 【請求項２１】 分岐する残存経路の存在および不在の
うち一方を、（１−Ｄ′）トレリスを通るその他の経路
に関連する前記その他の経路情報として示す二進マージ
シンボルをビットによるインタリーブされる（１−
Ｄ′）ビタビ検出器各々から出力するステップをさらに
含む、請求項２０に記載のＥＰＲ４検出方法。 - 【請求項２２】 ポストプロセッサ内のエラー事象選択
回路内のＥＰＲ４トレリスを通るＰＲ４経路から分岐す
る複数のエラー事象に対する距離を計算および比較する
ステップと、 重複しないエラー事象を識別して、１組のエラー事象内
のエラー事象に対する前記距離を、ポストプロセッサ内
の重複しないエラー事象識別回路内の時間のウィンドウ
にわたり観察された最良のエラー事象に対応するエラー
事象に対する距離と比較することにより訂正するステッ
プとをさらに含む、請求項２１に記載のＥＰＲ４検出方
法。 - 【請求項２３】 距離計算および比較ステップにより距
離が計算される１組のエラー事象は、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスにおける各状態で終わる最良のタイプＢの最小距離
エラー事象と、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスにおける各状態で終わる最良のタイプＢの最小距離
エラー事象および最良のタイプＡの最小距離エラー事象
と、 ＥＰＲ４トレリスを通るＰＲ４経路に沿う状態のシーケ
ンスにおける各状態で終わる最良のタイプＢの最小距離
エラー事象および最良のタイプＡのエラー事象とのうち
１つを決定するステップを含み、ここで最良のタイプＡ
のエラー事象は必ずしも最小距離エラー事象ではない、
請求項２２に記載のＥＰＲ４検出方法。 - 【請求項２４】 コード化されたデジタル情報の値のシ
ーケンスはレート１６／１７（ｄ＝０，Ｇ＝６／Ｉ＝
７）変調コードに従い、タイプＢエラー事象を決定する
ステップは以下の入力シーケンス、 １ および ０ １×１ および ０×０ １×１×１ および ０×０×０ １×１×１×１ および ０×０×０×０ １×１×１×１×１ および ０×０×０×０×０ １×１×１×１×１×１ および ０×０×０×０×０×０ １×１×１×１×１×１×１ および ０×０×０×０×０×０×０ １×１×１×１×１×１×１×１ および ０×０×０×０×０×０×０×０ の間違いを決定するステップを含み、上記において×は
「ドントケア」状態を示し、タイプＡのエラー事象を決
定するステップは以下の入力シーケンス、 １０１ および ０１０ １０１０ および ０１０１ １０１０１ および ０１０１０ １０１０１０ および ０１０１０１ １０１０１０１ および ０１０１０１０ １０１０１０１０ および ０１０１０１０１ の間違いを決定するステップを含む、請求項２３に記載
のＥＰＲ４検出方法。 - 【請求項２５】 ＰＲ４等化サンプリングデータ検出チ
ャネルに入来するデジタル情報の値を、レート１６／１
７（ｄ＝０，Ｇ＝６／Ｉ＝７）変調コードに従い、コー
ド化されたデジタル情報の値のシーケンスにコード化す
るステップをさらに含む、請求項１９に記載のＥＰＲ４
検出方法。 - 【請求項２６】 レート１６／１７（ｄ＝０，Ｇ＝６／
Ｉ＝７）変調コードの逆に従い、コード化されたデジタ
ル情報の値の推定されたシーケンスの訂正されたものを
デコードするステップをさらに含む、請求項２５に記載
のＥＰＲ４検出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/497520 | 1995-06-30 | ||
| US08/497,520 US5521945A (en) | 1995-06-30 | 1995-06-30 | Reduced complexity EPR4 post-processor for sampled data detection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918356A true JPH0918356A (ja) | 1997-01-17 |
Family
ID=23977194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8132084A Withdrawn JPH0918356A (ja) | 1995-06-30 | 1996-05-27 | Ｐｒ４等化サンプリングデータ検出チャネルにおけるｅｐｒ４検出器およびｅｐｒ４検出方法ならびにデジタル情報記憶および検索チャネル |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US5521945A (ja) |
| EP (1) | EP0751519B1 (ja) |
| JP (1) | JPH0918356A (ja) |
| KR (1) | KR970004524A (ja) |
| DE (2) | DE751519T1 (ja) |
| SG (1) | SG50730A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842303B2 (en) | 2001-01-30 | 2005-01-11 | Fujitsu Limited | Magnetic recording and/ or reproducing apparatus |
Families Citing this family (100)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619539A (en) * | 1994-02-28 | 1997-04-08 | International Business Machines Corporation | Data detection methods and apparatus for a direct access storage device |
| US5661760A (en) * | 1995-10-23 | 1997-08-26 | Quantum Corporation | Wide biphase digital servo information detection, and estimation for disk drive using servo Viterbi detector |
| US5862005A (en) * | 1994-10-11 | 1999-01-19 | Quantum Corporation | Synchronous detection of wide bi-phase coded servo information for disk drive |
| JP3456781B2 (ja) * | 1995-02-06 | 2003-10-14 | 富士通株式会社 | 磁気記録再生装置の復調回路 |
| US5734680A (en) * | 1995-08-09 | 1998-03-31 | Hewlett-Packard Co. | Analog implementation of a partial response maximum likelihood (PRML) read channel |
| US6429986B1 (en) * | 1995-09-07 | 2002-08-06 | International Business Machines Corporation | Data storage to enhance timing recovery in high density magnetic recording |
| JPH09153638A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | 導波路型半導体受光装置およびその製造方法 |
| US5889823A (en) * | 1995-12-13 | 1999-03-30 | Lucent Technologies Inc. | Method and apparatus for compensation of linear or nonlinear intersymbol interference and noise correlation in magnetic recording channels |
| US5802118A (en) * | 1996-07-29 | 1998-09-01 | Cirrus Logic, Inc. | Sub-sampled discrete time read channel for computer storage systems |
| US5771127A (en) * | 1996-07-29 | 1998-06-23 | Cirrus Logic, Inc. | Sampled amplitude read channel employing interpolated timing recovery and a remod/demod sequence detector |
| US5808573A (en) * | 1996-08-01 | 1998-09-15 | Nec Electronics Incorporated | Methods and structure for sampled-data timing recovery with reduced complexity and latency |
| US5949820A (en) * | 1996-08-01 | 1999-09-07 | Nec Electronics Inc. | Method for optimizing an equalization and receive filter |
| US5857002A (en) * | 1996-08-16 | 1999-01-05 | International Business Machines Corporation | PRML channel with EPR4 equalization and clocking |
| JP2973946B2 (ja) * | 1996-10-04 | 1999-11-08 | 日本電気株式会社 | データ再生装置 |
| US6005727A (en) * | 1997-01-28 | 1999-12-21 | Cirrus Logic, Inc. | Servo decoder for decoding an error correcting servo code recorded on a disc storage medium |
| US6091455A (en) * | 1997-01-31 | 2000-07-18 | Hughes Electronics Corporation | Statistical multiplexer for recording video |
| US6188436B1 (en) | 1997-01-31 | 2001-02-13 | Hughes Electronics Corporation | Video broadcast system with video data shifting |
| US6005620A (en) * | 1997-01-31 | 1999-12-21 | Hughes Electronics Corporation | Statistical multiplexer for live and pre-compressed video |
| US6084910A (en) * | 1997-01-31 | 2000-07-04 | Hughes Electronics Corporation | Statistical multiplexer for video signals |
| US5784010A (en) * | 1997-02-03 | 1998-07-21 | International Business Machines Corporation | Method and apparatus for implementing a set rate code for data channels with alternate 9-bit code words and 8-bit code words |
| US5914989A (en) * | 1997-02-19 | 1999-06-22 | Nec Electronics, Inc. | PRML system with reduced complexity maximum likelihood detector |
| US5938790A (en) * | 1997-03-04 | 1999-08-17 | Silicon Systems Research Ltd. | Sequence error event detection and correction using fixed block digital sum codes |
| JP3570841B2 (ja) * | 1997-03-05 | 2004-09-29 | 日本電気株式会社 | データ再生装置 |
| US6438180B1 (en) | 1997-05-09 | 2002-08-20 | Carnegie Mellon University | Soft and hard sequence detection in ISI memory channels |
| US6201839B1 (en) * | 1997-05-09 | 2001-03-13 | Carnegie Mellon University | Method and apparatus for correlation-sensitive adaptive sequence detection |
| US5931966A (en) * | 1997-05-19 | 1999-08-03 | Carnegie Mellon University | Viterbi detector with a pipelined look-up table of squared errors |
| US5949831A (en) * | 1997-05-21 | 1999-09-07 | International Business Machines Corporation | Method and apparatus for data detection for PRML data channels |
| US5926490A (en) * | 1997-05-23 | 1999-07-20 | Cirrus Logic, Inc. | Sampled amplitude read channel employing a remod/demod sequence detector guided by an error syndrome |
| US5961658A (en) * | 1997-05-23 | 1999-10-05 | Cirrus Logic, Inc. | PR4 equalization and an EPR4 remod/demod sequence detector in a sampled amplitude read channel |
| IT1292066B1 (it) * | 1997-06-03 | 1999-01-25 | Italtel Spa | Ricevitore non coerente a stima di sequenza per modulazioni numeriche lineari |
| KR100253735B1 (ko) * | 1997-06-25 | 2000-06-01 | 전주범 | 디지탈 자기 기록/재생 시스템의 동기식 부분 응답 채널 데이터 검출기 |
| KR100244767B1 (ko) * | 1997-06-25 | 2000-02-15 | 전주범 | 디지탈 자기 기록/재생 시스템의 선택적 동기/비동기 부분 응답 채널 데이터 검출 장치 |
| JP2001512945A (ja) | 1997-08-11 | 2001-08-28 | シーゲイト テクノロジー エルエルシー | 時変拘束を有するコードを利用するチャネル用静的ビタビ検出器 |
| US6035435A (en) * | 1997-09-30 | 2000-03-07 | Datapath Systems, Inc. | Method and apparatus for encoding a binary signal |
| WO1999018658A1 (en) * | 1997-10-08 | 1999-04-15 | Seagate Technology, Inc. | Method and apparatus for detecting data in magnetic recording using decision feedback |
| US6115198A (en) * | 1997-10-29 | 2000-09-05 | Cirrus Logic, Inc. | PR4 sampled amplitude read channel for detecting user data and embedded servo data |
| GB2331833A (en) * | 1997-11-29 | 1999-06-02 | Daewoo Electronics Co Ltd | Asynchronous data detection apparatus for use in a magnetic playback system |
| US6493162B1 (en) | 1997-12-05 | 2002-12-10 | Seagate Technology Llc | Frame synchronization for viterbi detector |
| US6052248A (en) * | 1998-01-30 | 2000-04-18 | Cirrus Logic, Inc. | Parity channel code for enhancing the operation of a remod/demod sequence detector in a d=1 sampled amplitude read channel |
| JP3776582B2 (ja) * | 1998-02-17 | 2006-05-17 | 富士通株式会社 | 記録再生装置 |
| US6212664B1 (en) * | 1998-04-15 | 2001-04-03 | Texas Instruments Incorporated | Method and system for estimating an input data sequence based on an output data sequence and hard disk drive incorporating same |
| US6185173B1 (en) | 1998-07-31 | 2001-02-06 | Cirrus Logic, Inc. | Sampled amplitude read channel employing a trellis sequence detector matched to a channel code constraint and a post processor for correcting errors in the detected binary sequence using the signal samples and an error syndrome |
| US6158027A (en) * | 1998-08-31 | 2000-12-05 | International Business Machines Corporation | Enhanced noise-predictive maximum likelihood (NPML) data detection method and apparatus for direct access storage device (DASD) |
| US6163420A (en) * | 1998-09-17 | 2000-12-19 | International Business Machines Corporation | Interleaved analog tracking timing and gain feedback loops for partial response maximum likelihood (PRML) data detection for direct access storage device (DASD) |
| US6470474B1 (en) * | 1998-09-22 | 2002-10-22 | Seagate Technology Llc | Method and apparatus for identifying errors in a detected sequence of values |
| US6185175B1 (en) | 1998-12-02 | 2001-02-06 | Cirrus Logic, Inc. | Sampled amplitude read channel employing noise whitening in a remod/demod sequence detector |
| US6233715B1 (en) * | 1998-12-30 | 2001-05-15 | Texas Instruments Incorporated | Synchronous servo gray code detector using a PR4 matched filter |
| US6957379B1 (en) | 1999-01-04 | 2005-10-18 | Maxtor Corporation | Method and apparatus for selecting storage capacity of data storage media |
| US6522705B1 (en) | 1999-03-01 | 2003-02-18 | Stmicroelectronics N.V. | Processor for digital data |
| US6914948B2 (en) * | 1999-03-22 | 2005-07-05 | Texas Instruments Incorporated | Media noise post-processor with varying threshold |
| US6513141B1 (en) | 1999-05-07 | 2003-01-28 | Cirrus Logic Inc. | Sampled amplitude read channel employing a trellis sequence detector and a post processor for generating error metrics used to correct errors made by the trellis sequence detector |
| US6546518B1 (en) | 1999-05-19 | 2003-04-08 | Texas Instruments Incorporated | Detector error suppression circuit and method |
| US6594217B1 (en) * | 1999-06-22 | 2003-07-15 | Cirrus Logic, Inc. | Servo synch mark processing in a disk drive system |
| US6366418B1 (en) * | 1999-06-30 | 2002-04-02 | Maxtor Corporation | Method for reducing data overhead in PRML data channel |
| US6408419B1 (en) | 1999-07-01 | 2002-06-18 | Infineon Technologies North America Corp. | Trellis code for extended partial response maximum likelihood (EPRML) channel |
| US6732328B1 (en) | 1999-07-12 | 2004-05-04 | Maxtor Corporation | Two stage detector having viterbi detector matched to a channel and post processor matched to a channel code |
| US6680980B1 (en) * | 1999-09-03 | 2004-01-20 | Infineon Technologies North America Corp. | Supporting ME2PRML and M2EPRML with the same trellis structure |
| US6415415B1 (en) | 1999-09-03 | 2002-07-02 | Infineon Technologies North America Corp. | Survival selection rule |
| US6405342B1 (en) | 1999-09-10 | 2002-06-11 | Western Digital Technologies, Inc. | Disk drive employing a multiple-input sequence detector responsive to reliability metrics to improve a retry operation |
| US6446236B1 (en) | 1999-10-13 | 2002-09-03 | Maxtor Corporation | Reading encoded information subject to random and transient errors |
| US6530060B1 (en) | 2000-02-08 | 2003-03-04 | Cirrus Logic, Inc. | Sampled amplitude read channel employing a post processor with a boundary error compensator which compensates for boundary error events in a split-field data sector |
| US6516443B1 (en) | 2000-02-08 | 2003-02-04 | Cirrus Logic, Incorporated | Error detection convolution code and post processor for correcting dominant error events of a trellis sequence detector in a sampled amplitude read channel for disk storage systems |
| US6577460B1 (en) | 2000-03-01 | 2003-06-10 | International Business Machines Corporation | Method and apparatus for improving track format efficiency in a direct access storage device |
| US6460150B1 (en) * | 2000-03-02 | 2002-10-01 | International Business Machines Corporation | Noise-predictive post-processing for PRML data channel |
| US6480827B1 (en) * | 2000-03-07 | 2002-11-12 | Motorola, Inc. | Method and apparatus for voice communication |
| JP2001266500A (ja) * | 2000-03-23 | 2001-09-28 | Sony Corp | データ記録装置及びデータ記録方法、データ再生装置及びデータ再生方法、並びに、データ記録再生装置及びデータ記録再生方法 |
| US7133233B1 (en) | 2000-10-24 | 2006-11-07 | Maxtor Corporation | Disk drive with read while write capability |
| US6587291B2 (en) | 2001-05-07 | 2003-07-01 | Maxtor Corporation | Asynchronously sampling wide bi-phase codes |
| US7010065B2 (en) * | 2001-05-25 | 2006-03-07 | Hitachi Global Storage Technologies Netherlands B.V. | Method and apparatus for word synchronization with large coding distance and fault tolerance for PRML systems |
| EP1271509A1 (en) * | 2001-06-22 | 2003-01-02 | STMicroelectronics S.r.l. | Method and apparatus for detecting and correcting errors in a magnetic recording channel of a mass storage system |
| JP2003006993A (ja) * | 2001-06-25 | 2003-01-10 | Fujitsu Ltd | データ再生装置及びデータ記録再生装置 |
| US7830630B2 (en) * | 2001-06-28 | 2010-11-09 | Stmicroelectronics, Inc. | Circuit and method for detecting the phase of a servo signal |
| US6747829B2 (en) | 2001-06-29 | 2004-06-08 | International Business Machines Corporation | Pad eliminating decoding method and apparatus for a direct access storage device |
| US6868515B2 (en) | 2001-07-13 | 2005-03-15 | Hitachi Global Storage Technologies Netherlands Bv | Formatting method and apparatus for a direct access storage device |
| US6856480B2 (en) * | 2001-09-20 | 2005-02-15 | Texas Instruments Incorporated | Phase tolerant servo gray code detector |
| JP2003141701A (ja) * | 2001-11-06 | 2003-05-16 | Sony Corp | 記録再生装置 |
| JP3693014B2 (ja) * | 2001-12-26 | 2005-09-07 | ソニー株式会社 | 記録再生装置及びクロストークキャンセル方法 |
| US7751138B1 (en) * | 2001-12-28 | 2010-07-06 | Marvell International Ltd. | Correcting errors in disk drive read back signals by iterating with the Reed-Solomon decoder |
| US6961197B1 (en) * | 2001-12-28 | 2005-11-01 | Marvell International Ltd. | Correcting errors in disk drive read back signals by iterating with the Reed-Solomon decoder |
| US6985320B2 (en) * | 2002-01-02 | 2006-01-10 | International Business Machines Corporation | Method and apparatus for encoding data to guarantee isolated transitions in a magnetic recording system |
| US7116736B2 (en) | 2002-01-02 | 2006-10-03 | International Business Machines Corporation | Method, system, and program for synchronization and resynchronization of a data stream |
| US6931585B1 (en) * | 2002-01-03 | 2005-08-16 | Marvell International Ltd. | Detection in the presence of media noise |
| US7283316B2 (en) * | 2002-01-17 | 2007-10-16 | Maxtor Corporation | Vertical track zoning for disk drives |
| US7012771B1 (en) | 2002-01-26 | 2006-03-14 | Maxtor Corporation | Per zone variable BPI for improving storage device capacity and yield |
| JP3749889B2 (ja) * | 2002-10-17 | 2006-03-01 | 株式会社東芝 | Ｐｒｍｌ検出を適用する信号処理デバイス、同デバイスを備えたディスク記憶装置、及び同装置におけるフィードバック制御のための信号処理方法 |
| US7286595B2 (en) * | 2003-10-10 | 2007-10-23 | Hitachi Global Storage Technologies Netherlands B.V. | Apparatus using a lengthened equalization target filter with a matched filter metric in a viterbi detector |
| US7424077B2 (en) * | 2005-04-13 | 2008-09-09 | Carnegie Mellon University | Jitter sensitive maximum-a-posteriori sequence detection |
| US7801253B1 (en) * | 2005-10-19 | 2010-09-21 | Marvell International Ltd. | Nonlinear post-processors for channels with signal-dependent noise |
| US7590927B1 (en) * | 2005-11-14 | 2009-09-15 | Link —A—Media Devices Corporation | Soft output viterbi detector with error event output |
| KR20080069696A (ko) * | 2005-11-18 | 2008-07-28 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 근사적 최소 비트 오류율 등화기 적응 |
| US7436615B2 (en) * | 2005-12-08 | 2008-10-14 | International Business Machines Corporation | Using a measured error to determine coefficients to provide to an equalizer to use to equalize an input signal |
| US7890841B2 (en) * | 2006-11-14 | 2011-02-15 | Samsung Electronics Co., Ltd. | Post-viterbi error correction method and apparatus |
| US8037394B2 (en) * | 2007-06-29 | 2011-10-11 | Hitachi Global Storage Technologies Netherlands, B.V. | Techniques for generating bit reliability information in a post-processor using an error correction constraint |
| US8037393B2 (en) * | 2007-06-29 | 2011-10-11 | Hitachi Global Storage Technologies Netherlands, B.V. | Techniques for generating bit reliability information in the post processor |
| US7852965B2 (en) * | 2007-07-30 | 2010-12-14 | Quantum Corporation | Windowed level detector for partial response channels |
| KR100937513B1 (ko) * | 2007-08-31 | 2010-01-19 | 뮤텔테크놀러지 주식회사 | 다중 송수신 안테나를 사용하는 이동 통신 시스템에서트렐리스 구조를 이용한 심볼 검출 방법 |
| US8099657B2 (en) * | 2008-07-11 | 2012-01-17 | Freescale Semiconductor, Inc. | Error correcting Viterbi decoder |
| US7982985B1 (en) * | 2009-04-17 | 2011-07-19 | Marvell International Ltd. | Method and apparatus for adapting a finite impulse response equalizer in a hard disk drive read channel |
| US8922923B2 (en) * | 2011-03-01 | 2014-12-30 | Seagate Technology Llc | Interleaved automatic gain control for asymmetric data signals |
| US8674737B1 (en) * | 2012-09-07 | 2014-03-18 | International Business Machines Corporation | Clock feathered slew rate control system |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5430468A (en) * | 1991-03-20 | 1995-07-04 | Canon Kabushiki Kaisha | Image recording apparatus |
| US5257272A (en) * | 1992-04-15 | 1993-10-26 | International Business Machines Corporation | Time-varying modulo N trellis codes for input restricted partial response channels |
| US5408503A (en) * | 1992-07-03 | 1995-04-18 | U.S. Philips Corporation | Adaptive viterbi detector |
| US5341387A (en) * | 1992-08-27 | 1994-08-23 | Quantum Corporation | Viterbi detector having adjustable detection thresholds for PRML class IV sampling data detection |
| US5430768A (en) * | 1994-09-21 | 1995-07-04 | Seagate Technology, Inc. | Maximum likelihood detector for a disc drive PRML read channel |
-
1995
- 1995-06-30 US US08/497,520 patent/US5521945A/en not_active Expired - Lifetime
-
1996
- 1996-05-15 EP EP96303435A patent/EP0751519B1/en not_active Expired - Lifetime
- 1996-05-15 SG SG1996009804A patent/SG50730A1/en unknown
- 1996-05-15 DE DE0751519T patent/DE751519T1/de active Pending
- 1996-05-15 DE DE69614198T patent/DE69614198T2/de not_active Expired - Fee Related
- 1996-05-24 US US08/655,358 patent/US5689532A/en not_active Expired - Lifetime
- 1996-05-27 KR KR1019960017985A patent/KR970004524A/ko not_active Application Discontinuation
- 1996-05-27 JP JP8132084A patent/JPH0918356A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842303B2 (en) | 2001-01-30 | 2005-01-11 | Fujitsu Limited | Magnetic recording and/ or reproducing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69614198T2 (de) | 2002-04-18 |
| US5689532A (en) | 1997-11-18 |
| EP0751519B1 (en) | 2001-08-01 |
| DE69614198D1 (de) | 2001-09-06 |
| KR970004524A (ko) | 1997-01-29 |
| SG50730A1 (en) | 1998-07-20 |
| DE751519T1 (de) | 1997-05-15 |
| EP0751519A2 (en) | 1997-01-02 |
| US5521945A (en) | 1996-05-28 |
| EP0751519A3 (en) | 1998-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0918356A (ja) | Ｐｒ４等化サンプリングデータ検出チャネルにおけるｅｐｒ４検出器およびｅｐｒ４検出方法ならびにデジタル情報記憶および検索チャネル | |
| US5619539A (en) | Data detection methods and apparatus for a direct access storage device | |
| KR100515718B1 (ko) | 정보 기록 재생 장치 및 방법, 및 신호 복호회로 | |
| US6912099B2 (en) | Maximum likelihood detection of asynchronous servo data employing interpolation | |
| US6104766A (en) | Noise predictive maximum likelihood (NPML) detection methods and apparatus based thereon | |
| US6337889B1 (en) | Partial response demodulating method and apparatus using the same | |
| US6460150B1 (en) | Noise-predictive post-processing for PRML data channel | |
| US6751774B2 (en) | Rate (M/N) code encoder, detector, and decoder for control data | |
| US6097769A (en) | Viterbi detector using path memory controlled by best state information | |
| US6791776B2 (en) | Apparatus for information recording and reproducing | |
| JP4008677B2 (ja) | 情報記録再生装置、信号復号回路、情報記録媒体の記録構造及び方法 | |
| US6480984B1 (en) | Rate (M/N) code encoder, detector, and decoder for control data | |
| JP3861409B2 (ja) | ディジタル信号再生装置 | |
| US6680980B1 (en) | Supporting ME2PRML and M2EPRML with the same trellis structure | |
| US6393598B1 (en) | Branch metric compensation for digital sequence detection | |
| JPH11355151A (ja) | ビタビ検出器及びこれを用いたディジタル磁気記録再生装置 | |
| KR100463560B1 (ko) | 비대칭 채널 데이터 검출 보상 장치 | |
| Fitzpatrick | A reduced complexity EPR4 post-processor | |
| Almustapha et al. | Performance of Concatenated 2D MAP for Multi-track Signal Detection | |
| JPH06343039A (ja) | 位相検出回路およびデジタルｐｌｌ回路 | |
| JP2668451B2 (ja) | 最尤復号制御方式 | |
| JP3258081B2 (ja) | ビタビ復号器 | |
| Kovintavewat | ROBUSTNESS OF PER-SURVIVOR ITERATIVE TIMING RECOVERY AGAINST PATTERN-DEPENDENT NOISE IN PERPENDICULAR RECORDING CHANNELS | |
| Aviran et al. | Noise-predictive turbo equalization for partial-response channels | |
| JP3645478B2 (ja) | 制御データ列符号化方法およびその装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A073 Effective date: 20040120 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |