JPH10233501A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH10233501A JPH10233501A JP3456797A JP3456797A JPH10233501A JP H10233501 A JPH10233501 A JP H10233501A JP 3456797 A JP3456797 A JP 3456797A JP 3456797 A JP3456797 A JP 3456797A JP H10233501 A JPH10233501 A JP H10233501A
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- electrode pattern
- pattern
- forming
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- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】
【課題】 イオン注入時のチャネリングを抑制し、且
つ、ゲート酸化膜の膜質劣化やトランジスタ特性の変動
が生じないＭＯＳ型半導体装置の製造方法を提供する。 【解決手段】 ＭＯＳ型半導体装置の製造において、半
導体基板１０にソース、ドレイン領域１９をイオン注入
法によって形成する際、ゲート電極パターン１３ａの上
面にはゲート電極パターン１３ａと同一パターンを有す
るシリコン酸化膜パターン１４ａが形成され、且つ、ゲ
ート電極パターン１３ａの側面にはゲート電極パターン
１３ａ形成時に形成されたエッチング反応生成膜１６が
形成された状態で、ゲート電極パターン１３ａをイオン
注入マスクとして、不純物イオン１８を注入する。
つ、ゲート酸化膜の膜質劣化やトランジスタ特性の変動
が生じないＭＯＳ型半導体装置の製造方法を提供する。 【解決手段】 ＭＯＳ型半導体装置の製造において、半
導体基板１０にソース、ドレイン領域１９をイオン注入
法によって形成する際、ゲート電極パターン１３ａの上
面にはゲート電極パターン１３ａと同一パターンを有す
るシリコン酸化膜パターン１４ａが形成され、且つ、ゲ
ート電極パターン１３ａの側面にはゲート電極パターン
１３ａ形成時に形成されたエッチング反応生成膜１６が
形成された状態で、ゲート電極パターン１３ａをイオン
注入マスクとして、不純物イオン１８を注入する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置の製造方法、特にイオン注入法を用いた不純物拡散層
の形成方法に関する。
置の製造方法、特にイオン注入法を用いた不純物拡散層
の形成方法に関する。
【０００２】
【従来の技術】従来、半導体基板にＮ型あるいはＰ型の
不純物拡散層を形成する方法として、拡散層のドーピン
グ量及びドーピング深さの制御精度の高さから、イオン
注入法が重用されている。
不純物拡散層を形成する方法として、拡散層のドーピン
グ量及びドーピング深さの制御精度の高さから、イオン
注入法が重用されている。
【０００３】以下、従来のＭＯＳ型半導体装置の製造に
おける不純物拡散層の形成方法について、図２を用いて
説明する。図２（ａ）〜（ｈ）は、従来のＭＯＳ型半導
体装置の製造方法の工程断面図である。
おける不純物拡散層の形成方法について、図２を用いて
説明する。図２（ａ）〜（ｈ）は、従来のＭＯＳ型半導
体装置の製造方法の工程断面図である。
【０００４】まず、素子分離用厚膜酸化膜２が形成され
た半導体基板１上にゲート酸化膜３およびゲート電極膜
４として例えば多結晶Ｓｉ膜を形成した後（ａ）、ゲー
ト電極膜４上にゲート電極パターン形成用マスクとなる
フォトレジストパターン５を形成する（ｂ）。
た半導体基板１上にゲート酸化膜３およびゲート電極膜
４として例えば多結晶Ｓｉ膜を形成した後（ａ）、ゲー
ト電極膜４上にゲート電極パターン形成用マスクとなる
フォトレジストパターン５を形成する（ｂ）。
【０００５】次に、フォトレジストパターン５をマスク
にしてドライエッチングを行い、ゲート電極パターン４
ａを形成した後（ｃ）、フォトレジストパターン５を除
去する（ｄ）。
にしてドライエッチングを行い、ゲート電極パターン４
ａを形成した後（ｃ）、フォトレジストパターン５を除
去する（ｄ）。
【０００６】次に、ゲート電極パターン４ａが形成され
た半導体基板１を熱酸化して、ゲート電極パターン４ａ
及び半導体基板１表面にシリコン酸化膜６を形成した後
（ｅ）、ソース、ドレイン領域を形成するためのイオン
注入マスクとなるフォトレジストパターン７を素子分離
用厚膜酸化膜２上に形成する（ｆ）。
た半導体基板１を熱酸化して、ゲート電極パターン４ａ
及び半導体基板１表面にシリコン酸化膜６を形成した後
（ｅ）、ソース、ドレイン領域を形成するためのイオン
注入マスクとなるフォトレジストパターン７を素子分離
用厚膜酸化膜２上に形成する（ｆ）。
【０００７】その後、フォトレジストパターン７及びゲ
ート電極パターン４ａをマスクにして、イオン注入法に
よりＮ型あるいはＰ型の不純物イオン８を垂直方向また
は斜め方向から注入してソース、ドレイン領域９の形成
を行った後（ｇ）、フォトレジストパターン７を酸素プ
ラズマで除去して図２（ｈ）のようなＭＯＳ型半導体装
置を得ていた。
ート電極パターン４ａをマスクにして、イオン注入法に
よりＮ型あるいはＰ型の不純物イオン８を垂直方向また
は斜め方向から注入してソース、ドレイン領域９の形成
を行った後（ｇ）、フォトレジストパターン７を酸素プ
ラズマで除去して図２（ｈ）のようなＭＯＳ型半導体装
置を得ていた。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の半導体装置の製造方法では、イオン注入法
によってＮ型あるいはＰ型の不純物イオン８を注入する
際のチャネリングにより、不純物イオン８がゲート電極
パターン４ａの上面及び側面から進入して、その一部が
ゲート電極パターン４ａ下のゲート酸化膜３を突き抜け
てしまうのを防ぐために、熱酸化によりゲート電極パタ
ーン４ａの表面にシリコン酸化膜６を形成して、イオン
注入時のチャネリング防止用の保護膜としている。
ような従来の半導体装置の製造方法では、イオン注入法
によってＮ型あるいはＰ型の不純物イオン８を注入する
際のチャネリングにより、不純物イオン８がゲート電極
パターン４ａの上面及び側面から進入して、その一部が
ゲート電極パターン４ａ下のゲート酸化膜３を突き抜け
てしまうのを防ぐために、熱酸化によりゲート電極パタ
ーン４ａの表面にシリコン酸化膜６を形成して、イオン
注入時のチャネリング防止用の保護膜としている。
【０００９】このシリコン酸化膜６を形成する際、ゲー
ト電極パターン４ａ周辺下のゲート酸化膜３の露出した
部分から酸素が侵入し、ゲート電極パターン４ａの周辺
下部が酸化されるため、ゲート電極パターン４ａの周辺
下部のゲート酸化膜３の膜厚が厚くなる。その結果、ゲ
ート酸化膜３の膜質劣化やトランジスタ特性の変動を引
き起こすという問題があった。
ト電極パターン４ａ周辺下のゲート酸化膜３の露出した
部分から酸素が侵入し、ゲート電極パターン４ａの周辺
下部が酸化されるため、ゲート電極パターン４ａの周辺
下部のゲート酸化膜３の膜厚が厚くなる。その結果、ゲ
ート酸化膜３の膜質劣化やトランジスタ特性の変動を引
き起こすという問題があった。
【００１０】上述した問題は、近年、いっそう集積度を
増す半導体集積回路にあって、ますますゲート電極パタ
ーンが微細化し、且つ、ゲート酸化膜が薄膜化する中
で、さらに顕著になってきている。
増す半導体集積回路にあって、ますますゲート電極パタ
ーンが微細化し、且つ、ゲート酸化膜が薄膜化する中
で、さらに顕著になってきている。
【００１１】本発明は、このような従来の問題点を解決
するもので、イオン注入時のチャネリングを抑制するこ
とができ、且つ、ゲート酸化膜の膜質劣化やトランジス
タ特性の変動が生じないＭＯＳ型半導体装置の製造方法
を提供することを目的とするものである。
するもので、イオン注入時のチャネリングを抑制するこ
とができ、且つ、ゲート酸化膜の膜質劣化やトランジス
タ特性の変動が生じないＭＯＳ型半導体装置の製造方法
を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】この目的を達成するため
に本発明のＭＯＳ型半導体装置の製造方法においては、
半導体基板上にゲート酸化膜を形成する工程と、前記ゲ
ート酸化膜上にゲート電極膜を形成する工程と、前記ゲ
ート電極膜上に表面保護膜を形成する工程と、前記表面
保護膜をエッチングしてゲート電極パターン形成用マス
クとなる表面保護膜パターンを形成する工程と、前記表
面保護膜パターンをマスクにして前記ゲート電極膜のド
ライエッチングを行い、ゲート電極パターンを形成する
のと同時に前記ゲート電極パターンの側面にエッチング
反応生成膜を形成する工程と、上面に前記表面保護膜パ
ターンが形成され、且つ、側面には前記エッチング反応
生成膜が形成された前記ゲート電極パターンをイオン注
入マスクにして、前記半導体基板にソース、ドレイン領
域形成のためのイオン注入を行う工程とを有することを
特徴とするものである。
に本発明のＭＯＳ型半導体装置の製造方法においては、
半導体基板上にゲート酸化膜を形成する工程と、前記ゲ
ート酸化膜上にゲート電極膜を形成する工程と、前記ゲ
ート電極膜上に表面保護膜を形成する工程と、前記表面
保護膜をエッチングしてゲート電極パターン形成用マス
クとなる表面保護膜パターンを形成する工程と、前記表
面保護膜パターンをマスクにして前記ゲート電極膜のド
ライエッチングを行い、ゲート電極パターンを形成する
のと同時に前記ゲート電極パターンの側面にエッチング
反応生成膜を形成する工程と、上面に前記表面保護膜パ
ターンが形成され、且つ、側面には前記エッチング反応
生成膜が形成された前記ゲート電極パターンをイオン注
入マスクにして、前記半導体基板にソース、ドレイン領
域形成のためのイオン注入を行う工程とを有することを
特徴とするものである。
【００１３】この本発明の製造方法によれば、ゲート電
極パターン形成前に形成する表面保護膜パターンを上面
の保護膜とし、且つ、ゲート電極パターン形成と同時に
形成されるエッチング反応生成膜を側面の保護膜として
用いるため、ゲート電極パターンを酸化することなく、
イオン注入時のチャネリング防止膜を形成することがで
きる。従って、従来のようなゲート電極パターンの酸化
によるゲート酸化膜の膜厚の変化、膜質劣化およびトラ
ンジスタの特性変動が生じないため、良好な特性を有す
るＭＯＳ型半導体装置を得ることができる。
極パターン形成前に形成する表面保護膜パターンを上面
の保護膜とし、且つ、ゲート電極パターン形成と同時に
形成されるエッチング反応生成膜を側面の保護膜として
用いるため、ゲート電極パターンを酸化することなく、
イオン注入時のチャネリング防止膜を形成することがで
きる。従って、従来のようなゲート電極パターンの酸化
によるゲート酸化膜の膜厚の変化、膜質劣化およびトラ
ンジスタの特性変動が生じないため、良好な特性を有す
るＭＯＳ型半導体装置を得ることができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１を用いて詳細に説明する。
て、図１を用いて詳細に説明する。
【００１５】図１（ａ）〜（ｉ）は、本発明の実施の形
態におけるＭＯＳ型半導体装置の製造方法の工程断面図
である。まず、膜厚約５００ｎｍの素子分離用厚膜酸化
膜１１が形成されたシリコンからなる半導体基板１０上
に、膜厚７〜１５ｎｍのゲート酸化膜１２を形成した
後、ゲート電極膜１３となる例えば膜厚４００ｎｍの多
結晶Ｓｉ膜を形成する（ａ）。その後、ゲート電極膜１
３上に３０〜１００ｎｍのシリコン酸化膜１４を形成す
る（ｂ）。このシリコン酸化膜１４は、ソース、ドレイ
ン形成のためのイオン注入時のチャネリングを防止する
ための表面保護膜となる。
態におけるＭＯＳ型半導体装置の製造方法の工程断面図
である。まず、膜厚約５００ｎｍの素子分離用厚膜酸化
膜１１が形成されたシリコンからなる半導体基板１０上
に、膜厚７〜１５ｎｍのゲート酸化膜１２を形成した
後、ゲート電極膜１３となる例えば膜厚４００ｎｍの多
結晶Ｓｉ膜を形成する（ａ）。その後、ゲート電極膜１
３上に３０〜１００ｎｍのシリコン酸化膜１４を形成す
る（ｂ）。このシリコン酸化膜１４は、ソース、ドレイ
ン形成のためのイオン注入時のチャネリングを防止する
ための表面保護膜となる。
【００１６】次に、シリコン酸化膜１４上にゲート電極
パターン形成用マスクとなるフォトレジストパターン１
５を形成した後（ｃ）、フォトレジストパターン１５を
マスクにしてシリコン酸化膜１４のドライエッチングを
行い、ゲート電極パターンを形成する領域にシリコン酸
化膜パターン１４ａを残存させる（ｄ）。その後、フォ
トレジストパターン１５を酸素プラズマによって灰化除
去する（ｅ）。
パターン形成用マスクとなるフォトレジストパターン１
５を形成した後（ｃ）、フォトレジストパターン１５を
マスクにしてシリコン酸化膜１４のドライエッチングを
行い、ゲート電極パターンを形成する領域にシリコン酸
化膜パターン１４ａを残存させる（ｄ）。その後、フォ
トレジストパターン１５を酸素プラズマによって灰化除
去する（ｅ）。
【００１７】次に、残存するシリコン酸化膜パターン１
４ａをマスクにして、ハロゲン系ガスを用いてゲート電
極膜１３である多結晶Ｓｉ膜のエッチングを行い、ゲー
ト電極パターン１３ａを形成する。このとき、ゲート電
極パターン１３ａの側面には、酸素，水素，ハロゲンを
主成分とするエッチング反応生成膜（ポリマー膜）１６
が１０〜５０ｎｍ形成される（ｆ）。
４ａをマスクにして、ハロゲン系ガスを用いてゲート電
極膜１３である多結晶Ｓｉ膜のエッチングを行い、ゲー
ト電極パターン１３ａを形成する。このとき、ゲート電
極パターン１３ａの側面には、酸素，水素，ハロゲンを
主成分とするエッチング反応生成膜（ポリマー膜）１６
が１０〜５０ｎｍ形成される（ｆ）。
【００１８】次に、イオン注入マスクとなるフォトレジ
ストパターン１７を素子分離用厚膜酸化膜１１上に形成
した後（ｇ）、イオン注入法によりＮ型あるいはＰ型の
不純物イオン１８を垂直方向または斜め方向から注入し
てソース、ドレイン領域１９を形成する（ｈ）。このと
き、ゲート電極パターン１３ａの上面にはシリコン酸化
膜パターン１４ａが形成され、且つ、側面にはポリマー
膜１６が形成されているため、斜め方向からイオン注入
してもチャネリングが防止され、ゲート電極パターン１
３ａ周辺下部にチャネリングによる拡散層が形成される
ことはなく、トランジスタ特性の変動を抑制することが
できる。
ストパターン１７を素子分離用厚膜酸化膜１１上に形成
した後（ｇ）、イオン注入法によりＮ型あるいはＰ型の
不純物イオン１８を垂直方向または斜め方向から注入し
てソース、ドレイン領域１９を形成する（ｈ）。このと
き、ゲート電極パターン１３ａの上面にはシリコン酸化
膜パターン１４ａが形成され、且つ、側面にはポリマー
膜１６が形成されているため、斜め方向からイオン注入
してもチャネリングが防止され、ゲート電極パターン１
３ａ周辺下部にチャネリングによる拡散層が形成される
ことはなく、トランジスタ特性の変動を抑制することが
できる。
【００１９】その後、酸素プラズマ及びウェットクリー
ニングによって、フォトレジストパターン１７及びポリ
マー膜１６を除去する（ｉ）。
ニングによって、フォトレジストパターン１７及びポリ
マー膜１６を除去する（ｉ）。
【００２０】なお、上記の実施の形態では、ゲート電極
膜材料として多結晶Ｓｉ膜を用いて説明したが、タング
ステン膜と多結晶Ｓｉ膜との合金膜をゲート電極膜材料
として用いてもよい。
膜材料として多結晶Ｓｉ膜を用いて説明したが、タング
ステン膜と多結晶Ｓｉ膜との合金膜をゲート電極膜材料
として用いてもよい。
【００２１】また、上記の実施の形態ではゲート電極膜
の表面保護膜としてシリコン酸化膜を用いて説明した
が、ＴＥＯＳ膜もしくはＨＴＯ膜を用いてもよい。
の表面保護膜としてシリコン酸化膜を用いて説明した
が、ＴＥＯＳ膜もしくはＨＴＯ膜を用いてもよい。
【００２２】
【発明の効果】以上のように本発明によれば、ソース、
ドレイン領域を形成する際、ゲート電極パターンの上面
には表面保護膜となるシリコン酸化膜が形成され、側面
にはポリマ−膜が形成された構造となるため、イオン注
入時のチャネリングが防止され良好なトランジスタ特性
を得ることができる。
ドレイン領域を形成する際、ゲート電極パターンの上面
には表面保護膜となるシリコン酸化膜が形成され、側面
にはポリマ−膜が形成された構造となるため、イオン注
入時のチャネリングが防止され良好なトランジスタ特性
を得ることができる。
【００２３】しかも、チャネリングを防止するための表
面保護膜となるシリコン酸化膜は、ゲート電極パターン
形成前にゲート電極膜上に形成しており、また、側壁保
護膜となるポリマー膜はゲート電極パターン形成時のド
ライエッチング時におけるエッチング反応生成物を堆積
させて形成するため、ゲート電極パターン形成後に酸化
することによって保護膜を形成する必要がない。従っ
て、ゲート電極パターン周辺下部のゲート酸化膜の膜厚
が変わることがなく、従来問題となっていたゲート電極
パターンの酸化によるゲート酸化膜の膜質劣化及びトラ
ンジスタの特性変動を防ぐことができ、優れた特性を有
するＭＯＳ型半導体装置を得ることができるものであ
る。
面保護膜となるシリコン酸化膜は、ゲート電極パターン
形成前にゲート電極膜上に形成しており、また、側壁保
護膜となるポリマー膜はゲート電極パターン形成時のド
ライエッチング時におけるエッチング反応生成物を堆積
させて形成するため、ゲート電極パターン形成後に酸化
することによって保護膜を形成する必要がない。従っ
て、ゲート電極パターン周辺下部のゲート酸化膜の膜厚
が変わることがなく、従来問題となっていたゲート電極
パターンの酸化によるゲート酸化膜の膜質劣化及びトラ
ンジスタの特性変動を防ぐことができ、優れた特性を有
するＭＯＳ型半導体装置を得ることができるものであ
る。
【図１】本発明の実施の形態におけるＭＯＳ型半導体装
置の製造方法の工程断面図
置の製造方法の工程断面図
【図２】従来のＭＯＳ型半導体装置の製造方法の工程断
面図
面図
１０ 半導体基板 １１ 素子分離用厚膜酸化膜 １２ ゲート酸化膜 １３ ゲート電極膜 １３ａ ゲート電極パターン １４ シリコン酸化膜 １４ａ シリコン酸化膜パターン １５，１７ フォトレジストパターン １６ エッチング反応生成膜 １８ 不純物イオン １９ ソース、ドレイン領域
Claims (2)
- 【請求項１】 ゲート電極パターンをイオン注入マスク
にして、半導体基板にソース、ドレイン領域をイオン注
入法によって形成する際、前記ゲート電極パターンの上
面には前記ゲート電極パターンと同一パターンを有する
表面保護膜パターンが形成され、且つ、前記ゲート電極
パターンの側面には前記ゲート電極パターン形成時に形
成されたエッチング反応生成膜が形成されていることを
特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項２】 半導体基板上にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上にゲート電極膜を形成する
工程と、前記ゲート電極膜上に表面保護膜を形成する工
程と、前記表面保護膜をエッチングしてゲート電極パタ
ーン形成用マスクとなる表面保護膜パターンを形成する
工程と、前記表面保護膜パターンをマスクにして前記ゲ
ート電極膜のドライエッチングを行い、ゲート電極パタ
ーンを形成するのと同時に前記ゲート電極パターンの側
面にエッチング反応生成膜を形成する工程と、上面に前
記表面保護膜パターンが形成され、且つ、側面には前記
エッチング反応生成膜が形成された前記ゲート電極パタ
ーンをイオン注入マスクにして、前記半導体基板にソー
ス、ドレイン領域形成のためのイオン注入を行う工程と
を有することを特徴とするＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3456797A JPH10233501A (ja) | 1997-02-19 | 1997-02-19 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3456797A JPH10233501A (ja) | 1997-02-19 | 1997-02-19 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10233501A true JPH10233501A (ja) | 1998-09-02 |
Family
ID=12417910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3456797A Pending JPH10233501A (ja) | 1997-02-19 | 1997-02-19 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10233501A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013084694A (ja) * | 2011-10-06 | 2013-05-09 | Canon Inc | 半導体装置の製造方法 |
-
1997
- 1997-02-19 JP JP3456797A patent/JPH10233501A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013084694A (ja) * | 2011-10-06 | 2013-05-09 | Canon Inc | 半導体装置の製造方法 |
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