JPH1023292A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 同期信号の時間幅と周期の異なる各種映像信
号を対象とし、その各種映像信号毎に設定替えすること
なく、同期信号に同期すると同時に、クロックのパルス
幅が所定値以上となることを保証した、映像処理用のク
ロック生成回路を提供する。 【解決手段】 位相決定パルス生成回路において、原ク
ロックに同期して生起し、その後縁が上記同期信号の後
縁に同期する位相選択パルスとクロック整形パルスを生
成し、位相選択回路において、位相選択パルスを時間基
準として、遅延量の異なるクロック群のうち遅れまたは
進み位相差の最も小さいクロックを選択し、さらに、ク
ロック整形回路において、クロック整形パルスにより、
正規幅未満のクロックパルスの発生を抑圧する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は映像信号をディジ
タル信号に変換して映像処理を行う映像信号処理装置に
係わり、映像信号の同期信号に同期した映像処理用のク
ロックを得るクロック生成回路に関するものである。

【０００２】

【従来の技術】図１１は、例えば特開平３−８７７９１
号公報に示された従来のクロック生成回路を示す構成図
である。図において、１は映像信号処理装置で映像処理
に供される一定の周期Ｔｐを持つクロックｔｆの原振と
なる原クロックｔ０を発生する原クロック発生回路、２
は原クロックｔ０を入力し、逐次遅延したｍ個のクロッ
クの群を生成する遅延回路、３は同期信号ｓとクロック
群を入力し、クロック群の中から同期信号ｓに最も近い
位相を持つクロックｔｆを選択する位相選択回路、６は
同期信号ｓの入力端子、７は位相選択回路３で選択され
たクロックｔｆを出力する出力端子である。

【０００３】次に、従来技術の動作を図１２に示すタイ
ミング図に基づき説明する。原クロック発生回路１の出
力の原クロックｔ０を遅延回路２で、それぞれ均等的な
遅延を持つクロック群ｔ１〜ｔ６を生成する。この各ク
ロックが持つ遅延量の総和は一般にクロック周期Ｔｐを
超える値とし、ｍの値は、映像信号処理回路が必要とす
る映像信号の同期信号に対するクロックの位相精度に依
存する。ここではｍ＝６として説明する。

【０００４】位相選択回路３では同期信号ｓが入力する
毎に同期信号ｓに最も近いクロックｔｆを選択し、出力
する。位相選択回路３の動作としては、例えば、同期信
号ｓの前縁のタイミングでクロック群ｔ１〜ｔ６の電位
をラッチする。次に、このラッチした電位データ列の変
化点の前後のクロックが同期信号の位相に最も近い位相
を持つクロックとなることを利用して、このラッチした
データをクロックの遅延量順にサーチし、クロックｔｆ
を選択する。

【０００５】例えば、クロックの前縁に時間基準を置く
映像処理装置の場合、同期信号ｓに対して遅れ位相の中
で最も近い位相を持つクロックｔｆとして、図示される
ように、高電位から低電位に変化したクロックｔ２ある
いはクロックｔ６が選択される。このとき最終的にクロ
ック出力ｔｆとしてクロックｔ２とするかクロックｔ６
とするかは、変化点が複数生じた場合、予め若番あるい
は老番のクロックを選択するように設定して置き、若番
に設定した場合、位相選択回路３のクロック出力ｔｆと
しては、図示の通り、前の映像信号の同期信号ｓに最も
近いクロックｔ３から今回選択されたクロックｔ２に切
換る。

【０００６】

【発明が解決しようとする課題】従来のクロック生成回
路においては、以上のように構成されているため、同期
信号に対するクロックの位相差を必要に応じて、少なく
することが可能であるが、切換前のクロックと切換後の
クロックとの間に存在する位相差に起因して、切換点に
おいて、正規のパルス幅より狭い高電位状態あるいは低
電位状態を発生する可能性がある。この幅の狭いパルス
を含むクロックは、後続の映像信号処理回路で処理に使
用する際、誤動作や動作の停止を招くことがあった。

【０００７】また、近年、映像として、従来のＮＴＳＣ
方式あるいはハイビジョンのＴＶ信号以外にコンピュー
タグラフィック画像が趨勢を増してきている。一方表示
手段も液晶やＰＤＰが注目されるようになり、多様な映
像環境が構築されつつある。このような情勢下、多様な
映像を対象とする映像信号処理装置にあっては、それら
映像信号方式の違い、特に同期信号の時間幅と周期の違
いを吸収する必要があった。

【０００８】この発明は、かかる問題点を解決するため
になされたもので、同期信号の時間幅と周期の異なる各
種映像信号を対象とし、その各種映像信号毎に設定替え
することなく、同期信号に同期すると同時に、クロック
のパルス幅が所定値以上となることを保証した、映像処
理用のクロック生成回路を提供するものである。

【０００９】

【課題を解決するための手段】この第１の発明に係わる
クロック生成回路は、第１の映像信号を入力とし、その
第１の映像信号の同期信号に同期したクロックに基づき
映像処理を行い、ディジタル化された第２の映像信号を
出力する映像信号処理装置において、上記クロックの原
振である原クロックに対する遅延量が相互に異なる複数
のクロックを生成する遅延回路と、上記第１の映像信号
の同期信号と上記原クロックとを入力し、上記同期信号
期間にあって、上記原クロックに同期して生起し、その
後縁が上記同期信号の後縁に同期する、位相選択パルス
およびクロック整形パルスを生成する位相決定パルス生
成回路と、上記複数のクロックと上記位相選択パルスと
を入力し、上記位相選択パルスを時間基準として、上記
複数のクロックのうち遅れまたは進み位相差の最も小さ
いクロックを選択する位相選択回路と、上記選択された
クロックと上記クロック整形パルスとを入力し、上記選
択前後に正規幅未満のクロックパルスの発生を抑圧する
クロック整形回路とを備えたものである。

【００１０】この第２の発明に係わるクロック生成回路
は、上記位相決定パルス生成回路が位相選択パルスとク
ロック整形パルスを生成する際、上記同期信号の後縁に
対して同期信号期間内の任意の時間を先立つように設定
されるパルス生起基準パルスを発生させて、上記位相選
択パルスの前縁を上記クロック整形パルスの前縁に対
し、上記原クロック１周期以上遅延させたものである。

【００１１】この第３に係わるクロック生成回路は、上
記同期信号の前縁から同期信号期間内の上記原クロック
で計数される第１の遅延時間経過後に出力する第１のト
リガパルスと、上記同期信号の後縁から同期信号期間外
の上記原クロックで計数される第２の遅延時間経過後に
出力する第２のトリガパルスとの時間差を上記同期信号
時間幅未満に設定し、その時間差を上記同期信号の前縁
より、上記原クロックで計数し、計数完了時点に上記パ
ルス生起基準パルスを生成するように上記位相決定パル
ス生成回路を構成したものである。

【００１２】この第４の発明に係わるクロック生成回路
は、上記クロック整形回路が、上記位相選択回路で選択
されたクロックと上記位相決定パルス生成回路の出力で
あるクロック整形パルスとを入力し、クロック整形パル
スが生起していない時には所定の初期状態を保ち、クロ
ック整形パルスが生起した後の、上記選択されたクロッ
クの最初のクロックをトリガとして初期状態に対し反転
状態に変わるラッチ回路と、そのラッチ回路がその反転
状態の時には上記選択されたクロックを出力しないよう
にしたゲート回路から成るものである。

【００１３】この第５の発明に係わるクロック生成回路
は、第１の映像信号を入力とし、その第１の映像信号の
同期信号に同期したクロックに基づき映像処理を行い、
ディジタル化された第２の映像信号を出力する映像信号
処理装置において、上記クロックの原振である原クロッ
クを発振する発振器と、その原クロックを入力とし、原
クロックに対する遅延量が相互に異なる複数のクロック
を生成する遅延回路と、上記第１の映像信号の同期信号
と上記原クロックを入力とし、上記同期信号の前縁を起
点として上記原クロックを計数単位として計数し、予め
設定された第１の計数値に達すると第１のトリガパルス
を出力する第１の計数器と、上記同期信号の後縁を起点
として上記原クロックを計数単位として計数し、予め設
定された第２の計数値に達すると第２のトリガパルスを
出力する第２の計数器と、上記第１のトリガパルスを起
点として上記原クロックを計数単位として計数する第３
の計数器と、上記第２のトリガパルス生起時点の第３の
計数器の計数値を設定値とし、上記同期信号の前縁を起
点として上記原クロックを計数単位として計数し、上記
設定値に達すると、パルス生成基準パルスを出力する第
４の計数器と、上記パルス生成基準パルスから所定の原
クロック数分遅延した時間を起点とし、上記同期パルス
の後縁を終点とする位相選択パルスを生成する回路と、
上記パルス生成基準パルスを起点とし、上記同期パルス
の後縁を終点とするクロック整形パルスを生成する回路
とを備えた位相決定パルス生成回路と、上記遅延量が相
互に異なる複数のクロックと上記位相選択パルスとを入
力し、位相選択パルスの後縁を時間基準として、上記複
数のクロックのうち遅れまたは進み位相差の最も小さい
クロックを選択する位相選択回路と、上記位相選択回路
で選択されたクロックと位相決定パルス生成回路の出力
であるクロック整形パルスとを入力し、クロック整形パ
ルスが生起していない時には所定の初期状態を保ち、ク
ロック整形パルスが生起した後の、上記選択されたクロ
ックの最初のクロックをトリガとして初期状態に対し反
転状態に変わるラッチ回路と、そのラッチ回路がその反
転状態の時には上記選択されたクロックを出力しないよ
うにしたゲート回路から成るものである。

【００１４】

【発明の実施の形態】

実施の形態１．図１はこの発明のクロック生成回路の全
体構成を示す構成図である。図において、１〜３、６お
よび７は従来技術で説明したものと同一であり、その説
明を省略する。４は、同期信号入力端子６から入力され
た映像信号の同期信号ｓと、原クロック発生回路１の出
力である原クロックｔ０とを入力し、起点が原クロック
ｔ０に同期し、終点が同期信号ｓの後縁に同期した位相
選択パルスｐとクロック整形パルスｑを生成する位相決
定パルス生成回路である。５は、位相選択回路３で同期
信号ｓに最も近い位相として選択、出力されたクロック
ｔｓから、位相決定パルス生成回路４の出力であるクロ
ック整形パルスｑにより、パルス幅が所定値未満の幅狭
のパルスを除去するクロック整形回路である。なお、ク
ロックのデューティを５０％としたとき、上記パルス幅
の所定値とはその公称値である、クロック周期Ｔｐの１
／２を指す。

【００１５】図２は、この発明の実施の形態１の位相決
定パルス生成回路の構成図である。図２において、４０
０は、同期信号期間内を、原クロックｔ０で計数し、予
め設定された第１の設定値ａに達すると第１のパルスｃ
ａを出力する第１の計数器である。４０１は、同期信号
期間外の映像信号期間を、原クロックｔ０で計数し、予
め設定された第２の設定値ｂに達すると第２のパルスｃ
ｂを出力する第２の計数器である。４０２は、上記第１
のパルスｃａを起点として、原クロックｔ０で計数し、
計数値ｄを出力する第３の計数器である。４０３は、上
記第２のパルスｃｂが出力された時点における第３の計
数器４０２の出力ｄを入力し、同期信号ｓの前縁から、
原クロックｔ０で計数し、上記第３の計数器４０２の計
数値に達すると第３のパルス（パルス生成基準パルスと
もいう）ｔｒを出力する第４の計数器である。

【００１６】４１０は、上記パルス生成基準パルスｔｒ
を原クロックｔ０で遅延させる遅延回路、４１１は遅延
回路４１０の出力ｔｒ１と同期信号ｓより位相選択パル
スｐを生成する位相選択パルス生成回路、４１２は第４
の計数器４０３の出力と同期信号ｓよりクロック整形パ
ルスｐを生成するクロック整形パルス生成回路、４２０
は原クロックｔ０の入力端子、４２１は同期信号ｓの入
力端子、４２２は位相選択パルスｐの出力端子、４２３
はクロック整形パルスｑの出力端子である。

【００１７】図３は、この発明の実施の形態１の位相決
定パルス生成回路がパルス生成基準パルスを生成する動
作を示すタイミング図である。図２と図３により位相決
定パルス生成回路のパルス生成基準パルスの生成動作を
説明する。第１の計数器４００は、図３（ｂ）、（ｃ）
に示すように、同期信号期間を同期信号ｓの前縁から原
クロックｔ０で計数を始め、後述する第２の設定値ｂよ
りも大きく、かつ想定される第１の映像信号における同
期信号期間の時間幅Ａに対して原クロック周期Ｔｐで除
した値（Ａ／Ｔｐ）より十分小さい値である第１の設定
値ａに達すると、第１のパルスｃａを第３の計数器４０
２に出力する。第１の計数器４００の値が最大計数可能
値に達するとその値を保持し、同期信号期間をすぎると
リセットされ、計数を停止する。第２の計数器４０１
は、図３（ｄ）、（ｅ）に示すように、同期信号期間外
の映像信号期間を同期信号ｓの後縁から原クロックｔ０
で計数を始め、予め設定されている１より大きく上記第
１の設定値ａ未満である第２の設定値ｂに達すると、第
２のパルスｃｂを第４の計数器４０３に出力する。第２
の計数器４０１の値が最大計数可能値に達するとその値
を保持し、同期信号期間に入るとリセットされ、計数を
停止する。

【００１８】第３の計数器４０２は、図３（ｆ）に示す
ように、上記第１のパルスｃａを起点として、原クロッ
クｔ０で計数し、その計数値ｄを第４の計数器４０３に
出力する。第４の計数器４０３は、図３（ｇ）、（ｈ）
に示すように、上記第３の計数器４０２の出力ｄのう
ち、上記第２のパルスｃｂが出力された時点における計
数値｛（Ａ／Ｔｐ）−ａ＋ｂ｝が設定されており、同期
信号ｓの前縁から、原クロックｔ０で計数（減数）し、
計数値が零になると第３のパルス（パルス生成基準パル
スともいう）ｔｒを遅延回路４１０およびクロック整形
パルス生成回路４１２に出力する。計数器４０２の値が
最大計数可能値に達するとその値を保持し、第１のパル
スｃａでリセットされる。

【００１９】図４は、この発明の実施の形態１の位相決
定パルス生成回路が位相選択パルスｐとクロック整形パ
ルスｑを生成する動作を示すタイミング図である。図２
と図４により位相決定パルス生成回路の位相選択パルス
ｐとクロック整形パルスｑの生成動作を説明する。第４
の計数器４０３で生成されたパルス生成基準パルスｔｒ
は、図４（ｄ）に示すように、遅延回路４１０で原クロ
ックｔ０の１周期分遅延させ、ｔｒ１を得る。なお、こ
の遅延量は原クロックｔ０の１周期分に限定されるもの
ではない。位相選択パルス生成回路４１１では、図４
（ｅ）に示すように、このパルス生成基準パルスを遅延
したｔｒ１の前縁で位相選択パルスｐを生起させ、同期
信号ｓの後縁で停止させて位相選択パルスｐを生成す
る。

【００２０】クロック整形パルス生成回路４１２では、
図４（ｆ）に示すように、第４の計数器４０３の出力で
あるパルス生成基準パルスｔｒの前縁でクロック整形パ
ルスｑを生起させ、同期信号ｓの後縁で停止させてクロ
ック整形パルスｑを生成する。クロック整形パルスｑ
は、位相選択パルスｐに対して、その前縁が原クロック
ｔ０の１周期分先行し、後縁はどちらも同期信号ｓの後
縁に同期する。

【００２１】位相選択パルスｐあるいはクロック整形パ
ルスｑは、上記の通り、パルス生成基準パルスｔｒを時
間基準として得られており（ｔｒ１はパルス生成基準パ
ルスｔｒを遅延させたものである）、このパルス生成基
準パルスｔｒは、図３（ｈ）に示されるように、同期信
号ｓの後縁に対し、（ａ−ｂ）Ｔｐ分時間軸上先行して
生成されている。ここで、ａ、ｂは予め設定したもので
あり、Ｔｐは原クロックｔ０の周期であり、何れも映像
信号の同期信号ｓの周期Ｌや同期信号期間（同期信号
幅）Ａによるものでない。第１の設定値ａと第２の設定
値ｂは、図１に示す位相選択回路３や映像処理装置全体
が正常に動作するために必要な時間的制限から定める。

【００２２】位相選択回路３では、図示しないが、この
ようにして得られた位相選択パルスｐを使って、その後
縁をトリガにして、従来技術と同様にして、原クロック
遅延回路２により、複数個準備されたそれぞれ位相の異
なるクロック群の中から、最もこの位相選択パルスｐの
後縁（すなわち、同期信号ｓの後縁）の位相に近いクロ
ックｔｓを選択する。

【００２３】図５は、この発明の実施の形態１のクロッ
ク整形回路の構成図である。図において、５０はクロッ
ク整形パルスｑがアクティブ（図４で高電位の時、以下
同じ）の時に、位相選択回路３で選択されたクロックｔ
ｓでセットされ、クロック整形パルスｑがネガティブ
（図４で低電位の時、以下同じ）の時にリセットされる
フリップフロップである。５１はフリップフロップ５０
の出力論理を反転する反転回路、５２はフリップフロッ
プ５０へのクロックｔｓの入力を、フリップフロップ５
０のセット時に禁止するゲート回路、５３は上記選択さ
れたクロックｔｓをフリップフロップ５０のセット時に
は出力を禁止するゲート回路、５４は位相選択回路３で
選択されたクロックｔｓの入力端子、５５は位相決定パ
ルス生成回路で生成されたクロック整形パルスｑの入力
端子、７はクロック整形後のクロックｔｆを出力する出
力端子である。

【００２４】図６は、この発明の実施の形態１の図５に
示すクロック整形回路が、切換前のクロックに対し切換
後のクロックの位相が進んでいる場合のクロックを整形
する動作を説明するタイミング図である。図５と図６に
よりクロック整形回路がクロックより幅狭の低電位パル
スを除去する動作を説明する。図６（ａ）の位相選択パ
ルスｐの後縁により図１の位相選択回路３は図６（ｂ）
のクロックから図６（ｃ）のクロックに切換え、図６
（ｄ）に示すクロックｔｓを出力する。すなわち、図６
（ｄ）のクロックｔｓの切換点において、切換後のクロ
ックの方が位相が進んでいるため、切換直後に正規のパ
ルス幅より狭い低電位状態を発生させている。

【００２５】図５に示す、フリップフロップ５０の出力
ｅは、図６（ｄ）、（ｅ）、（ｆ）に示す通り、クロッ
ク整形パルスｑがアクティブ（高電位）になった直後の
クロックｔｓの立ち下がりエッジでアクティブになり、
クロック整形パルスｑの後縁で、低電位に復帰する。こ
のフリップフロップ５０の出力ｅ反転回路５１を介して
ゲート回路５３に導き、この出力ｅがアクティブの期
間、クロックｔｓの出力を禁止し低電位に保つことによ
り、図６（ｇ）に示す通り、図６（ｄ）にあった幅狭の
低電位パルスを除去したクロックｔｆが得られる。

【００２６】また、図７は、この発明の実施の形態１の
図５に示すクロック整形回路５が、切換前のクロックに
対し切換後のクロックの位相が遅れている場合のクロッ
クを整形する動作を説明するタイミング図である。図５
と図７によりクロック整形回路がクロックより幅狭の高
電位パルスを除去する動作を説明する。図７（ａ）の位
相選択パルスｐの後縁により図１の位相選択回路３は図
７（ｂ）のクロックから図７（ｃ）のクロックに切換
え、図７（ｄ）に示すクロックｔｓを出力する。すなわ
ち、図６とは異なり、図７（ｄ）のクロックの切換点に
おいて、切換後のクロックの方が位相が遅れているた
め、切換直後に正規のパルス幅より狭い高電位と低電位
状態が出現する

【００２７】図５に示す、フリップフロップ５０の出力
ｅは、図６と同様、図７（ｄ）、（ｅ）、（ｆ）に示す
通り、クロック整形パルスｑがアクティブ（高電位）に
なった直後のクロックｔｓ立ち下がりエッジでアクティ
ブになり、クロック整形パルスｑの後縁で、低電位に復
帰する。このフリップフロップ５０の出力ｅを反転回路
５１を介してゲート回路５３に導き、この出力ｅがアク
ティブの期間、クロックｔｓを出力を禁止し低電位に保
つことにより、図７（ｇ）に示す通り、図７（ｄ）にあ
った幅狭の低電位パルスを除去したクロックｔｆが得ら
れる。

【００２８】すなわち、この発明の実施の形態１の構成
を取るクロック生成回路では、各種の映像信号の同期信
号に同期した映像処理用のクロックを、回路諸元の変更
や回路調整を必要せずに得られるとともに、そのクロッ
クから、正規パルス幅に対し狭い高電位あるいは低電位
のパルスを除去することができる。

【００２９】実施の形態２．実施の形態１の位相決定パ
ルス生成回路は、初期化の手段を備えていないので、電
源の投入直後からクロックが発生し、映像処理装置内の
他の映像処理回路において、誤動作や動作の停止を招く
恐れがある。また、回路異常時からの復旧に際しても同
様のことが推定される。図８はこの発明の実施の形態２
のクロック生成回路の位相決定パルス生成回路４を示す
構成図である。従来技術および実施の形態１で説明した
ものと異なる点のみを説明する。図において、４２４は
位相決定パルス生成回路を初期化するリセット信号ｒの
入力端子である。４２５は同期信号ｓとリセット信号ｒ
との論理積を取るゲート回路である。４０５は同期信号
ｓと反転したリセット信号ｒとの論理和／反転を行うゲ
ート回路、４０６は同期信号ｓと反転したリセット信号
ｒとの論理和を取るゲート回路、４０７はリセット信号
ｒの反転回路である。第１の計数器４００、位相選択パ
ルス生成回路４１１およびクロック整形パルス生成回路
４１２の各リセット入力はゲート回路４２５の出力に、
第２の計数器４０１のリセット入力はゲート回路４０５
の出力に、第３の計数器４０２のリセット入力はゲート
回路４０６の出力に、第４の計数器４０３と遅延回路４
１０のリセット入力は入力端子４２４にそれぞれ接続さ
れる。

【００３０】このように、位相決定パルス生成回路４の
各構成要素のリセット入力にリセット信号ｒが入力され
るので、リセット信号ｒがアクティブ（入力端子４２４
が低電位）の時には、各構成要素は初期化され、リセッ
ト信号ｒがネガティブ（入力端子４２４が高電位）の時
に、実施の形態１に示す動作となる。

【００３１】以上の構成により、電源投入時等におけ
る、位相決定パルス生成回路、さらにはクロック生成回
路の動作の安定化が図れる。

【００３２】実施の形態３．実施の形態１および２では
位相決定パルス生成回路４で生成されるパルス生成基準
パルスｔｒに原クロックｔ０の１周期分の遅延差を持た
せてｔｒ１を生成している。しかし、パルス生成基準パ
ルスｔｒとｔｒ１との遅延差は、後続の回路の条件に従
って、原クロック周期単位で、１以上（ａ−ｂ−１）よ
り小さい自然数倍としても良い。図９にこの遅延差を設
定する回路構成図を示す。図９でこの遅延量を設定する
フリップフロップ４１０ａ〜４１０ｎの段数を、（ａ−
ｂ−１）より小さい範囲で設け、第４の計数器４０３の
出力であるパルス生成基準パルスｔｒをフリップフロッ
プ４１０ａのデータに入力し、原クロックｔ０をクロッ
クとしてフリップフロップ段数分遅延したｔｒ１を得
る。

【００３３】なお、図９のフリップフロップによるシフ
トレジスタ構成は、計数器を使った構成でも同様の機能
を実現できる。

【００３４】実施の形態４．実施の形態１および実施の
形態２ではクロック整形回路５は、クロック整形パルス
ｑを用いて、位相選択回路３の出力ｔｓの切換点に存在
することのある、幅狭の高電位あるいは低電位のパルス
を除去し低電位に整形する構成とした。

【００３５】他のクロック整形回路の構成を図１０に示
すように、幅狭の高電位あるいは低電位のパルスを除去
し高電位に整形する構成することもできる。図１０にお
いて、クロック整形パルス入力端５５から入力されるク
ロック整形パルスｑをフリップフロップ５０のデータ入
力端に接続し、入力端５４から入力される、位相選択回
路３による選択後のクロックｔｓをフリップフロップ５
０のトリガ端子に接続する。さらに、フリップフロップ
５０の出力ｅとクロックｔｓは論理和ゲート回路５６の
入力に接続され、その論理和ゲート回路５６の出力はク
ロック整形後のクロックｔｆとしてクロックの出力端子
７より出力される。

【００３６】このクロック整形回路５の動作は、選択後
のクロックｔｓのうち、クロック整形パルスｑのアクテ
ィブ（高電位）期間をクロックｔｓの前縁で同期整形し
た期間を、ゲート回路５６により高電位に固定すること
により、クロックｔｓの切換直後に発生する、幅狭の高
電位あるいは低電位のパルスを除去し、クロックｔｆを
出力する。すなわち、上記各実施の形態とは逆に、クロ
ックのパルス幅の不安定期間を高電位にすることができ
る。このように構成することにより、後続の映像信号処
理回路がクロックの立ち下がりエッジで動作する回路で
あったり、メモリの制御信号のように動作しない期間は
高電位を要求されている素子や回路に対応できる。

【００３７】

【発明の効果】この発明は、以上のように構成されてい
るので、同期信号の時間幅と周期の異なる各種映像信号
を対象とし、その各種映像信号毎に設定替えすることな
く、同期信号に同期したクロックを後続の映像処理回路
に供給できる。

【００３８】また、クロックのパルス幅が選択基準の前
後において所定値以上となることを保証されているの
で、後続の映像信号処理回路で処理に使用する際、誤動
作や動作の停止を招かず、安定した精細映像信号を得る
ことができる。

【図面の簡単な説明】

【図１】 この発明のクロック生成回路を示す構成図で
ある。

【図２】 この発明の第１の実施の形態の位相決定パル
ス発生回路を示す構成図である。

【図３】 この発明の第１の実施の形態のパルス生成基
準パルスの生成動作タイミング図である。

【図４】 この発明の第１の実施の形態の位相選択パル
スとクロック整形パルスの生成動作タイミング図であ
る。

【図５】 この発明の第１の実施の形態のクロック整形
回路を示す構成図である。

【図６】 この発明の第１の実施の形態のクロック整形
回路の進相クロック切換時の動作タイミング図である。

【図７】 この発明の第１の実施の形態のクロック整形
回路の遅相クロック切換時の動作タイミング図である。

【図８】 この発明の第２の実施の形態の位相決定パル
ス生成回路を示す構成図である。

【図９】 この発明の第３の実施の形態のパルス生成基
準パルスの遅延回路の構成図である。

【図１０】 この発明の第４の実施の形態のクロック生
成回路を示す構成図である。

【図１１】 従来のクロック生成回路を示す構成図であ
る。

【図１２】 従来のクロック生成回路の動作を示すタイ
ミング図である。

【符号の説明】

１ 原クロック発生回路 ２ 遅延回路 ３ 位相選択回路 ４ 位相決定パルス生成回路 ５ クロック整形回路 ６ 入力端子（同期信号） ７ 出力端子（クロック） ５０ フリップフロップ ５１ 反転回路 ５２ ゲート回路 ５３ ゲート回路 ５４ 入力端子（クロック） ５５ 入力端子（クロック整形パルス信号） ５６ ゲート回路 ４００ 第１の計数器 ４０１ 第２の計数器 ４０２ 第３の計数器 ４０３ 第４の計数器 ４０４ 反転回路 ４１０ 遅延回路 ４１１ 位相選択パルス生成回路 ４１２ クロック整形パルス生成回路 ４２０ 入力端子（原クロック） ４２１ 入力端子（同期信号） ４２２ 出力端子（位相選択信号） ４２３ クロック整形パルスの出力端子（クロック整形
パルス） ４２４ 入力端子（リセット信号） ４２５ ゲート回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の映像信号を入力とし、その第１の
   映像信号の同期信号に同期したクロックに基づき映像処
   理を行い、ディジタル化された第２の映像信号を出力す
   る映像信号処理装置において、 上記クロックの原振である原クロックに対する遅延量が
   相互に異なる複数のクロックを生成する遅延回路と、 上記第１の映像信号の同期信号と上記原クロックとを入
   力し、上記同期信号期間にあって、上記原クロックに同
   期して生起し、その後縁が上記同期信号の後縁に同期す
   る、位相選択パルスおよびクロック整形パルスを生成す
   る位相決定パルス生成回路と、 上記複数のクロックと上記位相選択パルスとを入力し、
   上記位相選択パルスを時間基準として、上記複数のクロ
   ックのうち遅れまたは進み位相差の最も小さいクロック
   を選択する位相選択回路と、 上記選択されたクロックと上記クロック整形パルスとを
   入力し、上記選択前後に正規幅未満のクロックパルスの
   発生を抑圧するクロック整形回路とを備えることを特徴
   とするクロック生成回路。
2. 【請求項２】 上記位相決定パルス生成回路が位相選択
   パルスとクロック整形パルスを生成する際、 上記同期信号の後縁に対して同期信号期間内の任意の時
   間を先立つように設定されるパルス生起基準パルスを発
   生させて、上記位相選択パルスの前縁を上記クロック整
   形パルスの前縁に対し、上記原クロック１周期以上遅延
   させることを特徴とする請求項１に記載のクロック生成
   回路。
3. 【請求項３】 上記同期信号の前縁から同期信号期間内
   の上記原クロックで計数される第１の遅延時間経過後に
   出力する第１のトリガパルスと、 上記同期信号の後縁から同期信号期間外の上記原クロッ
   クで計数される第２の遅延時間経過後に出力する第２の
   トリガパルスとの時間差を上記同期信号時間幅未満に設
   定し、 その時間差を上記同期信号の前縁より、上記原クロック
   で計数し、計数完了時点に上記パルス生起基準パルスを
   生成するように上記位相決定パルス生成回路を構成した
   ことを特徴とする請求項２に記載のクロック生成回路。
4. 【請求項４】 上記クロック整形回路が、 上記位相選択回路で選択されたクロックと上記位相決定
   パルス生成回路の出力であるクロック整形パルスとを入
   力し、クロック整形パルスが生起していない時には所定
   の初期状態を保ち、クロック整形パルスが生起した後
   の、上記選択されたクロックの最初のクロックをトリガ
   として初期状態に対し反転状態に変わるラッチ回路と、 そのラッチ回路がその反転状態の時には上記選択された
   クロックを出力しないようにしたゲート回路から成るこ
   とを特徴とする請求項１に記載のクロック生成回路。
5. 【請求項５】 第１の映像信号を入力とし、その第１の
   映像信号の同期信号に同期したクロックに基づき映像処
   理を行い、ディジタル化された第２の映像信号を出力す
   る映像信号処理装置において、 上記クロックの原振である原クロックを発振する発振器
   と、 その原クロックを入力とし、原クロックに対する遅延量
   が相互に異なる複数のクロックを生成する遅延回路と、 上記第１の映像信号の同期信号と上記原クロックを入力
   とし、 上記同期信号の前縁を起点として上記原クロックを計数
   単位として計数し、予め設定された第１の計数値に達す
   ると第１のトリガパルスを出力する第１の計数器と、 上記同期信号の後縁を起点として上記原クロックを計数
   単位として計数し、予め設定された第２の計数値に達す
   ると第２のトリガパルスを出力する第２の計数器と、 上記第１のトリガパルスを起点として上記原クロックを
   計数単位として計数する第３の計数器と、 上記第２のトリガパルス生起時点の第３の計数器の計数
   値を設定値とし、上記同期信号の前縁を起点として上記
   原クロックを計数単位として計数し、上記設定値に達す
   ると、パルス生成基準パルスを出力する第４の計数器
   と、 上記パルス生成基準パルスから所定の原クロック数分遅
   延した時間を起点とし、上記同期パルスの後縁を終点と
   する位相選択パルスを生成する回路と、 上記パルス生成基準パルスを起点とし、上記同期パルス
   の後縁を終点とするクロック整形パルスを生成する回路
   とを備えた位相決定パルス生成回路と、 上記遅延量が相互に異なる複数のクロックと上記位相選
   択パルスとを入力し、位相選択パルスの後縁を時間基準
   として、上記複数のクロックのうち遅れまたは進み位相
   差の最も小さいクロックを選択する位相選択回路と、 上記位相選択回路で選択されたクロックと位相決定パル
   ス生成回路の出力であるクロック整形パルスとを入力
   し、クロック整形パルスが生起していない時には所定の
   初期状態を保ち、クロック整形パルスが生起した後の、
   上記選択されたクロックの最初のクロックをトリガとし
   て初期状態に対し反転状態に変わるラッチ回路と、 そのラッチ回路がその反転状態の時には上記選択された
   クロックを出力しないようにしたゲート回路から成るこ
   とを特徴とするクロック生成回路。