JPH10215565A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH10215565A JPH10215565A JP9029795A JP2979597A JPH10215565A JP H10215565 A JPH10215565 A JP H10215565A JP 9029795 A JP9029795 A JP 9029795A JP 2979597 A JP2979597 A JP 2979597A JP H10215565 A JPH10215565 A JP H10215565A
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- supply terminal
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Abstract
(57)【要約】
【課題】 コンデンサ接続端子に印加する静電気等の過
電圧から昇圧回路の内部回路を保護する。 【解決手段】 外部接続用のコンデンサC1の各接続端
子と低電位電源端子3との間に、ソースとゲートを共通
接続し且つ他のトランジスタの耐圧よりも低いスナップ
バック電圧をもつnMOSトランジスタMN21、MN
22を接続する。また、外部接続用のコンデンサC2の
各接続端子の間に、ソースとゲートを共通接続し且つ他
のトランジスタの耐圧よりも低いスナップバック電圧を
もつnMOSトランジスタMN23を接続する。
電圧から昇圧回路の内部回路を保護する。 【解決手段】 外部接続用のコンデンサC1の各接続端
子と低電位電源端子3との間に、ソースとゲートを共通
接続し且つ他のトランジスタの耐圧よりも低いスナップ
バック電圧をもつnMOSトランジスタMN21、MN
22を接続する。また、外部接続用のコンデンサC2の
各接続端子の間に、ソースとゲートを共通接続し且つ他
のトランジスタの耐圧よりも低いスナップバック電圧を
もつnMOSトランジスタMN23を接続する。
Description
【0001】
【発明の属する技術分野】本発明は、電源電圧を2倍、
3倍、4倍あるいはそれ以上に昇圧する昇圧回路に係
り、特に静電気等の過電圧印加に対する対策を施した昇
圧回路に関するものである。
3倍、4倍あるいはそれ以上に昇圧する昇圧回路に係
り、特に静電気等の過電圧印加に対する対策を施した昇
圧回路に関するものである。
【0002】
【従来の技術】図9はCMOS回路を利用してN型基板
上に形成した従来の2倍昇圧回路の構成を示す回路図で
ある。1はVDDの高電位電源端子、2はVSSの中電
位電源端子、3はVoutの低電位電源端子である。4
はクロックφ1の入力端子、5はクロックφ2の入力端
子、6はクロックφ1の反転クロックφ1nの入力端子
である。MP1はpMOSトランジスタ、MN1〜MN
5はnMOSトランジスタである。C1は外付けの電荷
蓄積用コンデンサ、C2も同様に外付けの出力用コンデ
ンサである。前記したクロックφ1、φ2は、図8に示
すような2相のクロックである。このクロックφ1、φ
2は、デューティが逆の関係にある。
上に形成した従来の2倍昇圧回路の構成を示す回路図で
ある。1はVDDの高電位電源端子、2はVSSの中電
位電源端子、3はVoutの低電位電源端子である。4
はクロックφ1の入力端子、5はクロックφ2の入力端
子、6はクロックφ1の反転クロックφ1nの入力端子
である。MP1はpMOSトランジスタ、MN1〜MN
5はnMOSトランジスタである。C1は外付けの電荷
蓄積用コンデンサ、C2も同様に外付けの出力用コンデ
ンサである。前記したクロックφ1、φ2は、図8に示
すような2相のクロックである。このクロックφ1、φ
2は、デューティが逆の関係にある。
【0003】この2倍昇圧回路では、図8の2相クロッ
クφ1、φ2のaの期間では、トランジスタMP1、M
N3がオンして、VDDの電源端子1→MP1→C1→
MN3→VSSの電源端子2の経路を流れる電流によ
り、コンデンサC1が図示の極性で充電される。このと
き、トランジスタMN1、MN2、MN5はオフする。
トランジスタMN4はオンし、トランジスタMN3のバ
ックゲートバイアス電圧を電圧VSSとしてそのしきい
値を低下させる。
クφ1、φ2のaの期間では、トランジスタMP1、M
N3がオンして、VDDの電源端子1→MP1→C1→
MN3→VSSの電源端子2の経路を流れる電流によ
り、コンデンサC1が図示の極性で充電される。このと
き、トランジスタMN1、MN2、MN5はオフする。
トランジスタMN4はオンし、トランジスタMN3のバ
ックゲートバイアス電圧を電圧VSSとしてそのしきい
値を低下させる。
【0004】次に、図8の2相クロックφ1、φ2のb
の期間では、トランジスタMN1、MN2がオンして、
Voutの電源端子3→MN2→C1→MN1→VSS
の電源端子2→C2の経路でコンデンサC1の電荷が放
電し、コンデンサC2が図示の極性でVDD(=VDD
−VSS)に充電される。このとき、トランジスタMP
1、MN3、MN4はオフする。トランジスタMN5は
オンし、トランジスタMN3のバックゲートバイアス電
圧を電圧Voutとし、そのしきい値を大きくさせてオ
フ状態を確実にする。
の期間では、トランジスタMN1、MN2がオンして、
Voutの電源端子3→MN2→C1→MN1→VSS
の電源端子2→C2の経路でコンデンサC1の電荷が放
電し、コンデンサC2が図示の極性でVDD(=VDD
−VSS)に充電される。このとき、トランジスタMP
1、MN3、MN4はオフする。トランジスタMN5は
オンし、トランジスタMN3のバックゲートバイアス電
圧を電圧Voutとし、そのしきい値を大きくさせてオ
フ状態を確実にする。
【0005】以上の動作の繰返しによって、コンデンサ
C2には図示の極性で電圧VDDが充電されるので、高
電位電源端子1と低電位電源端子3との間には、2VD
Dの電圧が発生することになる。
C2には図示の極性で電圧VDDが充電されるので、高
電位電源端子1と低電位電源端子3との間には、2VD
Dの電圧が発生することになる。
【0006】
【発明が解決しようとする課題】ところが、図9に示し
た2倍昇圧回路では、コンデンサC1、C2の接続端子
が外部接続形式で外部に露出するため、そこに静電気等
の過電圧が印加すると昇圧回路の内部を大きな電流が放
電する。例えば、コンデンサC1の負極側の接続端子に
過電圧が印加すると、低電位電源端子3に対して放電経
路Aが形成され、トランジスタMN3、MN5の寄生ダ
イオードD1、D2を経由して大電流が流れ、そのトラ
ンジスタMN3、MM5を劣化させ乃至は破壊させる。
特に、トランジスタMN5はトランジスタMN3のバッ
クゲート電位制御用であり、通常動作では小さい面積の
トランジスタであるので、その危険は大きい。また、こ
れらのトランジスタMN3、MN5には高耐圧のトラン
ジスタが使用されるが、その耐圧がゲート耐圧を超えて
しまい、充分な対静電気耐久力を発揮できない。
た2倍昇圧回路では、コンデンサC1、C2の接続端子
が外部接続形式で外部に露出するため、そこに静電気等
の過電圧が印加すると昇圧回路の内部を大きな電流が放
電する。例えば、コンデンサC1の負極側の接続端子に
過電圧が印加すると、低電位電源端子3に対して放電経
路Aが形成され、トランジスタMN3、MN5の寄生ダ
イオードD1、D2を経由して大電流が流れ、そのトラ
ンジスタMN3、MM5を劣化させ乃至は破壊させる。
特に、トランジスタMN5はトランジスタMN3のバッ
クゲート電位制御用であり、通常動作では小さい面積の
トランジスタであるので、その危険は大きい。また、こ
れらのトランジスタMN3、MN5には高耐圧のトラン
ジスタが使用されるが、その耐圧がゲート耐圧を超えて
しまい、充分な対静電気耐久力を発揮できない。
【0007】また、コンデンサC2の正極側の接続端子
に過電圧が印加した場合は放電経路Bが形成されてトラ
ンジスタMN4、MN5の寄生ダイオード(図示せず)
を経由して大電流が流れ、さらにコンデンサC1の正極
側の接続端子に過電圧が印加した場合は放電経路Cが形
成されてトランジスタMN1の寄生ダイオード(図示せ
ず)を経由して大電流が流れ、さらに、コンデンサC1
の負極側に過電圧が印加した場合は、前記経路Aに代え
てトランジスタMN2の寄生ダイオード(図示せず)を
経由する経路Dを大電流が流れる場合もあり、前記同様
に素子破壊の危険性がある。
に過電圧が印加した場合は放電経路Bが形成されてトラ
ンジスタMN4、MN5の寄生ダイオード(図示せず)
を経由して大電流が流れ、さらにコンデンサC1の正極
側の接続端子に過電圧が印加した場合は放電経路Cが形
成されてトランジスタMN1の寄生ダイオード(図示せ
ず)を経由して大電流が流れ、さらに、コンデンサC1
の負極側に過電圧が印加した場合は、前記経路Aに代え
てトランジスタMN2の寄生ダイオード(図示せず)を
経由する経路Dを大電流が流れる場合もあり、前記同様
に素子破壊の危険性がある。
【0008】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、コンデンサ接続端子に静電気
等の過電圧が印加した場合であっても、内部回路を効果
的に保護できるようにした昇圧回路を提供することであ
る。
ものであり、その目的は、コンデンサ接続端子に静電気
等の過電圧が印加した場合であっても、内部回路を効果
的に保護できるようにした昇圧回路を提供することであ
る。
【0009】
【課題を解決するための手段】第1の発明は、高電位電
源端子、中電位電源端子、低電位電源端子を設け、該中
電位電源端子と前記低電位電源端子との間に出力用コン
デンサを接続し、第1のタイミング時に電荷蓄積用コン
デンサを前記高電位電源端子と前記中電位電源端子の間
に接続し、第2のタイミング時に前記電荷蓄積用コンデ
ンサを前記中電位電源端子と前記低電位電源端子の間に
接続し、以後この動作を繰り返して、前記高電位電源端
子と前記低電位電源端子との間に、前記高電位電源端子
と前記中電位電源端子の間の電圧の2倍の電圧を発生さ
せる昇圧回路において、前記電荷蓄積用コンデンサの2
個の接続端子の少なくとも一方と前記低電位電源端子と
の間、並びに/又は前記出力用コンデンサの接続端子の
両端間に、ソースとゲートを共通接続し且つスナップバ
ック電圧が他のトランジスタの耐圧よりも低く設定され
たnMOSトランジスタを接続して構成した。
源端子、中電位電源端子、低電位電源端子を設け、該中
電位電源端子と前記低電位電源端子との間に出力用コン
デンサを接続し、第1のタイミング時に電荷蓄積用コン
デンサを前記高電位電源端子と前記中電位電源端子の間
に接続し、第2のタイミング時に前記電荷蓄積用コンデ
ンサを前記中電位電源端子と前記低電位電源端子の間に
接続し、以後この動作を繰り返して、前記高電位電源端
子と前記低電位電源端子との間に、前記高電位電源端子
と前記中電位電源端子の間の電圧の2倍の電圧を発生さ
せる昇圧回路において、前記電荷蓄積用コンデンサの2
個の接続端子の少なくとも一方と前記低電位電源端子と
の間、並びに/又は前記出力用コンデンサの接続端子の
両端間に、ソースとゲートを共通接続し且つスナップバ
ック電圧が他のトランジスタの耐圧よりも低く設定され
たnMOSトランジスタを接続して構成した。
【0010】第2の発明は、高電位電源端子、中電位電
源端子、低電位電源端子を設け、該中電位電源端子と前
記低電位電源端子との間に出力用コンデンサを接続し、
第1のタイミング時にn(n≧2)個の電荷蓄積用コン
デンサを前記高電位電源端子と前記中電位電源端子の間
に各々接続し、第2のタイミング時に前記n個の電荷蓄
積用コンデンサを充電電荷が加算されるように直列接続
して前記中電位電源端子と前記低電位電源端子の間に接
続し、以後この動作を繰り返して、前記高電位電源端子
と前記低電位電源端子との間に、前記高電位電源端子と
前記中電位電源端子の間の電圧の「n+1」倍の電圧を
発生させる昇圧回路において、1又は2以上の前記電荷
蓄積用コンデンサの2個の接続端子の少なくとも一方と
前記低電位電源端子との間、並びに/又は前記出力用コ
ンデンサの接続端子の両端間に、ソースとゲートを共通
接続し且つスナップバック電圧が他のトランジスタの耐
圧よりも低く設定されたnMOSトランジスタを接続し
て構成した。
源端子、低電位電源端子を設け、該中電位電源端子と前
記低電位電源端子との間に出力用コンデンサを接続し、
第1のタイミング時にn(n≧2)個の電荷蓄積用コン
デンサを前記高電位電源端子と前記中電位電源端子の間
に各々接続し、第2のタイミング時に前記n個の電荷蓄
積用コンデンサを充電電荷が加算されるように直列接続
して前記中電位電源端子と前記低電位電源端子の間に接
続し、以後この動作を繰り返して、前記高電位電源端子
と前記低電位電源端子との間に、前記高電位電源端子と
前記中電位電源端子の間の電圧の「n+1」倍の電圧を
発生させる昇圧回路において、1又は2以上の前記電荷
蓄積用コンデンサの2個の接続端子の少なくとも一方と
前記低電位電源端子との間、並びに/又は前記出力用コ
ンデンサの接続端子の両端間に、ソースとゲートを共通
接続し且つスナップバック電圧が他のトランジスタの耐
圧よりも低く設定されたnMOSトランジスタを接続し
て構成した。
【0011】第3の発明は、高電位電源端子、中電位電
源端子、低電位電源端子を設け、前記高電位電源端子と
前記中電位電源端子との間に出力用コンデンサを接続
し、第1のタイミング時に電荷蓄積用コンデンサを前記
中電位電源端子と前記低電位電源端子の間に接続し、第
2のタイミング時に前記電荷蓄積用コンデンサを前記高
電位電源端子と前記中電位電源端子の間に接続し、以後
この動作を繰り返して、前記高電位電源端子と前記低電
位電源端子との間に、前記中電位電源端子と前記低電位
電源端子の間の電圧の2倍の電圧を発生させる昇圧回路
において、前記電荷蓄積用コンデンサの2個の接続端子
の少なくとも一方と前記高電位電源端子との間、並びに
/又は前記出力用コンデンサの接続端子の両端間に、ソ
ースとゲートを共通接続し且つスナップバック電圧が他
のトランジスタの耐圧よりも低く設定されたnMOSト
ランジスタを接続して構成した。
源端子、低電位電源端子を設け、前記高電位電源端子と
前記中電位電源端子との間に出力用コンデンサを接続
し、第1のタイミング時に電荷蓄積用コンデンサを前記
中電位電源端子と前記低電位電源端子の間に接続し、第
2のタイミング時に前記電荷蓄積用コンデンサを前記高
電位電源端子と前記中電位電源端子の間に接続し、以後
この動作を繰り返して、前記高電位電源端子と前記低電
位電源端子との間に、前記中電位電源端子と前記低電位
電源端子の間の電圧の2倍の電圧を発生させる昇圧回路
において、前記電荷蓄積用コンデンサの2個の接続端子
の少なくとも一方と前記高電位電源端子との間、並びに
/又は前記出力用コンデンサの接続端子の両端間に、ソ
ースとゲートを共通接続し且つスナップバック電圧が他
のトランジスタの耐圧よりも低く設定されたnMOSト
ランジスタを接続して構成した。
【0012】第4の発明は、高電位電源端子、中電位電
源端子、低電位電源端子を設け、前記高電位電源端子と
前記中電位電源端子との間に出力用コンデンサを接続
し、第1のタイミング時にn(n≧2)個の電荷蓄積用
コンデンサを前記中電位電源端子と前記低電位電源端子
の間に各々接続し、第2のタイミング時に前記n個の電
荷蓄積用コンデンサを充電電荷が加算されるように直列
接続して前記高電位電源端子と前記中電位電源端子の間
に接続し、以後この動作を繰り返して、前記高電位電源
端子と前記低電位電源端子との間に、前記中電位電源端
子と前記低電位電源端子の間の電圧の「n+1」倍の電
圧を発生させる昇圧回路において、1又は2以上の前記
電荷蓄積用コンデンサの2個の接続端子の少なくとも一
方と前記高電位電源端子との間、並びに/又は前記出力
用コンデンサの接続端子の両端間に、ソースとゲートを
共通接続し且つスナップバック電圧が他のトランジスタ
の耐圧よりも低く設定されたnMOSトランジスタを接
続して構成した。
源端子、低電位電源端子を設け、前記高電位電源端子と
前記中電位電源端子との間に出力用コンデンサを接続
し、第1のタイミング時にn(n≧2)個の電荷蓄積用
コンデンサを前記中電位電源端子と前記低電位電源端子
の間に各々接続し、第2のタイミング時に前記n個の電
荷蓄積用コンデンサを充電電荷が加算されるように直列
接続して前記高電位電源端子と前記中電位電源端子の間
に接続し、以後この動作を繰り返して、前記高電位電源
端子と前記低電位電源端子との間に、前記中電位電源端
子と前記低電位電源端子の間の電圧の「n+1」倍の電
圧を発生させる昇圧回路において、1又は2以上の前記
電荷蓄積用コンデンサの2個の接続端子の少なくとも一
方と前記高電位電源端子との間、並びに/又は前記出力
用コンデンサの接続端子の両端間に、ソースとゲートを
共通接続し且つスナップバック電圧が他のトランジスタ
の耐圧よりも低く設定されたnMOSトランジスタを接
続して構成した。
【0013】
[第1の実施の形態]図1はCMOS回路を利用してN
型基板上に形成した本発明の第1の実施の形態の2倍昇
圧回路の構成を示す回路図である。図9に示した要素と
同一のものには同一の符号を付した。ここでは、コンデ
ンサC1の正極側接続端子とVoutの電源端子3との
間にnMOSトランジスタMN21を接続し、コンデン
サC1の負極側接続端子とVoutの電源端子3との間
にnMOSトランジスタMN22を接続し、コンデンサ
C2の接続端子の間にnMOSトランジスタMN23を
接続している。なお、各トランジスタMN21〜MN2
3は、ソース、ゲート、およびバックゲートを共通接続
している。
型基板上に形成した本発明の第1の実施の形態の2倍昇
圧回路の構成を示す回路図である。図9に示した要素と
同一のものには同一の符号を付した。ここでは、コンデ
ンサC1の正極側接続端子とVoutの電源端子3との
間にnMOSトランジスタMN21を接続し、コンデン
サC1の負極側接続端子とVoutの電源端子3との間
にnMOSトランジスタMN22を接続し、コンデンサ
C2の接続端子の間にnMOSトランジスタMN23を
接続している。なお、各トランジスタMN21〜MN2
3は、ソース、ゲート、およびバックゲートを共通接続
している。
【0014】このように、nMOSトランジスタMN2
1〜MN23では、ソース、ゲート、およびバックゲー
トを共通接続して、この部分とドレインとの間に電圧V
sdを印加すると、その電圧Vsdが低いときは僅かの
漏れに相当するドイレン電流しか流れないが、その電圧
Vsdがスナップバック電圧Vsbにまで高くなると、
急激に大きなドレイン電流Idが流れ出すような特性
(図7参照)を示す。なお、バックゲートを低電位電源
端子3に接続するのは基板バイアス効果によりしきい値
を大きくするためであり、必ずしもこのようにしなくて
も良い。
1〜MN23では、ソース、ゲート、およびバックゲー
トを共通接続して、この部分とドレインとの間に電圧V
sdを印加すると、その電圧Vsdが低いときは僅かの
漏れに相当するドイレン電流しか流れないが、その電圧
Vsdがスナップバック電圧Vsbにまで高くなると、
急激に大きなドレイン電流Idが流れ出すような特性
(図7参照)を示す。なお、バックゲートを低電位電源
端子3に接続するのは基板バイアス効果によりしきい値
を大きくするためであり、必ずしもこのようにしなくて
も良い。
【0015】本発明はこのようなnMOSトランジスタ
MN21〜MN23のスナップバック電圧Vsbを利用
して、コンデンサC1、C2の接続端子に印加した静電
気等の過電圧を吸収するようにしたものである。したが
って、トランジスタMN21〜MN23のスナップバッ
ク電圧Vsbは、2倍昇圧回路を構成する内部回路の他
のトランジスタの耐圧(寄生ダイオードの逆耐圧等)よ
りも低く設定する。
MN21〜MN23のスナップバック電圧Vsbを利用
して、コンデンサC1、C2の接続端子に印加した静電
気等の過電圧を吸収するようにしたものである。したが
って、トランジスタMN21〜MN23のスナップバッ
ク電圧Vsbは、2倍昇圧回路を構成する内部回路の他
のトランジスタの耐圧(寄生ダイオードの逆耐圧等)よ
りも低く設定する。
【0016】以上により、静電気等の過電圧がコンデン
サC1、C2の接続端子に印加しても、トランジスタM
N21〜MN23によりその電流の放電経路が形成され
るので、内部のトランジスタが破壊されることを効果的
に防止することができる。
サC1、C2の接続端子に印加しても、トランジスタM
N21〜MN23によりその電流の放電経路が形成され
るので、内部のトランジスタが破壊されることを効果的
に防止することができる。
【0017】[第2の実施の形態]図2はCMOS回路
を利用してN型基板上に形成した第2の実施の形態の3
倍昇圧回路の構成を示す回路図である。図1におけるも
の同一のものには同一の符号を付している。この3倍昇
圧回路は、図1の2倍昇圧回路に対して、pMOSトラ
ンジスタMP2、nMOSトランジスタMN6〜MN
9、電荷蓄積用コンデンサC3を追加し、さらにこのコ
ンデンサC3の正極側接続端子とVoutの電源端子3
との間にnMOSトランジスタMN24を接続し、コン
デンサC3の負極側接続端子とVoutの電源端子3と
の間にnMOSトランジスタMN25を接続している。
なお、これらトランジスタMN24、MN25は、ソー
ス、ゲート、およびバックゲートが共通接続され、その
スナップバック電圧Vsbは3倍昇圧回路を構成する内
部回路の他のトランジスタの耐圧よりも低く設定されて
いる。
を利用してN型基板上に形成した第2の実施の形態の3
倍昇圧回路の構成を示す回路図である。図1におけるも
の同一のものには同一の符号を付している。この3倍昇
圧回路は、図1の2倍昇圧回路に対して、pMOSトラ
ンジスタMP2、nMOSトランジスタMN6〜MN
9、電荷蓄積用コンデンサC3を追加し、さらにこのコ
ンデンサC3の正極側接続端子とVoutの電源端子3
との間にnMOSトランジスタMN24を接続し、コン
デンサC3の負極側接続端子とVoutの電源端子3と
の間にnMOSトランジスタMN25を接続している。
なお、これらトランジスタMN24、MN25は、ソー
ス、ゲート、およびバックゲートが共通接続され、その
スナップバック電圧Vsbは3倍昇圧回路を構成する内
部回路の他のトランジスタの耐圧よりも低く設定されて
いる。
【0018】この3倍昇圧回路では、図8の2相クロッ
クφ1、φ2のaの期間では、トランジスタMP1、M
N3がオンして、VDDの電源端子1→MP1→C1→
MN3→VSSの電源端子2の経路を流れる電流によ
り、コンデンサC1が図示の極性で充電される。また同
時に、トランジスタMP2、MN7がオンして、VDD
の電源端子1→MP2→C3→MN7→VSSの電源端
子2の経路を流れる電流により、コンデンサC3も図示
の極性で充電される。このとき、トランジスタMN1、
MN2、MN5、MN6、MN9はオフする。トランジ
スタMN4はオンし、トランジスタMN3のバックゲー
トバイアス電圧を電圧VSSとしてそのしきい値を低下
させる。また、トランジスタMN8もオンし、トランジ
スタMN7のバックゲートバイアス電圧を電圧VSSと
してそのしきい値を低下させる。
クφ1、φ2のaの期間では、トランジスタMP1、M
N3がオンして、VDDの電源端子1→MP1→C1→
MN3→VSSの電源端子2の経路を流れる電流によ
り、コンデンサC1が図示の極性で充電される。また同
時に、トランジスタMP2、MN7がオンして、VDD
の電源端子1→MP2→C3→MN7→VSSの電源端
子2の経路を流れる電流により、コンデンサC3も図示
の極性で充電される。このとき、トランジスタMN1、
MN2、MN5、MN6、MN9はオフする。トランジ
スタMN4はオンし、トランジスタMN3のバックゲー
トバイアス電圧を電圧VSSとしてそのしきい値を低下
させる。また、トランジスタMN8もオンし、トランジ
スタMN7のバックゲートバイアス電圧を電圧VSSと
してそのしきい値を低下させる。
【0019】次に、図8の2相クロックφ1、φ2のb
の期間では、トランジスタMN1、MN2、MN6がオ
ンして、Voutの電源端子3→MN6→C3→MN2
→C1→MN1→VSSの電源端子2→C2の経路で直
列接続のコンデンサC1、C3の電荷が放電し、コンデ
ンサC2が図示の極性で2VDDに充電される。このと
き、トランジスタMP1、MP2、MN3、MN4、M
N7、MN8はオフする。トランジスタMN5はオン
し、トランジスタMN3のバックゲートバイアス電圧を
電圧Voutとし、そのしきい値を大きくさせてオフ状
態を確実にする。トランジスタMN9もオンし、トラン
ジスタMN7のバックゲートバイアス電圧を電圧Vou
tとし、そのしきい値を大きくさせてオフ状態を確実に
する。
の期間では、トランジスタMN1、MN2、MN6がオ
ンして、Voutの電源端子3→MN6→C3→MN2
→C1→MN1→VSSの電源端子2→C2の経路で直
列接続のコンデンサC1、C3の電荷が放電し、コンデ
ンサC2が図示の極性で2VDDに充電される。このと
き、トランジスタMP1、MP2、MN3、MN4、M
N7、MN8はオフする。トランジスタMN5はオン
し、トランジスタMN3のバックゲートバイアス電圧を
電圧Voutとし、そのしきい値を大きくさせてオフ状
態を確実にする。トランジスタMN9もオンし、トラン
ジスタMN7のバックゲートバイアス電圧を電圧Vou
tとし、そのしきい値を大きくさせてオフ状態を確実に
する。
【0020】以上の動作の繰返しによって、コンデンサ
C2には図示の極性で電圧2VDDが充電されるので、
電源端子1と電源端子3との間には、3VDDの電圧が
発生することになる。
C2には図示の極性で電圧2VDDが充電されるので、
電源端子1と電源端子3との間には、3VDDの電圧が
発生することになる。
【0021】また、この3倍昇圧回路では、コンデンサ
C1、C2の接続端子と低電位電源端子3との間にトラ
ンジスタMN21〜MN23を接続するのみならず、コ
ンデンサC3の接続端子と低電位電源端子3との間にト
ランジスタMN24、MN25を接続しているので、そ
れらコンデンサC1、C2、C3の各接続端子に静電気
等の過電圧が印加しても、トランジスタMN21〜MN
25によりその放電経路が形成され、内部のトランジス
タが破壊されることを効果的に防止することができる。
C1、C2の接続端子と低電位電源端子3との間にトラ
ンジスタMN21〜MN23を接続するのみならず、コ
ンデンサC3の接続端子と低電位電源端子3との間にト
ランジスタMN24、MN25を接続しているので、そ
れらコンデンサC1、C2、C3の各接続端子に静電気
等の過電圧が印加しても、トランジスタMN21〜MN
25によりその放電経路が形成され、内部のトランジス
タが破壊されることを効果的に防止することができる。
【0022】[第3の実施の形態]図3はCMOS回路
を利用してN型基板上に形成した第3の実施の形態の4
倍昇圧回路の構成を示す回路図である。図2におけるも
の同一のものには同一の符号を付している。この4倍昇
圧回路は、図2の3倍昇圧回路に対して、pMOSトラ
ンジスタMP3、nMOSトランジスタMN10〜MN
13、電荷蓄積用コンデンサC4を追加したものであ
る。また、そのコンデンサC4の正極側接続端子とVo
utの電源端子3との間にnMOSトランジスタMN2
6を接続し、コンデンサC4の負極側接続端子とVou
tの電源端子3との間にnMOSトランジスタMN27
を接続している。なお、これらのトランジスタMN2
6、MN27は、ソース、ゲート、およびバックゲート
が共通に接続され、そのスナップバック電圧Vsbは4
倍昇圧回路を構成する内部回路の他のトランジスタの耐
圧よりも低く設定されている。
を利用してN型基板上に形成した第3の実施の形態の4
倍昇圧回路の構成を示す回路図である。図2におけるも
の同一のものには同一の符号を付している。この4倍昇
圧回路は、図2の3倍昇圧回路に対して、pMOSトラ
ンジスタMP3、nMOSトランジスタMN10〜MN
13、電荷蓄積用コンデンサC4を追加したものであ
る。また、そのコンデンサC4の正極側接続端子とVo
utの電源端子3との間にnMOSトランジスタMN2
6を接続し、コンデンサC4の負極側接続端子とVou
tの電源端子3との間にnMOSトランジスタMN27
を接続している。なお、これらのトランジスタMN2
6、MN27は、ソース、ゲート、およびバックゲート
が共通に接続され、そのスナップバック電圧Vsbは4
倍昇圧回路を構成する内部回路の他のトランジスタの耐
圧よりも低く設定されている。
【0023】この4倍昇圧回路では、図8の2相クロッ
クφ1、φ2のaの期間では、トランジスタMP1、M
N3がオンして、VDDの電源端子1→MP1→C1→
MN3→VSSの電源端子2の経路を流れる電流によ
り、コンデンサC1が図示の極性で充電される。また、
トランジスタMP2、MN7がオンして、VDDの電源
端子1→MP2→C3→MN7→VSSの電源端子2の
経路を流れる電流により、コンデンサC3が図示の極性
で充電される。さらに、トランジスタMP3、MN11
がオンして、VDDの電源端子1→MP3→C4→MN
11→VSSの電源端子2の経路を流れる電流により、
コンデンサC4が図示の極性で充電される。このとき、
トランジスタMN1、MN2、MN5、MN6、MN
9、MN10、MN13はオフする。トランジスタMN
4はオンし、トランジスタMN3のバックゲートバイア
ス電圧を電圧VSSとしてそのしきい値を低下させる。
また、トランジスタMN8もオンし、トランジスタMN
7のバックゲートバイアス電圧を電圧VSSとしてその
しきい値を低下させる。さらに、トランジスタMN12
もオンして、トランジスタMN11のバックゲートバイ
アス電圧を電圧VSSとしてそのしきい値を低下させ
る。
クφ1、φ2のaの期間では、トランジスタMP1、M
N3がオンして、VDDの電源端子1→MP1→C1→
MN3→VSSの電源端子2の経路を流れる電流によ
り、コンデンサC1が図示の極性で充電される。また、
トランジスタMP2、MN7がオンして、VDDの電源
端子1→MP2→C3→MN7→VSSの電源端子2の
経路を流れる電流により、コンデンサC3が図示の極性
で充電される。さらに、トランジスタMP3、MN11
がオンして、VDDの電源端子1→MP3→C4→MN
11→VSSの電源端子2の経路を流れる電流により、
コンデンサC4が図示の極性で充電される。このとき、
トランジスタMN1、MN2、MN5、MN6、MN
9、MN10、MN13はオフする。トランジスタMN
4はオンし、トランジスタMN3のバックゲートバイア
ス電圧を電圧VSSとしてそのしきい値を低下させる。
また、トランジスタMN8もオンし、トランジスタMN
7のバックゲートバイアス電圧を電圧VSSとしてその
しきい値を低下させる。さらに、トランジスタMN12
もオンして、トランジスタMN11のバックゲートバイ
アス電圧を電圧VSSとしてそのしきい値を低下させ
る。
【0024】次に、図8の2相クロックφ1、φ2のb
の期間では、トランジスタMN1、MN2、MN6、M
N10がオンして、Voutの電源端子3→MN10→
C4→MN6→C3→MN2→C1→MN1→VSSの
電源端子2→C2の経路で直列接続のコンデンサC1、
C3、C4の電荷が放電し、コンデンサC2が図示の極
性で3VDDに充電される。このとき、トランジスタM
P1、MP2、MP3、MN3、MN4、MN7、MN
8、MN11、MN12はオフする。トランジスタMN
5はオンし、トランジスタMN3のバックゲートバイア
ス電圧を電圧Voutとし、そのしきい値を大きくさせ
てオフ状態を確実にし、トランジスタMN9もオンし、
トランジスタMN7のバックゲートバイアス電圧を電圧
Voutとし、そのしきい値を大きくさせてオフ状態を
確実にし、トランジスタMN13もオンし、トランジス
タMN11のバックゲートバイアス電圧を電圧Vout
とし、そのしきい値を大きくさせてオフ状態を確実にす
る。
の期間では、トランジスタMN1、MN2、MN6、M
N10がオンして、Voutの電源端子3→MN10→
C4→MN6→C3→MN2→C1→MN1→VSSの
電源端子2→C2の経路で直列接続のコンデンサC1、
C3、C4の電荷が放電し、コンデンサC2が図示の極
性で3VDDに充電される。このとき、トランジスタM
P1、MP2、MP3、MN3、MN4、MN7、MN
8、MN11、MN12はオフする。トランジスタMN
5はオンし、トランジスタMN3のバックゲートバイア
ス電圧を電圧Voutとし、そのしきい値を大きくさせ
てオフ状態を確実にし、トランジスタMN9もオンし、
トランジスタMN7のバックゲートバイアス電圧を電圧
Voutとし、そのしきい値を大きくさせてオフ状態を
確実にし、トランジスタMN13もオンし、トランジス
タMN11のバックゲートバイアス電圧を電圧Vout
とし、そのしきい値を大きくさせてオフ状態を確実にす
る。
【0025】以上の動作の繰返しによって、コンデンサ
C2には図示の極性で電圧3VDDが充電されるので、
高電位電源端子1と低電位電源端子3との間には、4V
DDの電圧が発生することになる。
C2には図示の極性で電圧3VDDが充電されるので、
高電位電源端子1と低電位電源端子3との間には、4V
DDの電圧が発生することになる。
【0026】また、この4倍昇圧回路では、コンデンサ
C1、C2、C3の接続端子と低電位電源端子3との間
にトランジスタMN21〜MN25を接続するのみなら
ず、コンデンサC4の接続端子と低電位電源端子3との
間にトランジスタMN26、MN27を接続しているの
で、それらコンデンサC1、C2、C3、C4の各接続
端子に静電気等の過電圧が印加しても、トランジスタM
N21〜MN27よりその放電経路が形成され、内部の
トランジスタが破壊されることを効果的に防止すること
ができる。
C1、C2、C3の接続端子と低電位電源端子3との間
にトランジスタMN21〜MN25を接続するのみなら
ず、コンデンサC4の接続端子と低電位電源端子3との
間にトランジスタMN26、MN27を接続しているの
で、それらコンデンサC1、C2、C3、C4の各接続
端子に静電気等の過電圧が印加しても、トランジスタM
N21〜MN27よりその放電経路が形成され、内部の
トランジスタが破壊されることを効果的に防止すること
ができる。
【0027】[第4の実施の形態]図4はCMOS回路
を利用してP型基板上に形成した第4の実施の形態の2
倍昇圧回路の構成を示す回路図である。図4において、
11は電圧Voutの高電位電源端子、12は電圧VD
Dの中電位電源端子、13は電圧VSSの低電位電源端
子、14はクロックφ2の反転クロックφ2nの入力端
子、15はクロックφ1の入力端子、16はクロックφ
1の反転クロックφ1nの入力端子である。C11は電
荷蓄積用コンデンサ、C12は出力用コンデンサ、MP
31〜MP35はpMOSトランジスタ、MN31はn
MOSトランジスタである。
を利用してP型基板上に形成した第4の実施の形態の2
倍昇圧回路の構成を示す回路図である。図4において、
11は電圧Voutの高電位電源端子、12は電圧VD
Dの中電位電源端子、13は電圧VSSの低電位電源端
子、14はクロックφ2の反転クロックφ2nの入力端
子、15はクロックφ1の入力端子、16はクロックφ
1の反転クロックφ1nの入力端子である。C11は電
荷蓄積用コンデンサ、C12は出力用コンデンサ、MP
31〜MP35はpMOSトランジスタ、MN31はn
MOSトランジスタである。
【0028】またMN41、42はこの2倍昇圧回路を
構成する内部回路の他のトランジスタの耐圧よりもスナ
ップバック電圧Vsbが低く設定されたnMOSトラン
ジスタであり、そのドレインは電源端子11に接続さ
れ、ソースとゲートはコンデンサC1又はC2の接続端
子に接続され、バックゲートは低電位電源端子13に接
続されている。
構成する内部回路の他のトランジスタの耐圧よりもスナ
ップバック電圧Vsbが低く設定されたnMOSトラン
ジスタであり、そのドレインは電源端子11に接続さ
れ、ソースとゲートはコンデンサC1又はC2の接続端
子に接続され、バックゲートは低電位電源端子13に接
続されている。
【0029】この2倍昇圧回路では、図8の2相クロッ
クφ1、φ2のaの期間では、トランジスタMN31、
MP33がオンして、VDDの電源端子12→MP33
→C11→MN31→VSSの電源端子13の経路を流
れる電流により、コンデンサC11が図示の極性で充電
される。このとき、トランジスタMP31、MP34、
MP35はオフする。トランジスタMP32はオンし、
トランジスタMP32のバックゲートバイアス電圧を電
圧VDDとしてそのしきい値を低下させる。
クφ1、φ2のaの期間では、トランジスタMN31、
MP33がオンして、VDDの電源端子12→MP33
→C11→MN31→VSSの電源端子13の経路を流
れる電流により、コンデンサC11が図示の極性で充電
される。このとき、トランジスタMP31、MP34、
MP35はオフする。トランジスタMP32はオンし、
トランジスタMP32のバックゲートバイアス電圧を電
圧VDDとしてそのしきい値を低下させる。
【0030】次に、図8の2相クロックφ1、φ2のb
の期間では、トランジスタMP34、MP35がオンし
て、VDDの電源端子12→MP34→C11→MMP
35→Voutの電源端子11→C12の経路でコンデ
ンサC11の電荷が放電し、コンデンサC12が図示の
極性でVDD(=VDD−VSS)に充電される。この
とき、トランジスタMP32、MP33、MN31はオ
フする。トランジスタMP31はオンし、トランジスタ
MP33のバックゲートバイアス電圧を電圧Voutと
し、そのしきい値を大きくさせてオフ状態を確実にす
る。
の期間では、トランジスタMP34、MP35がオンし
て、VDDの電源端子12→MP34→C11→MMP
35→Voutの電源端子11→C12の経路でコンデ
ンサC11の電荷が放電し、コンデンサC12が図示の
極性でVDD(=VDD−VSS)に充電される。この
とき、トランジスタMP32、MP33、MN31はオ
フする。トランジスタMP31はオンし、トランジスタ
MP33のバックゲートバイアス電圧を電圧Voutと
し、そのしきい値を大きくさせてオフ状態を確実にす
る。
【0031】以上の動作の繰返しによって、コンデンサ
C12には図示の極性で電圧VDDが充電されるので、
高電位電源端子11と低電位電源端子13との間には、
2VDDの電圧が発生することになる。
C12には図示の極性で電圧VDDが充電されるので、
高電位電源端子11と低電位電源端子13との間には、
2VDDの電圧が発生することになる。
【0032】また、この2倍昇圧回路では、コンデンサ
C11、C12の接続端子と高電位電源端子11との間
にトランジスタMN41〜MN43を接続しているの
で、それらコンデンサC11、C12の各接続端子に静
電気等の過電圧が印加しても、トランジスタMN41〜
MN43によりその放電経路が形成され、内部のトラン
ジスタが破壊されることを効果的に防止することができ
る。
C11、C12の接続端子と高電位電源端子11との間
にトランジスタMN41〜MN43を接続しているの
で、それらコンデンサC11、C12の各接続端子に静
電気等の過電圧が印加しても、トランジスタMN41〜
MN43によりその放電経路が形成され、内部のトラン
ジスタが破壊されることを効果的に防止することができ
る。
【0033】[第5の実施の形態]図5はCMOS回路
を利用してP型基板上に形成した第5の実施の形態の3
倍昇圧回路の構成を示す回路図である。図4におけるも
の同一のものには同一の符号を付している。この3倍昇
圧回路は、図4の2倍昇圧回路に対して、pMOSトラ
ンジスタMP37〜MP39、nMOSトランジスタM
N32、電荷蓄積用コンデンサC13を追加し、さらに
このコンデンサC13の負極側接続端子とVoutの電
源端子11との間にnMOSトランジスタMN44を接
続し、コンデンサC13の正極側接続端子とVoutの
電源端子11との間にnMOSトランジスタMN45を
接続している。なお、これらトランジスタMN44、M
N45は、ソースとゲートが共通接続され、またバック
ゲートはVSSの電源端子13に接続され、そのスナッ
プバック電圧Vsbは3倍昇圧回路を構成する内部回路
の他のトランジスタの耐圧よりも低く設定されている。
を利用してP型基板上に形成した第5の実施の形態の3
倍昇圧回路の構成を示す回路図である。図4におけるも
の同一のものには同一の符号を付している。この3倍昇
圧回路は、図4の2倍昇圧回路に対して、pMOSトラ
ンジスタMP37〜MP39、nMOSトランジスタM
N32、電荷蓄積用コンデンサC13を追加し、さらに
このコンデンサC13の負極側接続端子とVoutの電
源端子11との間にnMOSトランジスタMN44を接
続し、コンデンサC13の正極側接続端子とVoutの
電源端子11との間にnMOSトランジスタMN45を
接続している。なお、これらトランジスタMN44、M
N45は、ソースとゲートが共通接続され、またバック
ゲートはVSSの電源端子13に接続され、そのスナッ
プバック電圧Vsbは3倍昇圧回路を構成する内部回路
の他のトランジスタの耐圧よりも低く設定されている。
【0034】この3倍昇圧回路では、図8の2相クロッ
クφ1、φ2のaの期間では、トランジスタMP33、
MN31がオンして、VDDの電源端子12→MP33
→C11→MN31→VSSの電源端子13の経路を流
れる電流により、コンデンサC11が図示の極性で充電
される。また同時に、トランジスタMP38、MN32
がオンして、VDDの電源端子12→MP38→C13
→MN32→VSSの電源端子13の経路を流れる電流
により、コンデンサC13が図示の極性で充電される。
このとき、トランジスタMP31、MP34、MP3
5、MP36、MP39はオフする。トランジスタMP
32はオンし、トランジスタMP33のバックゲートバ
イアス電圧を電圧VDDとしてそのしきい値を低下させ
る。また、トランジスタMP37もオンし、トランジス
タMP38のバックゲートバイアス電圧を電圧VDDと
してそのしきい値を低下させる。
クφ1、φ2のaの期間では、トランジスタMP33、
MN31がオンして、VDDの電源端子12→MP33
→C11→MN31→VSSの電源端子13の経路を流
れる電流により、コンデンサC11が図示の極性で充電
される。また同時に、トランジスタMP38、MN32
がオンして、VDDの電源端子12→MP38→C13
→MN32→VSSの電源端子13の経路を流れる電流
により、コンデンサC13が図示の極性で充電される。
このとき、トランジスタMP31、MP34、MP3
5、MP36、MP39はオフする。トランジスタMP
32はオンし、トランジスタMP33のバックゲートバ
イアス電圧を電圧VDDとしてそのしきい値を低下させ
る。また、トランジスタMP37もオンし、トランジス
タMP38のバックゲートバイアス電圧を電圧VDDと
してそのしきい値を低下させる。
【0035】次に、図8の2相クロックφ1、φ2のb
の期間では、トランジスタMP34、MP35、MP3
9がオンして、VDDの電源端子12→MP34→C1
1→MP35→C13→MP39→Voutの電源端子
11→C12の経路で直列接続のコンデンサC11、C
13の電荷が放電し、コンデンサC12が図示の極性で
2VDDに充電される。このとき、トランジスタMP3
2、MP33、MP37、MP38、MN31、MN3
2はオフする。トランジスタMP31はオンし、トラン
ジスタMP33のバックゲートバイアス電圧を電圧Vo
utとし、そのしきい値を大きくさせてオフ状態を確実
にする。トランジスタMP36もオンし、トランジスタ
MP38のバックゲートバイアス電圧を電圧Voutと
し、そのしきい値を大きくさせてオフ状態を確実にす
る。
の期間では、トランジスタMP34、MP35、MP3
9がオンして、VDDの電源端子12→MP34→C1
1→MP35→C13→MP39→Voutの電源端子
11→C12の経路で直列接続のコンデンサC11、C
13の電荷が放電し、コンデンサC12が図示の極性で
2VDDに充電される。このとき、トランジスタMP3
2、MP33、MP37、MP38、MN31、MN3
2はオフする。トランジスタMP31はオンし、トラン
ジスタMP33のバックゲートバイアス電圧を電圧Vo
utとし、そのしきい値を大きくさせてオフ状態を確実
にする。トランジスタMP36もオンし、トランジスタ
MP38のバックゲートバイアス電圧を電圧Voutと
し、そのしきい値を大きくさせてオフ状態を確実にす
る。
【0036】以上の動作の繰返しによって、コンデンサ
C12には図示の極性で電圧2VDDが充電されるの
で、高電位電源端子11と低電位電源端子13との間に
は、3VDDの電圧が発生することになる。
C12には図示の極性で電圧2VDDが充電されるの
で、高電位電源端子11と低電位電源端子13との間に
は、3VDDの電圧が発生することになる。
【0037】また、この3倍昇圧回路では、コンデンサ
C11、C12の接続端子と高電位電源端子11との間
にトランジスタMN41〜MN43を接続するのみなら
ず、コンデンサC13の接続端子と高電位電源端子11
との間にもトランジスタMN44、MN45を接続して
いるので、それらコンデンサC11、C12、C13の
各接続端子に、静電気等の過電圧が印加しても、トラン
ジスタMN41〜MN45によりその放電経路が形成さ
れ、内部のトランジスタが破壊されることを効果的に防
止することができる。
C11、C12の接続端子と高電位電源端子11との間
にトランジスタMN41〜MN43を接続するのみなら
ず、コンデンサC13の接続端子と高電位電源端子11
との間にもトランジスタMN44、MN45を接続して
いるので、それらコンデンサC11、C12、C13の
各接続端子に、静電気等の過電圧が印加しても、トラン
ジスタMN41〜MN45によりその放電経路が形成さ
れ、内部のトランジスタが破壊されることを効果的に防
止することができる。
【0038】[第6の実施の形態]図6はCMOS回路
を利用してP型基板上に形成した第6の実施の形態の4
倍昇圧回路の構成を示す回路図である。図5におけるも
の同一のものには同一の符号を付している。この4倍昇
圧回路は、図5の3倍昇圧回路に対して、pMOSトラ
ンジスタMP40〜MP43、nMOSトランジスタM
N33、電荷蓄積用コンデンサC14を追加し、さらに
このコンデンサC14の負極側接続端子とVoutの電
源端子11との間にnMOSトランジスタMN46を接
続し、コンデンサC14の正極側接続端子とVoutの
電源端子11との間にnMOSトランジスタMN47を
接続している。なお、これらトランジスタMN46、M
N47は、ソースとゲートが共通接続され、またバック
ゲートはVSSの電源端子13に接続され、そのスナッ
プバック電圧Vsbは4倍昇圧回路を構成する内部回路
の他のトランジスタの耐圧よりも低く設定されている。
を利用してP型基板上に形成した第6の実施の形態の4
倍昇圧回路の構成を示す回路図である。図5におけるも
の同一のものには同一の符号を付している。この4倍昇
圧回路は、図5の3倍昇圧回路に対して、pMOSトラ
ンジスタMP40〜MP43、nMOSトランジスタM
N33、電荷蓄積用コンデンサC14を追加し、さらに
このコンデンサC14の負極側接続端子とVoutの電
源端子11との間にnMOSトランジスタMN46を接
続し、コンデンサC14の正極側接続端子とVoutの
電源端子11との間にnMOSトランジスタMN47を
接続している。なお、これらトランジスタMN46、M
N47は、ソースとゲートが共通接続され、またバック
ゲートはVSSの電源端子13に接続され、そのスナッ
プバック電圧Vsbは4倍昇圧回路を構成する内部回路
の他のトランジスタの耐圧よりも低く設定されている。
【0039】この4倍昇圧回路では、図8の2相クロッ
クφ1、φ2のaの期間では、トランジスタMP33、
MN31がオンして、VDDの電源端子12→MP33
→C11→MN31→VSSの電源端子13の経路を流
れる電流により、コンデンサC11が図示の極性で充電
される。また同時に、トランジスタMP38、MN32
がオンして、VDDの電源端子12→MP38→C13
→MN32→VSSの電源端子13の経路を流れる電流
により、コンデンサC13が図示の極性で充電される。
さらに、トランジスタMP42、MN33がオンして、
VDDの電源端子12→MP42→C14→MN33→
VSSの電源端子13の経路を流れる電流により、コン
デンサC14が図示の極性で充電される。このとき、ト
ランジスタMP31、MP34、MP35、MP36、
MP39、MP40、MP43はオフする。トランジス
タMP32はオンし、トランジスタMP33のバックゲ
ートバイアス電圧を電圧VDDとしてそのしきい値を低
下させる。また、トランジスタMP37もオンし、トラ
ンジスタMP38のバックゲートバイアス電圧を電圧V
DDとしてそのしきい値を低下させる。さらに、トラン
ジスタMP41もオンし、トランジスタMP42のバッ
クゲートバイアス電圧を電圧VDDとしてそのしきい値
を低下させる。
クφ1、φ2のaの期間では、トランジスタMP33、
MN31がオンして、VDDの電源端子12→MP33
→C11→MN31→VSSの電源端子13の経路を流
れる電流により、コンデンサC11が図示の極性で充電
される。また同時に、トランジスタMP38、MN32
がオンして、VDDの電源端子12→MP38→C13
→MN32→VSSの電源端子13の経路を流れる電流
により、コンデンサC13が図示の極性で充電される。
さらに、トランジスタMP42、MN33がオンして、
VDDの電源端子12→MP42→C14→MN33→
VSSの電源端子13の経路を流れる電流により、コン
デンサC14が図示の極性で充電される。このとき、ト
ランジスタMP31、MP34、MP35、MP36、
MP39、MP40、MP43はオフする。トランジス
タMP32はオンし、トランジスタMP33のバックゲ
ートバイアス電圧を電圧VDDとしてそのしきい値を低
下させる。また、トランジスタMP37もオンし、トラ
ンジスタMP38のバックゲートバイアス電圧を電圧V
DDとしてそのしきい値を低下させる。さらに、トラン
ジスタMP41もオンし、トランジスタMP42のバッ
クゲートバイアス電圧を電圧VDDとしてそのしきい値
を低下させる。
【0040】次に、図8の2相クロックφ1、φ2のb
の期間では、トランジスタMP34、MP35、MP3
9がオンして、VDDの電源端子12→MP34→C1
1→MP35→C13→MP39→C14→MP43→
Voutの電源端子11→C12の経路で直列接続のコ
ンデンサC11、C13、C14の電荷が放電し、コン
デンサC12が図示の極性で3VDDに充電される。こ
のとき、トランジスタMP32、MP33、MP37、
MP38、MP41、MP42、MN31〜MN33は
オフする。トランジスタMP31はオンし、トランジス
タMP33のバックゲートバイアス電圧を電圧Vout
とし、そのしきい値を大きくさせてオフ状態を確実にす
る。トランジスタMP36もオンし、トランジスタMP
38のバックゲートバイアス電圧を電圧Voutとし、
そのしきい値を大きくさせてオフ状態を確実にする。ト
ランジスタMP40もオンし、トランジスタMP42の
バックゲートバイアス電圧を電圧Voutとし、そのし
きい値を大きくさせてオフ状態を確実にする。
の期間では、トランジスタMP34、MP35、MP3
9がオンして、VDDの電源端子12→MP34→C1
1→MP35→C13→MP39→C14→MP43→
Voutの電源端子11→C12の経路で直列接続のコ
ンデンサC11、C13、C14の電荷が放電し、コン
デンサC12が図示の極性で3VDDに充電される。こ
のとき、トランジスタMP32、MP33、MP37、
MP38、MP41、MP42、MN31〜MN33は
オフする。トランジスタMP31はオンし、トランジス
タMP33のバックゲートバイアス電圧を電圧Vout
とし、そのしきい値を大きくさせてオフ状態を確実にす
る。トランジスタMP36もオンし、トランジスタMP
38のバックゲートバイアス電圧を電圧Voutとし、
そのしきい値を大きくさせてオフ状態を確実にする。ト
ランジスタMP40もオンし、トランジスタMP42の
バックゲートバイアス電圧を電圧Voutとし、そのし
きい値を大きくさせてオフ状態を確実にする。
【0041】以上の動作の繰返しによって、コンデンサ
C12には図示の極性で電圧3VDDが充電されるの
で、高電位電源端子11と低電位電源端子13との間に
は、4VDDの電圧が発生することになる。
C12には図示の極性で電圧3VDDが充電されるの
で、高電位電源端子11と低電位電源端子13との間に
は、4VDDの電圧が発生することになる。
【0042】また、この4倍昇圧回路では、コンデンサ
C11、C12、C13の接続端子と高電位電源端子1
1との間にトランジスタMN41〜MN45を接続する
のみならず、コンデンサC14の接続端子と高電位電源
端子11との間にもトランジスタMN46、MN47を
接続しているので、それらコンデンサC11〜C14の
各接続端子に静電気等の過電圧が印加しても、トランジ
スタMN41〜MN47によりその放電経路が形成さ
れ、内部のトランジスタが破壊されることを効果的に防
止することができる。
C11、C12、C13の接続端子と高電位電源端子1
1との間にトランジスタMN41〜MN45を接続する
のみならず、コンデンサC14の接続端子と高電位電源
端子11との間にもトランジスタMN46、MN47を
接続しているので、それらコンデンサC11〜C14の
各接続端子に静電気等の過電圧が印加しても、トランジ
スタMN41〜MN47によりその放電経路が形成さ
れ、内部のトランジスタが破壊されることを効果的に防
止することができる。
【0043】[その他の実施の形態]なお、以上では2
倍、3倍、4倍の昇圧回路について説明したが、5倍以
上の昇圧回路では電荷蓄積用コンデンサを追加し、それ
に応じてそのコンデンサの切替用のMOSトランジスタ
や過電圧放電用のMOSトランジスタを追加すれば良
い。
倍、3倍、4倍の昇圧回路について説明したが、5倍以
上の昇圧回路では電荷蓄積用コンデンサを追加し、それ
に応じてそのコンデンサの切替用のMOSトランジスタ
や過電圧放電用のMOSトランジスタを追加すれば良
い。
【0044】
【発明の効果】以上から本発明によれば、外部接続され
るコンデンサの接続端子に静電気等の過電圧が印加して
も、その接続端子に接続したスナップバック電圧が内部
回路の他のトランジスタの耐圧よりも小さいnMOSト
ランジスタによって放電経路が形成されるため、内部回
路の素子が劣化あるいは破壊することを防止することが
できる。
るコンデンサの接続端子に静電気等の過電圧が印加して
も、その接続端子に接続したスナップバック電圧が内部
回路の他のトランジスタの耐圧よりも小さいnMOSト
ランジスタによって放電経路が形成されるため、内部回
路の素子が劣化あるいは破壊することを防止することが
できる。
【図1】 本発明の第1の実施の形態のN基板上に形成
した2倍昇圧回路の構成を示す回路図である。
した2倍昇圧回路の構成を示す回路図である。
【図2】 本発明の第2の実施の形態のN基板上に形成
した3倍昇圧回路の構成を示す回路図である。
した3倍昇圧回路の構成を示す回路図である。
【図3】 本発明の第3の実施の形態のN基板上に形成
した4倍昇圧回路の構成を示す回路図である。
した4倍昇圧回路の構成を示す回路図である。
【図4】 本発明の第4の実施の形態のP基板上に形成
した2倍昇圧回路の構成を示す回路図である。
した2倍昇圧回路の構成を示す回路図である。
【図5】 本発明の第5の実施の形態のP基板上に形成
した3倍昇圧回路の構成を示す回路図である。
した3倍昇圧回路の構成を示す回路図である。
【図6】 本発明の第6の実施の形態のP基板上に形成
した4倍昇圧回路の構成を示す回路図である。
した4倍昇圧回路の構成を示す回路図である。
【図7】 nMOSトランジスタのスナップバック特性
の特性図である。
の特性図である。
【図8】 2相クロックの波形図である。
【図9】 N基板上に形成した従来例の2倍昇圧回路の
構成を示す回路図である。
構成を示す回路図である。
1、11:高電位電源端子、2、12:中電位電源端
子、3、13:低電位電源端子、C1、C3〜C5、C
11、C13〜C15:電荷蓄積用コンデンサ、C2、
C12:出力用コンデンサ。
子、3、13:低電位電源端子、C1、C3〜C5、C
11、C13〜C15:電荷蓄積用コンデンサ、C2、
C12:出力用コンデンサ。
Claims (4)
- 【請求項1】高電位電源端子、中電位電源端子、低電位
電源端子を設け、該中電位電源端子と前記低電位電源端
子との間に出力用コンデンサを接続し、第1のタイミン
グ時に電荷蓄積用コンデンサを前記高電位電源端子と前
記中電位電源端子の間に接続し、第2のタイミング時に
前記電荷蓄積用コンデンサを前記中電位電源端子と前記
低電位電源端子の間に接続し、以後この動作を繰り返し
て、前記高電位電源端子と前記低電位電源端子との間
に、前記高電位電源端子と前記中電位電源端子の間の電
圧の2倍の電圧を発生させる昇圧回路において、 前記電荷蓄積用コンデンサの2個の接続端子の少なくと
も一方と前記低電位電源端子との間、並びに/又は前記
出力用コンデンサの接続端子の両端間に、ソースとゲー
トを共通接続し且つスナップバック電圧が他のトランジ
スタの耐圧よりも低く設定されたnMOSトランジスタ
を接続したことを特徴とする昇圧回路。 - 【請求項2】高電位電源端子、中電位電源端子、低電位
電源端子を設け、該中電位電源端子と前記低電位電源端
子との間に出力用コンデンサを接続し、第1のタイミン
グ時にn(n≧2)個の電荷蓄積用コンデンサを前記高
電位電源端子と前記中電位電源端子の間に各々接続し、
第2のタイミング時に前記n個の電荷蓄積用コンデンサ
を充電電荷が加算されるように直列接続して前記中電位
電源端子と前記低電位電源端子の間に接続し、以後この
動作を繰り返して、前記高電位電源端子と前記低電位電
源端子との間に、前記高電位電源端子と前記中電位電源
端子の間の電圧の「n+1」倍の電圧を発生させる昇圧
回路において、 1又は2以上の前記電荷蓄積用コンデンサの2個の接続
端子の少なくとも一方と前記低電位電源端子との間、並
びに/又は前記出力用コンデンサの接続端子の両端間
に、ソースとゲートを共通接続し且つスナップバック電
圧が他のトランジスタの耐圧よりも低く設定されたnM
OSトランジスタを接続したことを特徴とする昇圧回
路。 - 【請求項3】高電位電源端子、中電位電源端子、低電位
電源端子を設け、前記高電位電源端子と前記中電位電源
端子との間に出力用コンデンサを接続し、第1のタイミ
ング時に電荷蓄積用コンデンサを前記中電位電源端子と
前記低電位電源端子の間に接続し、第2のタイミング時
に前記電荷蓄積用コンデンサを前記高電位電源端子と前
記中電位電源端子の間に接続し、以後この動作を繰り返
して、前記高電位電源端子と前記低電位電源端子との間
に、前記中電位電源端子と前記低電位電源端子の間の電
圧の2倍の電圧を発生させる昇圧回路において、 前記電荷蓄積用コンデンサの2個の接続端子の少なくと
も一方と前記高電位電源端子との間、並びに/又は前記
出力用コンデンサの接続端子の両端間に、ソースとゲー
トを共通接続し且つスナップバック電圧が他のトランジ
スタの耐圧よりも低く設定されたnMOSトランジスタ
を接続したことを特徴とする昇圧回路。 - 【請求項4】高電位電源端子、中電位電源端子、低電位
電源端子を設け、前記高電位電源端子と前記中電位電源
端子との間に出力用コンデンサを接続し、第1のタイミ
ング時にn(n≧2)個の電荷蓄積用コンデンサを前記
中電位電源端子と前記低電位電源端子の間に各々接続
し、第2のタイミング時に前記n個の電荷蓄積用コンデ
ンサを充電電荷が加算されるように直列接続して前記高
電位電源端子と前記中電位電源端子の間に接続し、以後
この動作を繰り返して、前記高電位電源端子と前記低電
位電源端子との間に、前記中電位電源端子と前記低電位
電源端子の間の電圧の「n+1」倍の電圧を発生させる
昇圧回路において、 1又は2以上の前記電荷蓄積用コンデンサの2個の接続
端子の少なくとも一方と前記高電位電源端子との間、並
びに/又は前記出力用コンデンサの接続端子の両端間
に、ソースとゲートを共通接続し且つスナップバック電
圧が他のトランジスタの耐圧よりも低く設定されたnM
OSトランジスタを接続したことを特徴とする昇圧回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9029795A JPH10215565A (ja) | 1997-01-29 | 1997-01-29 | 昇圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9029795A JPH10215565A (ja) | 1997-01-29 | 1997-01-29 | 昇圧回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10215565A true JPH10215565A (ja) | 1998-08-11 |
Family
ID=12285942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9029795A Withdrawn JPH10215565A (ja) | 1997-01-29 | 1997-01-29 | 昇圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10215565A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006067739A (ja) * | 2004-08-27 | 2006-03-09 | Kawasaki Microelectronics Kk | チャージポンプ回路 |
JP2011030327A (ja) * | 2009-07-23 | 2011-02-10 | Asahi Kasei Electronics Co Ltd | 電源回路装置 |
-
1997
- 1997-01-29 JP JP9029795A patent/JPH10215565A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006067739A (ja) * | 2004-08-27 | 2006-03-09 | Kawasaki Microelectronics Kk | チャージポンプ回路 |
JP2011030327A (ja) * | 2009-07-23 | 2011-02-10 | Asahi Kasei Electronics Co Ltd | 電源回路装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |