JPH10215565A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH10215565A JPH10215565A JP9029795A JP2979597A JPH10215565A JP H10215565 A JPH10215565 A JP H10215565A JP 9029795 A JP9029795 A JP 9029795A JP 2979597 A JP2979597 A JP 2979597A JP H10215565 A JPH10215565 A JP H10215565A
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Abstract
(57)【要約】
【課題】 コンデンサ接続端子に印加する静電気等の過
電圧から昇圧回路の内部回路を保護する。 【解決手段】 外部接続用のコンデンサＣ１の各接続端
子と低電位電源端子３との間に、ソースとゲートを共通
接続し且つ他のトランジスタの耐圧よりも低いスナップ
バック電圧をもつｎＭＯＳトランジスタＭＮ２１、ＭＮ
２２を接続する。また、外部接続用のコンデンサＣ２の
各接続端子の間に、ソースとゲートを共通接続し且つ他
のトランジスタの耐圧よりも低いスナップバック電圧を
もつｎＭＯＳトランジスタＭＮ２３を接続する。
電圧から昇圧回路の内部回路を保護する。 【解決手段】 外部接続用のコンデンサＣ１の各接続端
子と低電位電源端子３との間に、ソースとゲートを共通
接続し且つ他のトランジスタの耐圧よりも低いスナップ
バック電圧をもつｎＭＯＳトランジスタＭＮ２１、ＭＮ
２２を接続する。また、外部接続用のコンデンサＣ２の
各接続端子の間に、ソースとゲートを共通接続し且つ他
のトランジスタの耐圧よりも低いスナップバック電圧を
もつｎＭＯＳトランジスタＭＮ２３を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧を２倍、
３倍、４倍あるいはそれ以上に昇圧する昇圧回路に係
り、特に静電気等の過電圧印加に対する対策を施した昇
圧回路に関するものである。
３倍、４倍あるいはそれ以上に昇圧する昇圧回路に係
り、特に静電気等の過電圧印加に対する対策を施した昇
圧回路に関するものである。
【０００２】
【従来の技術】図９はＣＭＯＳ回路を利用してＮ型基板
上に形成した従来の２倍昇圧回路の構成を示す回路図で
ある。１はＶＤＤの高電位電源端子、２はＶＳＳの中電
位電源端子、３はＶｏｕｔの低電位電源端子である。４
はクロックφ１の入力端子、５はクロックφ２の入力端
子、６はクロックφ１の反転クロックφ１ｎの入力端子
である。ＭＰ１はｐＭＯＳトランジスタ、ＭＮ１〜ＭＮ
５はｎＭＯＳトランジスタである。Ｃ１は外付けの電荷
蓄積用コンデンサ、Ｃ２も同様に外付けの出力用コンデ
ンサである。前記したクロックφ１、φ２は、図８に示
すような２相のクロックである。このクロックφ１、φ
２は、デューティが逆の関係にある。
上に形成した従来の２倍昇圧回路の構成を示す回路図で
ある。１はＶＤＤの高電位電源端子、２はＶＳＳの中電
位電源端子、３はＶｏｕｔの低電位電源端子である。４
はクロックφ１の入力端子、５はクロックφ２の入力端
子、６はクロックφ１の反転クロックφ１ｎの入力端子
である。ＭＰ１はｐＭＯＳトランジスタ、ＭＮ１〜ＭＮ
５はｎＭＯＳトランジスタである。Ｃ１は外付けの電荷
蓄積用コンデンサ、Ｃ２も同様に外付けの出力用コンデ
ンサである。前記したクロックφ１、φ２は、図８に示
すような２相のクロックである。このクロックφ１、φ
２は、デューティが逆の関係にある。
【０００３】この２倍昇圧回路では、図８の２相クロッ
クφ１、φ２のａの期間では、トランジスタＭＰ１、Ｍ
Ｎ３がオンして、ＶＤＤの電源端子１→ＭＰ１→Ｃ１→
ＭＮ３→ＶＳＳの電源端子２の経路を流れる電流によ
り、コンデンサＣ１が図示の極性で充電される。このと
き、トランジスタＭＮ１、ＭＮ２、ＭＮ５はオフする。
トランジスタＭＮ４はオンし、トランジスタＭＮ３のバ
ックゲートバイアス電圧を電圧ＶＳＳとしてそのしきい
値を低下させる。
クφ１、φ２のａの期間では、トランジスタＭＰ１、Ｍ
Ｎ３がオンして、ＶＤＤの電源端子１→ＭＰ１→Ｃ１→
ＭＮ３→ＶＳＳの電源端子２の経路を流れる電流によ
り、コンデンサＣ１が図示の極性で充電される。このと
き、トランジスタＭＮ１、ＭＮ２、ＭＮ５はオフする。
トランジスタＭＮ４はオンし、トランジスタＭＮ３のバ
ックゲートバイアス電圧を電圧ＶＳＳとしてそのしきい
値を低下させる。
【０００４】次に、図８の２相クロックφ１、φ２のｂ
の期間では、トランジスタＭＮ１、ＭＮ２がオンして、
Ｖｏｕｔの電源端子３→ＭＮ２→Ｃ１→ＭＮ１→ＶＳＳ
の電源端子２→Ｃ２の経路でコンデンサＣ１の電荷が放
電し、コンデンサＣ２が図示の極性でＶＤＤ（＝ＶＤＤ
−ＶＳＳ）に充電される。このとき、トランジスタＭＰ
１、ＭＮ３、ＭＮ４はオフする。トランジスタＭＮ５は
オンし、トランジスタＭＮ３のバックゲートバイアス電
圧を電圧Ｖｏｕｔとし、そのしきい値を大きくさせてオ
フ状態を確実にする。
の期間では、トランジスタＭＮ１、ＭＮ２がオンして、
Ｖｏｕｔの電源端子３→ＭＮ２→Ｃ１→ＭＮ１→ＶＳＳ
の電源端子２→Ｃ２の経路でコンデンサＣ１の電荷が放
電し、コンデンサＣ２が図示の極性でＶＤＤ（＝ＶＤＤ
−ＶＳＳ）に充電される。このとき、トランジスタＭＰ
１、ＭＮ３、ＭＮ４はオフする。トランジスタＭＮ５は
オンし、トランジスタＭＮ３のバックゲートバイアス電
圧を電圧Ｖｏｕｔとし、そのしきい値を大きくさせてオ
フ状態を確実にする。
【０００５】以上の動作の繰返しによって、コンデンサ
Ｃ２には図示の極性で電圧ＶＤＤが充電されるので、高
電位電源端子１と低電位電源端子３との間には、２ＶＤ
Ｄの電圧が発生することになる。
Ｃ２には図示の極性で電圧ＶＤＤが充電されるので、高
電位電源端子１と低電位電源端子３との間には、２ＶＤ
Ｄの電圧が発生することになる。
【０００６】
【発明が解決しようとする課題】ところが、図９に示し
た２倍昇圧回路では、コンデンサＣ１、Ｃ２の接続端子
が外部接続形式で外部に露出するため、そこに静電気等
の過電圧が印加すると昇圧回路の内部を大きな電流が放
電する。例えば、コンデンサＣ１の負極側の接続端子に
過電圧が印加すると、低電位電源端子３に対して放電経
路Ａが形成され、トランジスタＭＮ３、ＭＮ５の寄生ダ
イオードＤ１、Ｄ２を経由して大電流が流れ、そのトラ
ンジスタＭＮ３、ＭＭ５を劣化させ乃至は破壊させる。
特に、トランジスタＭＮ５はトランジスタＭＮ３のバッ
クゲート電位制御用であり、通常動作では小さい面積の
トランジスタであるので、その危険は大きい。また、こ
れらのトランジスタＭＮ３、ＭＮ５には高耐圧のトラン
ジスタが使用されるが、その耐圧がゲート耐圧を超えて
しまい、充分な対静電気耐久力を発揮できない。
た２倍昇圧回路では、コンデンサＣ１、Ｃ２の接続端子
が外部接続形式で外部に露出するため、そこに静電気等
の過電圧が印加すると昇圧回路の内部を大きな電流が放
電する。例えば、コンデンサＣ１の負極側の接続端子に
過電圧が印加すると、低電位電源端子３に対して放電経
路Ａが形成され、トランジスタＭＮ３、ＭＮ５の寄生ダ
イオードＤ１、Ｄ２を経由して大電流が流れ、そのトラ
ンジスタＭＮ３、ＭＭ５を劣化させ乃至は破壊させる。
特に、トランジスタＭＮ５はトランジスタＭＮ３のバッ
クゲート電位制御用であり、通常動作では小さい面積の
トランジスタであるので、その危険は大きい。また、こ
れらのトランジスタＭＮ３、ＭＮ５には高耐圧のトラン
ジスタが使用されるが、その耐圧がゲート耐圧を超えて
しまい、充分な対静電気耐久力を発揮できない。
【０００７】また、コンデンサＣ２の正極側の接続端子
に過電圧が印加した場合は放電経路Ｂが形成されてトラ
ンジスタＭＮ４、ＭＮ５の寄生ダイオード（図示せず）
を経由して大電流が流れ、さらにコンデンサＣ１の正極
側の接続端子に過電圧が印加した場合は放電経路Ｃが形
成されてトランジスタＭＮ１の寄生ダイオード（図示せ
ず）を経由して大電流が流れ、さらに、コンデンサＣ１
の負極側に過電圧が印加した場合は、前記経路Ａに代え
てトランジスタＭＮ２の寄生ダイオード（図示せず）を
経由する経路Ｄを大電流が流れる場合もあり、前記同様
に素子破壊の危険性がある。
に過電圧が印加した場合は放電経路Ｂが形成されてトラ
ンジスタＭＮ４、ＭＮ５の寄生ダイオード（図示せず）
を経由して大電流が流れ、さらにコンデンサＣ１の正極
側の接続端子に過電圧が印加した場合は放電経路Ｃが形
成されてトランジスタＭＮ１の寄生ダイオード（図示せ
ず）を経由して大電流が流れ、さらに、コンデンサＣ１
の負極側に過電圧が印加した場合は、前記経路Ａに代え
てトランジスタＭＮ２の寄生ダイオード（図示せず）を
経由する経路Ｄを大電流が流れる場合もあり、前記同様
に素子破壊の危険性がある。
【０００８】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、コンデンサ接続端子に静電気
等の過電圧が印加した場合であっても、内部回路を効果
的に保護できるようにした昇圧回路を提供することであ
る。
ものであり、その目的は、コンデンサ接続端子に静電気
等の過電圧が印加した場合であっても、内部回路を効果
的に保護できるようにした昇圧回路を提供することであ
る。
【０００９】
【課題を解決するための手段】第１の発明は、高電位電
源端子、中電位電源端子、低電位電源端子を設け、該中
電位電源端子と前記低電位電源端子との間に出力用コン
デンサを接続し、第１のタイミング時に電荷蓄積用コン
デンサを前記高電位電源端子と前記中電位電源端子の間
に接続し、第２のタイミング時に前記電荷蓄積用コンデ
ンサを前記中電位電源端子と前記低電位電源端子の間に
接続し、以後この動作を繰り返して、前記高電位電源端
子と前記低電位電源端子との間に、前記高電位電源端子
と前記中電位電源端子の間の電圧の２倍の電圧を発生さ
せる昇圧回路において、前記電荷蓄積用コンデンサの２
個の接続端子の少なくとも一方と前記低電位電源端子と
の間、並びに／又は前記出力用コンデンサの接続端子の
両端間に、ソースとゲートを共通接続し且つスナップバ
ック電圧が他のトランジスタの耐圧よりも低く設定され
たｎＭＯＳトランジスタを接続して構成した。
源端子、中電位電源端子、低電位電源端子を設け、該中
電位電源端子と前記低電位電源端子との間に出力用コン
デンサを接続し、第１のタイミング時に電荷蓄積用コン
デンサを前記高電位電源端子と前記中電位電源端子の間
に接続し、第２のタイミング時に前記電荷蓄積用コンデ
ンサを前記中電位電源端子と前記低電位電源端子の間に
接続し、以後この動作を繰り返して、前記高電位電源端
子と前記低電位電源端子との間に、前記高電位電源端子
と前記中電位電源端子の間の電圧の２倍の電圧を発生さ
せる昇圧回路において、前記電荷蓄積用コンデンサの２
個の接続端子の少なくとも一方と前記低電位電源端子と
の間、並びに／又は前記出力用コンデンサの接続端子の
両端間に、ソースとゲートを共通接続し且つスナップバ
ック電圧が他のトランジスタの耐圧よりも低く設定され
たｎＭＯＳトランジスタを接続して構成した。
【００１０】第２の発明は、高電位電源端子、中電位電
源端子、低電位電源端子を設け、該中電位電源端子と前
記低電位電源端子との間に出力用コンデンサを接続し、
第１のタイミング時にｎ（ｎ≧２）個の電荷蓄積用コン
デンサを前記高電位電源端子と前記中電位電源端子の間
に各々接続し、第２のタイミング時に前記ｎ個の電荷蓄
積用コンデンサを充電電荷が加算されるように直列接続
して前記中電位電源端子と前記低電位電源端子の間に接
続し、以後この動作を繰り返して、前記高電位電源端子
と前記低電位電源端子との間に、前記高電位電源端子と
前記中電位電源端子の間の電圧の「ｎ＋１」倍の電圧を
発生させる昇圧回路において、１又は２以上の前記電荷
蓄積用コンデンサの２個の接続端子の少なくとも一方と
前記低電位電源端子との間、並びに／又は前記出力用コ
ンデンサの接続端子の両端間に、ソースとゲートを共通
接続し且つスナップバック電圧が他のトランジスタの耐
圧よりも低く設定されたｎＭＯＳトランジスタを接続し
て構成した。
源端子、低電位電源端子を設け、該中電位電源端子と前
記低電位電源端子との間に出力用コンデンサを接続し、
第１のタイミング時にｎ（ｎ≧２）個の電荷蓄積用コン
デンサを前記高電位電源端子と前記中電位電源端子の間
に各々接続し、第２のタイミング時に前記ｎ個の電荷蓄
積用コンデンサを充電電荷が加算されるように直列接続
して前記中電位電源端子と前記低電位電源端子の間に接
続し、以後この動作を繰り返して、前記高電位電源端子
と前記低電位電源端子との間に、前記高電位電源端子と
前記中電位電源端子の間の電圧の「ｎ＋１」倍の電圧を
発生させる昇圧回路において、１又は２以上の前記電荷
蓄積用コンデンサの２個の接続端子の少なくとも一方と
前記低電位電源端子との間、並びに／又は前記出力用コ
ンデンサの接続端子の両端間に、ソースとゲートを共通
接続し且つスナップバック電圧が他のトランジスタの耐
圧よりも低く設定されたｎＭＯＳトランジスタを接続し
て構成した。
【００１１】第３の発明は、高電位電源端子、中電位電
源端子、低電位電源端子を設け、前記高電位電源端子と
前記中電位電源端子との間に出力用コンデンサを接続
し、第１のタイミング時に電荷蓄積用コンデンサを前記
中電位電源端子と前記低電位電源端子の間に接続し、第
２のタイミング時に前記電荷蓄積用コンデンサを前記高
電位電源端子と前記中電位電源端子の間に接続し、以後
この動作を繰り返して、前記高電位電源端子と前記低電
位電源端子との間に、前記中電位電源端子と前記低電位
電源端子の間の電圧の２倍の電圧を発生させる昇圧回路
において、前記電荷蓄積用コンデンサの２個の接続端子
の少なくとも一方と前記高電位電源端子との間、並びに
／又は前記出力用コンデンサの接続端子の両端間に、ソ
ースとゲートを共通接続し且つスナップバック電圧が他
のトランジスタの耐圧よりも低く設定されたｎＭＯＳト
ランジスタを接続して構成した。
源端子、低電位電源端子を設け、前記高電位電源端子と
前記中電位電源端子との間に出力用コンデンサを接続
し、第１のタイミング時に電荷蓄積用コンデンサを前記
中電位電源端子と前記低電位電源端子の間に接続し、第
２のタイミング時に前記電荷蓄積用コンデンサを前記高
電位電源端子と前記中電位電源端子の間に接続し、以後
この動作を繰り返して、前記高電位電源端子と前記低電
位電源端子との間に、前記中電位電源端子と前記低電位
電源端子の間の電圧の２倍の電圧を発生させる昇圧回路
において、前記電荷蓄積用コンデンサの２個の接続端子
の少なくとも一方と前記高電位電源端子との間、並びに
／又は前記出力用コンデンサの接続端子の両端間に、ソ
ースとゲートを共通接続し且つスナップバック電圧が他
のトランジスタの耐圧よりも低く設定されたｎＭＯＳト
ランジスタを接続して構成した。
【００１２】第４の発明は、高電位電源端子、中電位電
源端子、低電位電源端子を設け、前記高電位電源端子と
前記中電位電源端子との間に出力用コンデンサを接続
し、第１のタイミング時にｎ（ｎ≧２）個の電荷蓄積用
コンデンサを前記中電位電源端子と前記低電位電源端子
の間に各々接続し、第２のタイミング時に前記ｎ個の電
荷蓄積用コンデンサを充電電荷が加算されるように直列
接続して前記高電位電源端子と前記中電位電源端子の間
に接続し、以後この動作を繰り返して、前記高電位電源
端子と前記低電位電源端子との間に、前記中電位電源端
子と前記低電位電源端子の間の電圧の「ｎ＋１」倍の電
圧を発生させる昇圧回路において、１又は２以上の前記
電荷蓄積用コンデンサの２個の接続端子の少なくとも一
方と前記高電位電源端子との間、並びに／又は前記出力
用コンデンサの接続端子の両端間に、ソースとゲートを
共通接続し且つスナップバック電圧が他のトランジスタ
の耐圧よりも低く設定されたｎＭＯＳトランジスタを接
続して構成した。
源端子、低電位電源端子を設け、前記高電位電源端子と
前記中電位電源端子との間に出力用コンデンサを接続
し、第１のタイミング時にｎ（ｎ≧２）個の電荷蓄積用
コンデンサを前記中電位電源端子と前記低電位電源端子
の間に各々接続し、第２のタイミング時に前記ｎ個の電
荷蓄積用コンデンサを充電電荷が加算されるように直列
接続して前記高電位電源端子と前記中電位電源端子の間
に接続し、以後この動作を繰り返して、前記高電位電源
端子と前記低電位電源端子との間に、前記中電位電源端
子と前記低電位電源端子の間の電圧の「ｎ＋１」倍の電
圧を発生させる昇圧回路において、１又は２以上の前記
電荷蓄積用コンデンサの２個の接続端子の少なくとも一
方と前記高電位電源端子との間、並びに／又は前記出力
用コンデンサの接続端子の両端間に、ソースとゲートを
共通接続し且つスナップバック電圧が他のトランジスタ
の耐圧よりも低く設定されたｎＭＯＳトランジスタを接
続して構成した。
【００１３】
［第１の実施の形態］図１はＣＭＯＳ回路を利用してＮ
型基板上に形成した本発明の第１の実施の形態の２倍昇
圧回路の構成を示す回路図である。図９に示した要素と
同一のものには同一の符号を付した。ここでは、コンデ
ンサＣ１の正極側接続端子とＶｏｕｔの電源端子３との
間にｎＭＯＳトランジスタＭＮ２１を接続し、コンデン
サＣ１の負極側接続端子とＶｏｕｔの電源端子３との間
にｎＭＯＳトランジスタＭＮ２２を接続し、コンデンサ
Ｃ２の接続端子の間にｎＭＯＳトランジスタＭＮ２３を
接続している。なお、各トランジスタＭＮ２１〜ＭＮ２
３は、ソース、ゲート、およびバックゲートを共通接続
している。
型基板上に形成した本発明の第１の実施の形態の２倍昇
圧回路の構成を示す回路図である。図９に示した要素と
同一のものには同一の符号を付した。ここでは、コンデ
ンサＣ１の正極側接続端子とＶｏｕｔの電源端子３との
間にｎＭＯＳトランジスタＭＮ２１を接続し、コンデン
サＣ１の負極側接続端子とＶｏｕｔの電源端子３との間
にｎＭＯＳトランジスタＭＮ２２を接続し、コンデンサ
Ｃ２の接続端子の間にｎＭＯＳトランジスタＭＮ２３を
接続している。なお、各トランジスタＭＮ２１〜ＭＮ２
３は、ソース、ゲート、およびバックゲートを共通接続
している。
【００１４】このように、ｎＭＯＳトランジスタＭＮ２
１〜ＭＮ２３では、ソース、ゲート、およびバックゲー
トを共通接続して、この部分とドレインとの間に電圧Ｖ
ｓｄを印加すると、その電圧Ｖｓｄが低いときは僅かの
漏れに相当するドイレン電流しか流れないが、その電圧
Ｖｓｄがスナップバック電圧Ｖｓｂにまで高くなると、
急激に大きなドレイン電流Ｉｄが流れ出すような特性
（図７参照）を示す。なお、バックゲートを低電位電源
端子３に接続するのは基板バイアス効果によりしきい値
を大きくするためであり、必ずしもこのようにしなくて
も良い。
１〜ＭＮ２３では、ソース、ゲート、およびバックゲー
トを共通接続して、この部分とドレインとの間に電圧Ｖ
ｓｄを印加すると、その電圧Ｖｓｄが低いときは僅かの
漏れに相当するドイレン電流しか流れないが、その電圧
Ｖｓｄがスナップバック電圧Ｖｓｂにまで高くなると、
急激に大きなドレイン電流Ｉｄが流れ出すような特性
（図７参照）を示す。なお、バックゲートを低電位電源
端子３に接続するのは基板バイアス効果によりしきい値
を大きくするためであり、必ずしもこのようにしなくて
も良い。
【００１５】本発明はこのようなｎＭＯＳトランジスタ
ＭＮ２１〜ＭＮ２３のスナップバック電圧Ｖｓｂを利用
して、コンデンサＣ１、Ｃ２の接続端子に印加した静電
気等の過電圧を吸収するようにしたものである。したが
って、トランジスタＭＮ２１〜ＭＮ２３のスナップバッ
ク電圧Ｖｓｂは、２倍昇圧回路を構成する内部回路の他
のトランジスタの耐圧（寄生ダイオードの逆耐圧等）よ
りも低く設定する。
ＭＮ２１〜ＭＮ２３のスナップバック電圧Ｖｓｂを利用
して、コンデンサＣ１、Ｃ２の接続端子に印加した静電
気等の過電圧を吸収するようにしたものである。したが
って、トランジスタＭＮ２１〜ＭＮ２３のスナップバッ
ク電圧Ｖｓｂは、２倍昇圧回路を構成する内部回路の他
のトランジスタの耐圧（寄生ダイオードの逆耐圧等）よ
りも低く設定する。
【００１６】以上により、静電気等の過電圧がコンデン
サＣ１、Ｃ２の接続端子に印加しても、トランジスタＭ
Ｎ２１〜ＭＮ２３によりその電流の放電経路が形成され
るので、内部のトランジスタが破壊されることを効果的
に防止することができる。
サＣ１、Ｃ２の接続端子に印加しても、トランジスタＭ
Ｎ２１〜ＭＮ２３によりその電流の放電経路が形成され
るので、内部のトランジスタが破壊されることを効果的
に防止することができる。
【００１７】［第２の実施の形態］図２はＣＭＯＳ回路
を利用してＮ型基板上に形成した第２の実施の形態の３
倍昇圧回路の構成を示す回路図である。図１におけるも
の同一のものには同一の符号を付している。この３倍昇
圧回路は、図１の２倍昇圧回路に対して、ｐＭＯＳトラ
ンジスタＭＰ２、ｎＭＯＳトランジスタＭＮ６〜ＭＮ
９、電荷蓄積用コンデンサＣ３を追加し、さらにこのコ
ンデンサＣ３の正極側接続端子とＶｏｕｔの電源端子３
との間にｎＭＯＳトランジスタＭＮ２４を接続し、コン
デンサＣ３の負極側接続端子とＶｏｕｔの電源端子３と
の間にｎＭＯＳトランジスタＭＮ２５を接続している。
なお、これらトランジスタＭＮ２４、ＭＮ２５は、ソー
ス、ゲート、およびバックゲートが共通接続され、その
スナップバック電圧Ｖｓｂは３倍昇圧回路を構成する内
部回路の他のトランジスタの耐圧よりも低く設定されて
いる。
を利用してＮ型基板上に形成した第２の実施の形態の３
倍昇圧回路の構成を示す回路図である。図１におけるも
の同一のものには同一の符号を付している。この３倍昇
圧回路は、図１の２倍昇圧回路に対して、ｐＭＯＳトラ
ンジスタＭＰ２、ｎＭＯＳトランジスタＭＮ６〜ＭＮ
９、電荷蓄積用コンデンサＣ３を追加し、さらにこのコ
ンデンサＣ３の正極側接続端子とＶｏｕｔの電源端子３
との間にｎＭＯＳトランジスタＭＮ２４を接続し、コン
デンサＣ３の負極側接続端子とＶｏｕｔの電源端子３と
の間にｎＭＯＳトランジスタＭＮ２５を接続している。
なお、これらトランジスタＭＮ２４、ＭＮ２５は、ソー
ス、ゲート、およびバックゲートが共通接続され、その
スナップバック電圧Ｖｓｂは３倍昇圧回路を構成する内
部回路の他のトランジスタの耐圧よりも低く設定されて
いる。
【００１８】この３倍昇圧回路では、図８の２相クロッ
クφ１、φ２のａの期間では、トランジスタＭＰ１、Ｍ
Ｎ３がオンして、ＶＤＤの電源端子１→ＭＰ１→Ｃ１→
ＭＮ３→ＶＳＳの電源端子２の経路を流れる電流によ
り、コンデンサＣ１が図示の極性で充電される。また同
時に、トランジスタＭＰ２、ＭＮ７がオンして、ＶＤＤ
の電源端子１→ＭＰ２→Ｃ３→ＭＮ７→ＶＳＳの電源端
子２の経路を流れる電流により、コンデンサＣ３も図示
の極性で充電される。このとき、トランジスタＭＮ１、
ＭＮ２、ＭＮ５、ＭＮ６、ＭＮ９はオフする。トランジ
スタＭＮ４はオンし、トランジスタＭＮ３のバックゲー
トバイアス電圧を電圧ＶＳＳとしてそのしきい値を低下
させる。また、トランジスタＭＮ８もオンし、トランジ
スタＭＮ７のバックゲートバイアス電圧を電圧ＶＳＳと
してそのしきい値を低下させる。
クφ１、φ２のａの期間では、トランジスタＭＰ１、Ｍ
Ｎ３がオンして、ＶＤＤの電源端子１→ＭＰ１→Ｃ１→
ＭＮ３→ＶＳＳの電源端子２の経路を流れる電流によ
り、コンデンサＣ１が図示の極性で充電される。また同
時に、トランジスタＭＰ２、ＭＮ７がオンして、ＶＤＤ
の電源端子１→ＭＰ２→Ｃ３→ＭＮ７→ＶＳＳの電源端
子２の経路を流れる電流により、コンデンサＣ３も図示
の極性で充電される。このとき、トランジスタＭＮ１、
ＭＮ２、ＭＮ５、ＭＮ６、ＭＮ９はオフする。トランジ
スタＭＮ４はオンし、トランジスタＭＮ３のバックゲー
トバイアス電圧を電圧ＶＳＳとしてそのしきい値を低下
させる。また、トランジスタＭＮ８もオンし、トランジ
スタＭＮ７のバックゲートバイアス電圧を電圧ＶＳＳと
してそのしきい値を低下させる。
【００１９】次に、図８の２相クロックφ１、φ２のｂ
の期間では、トランジスタＭＮ１、ＭＮ２、ＭＮ６がオ
ンして、Ｖｏｕｔの電源端子３→ＭＮ６→Ｃ３→ＭＮ２
→Ｃ１→ＭＮ１→ＶＳＳの電源端子２→Ｃ２の経路で直
列接続のコンデンサＣ１、Ｃ３の電荷が放電し、コンデ
ンサＣ２が図示の極性で２ＶＤＤに充電される。このと
き、トランジスタＭＰ１、ＭＰ２、ＭＮ３、ＭＮ４、Ｍ
Ｎ７、ＭＮ８はオフする。トランジスタＭＮ５はオン
し、トランジスタＭＮ３のバックゲートバイアス電圧を
電圧Ｖｏｕｔとし、そのしきい値を大きくさせてオフ状
態を確実にする。トランジスタＭＮ９もオンし、トラン
ジスタＭＮ７のバックゲートバイアス電圧を電圧Ｖｏｕ
ｔとし、そのしきい値を大きくさせてオフ状態を確実に
する。
の期間では、トランジスタＭＮ１、ＭＮ２、ＭＮ６がオ
ンして、Ｖｏｕｔの電源端子３→ＭＮ６→Ｃ３→ＭＮ２
→Ｃ１→ＭＮ１→ＶＳＳの電源端子２→Ｃ２の経路で直
列接続のコンデンサＣ１、Ｃ３の電荷が放電し、コンデ
ンサＣ２が図示の極性で２ＶＤＤに充電される。このと
き、トランジスタＭＰ１、ＭＰ２、ＭＮ３、ＭＮ４、Ｍ
Ｎ７、ＭＮ８はオフする。トランジスタＭＮ５はオン
し、トランジスタＭＮ３のバックゲートバイアス電圧を
電圧Ｖｏｕｔとし、そのしきい値を大きくさせてオフ状
態を確実にする。トランジスタＭＮ９もオンし、トラン
ジスタＭＮ７のバックゲートバイアス電圧を電圧Ｖｏｕ
ｔとし、そのしきい値を大きくさせてオフ状態を確実に
する。
【００２０】以上の動作の繰返しによって、コンデンサ
Ｃ２には図示の極性で電圧２ＶＤＤが充電されるので、
電源端子１と電源端子３との間には、３ＶＤＤの電圧が
発生することになる。
Ｃ２には図示の極性で電圧２ＶＤＤが充電されるので、
電源端子１と電源端子３との間には、３ＶＤＤの電圧が
発生することになる。
【００２１】また、この３倍昇圧回路では、コンデンサ
Ｃ１、Ｃ２の接続端子と低電位電源端子３との間にトラ
ンジスタＭＮ２１〜ＭＮ２３を接続するのみならず、コ
ンデンサＣ３の接続端子と低電位電源端子３との間にト
ランジスタＭＮ２４、ＭＮ２５を接続しているので、そ
れらコンデンサＣ１、Ｃ２、Ｃ３の各接続端子に静電気
等の過電圧が印加しても、トランジスタＭＮ２１〜ＭＮ
２５によりその放電経路が形成され、内部のトランジス
タが破壊されることを効果的に防止することができる。
Ｃ１、Ｃ２の接続端子と低電位電源端子３との間にトラ
ンジスタＭＮ２１〜ＭＮ２３を接続するのみならず、コ
ンデンサＣ３の接続端子と低電位電源端子３との間にト
ランジスタＭＮ２４、ＭＮ２５を接続しているので、そ
れらコンデンサＣ１、Ｃ２、Ｃ３の各接続端子に静電気
等の過電圧が印加しても、トランジスタＭＮ２１〜ＭＮ
２５によりその放電経路が形成され、内部のトランジス
タが破壊されることを効果的に防止することができる。
【００２２】［第３の実施の形態］図３はＣＭＯＳ回路
を利用してＮ型基板上に形成した第３の実施の形態の４
倍昇圧回路の構成を示す回路図である。図２におけるも
の同一のものには同一の符号を付している。この４倍昇
圧回路は、図２の３倍昇圧回路に対して、ｐＭＯＳトラ
ンジスタＭＰ３、ｎＭＯＳトランジスタＭＮ１０〜ＭＮ
１３、電荷蓄積用コンデンサＣ４を追加したものであ
る。また、そのコンデンサＣ４の正極側接続端子とＶｏ
ｕｔの電源端子３との間にｎＭＯＳトランジスタＭＮ２
６を接続し、コンデンサＣ４の負極側接続端子とＶｏｕ
ｔの電源端子３との間にｎＭＯＳトランジスタＭＮ２７
を接続している。なお、これらのトランジスタＭＮ２
６、ＭＮ２７は、ソース、ゲート、およびバックゲート
が共通に接続され、そのスナップバック電圧Ｖｓｂは４
倍昇圧回路を構成する内部回路の他のトランジスタの耐
圧よりも低く設定されている。
を利用してＮ型基板上に形成した第３の実施の形態の４
倍昇圧回路の構成を示す回路図である。図２におけるも
の同一のものには同一の符号を付している。この４倍昇
圧回路は、図２の３倍昇圧回路に対して、ｐＭＯＳトラ
ンジスタＭＰ３、ｎＭＯＳトランジスタＭＮ１０〜ＭＮ
１３、電荷蓄積用コンデンサＣ４を追加したものであ
る。また、そのコンデンサＣ４の正極側接続端子とＶｏ
ｕｔの電源端子３との間にｎＭＯＳトランジスタＭＮ２
６を接続し、コンデンサＣ４の負極側接続端子とＶｏｕ
ｔの電源端子３との間にｎＭＯＳトランジスタＭＮ２７
を接続している。なお、これらのトランジスタＭＮ２
６、ＭＮ２７は、ソース、ゲート、およびバックゲート
が共通に接続され、そのスナップバック電圧Ｖｓｂは４
倍昇圧回路を構成する内部回路の他のトランジスタの耐
圧よりも低く設定されている。
【００２３】この４倍昇圧回路では、図８の２相クロッ
クφ１、φ２のａの期間では、トランジスタＭＰ１、Ｍ
Ｎ３がオンして、ＶＤＤの電源端子１→ＭＰ１→Ｃ１→
ＭＮ３→ＶＳＳの電源端子２の経路を流れる電流によ
り、コンデンサＣ１が図示の極性で充電される。また、
トランジスタＭＰ２、ＭＮ７がオンして、ＶＤＤの電源
端子１→ＭＰ２→Ｃ３→ＭＮ７→ＶＳＳの電源端子２の
経路を流れる電流により、コンデンサＣ３が図示の極性
で充電される。さらに、トランジスタＭＰ３、ＭＮ１１
がオンして、ＶＤＤの電源端子１→ＭＰ３→Ｃ４→ＭＮ
１１→ＶＳＳの電源端子２の経路を流れる電流により、
コンデンサＣ４が図示の極性で充電される。このとき、
トランジスタＭＮ１、ＭＮ２、ＭＮ５、ＭＮ６、ＭＮ
９、ＭＮ１０、ＭＮ１３はオフする。トランジスタＭＮ
４はオンし、トランジスタＭＮ３のバックゲートバイア
ス電圧を電圧ＶＳＳとしてそのしきい値を低下させる。
また、トランジスタＭＮ８もオンし、トランジスタＭＮ
７のバックゲートバイアス電圧を電圧ＶＳＳとしてその
しきい値を低下させる。さらに、トランジスタＭＮ１２
もオンして、トランジスタＭＮ１１のバックゲートバイ
アス電圧を電圧ＶＳＳとしてそのしきい値を低下させ
る。
クφ１、φ２のａの期間では、トランジスタＭＰ１、Ｍ
Ｎ３がオンして、ＶＤＤの電源端子１→ＭＰ１→Ｃ１→
ＭＮ３→ＶＳＳの電源端子２の経路を流れる電流によ
り、コンデンサＣ１が図示の極性で充電される。また、
トランジスタＭＰ２、ＭＮ７がオンして、ＶＤＤの電源
端子１→ＭＰ２→Ｃ３→ＭＮ７→ＶＳＳの電源端子２の
経路を流れる電流により、コンデンサＣ３が図示の極性
で充電される。さらに、トランジスタＭＰ３、ＭＮ１１
がオンして、ＶＤＤの電源端子１→ＭＰ３→Ｃ４→ＭＮ
１１→ＶＳＳの電源端子２の経路を流れる電流により、
コンデンサＣ４が図示の極性で充電される。このとき、
トランジスタＭＮ１、ＭＮ２、ＭＮ５、ＭＮ６、ＭＮ
９、ＭＮ１０、ＭＮ１３はオフする。トランジスタＭＮ
４はオンし、トランジスタＭＮ３のバックゲートバイア
ス電圧を電圧ＶＳＳとしてそのしきい値を低下させる。
また、トランジスタＭＮ８もオンし、トランジスタＭＮ
７のバックゲートバイアス電圧を電圧ＶＳＳとしてその
しきい値を低下させる。さらに、トランジスタＭＮ１２
もオンして、トランジスタＭＮ１１のバックゲートバイ
アス電圧を電圧ＶＳＳとしてそのしきい値を低下させ
る。
【００２４】次に、図８の２相クロックφ１、φ２のｂ
の期間では、トランジスタＭＮ１、ＭＮ２、ＭＮ６、Ｍ
Ｎ１０がオンして、Ｖｏｕｔの電源端子３→ＭＮ１０→
Ｃ４→ＭＮ６→Ｃ３→ＭＮ２→Ｃ１→ＭＮ１→ＶＳＳの
電源端子２→Ｃ２の経路で直列接続のコンデンサＣ１、
Ｃ３、Ｃ４の電荷が放電し、コンデンサＣ２が図示の極
性で３ＶＤＤに充電される。このとき、トランジスタＭ
Ｐ１、ＭＰ２、ＭＰ３、ＭＮ３、ＭＮ４、ＭＮ７、ＭＮ
８、ＭＮ１１、ＭＮ１２はオフする。トランジスタＭＮ
５はオンし、トランジスタＭＮ３のバックゲートバイア
ス電圧を電圧Ｖｏｕｔとし、そのしきい値を大きくさせ
てオフ状態を確実にし、トランジスタＭＮ９もオンし、
トランジスタＭＮ７のバックゲートバイアス電圧を電圧
Ｖｏｕｔとし、そのしきい値を大きくさせてオフ状態を
確実にし、トランジスタＭＮ１３もオンし、トランジス
タＭＮ１１のバックゲートバイアス電圧を電圧Ｖｏｕｔ
とし、そのしきい値を大きくさせてオフ状態を確実にす
る。
の期間では、トランジスタＭＮ１、ＭＮ２、ＭＮ６、Ｍ
Ｎ１０がオンして、Ｖｏｕｔの電源端子３→ＭＮ１０→
Ｃ４→ＭＮ６→Ｃ３→ＭＮ２→Ｃ１→ＭＮ１→ＶＳＳの
電源端子２→Ｃ２の経路で直列接続のコンデンサＣ１、
Ｃ３、Ｃ４の電荷が放電し、コンデンサＣ２が図示の極
性で３ＶＤＤに充電される。このとき、トランジスタＭ
Ｐ１、ＭＰ２、ＭＰ３、ＭＮ３、ＭＮ４、ＭＮ７、ＭＮ
８、ＭＮ１１、ＭＮ１２はオフする。トランジスタＭＮ
５はオンし、トランジスタＭＮ３のバックゲートバイア
ス電圧を電圧Ｖｏｕｔとし、そのしきい値を大きくさせ
てオフ状態を確実にし、トランジスタＭＮ９もオンし、
トランジスタＭＮ７のバックゲートバイアス電圧を電圧
Ｖｏｕｔとし、そのしきい値を大きくさせてオフ状態を
確実にし、トランジスタＭＮ１３もオンし、トランジス
タＭＮ１１のバックゲートバイアス電圧を電圧Ｖｏｕｔ
とし、そのしきい値を大きくさせてオフ状態を確実にす
る。
【００２５】以上の動作の繰返しによって、コンデンサ
Ｃ２には図示の極性で電圧３ＶＤＤが充電されるので、
高電位電源端子１と低電位電源端子３との間には、４Ｖ
ＤＤの電圧が発生することになる。
Ｃ２には図示の極性で電圧３ＶＤＤが充電されるので、
高電位電源端子１と低電位電源端子３との間には、４Ｖ
ＤＤの電圧が発生することになる。
【００２６】また、この４倍昇圧回路では、コンデンサ
Ｃ１、Ｃ２、Ｃ３の接続端子と低電位電源端子３との間
にトランジスタＭＮ２１〜ＭＮ２５を接続するのみなら
ず、コンデンサＣ４の接続端子と低電位電源端子３との
間にトランジスタＭＮ２６、ＭＮ２７を接続しているの
で、それらコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４の各接続
端子に静電気等の過電圧が印加しても、トランジスタＭ
Ｎ２１〜ＭＮ２７よりその放電経路が形成され、内部の
トランジスタが破壊されることを効果的に防止すること
ができる。
Ｃ１、Ｃ２、Ｃ３の接続端子と低電位電源端子３との間
にトランジスタＭＮ２１〜ＭＮ２５を接続するのみなら
ず、コンデンサＣ４の接続端子と低電位電源端子３との
間にトランジスタＭＮ２６、ＭＮ２７を接続しているの
で、それらコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４の各接続
端子に静電気等の過電圧が印加しても、トランジスタＭ
Ｎ２１〜ＭＮ２７よりその放電経路が形成され、内部の
トランジスタが破壊されることを効果的に防止すること
ができる。
【００２７】［第４の実施の形態］図４はＣＭＯＳ回路
を利用してＰ型基板上に形成した第４の実施の形態の２
倍昇圧回路の構成を示す回路図である。図４において、
１１は電圧Ｖｏｕｔの高電位電源端子、１２は電圧ＶＤ
Ｄの中電位電源端子、１３は電圧ＶＳＳの低電位電源端
子、１４はクロックφ２の反転クロックφ２ｎの入力端
子、１５はクロックφ１の入力端子、１６はクロックφ
１の反転クロックφ１ｎの入力端子である。Ｃ１１は電
荷蓄積用コンデンサ、Ｃ１２は出力用コンデンサ、ＭＰ
３１〜ＭＰ３５はｐＭＯＳトランジスタ、ＭＮ３１はｎ
ＭＯＳトランジスタである。
を利用してＰ型基板上に形成した第４の実施の形態の２
倍昇圧回路の構成を示す回路図である。図４において、
１１は電圧Ｖｏｕｔの高電位電源端子、１２は電圧ＶＤ
Ｄの中電位電源端子、１３は電圧ＶＳＳの低電位電源端
子、１４はクロックφ２の反転クロックφ２ｎの入力端
子、１５はクロックφ１の入力端子、１６はクロックφ
１の反転クロックφ１ｎの入力端子である。Ｃ１１は電
荷蓄積用コンデンサ、Ｃ１２は出力用コンデンサ、ＭＰ
３１〜ＭＰ３５はｐＭＯＳトランジスタ、ＭＮ３１はｎ
ＭＯＳトランジスタである。
【００２８】またＭＮ４１、４２はこの２倍昇圧回路を
構成する内部回路の他のトランジスタの耐圧よりもスナ
ップバック電圧Ｖｓｂが低く設定されたｎＭＯＳトラン
ジスタであり、そのドレインは電源端子１１に接続さ
れ、ソースとゲートはコンデンサＣ１又はＣ２の接続端
子に接続され、バックゲートは低電位電源端子１３に接
続されている。
構成する内部回路の他のトランジスタの耐圧よりもスナ
ップバック電圧Ｖｓｂが低く設定されたｎＭＯＳトラン
ジスタであり、そのドレインは電源端子１１に接続さ
れ、ソースとゲートはコンデンサＣ１又はＣ２の接続端
子に接続され、バックゲートは低電位電源端子１３に接
続されている。
【００２９】この２倍昇圧回路では、図８の２相クロッ
クφ１、φ２のａの期間では、トランジスタＭＮ３１、
ＭＰ３３がオンして、ＶＤＤの電源端子１２→ＭＰ３３
→Ｃ１１→ＭＮ３１→ＶＳＳの電源端子１３の経路を流
れる電流により、コンデンサＣ１１が図示の極性で充電
される。このとき、トランジスタＭＰ３１、ＭＰ３４、
ＭＰ３５はオフする。トランジスタＭＰ３２はオンし、
トランジスタＭＰ３２のバックゲートバイアス電圧を電
圧ＶＤＤとしてそのしきい値を低下させる。
クφ１、φ２のａの期間では、トランジスタＭＮ３１、
ＭＰ３３がオンして、ＶＤＤの電源端子１２→ＭＰ３３
→Ｃ１１→ＭＮ３１→ＶＳＳの電源端子１３の経路を流
れる電流により、コンデンサＣ１１が図示の極性で充電
される。このとき、トランジスタＭＰ３１、ＭＰ３４、
ＭＰ３５はオフする。トランジスタＭＰ３２はオンし、
トランジスタＭＰ３２のバックゲートバイアス電圧を電
圧ＶＤＤとしてそのしきい値を低下させる。
【００３０】次に、図８の２相クロックφ１、φ２のｂ
の期間では、トランジスタＭＰ３４、ＭＰ３５がオンし
て、ＶＤＤの電源端子１２→ＭＰ３４→Ｃ１１→ＭＭＰ
３５→Ｖｏｕｔの電源端子１１→Ｃ１２の経路でコンデ
ンサＣ１１の電荷が放電し、コンデンサＣ１２が図示の
極性でＶＤＤ（＝ＶＤＤ−ＶＳＳ）に充電される。この
とき、トランジスタＭＰ３２、ＭＰ３３、ＭＮ３１はオ
フする。トランジスタＭＰ３１はオンし、トランジスタ
ＭＰ３３のバックゲートバイアス電圧を電圧Ｖｏｕｔと
し、そのしきい値を大きくさせてオフ状態を確実にす
る。
の期間では、トランジスタＭＰ３４、ＭＰ３５がオンし
て、ＶＤＤの電源端子１２→ＭＰ３４→Ｃ１１→ＭＭＰ
３５→Ｖｏｕｔの電源端子１１→Ｃ１２の経路でコンデ
ンサＣ１１の電荷が放電し、コンデンサＣ１２が図示の
極性でＶＤＤ（＝ＶＤＤ−ＶＳＳ）に充電される。この
とき、トランジスタＭＰ３２、ＭＰ３３、ＭＮ３１はオ
フする。トランジスタＭＰ３１はオンし、トランジスタ
ＭＰ３３のバックゲートバイアス電圧を電圧Ｖｏｕｔと
し、そのしきい値を大きくさせてオフ状態を確実にす
る。
【００３１】以上の動作の繰返しによって、コンデンサ
Ｃ１２には図示の極性で電圧ＶＤＤが充電されるので、
高電位電源端子１１と低電位電源端子１３との間には、
２ＶＤＤの電圧が発生することになる。
Ｃ１２には図示の極性で電圧ＶＤＤが充電されるので、
高電位電源端子１１と低電位電源端子１３との間には、
２ＶＤＤの電圧が発生することになる。
【００３２】また、この２倍昇圧回路では、コンデンサ
Ｃ１１、Ｃ１２の接続端子と高電位電源端子１１との間
にトランジスタＭＮ４１〜ＭＮ４３を接続しているの
で、それらコンデンサＣ１１、Ｃ１２の各接続端子に静
電気等の過電圧が印加しても、トランジスタＭＮ４１〜
ＭＮ４３によりその放電経路が形成され、内部のトラン
ジスタが破壊されることを効果的に防止することができ
る。
Ｃ１１、Ｃ１２の接続端子と高電位電源端子１１との間
にトランジスタＭＮ４１〜ＭＮ４３を接続しているの
で、それらコンデンサＣ１１、Ｃ１２の各接続端子に静
電気等の過電圧が印加しても、トランジスタＭＮ４１〜
ＭＮ４３によりその放電経路が形成され、内部のトラン
ジスタが破壊されることを効果的に防止することができ
る。
【００３３】［第５の実施の形態］図５はＣＭＯＳ回路
を利用してＰ型基板上に形成した第５の実施の形態の３
倍昇圧回路の構成を示す回路図である。図４におけるも
の同一のものには同一の符号を付している。この３倍昇
圧回路は、図４の２倍昇圧回路に対して、ｐＭＯＳトラ
ンジスタＭＰ３７〜ＭＰ３９、ｎＭＯＳトランジスタＭ
Ｎ３２、電荷蓄積用コンデンサＣ１３を追加し、さらに
このコンデンサＣ１３の負極側接続端子とＶｏｕｔの電
源端子１１との間にｎＭＯＳトランジスタＭＮ４４を接
続し、コンデンサＣ１３の正極側接続端子とＶｏｕｔの
電源端子１１との間にｎＭＯＳトランジスタＭＮ４５を
接続している。なお、これらトランジスタＭＮ４４、Ｍ
Ｎ４５は、ソースとゲートが共通接続され、またバック
ゲートはＶＳＳの電源端子１３に接続され、そのスナッ
プバック電圧Ｖｓｂは３倍昇圧回路を構成する内部回路
の他のトランジスタの耐圧よりも低く設定されている。
を利用してＰ型基板上に形成した第５の実施の形態の３
倍昇圧回路の構成を示す回路図である。図４におけるも
の同一のものには同一の符号を付している。この３倍昇
圧回路は、図４の２倍昇圧回路に対して、ｐＭＯＳトラ
ンジスタＭＰ３７〜ＭＰ３９、ｎＭＯＳトランジスタＭ
Ｎ３２、電荷蓄積用コンデンサＣ１３を追加し、さらに
このコンデンサＣ１３の負極側接続端子とＶｏｕｔの電
源端子１１との間にｎＭＯＳトランジスタＭＮ４４を接
続し、コンデンサＣ１３の正極側接続端子とＶｏｕｔの
電源端子１１との間にｎＭＯＳトランジスタＭＮ４５を
接続している。なお、これらトランジスタＭＮ４４、Ｍ
Ｎ４５は、ソースとゲートが共通接続され、またバック
ゲートはＶＳＳの電源端子１３に接続され、そのスナッ
プバック電圧Ｖｓｂは３倍昇圧回路を構成する内部回路
の他のトランジスタの耐圧よりも低く設定されている。
【００３４】この３倍昇圧回路では、図８の２相クロッ
クφ１、φ２のａの期間では、トランジスタＭＰ３３、
ＭＮ３１がオンして、ＶＤＤの電源端子１２→ＭＰ３３
→Ｃ１１→ＭＮ３１→ＶＳＳの電源端子１３の経路を流
れる電流により、コンデンサＣ１１が図示の極性で充電
される。また同時に、トランジスタＭＰ３８、ＭＮ３２
がオンして、ＶＤＤの電源端子１２→ＭＰ３８→Ｃ１３
→ＭＮ３２→ＶＳＳの電源端子１３の経路を流れる電流
により、コンデンサＣ１３が図示の極性で充電される。
このとき、トランジスタＭＰ３１、ＭＰ３４、ＭＰ３
５、ＭＰ３６、ＭＰ３９はオフする。トランジスタＭＰ
３２はオンし、トランジスタＭＰ３３のバックゲートバ
イアス電圧を電圧ＶＤＤとしてそのしきい値を低下させ
る。また、トランジスタＭＰ３７もオンし、トランジス
タＭＰ３８のバックゲートバイアス電圧を電圧ＶＤＤと
してそのしきい値を低下させる。
クφ１、φ２のａの期間では、トランジスタＭＰ３３、
ＭＮ３１がオンして、ＶＤＤの電源端子１２→ＭＰ３３
→Ｃ１１→ＭＮ３１→ＶＳＳの電源端子１３の経路を流
れる電流により、コンデンサＣ１１が図示の極性で充電
される。また同時に、トランジスタＭＰ３８、ＭＮ３２
がオンして、ＶＤＤの電源端子１２→ＭＰ３８→Ｃ１３
→ＭＮ３２→ＶＳＳの電源端子１３の経路を流れる電流
により、コンデンサＣ１３が図示の極性で充電される。
このとき、トランジスタＭＰ３１、ＭＰ３４、ＭＰ３
５、ＭＰ３６、ＭＰ３９はオフする。トランジスタＭＰ
３２はオンし、トランジスタＭＰ３３のバックゲートバ
イアス電圧を電圧ＶＤＤとしてそのしきい値を低下させ
る。また、トランジスタＭＰ３７もオンし、トランジス
タＭＰ３８のバックゲートバイアス電圧を電圧ＶＤＤと
してそのしきい値を低下させる。
【００３５】次に、図８の２相クロックφ１、φ２のｂ
の期間では、トランジスタＭＰ３４、ＭＰ３５、ＭＰ３
９がオンして、ＶＤＤの電源端子１２→ＭＰ３４→Ｃ１
１→ＭＰ３５→Ｃ１３→ＭＰ３９→Ｖｏｕｔの電源端子
１１→Ｃ１２の経路で直列接続のコンデンサＣ１１、Ｃ
１３の電荷が放電し、コンデンサＣ１２が図示の極性で
２ＶＤＤに充電される。このとき、トランジスタＭＰ３
２、ＭＰ３３、ＭＰ３７、ＭＰ３８、ＭＮ３１、ＭＮ３
２はオフする。トランジスタＭＰ３１はオンし、トラン
ジスタＭＰ３３のバックゲートバイアス電圧を電圧Ｖｏ
ｕｔとし、そのしきい値を大きくさせてオフ状態を確実
にする。トランジスタＭＰ３６もオンし、トランジスタ
ＭＰ３８のバックゲートバイアス電圧を電圧Ｖｏｕｔと
し、そのしきい値を大きくさせてオフ状態を確実にす
る。
の期間では、トランジスタＭＰ３４、ＭＰ３５、ＭＰ３
９がオンして、ＶＤＤの電源端子１２→ＭＰ３４→Ｃ１
１→ＭＰ３５→Ｃ１３→ＭＰ３９→Ｖｏｕｔの電源端子
１１→Ｃ１２の経路で直列接続のコンデンサＣ１１、Ｃ
１３の電荷が放電し、コンデンサＣ１２が図示の極性で
２ＶＤＤに充電される。このとき、トランジスタＭＰ３
２、ＭＰ３３、ＭＰ３７、ＭＰ３８、ＭＮ３１、ＭＮ３
２はオフする。トランジスタＭＰ３１はオンし、トラン
ジスタＭＰ３３のバックゲートバイアス電圧を電圧Ｖｏ
ｕｔとし、そのしきい値を大きくさせてオフ状態を確実
にする。トランジスタＭＰ３６もオンし、トランジスタ
ＭＰ３８のバックゲートバイアス電圧を電圧Ｖｏｕｔと
し、そのしきい値を大きくさせてオフ状態を確実にす
る。
【００３６】以上の動作の繰返しによって、コンデンサ
Ｃ１２には図示の極性で電圧２ＶＤＤが充電されるの
で、高電位電源端子１１と低電位電源端子１３との間に
は、３ＶＤＤの電圧が発生することになる。
Ｃ１２には図示の極性で電圧２ＶＤＤが充電されるの
で、高電位電源端子１１と低電位電源端子１３との間に
は、３ＶＤＤの電圧が発生することになる。
【００３７】また、この３倍昇圧回路では、コンデンサ
Ｃ１１、Ｃ１２の接続端子と高電位電源端子１１との間
にトランジスタＭＮ４１〜ＭＮ４３を接続するのみなら
ず、コンデンサＣ１３の接続端子と高電位電源端子１１
との間にもトランジスタＭＮ４４、ＭＮ４５を接続して
いるので、それらコンデンサＣ１１、Ｃ１２、Ｃ１３の
各接続端子に、静電気等の過電圧が印加しても、トラン
ジスタＭＮ４１〜ＭＮ４５によりその放電経路が形成さ
れ、内部のトランジスタが破壊されることを効果的に防
止することができる。
Ｃ１１、Ｃ１２の接続端子と高電位電源端子１１との間
にトランジスタＭＮ４１〜ＭＮ４３を接続するのみなら
ず、コンデンサＣ１３の接続端子と高電位電源端子１１
との間にもトランジスタＭＮ４４、ＭＮ４５を接続して
いるので、それらコンデンサＣ１１、Ｃ１２、Ｃ１３の
各接続端子に、静電気等の過電圧が印加しても、トラン
ジスタＭＮ４１〜ＭＮ４５によりその放電経路が形成さ
れ、内部のトランジスタが破壊されることを効果的に防
止することができる。
【００３８】［第６の実施の形態］図６はＣＭＯＳ回路
を利用してＰ型基板上に形成した第６の実施の形態の４
倍昇圧回路の構成を示す回路図である。図５におけるも
の同一のものには同一の符号を付している。この４倍昇
圧回路は、図５の３倍昇圧回路に対して、ｐＭＯＳトラ
ンジスタＭＰ４０〜ＭＰ４３、ｎＭＯＳトランジスタＭ
Ｎ３３、電荷蓄積用コンデンサＣ１４を追加し、さらに
このコンデンサＣ１４の負極側接続端子とＶｏｕｔの電
源端子１１との間にｎＭＯＳトランジスタＭＮ４６を接
続し、コンデンサＣ１４の正極側接続端子とＶｏｕｔの
電源端子１１との間にｎＭＯＳトランジスタＭＮ４７を
接続している。なお、これらトランジスタＭＮ４６、Ｍ
Ｎ４７は、ソースとゲートが共通接続され、またバック
ゲートはＶＳＳの電源端子１３に接続され、そのスナッ
プバック電圧Ｖｓｂは４倍昇圧回路を構成する内部回路
の他のトランジスタの耐圧よりも低く設定されている。
を利用してＰ型基板上に形成した第６の実施の形態の４
倍昇圧回路の構成を示す回路図である。図５におけるも
の同一のものには同一の符号を付している。この４倍昇
圧回路は、図５の３倍昇圧回路に対して、ｐＭＯＳトラ
ンジスタＭＰ４０〜ＭＰ４３、ｎＭＯＳトランジスタＭ
Ｎ３３、電荷蓄積用コンデンサＣ１４を追加し、さらに
このコンデンサＣ１４の負極側接続端子とＶｏｕｔの電
源端子１１との間にｎＭＯＳトランジスタＭＮ４６を接
続し、コンデンサＣ１４の正極側接続端子とＶｏｕｔの
電源端子１１との間にｎＭＯＳトランジスタＭＮ４７を
接続している。なお、これらトランジスタＭＮ４６、Ｍ
Ｎ４７は、ソースとゲートが共通接続され、またバック
ゲートはＶＳＳの電源端子１３に接続され、そのスナッ
プバック電圧Ｖｓｂは４倍昇圧回路を構成する内部回路
の他のトランジスタの耐圧よりも低く設定されている。
【００３９】この４倍昇圧回路では、図８の２相クロッ
クφ１、φ２のａの期間では、トランジスタＭＰ３３、
ＭＮ３１がオンして、ＶＤＤの電源端子１２→ＭＰ３３
→Ｃ１１→ＭＮ３１→ＶＳＳの電源端子１３の経路を流
れる電流により、コンデンサＣ１１が図示の極性で充電
される。また同時に、トランジスタＭＰ３８、ＭＮ３２
がオンして、ＶＤＤの電源端子１２→ＭＰ３８→Ｃ１３
→ＭＮ３２→ＶＳＳの電源端子１３の経路を流れる電流
により、コンデンサＣ１３が図示の極性で充電される。
さらに、トランジスタＭＰ４２、ＭＮ３３がオンして、
ＶＤＤの電源端子１２→ＭＰ４２→Ｃ１４→ＭＮ３３→
ＶＳＳの電源端子１３の経路を流れる電流により、コン
デンサＣ１４が図示の極性で充電される。このとき、ト
ランジスタＭＰ３１、ＭＰ３４、ＭＰ３５、ＭＰ３６、
ＭＰ３９、ＭＰ４０、ＭＰ４３はオフする。トランジス
タＭＰ３２はオンし、トランジスタＭＰ３３のバックゲ
ートバイアス電圧を電圧ＶＤＤとしてそのしきい値を低
下させる。また、トランジスタＭＰ３７もオンし、トラ
ンジスタＭＰ３８のバックゲートバイアス電圧を電圧Ｖ
ＤＤとしてそのしきい値を低下させる。さらに、トラン
ジスタＭＰ４１もオンし、トランジスタＭＰ４２のバッ
クゲートバイアス電圧を電圧ＶＤＤとしてそのしきい値
を低下させる。
クφ１、φ２のａの期間では、トランジスタＭＰ３３、
ＭＮ３１がオンして、ＶＤＤの電源端子１２→ＭＰ３３
→Ｃ１１→ＭＮ３１→ＶＳＳの電源端子１３の経路を流
れる電流により、コンデンサＣ１１が図示の極性で充電
される。また同時に、トランジスタＭＰ３８、ＭＮ３２
がオンして、ＶＤＤの電源端子１２→ＭＰ３８→Ｃ１３
→ＭＮ３２→ＶＳＳの電源端子１３の経路を流れる電流
により、コンデンサＣ１３が図示の極性で充電される。
さらに、トランジスタＭＰ４２、ＭＮ３３がオンして、
ＶＤＤの電源端子１２→ＭＰ４２→Ｃ１４→ＭＮ３３→
ＶＳＳの電源端子１３の経路を流れる電流により、コン
デンサＣ１４が図示の極性で充電される。このとき、ト
ランジスタＭＰ３１、ＭＰ３４、ＭＰ３５、ＭＰ３６、
ＭＰ３９、ＭＰ４０、ＭＰ４３はオフする。トランジス
タＭＰ３２はオンし、トランジスタＭＰ３３のバックゲ
ートバイアス電圧を電圧ＶＤＤとしてそのしきい値を低
下させる。また、トランジスタＭＰ３７もオンし、トラ
ンジスタＭＰ３８のバックゲートバイアス電圧を電圧Ｖ
ＤＤとしてそのしきい値を低下させる。さらに、トラン
ジスタＭＰ４１もオンし、トランジスタＭＰ４２のバッ
クゲートバイアス電圧を電圧ＶＤＤとしてそのしきい値
を低下させる。
【００４０】次に、図８の２相クロックφ１、φ２のｂ
の期間では、トランジスタＭＰ３４、ＭＰ３５、ＭＰ３
９がオンして、ＶＤＤの電源端子１２→ＭＰ３４→Ｃ１
１→ＭＰ３５→Ｃ１３→ＭＰ３９→Ｃ１４→ＭＰ４３→
Ｖｏｕｔの電源端子１１→Ｃ１２の経路で直列接続のコ
ンデンサＣ１１、Ｃ１３、Ｃ１４の電荷が放電し、コン
デンサＣ１２が図示の極性で３ＶＤＤに充電される。こ
のとき、トランジスタＭＰ３２、ＭＰ３３、ＭＰ３７、
ＭＰ３８、ＭＰ４１、ＭＰ４２、ＭＮ３１〜ＭＮ３３は
オフする。トランジスタＭＰ３１はオンし、トランジス
タＭＰ３３のバックゲートバイアス電圧を電圧Ｖｏｕｔ
とし、そのしきい値を大きくさせてオフ状態を確実にす
る。トランジスタＭＰ３６もオンし、トランジスタＭＰ
３８のバックゲートバイアス電圧を電圧Ｖｏｕｔとし、
そのしきい値を大きくさせてオフ状態を確実にする。ト
ランジスタＭＰ４０もオンし、トランジスタＭＰ４２の
バックゲートバイアス電圧を電圧Ｖｏｕｔとし、そのし
きい値を大きくさせてオフ状態を確実にする。
の期間では、トランジスタＭＰ３４、ＭＰ３５、ＭＰ３
９がオンして、ＶＤＤの電源端子１２→ＭＰ３４→Ｃ１
１→ＭＰ３５→Ｃ１３→ＭＰ３９→Ｃ１４→ＭＰ４３→
Ｖｏｕｔの電源端子１１→Ｃ１２の経路で直列接続のコ
ンデンサＣ１１、Ｃ１３、Ｃ１４の電荷が放電し、コン
デンサＣ１２が図示の極性で３ＶＤＤに充電される。こ
のとき、トランジスタＭＰ３２、ＭＰ３３、ＭＰ３７、
ＭＰ３８、ＭＰ４１、ＭＰ４２、ＭＮ３１〜ＭＮ３３は
オフする。トランジスタＭＰ３１はオンし、トランジス
タＭＰ３３のバックゲートバイアス電圧を電圧Ｖｏｕｔ
とし、そのしきい値を大きくさせてオフ状態を確実にす
る。トランジスタＭＰ３６もオンし、トランジスタＭＰ
３８のバックゲートバイアス電圧を電圧Ｖｏｕｔとし、
そのしきい値を大きくさせてオフ状態を確実にする。ト
ランジスタＭＰ４０もオンし、トランジスタＭＰ４２の
バックゲートバイアス電圧を電圧Ｖｏｕｔとし、そのし
きい値を大きくさせてオフ状態を確実にする。
【００４１】以上の動作の繰返しによって、コンデンサ
Ｃ１２には図示の極性で電圧３ＶＤＤが充電されるの
で、高電位電源端子１１と低電位電源端子１３との間に
は、４ＶＤＤの電圧が発生することになる。
Ｃ１２には図示の極性で電圧３ＶＤＤが充電されるの
で、高電位電源端子１１と低電位電源端子１３との間に
は、４ＶＤＤの電圧が発生することになる。
【００４２】また、この４倍昇圧回路では、コンデンサ
Ｃ１１、Ｃ１２、Ｃ１３の接続端子と高電位電源端子１
１との間にトランジスタＭＮ４１〜ＭＮ４５を接続する
のみならず、コンデンサＣ１４の接続端子と高電位電源
端子１１との間にもトランジスタＭＮ４６、ＭＮ４７を
接続しているので、それらコンデンサＣ１１〜Ｃ１４の
各接続端子に静電気等の過電圧が印加しても、トランジ
スタＭＮ４１〜ＭＮ４７によりその放電経路が形成さ
れ、内部のトランジスタが破壊されることを効果的に防
止することができる。
Ｃ１１、Ｃ１２、Ｃ１３の接続端子と高電位電源端子１
１との間にトランジスタＭＮ４１〜ＭＮ４５を接続する
のみならず、コンデンサＣ１４の接続端子と高電位電源
端子１１との間にもトランジスタＭＮ４６、ＭＮ４７を
接続しているので、それらコンデンサＣ１１〜Ｃ１４の
各接続端子に静電気等の過電圧が印加しても、トランジ
スタＭＮ４１〜ＭＮ４７によりその放電経路が形成さ
れ、内部のトランジスタが破壊されることを効果的に防
止することができる。
【００４３】［その他の実施の形態］なお、以上では２
倍、３倍、４倍の昇圧回路について説明したが、５倍以
上の昇圧回路では電荷蓄積用コンデンサを追加し、それ
に応じてそのコンデンサの切替用のＭＯＳトランジスタ
や過電圧放電用のＭＯＳトランジスタを追加すれば良
い。
倍、３倍、４倍の昇圧回路について説明したが、５倍以
上の昇圧回路では電荷蓄積用コンデンサを追加し、それ
に応じてそのコンデンサの切替用のＭＯＳトランジスタ
や過電圧放電用のＭＯＳトランジスタを追加すれば良
い。
【００４４】
【発明の効果】以上から本発明によれば、外部接続され
るコンデンサの接続端子に静電気等の過電圧が印加して
も、その接続端子に接続したスナップバック電圧が内部
回路の他のトランジスタの耐圧よりも小さいｎＭＯＳト
ランジスタによって放電経路が形成されるため、内部回
路の素子が劣化あるいは破壊することを防止することが
できる。
るコンデンサの接続端子に静電気等の過電圧が印加して
も、その接続端子に接続したスナップバック電圧が内部
回路の他のトランジスタの耐圧よりも小さいｎＭＯＳト
ランジスタによって放電経路が形成されるため、内部回
路の素子が劣化あるいは破壊することを防止することが
できる。
【図１】 本発明の第１の実施の形態のＮ基板上に形成
した２倍昇圧回路の構成を示す回路図である。
した２倍昇圧回路の構成を示す回路図である。
【図２】 本発明の第２の実施の形態のＮ基板上に形成
した３倍昇圧回路の構成を示す回路図である。
した３倍昇圧回路の構成を示す回路図である。
【図３】 本発明の第３の実施の形態のＮ基板上に形成
した４倍昇圧回路の構成を示す回路図である。
した４倍昇圧回路の構成を示す回路図である。
【図４】 本発明の第４の実施の形態のＰ基板上に形成
した２倍昇圧回路の構成を示す回路図である。
した２倍昇圧回路の構成を示す回路図である。
【図５】 本発明の第５の実施の形態のＰ基板上に形成
した３倍昇圧回路の構成を示す回路図である。
した３倍昇圧回路の構成を示す回路図である。
【図６】 本発明の第６の実施の形態のＰ基板上に形成
した４倍昇圧回路の構成を示す回路図である。
した４倍昇圧回路の構成を示す回路図である。
【図７】 ｎＭＯＳトランジスタのスナップバック特性
の特性図である。
の特性図である。
【図８】 ２相クロックの波形図である。
【図９】 Ｎ基板上に形成した従来例の２倍昇圧回路の
構成を示す回路図である。
構成を示す回路図である。
１、１１：高電位電源端子、２、１２：中電位電源端
子、３、１３：低電位電源端子、Ｃ１、Ｃ３〜Ｃ５、Ｃ
１１、Ｃ１３〜Ｃ１５：電荷蓄積用コンデンサ、Ｃ２、
Ｃ１２：出力用コンデンサ。
子、３、１３：低電位電源端子、Ｃ１、Ｃ３〜Ｃ５、Ｃ
１１、Ｃ１３〜Ｃ１５：電荷蓄積用コンデンサ、Ｃ２、
Ｃ１２：出力用コンデンサ。
Claims (4)
- 【請求項１】高電位電源端子、中電位電源端子、低電位
電源端子を設け、該中電位電源端子と前記低電位電源端
子との間に出力用コンデンサを接続し、第１のタイミン
グ時に電荷蓄積用コンデンサを前記高電位電源端子と前
記中電位電源端子の間に接続し、第２のタイミング時に
前記電荷蓄積用コンデンサを前記中電位電源端子と前記
低電位電源端子の間に接続し、以後この動作を繰り返し
て、前記高電位電源端子と前記低電位電源端子との間
に、前記高電位電源端子と前記中電位電源端子の間の電
圧の２倍の電圧を発生させる昇圧回路において、 前記電荷蓄積用コンデンサの２個の接続端子の少なくと
も一方と前記低電位電源端子との間、並びに／又は前記
出力用コンデンサの接続端子の両端間に、ソースとゲー
トを共通接続し且つスナップバック電圧が他のトランジ
スタの耐圧よりも低く設定されたｎＭＯＳトランジスタ
を接続したことを特徴とする昇圧回路。 - 【請求項２】高電位電源端子、中電位電源端子、低電位
電源端子を設け、該中電位電源端子と前記低電位電源端
子との間に出力用コンデンサを接続し、第１のタイミン
グ時にｎ（ｎ≧２）個の電荷蓄積用コンデンサを前記高
電位電源端子と前記中電位電源端子の間に各々接続し、
第２のタイミング時に前記ｎ個の電荷蓄積用コンデンサ
を充電電荷が加算されるように直列接続して前記中電位
電源端子と前記低電位電源端子の間に接続し、以後この
動作を繰り返して、前記高電位電源端子と前記低電位電
源端子との間に、前記高電位電源端子と前記中電位電源
端子の間の電圧の「ｎ＋１」倍の電圧を発生させる昇圧
回路において、 １又は２以上の前記電荷蓄積用コンデンサの２個の接続
端子の少なくとも一方と前記低電位電源端子との間、並
びに／又は前記出力用コンデンサの接続端子の両端間
に、ソースとゲートを共通接続し且つスナップバック電
圧が他のトランジスタの耐圧よりも低く設定されたｎＭ
ＯＳトランジスタを接続したことを特徴とする昇圧回
路。 - 【請求項３】高電位電源端子、中電位電源端子、低電位
電源端子を設け、前記高電位電源端子と前記中電位電源
端子との間に出力用コンデンサを接続し、第１のタイミ
ング時に電荷蓄積用コンデンサを前記中電位電源端子と
前記低電位電源端子の間に接続し、第２のタイミング時
に前記電荷蓄積用コンデンサを前記高電位電源端子と前
記中電位電源端子の間に接続し、以後この動作を繰り返
して、前記高電位電源端子と前記低電位電源端子との間
に、前記中電位電源端子と前記低電位電源端子の間の電
圧の２倍の電圧を発生させる昇圧回路において、 前記電荷蓄積用コンデンサの２個の接続端子の少なくと
も一方と前記高電位電源端子との間、並びに／又は前記
出力用コンデンサの接続端子の両端間に、ソースとゲー
トを共通接続し且つスナップバック電圧が他のトランジ
スタの耐圧よりも低く設定されたｎＭＯＳトランジスタ
を接続したことを特徴とする昇圧回路。 - 【請求項４】高電位電源端子、中電位電源端子、低電位
電源端子を設け、前記高電位電源端子と前記中電位電源
端子との間に出力用コンデンサを接続し、第１のタイミ
ング時にｎ（ｎ≧２）個の電荷蓄積用コンデンサを前記
中電位電源端子と前記低電位電源端子の間に各々接続
し、第２のタイミング時に前記ｎ個の電荷蓄積用コンデ
ンサを充電電荷が加算されるように直列接続して前記高
電位電源端子と前記中電位電源端子の間に接続し、以後
この動作を繰り返して、前記高電位電源端子と前記低電
位電源端子との間に、前記中電位電源端子と前記低電位
電源端子の間の電圧の「ｎ＋１」倍の電圧を発生させる
昇圧回路において、 １又は２以上の前記電荷蓄積用コンデンサの２個の接続
端子の少なくとも一方と前記高電位電源端子との間、並
びに／又は前記出力用コンデンサの接続端子の両端間
に、ソースとゲートを共通接続し且つスナップバック電
圧が他のトランジスタの耐圧よりも低く設定されたｎＭ
ＯＳトランジスタを接続したことを特徴とする昇圧回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029795A JPH10215565A (ja) | 1997-01-29 | 1997-01-29 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029795A JPH10215565A (ja) | 1997-01-29 | 1997-01-29 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10215565A true JPH10215565A (ja) | 1998-08-11 |
Family
ID=12285942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9029795A Withdrawn JPH10215565A (ja) | 1997-01-29 | 1997-01-29 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10215565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067739A (ja) * | 2004-08-27 | 2006-03-09 | Kawasaki Microelectronics Kk | チャージポンプ回路 |
| JP2011030327A (ja) * | 2009-07-23 | 2011-02-10 | Asahi Kasei Electronics Co Ltd | 電源回路装置 |
-
1997
- 1997-01-29 JP JP9029795A patent/JPH10215565A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006067739A (ja) * | 2004-08-27 | 2006-03-09 | Kawasaki Microelectronics Kk | チャージポンプ回路 |
| JP2011030327A (ja) * | 2009-07-23 | 2011-02-10 | Asahi Kasei Electronics Co Ltd | 電源回路装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |