JPH10214206A - Information processor - Google Patents
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- JPH10214206A JPH10214206A JP9017990A JP1799097A JPH10214206A JP H10214206 A JPH10214206 A JP H10214206A JP 9017990 A JP9017990 A JP 9017990A JP 1799097 A JP1799097 A JP 1799097A JP H10214206 A JPH10214206 A JP H10214206A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は情報処理装置に関
し、特にソフトウェア（プログラム）のデバック、性能
評価時におけるカバレッジ測定を可能とした情報処理装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus, and more particularly, to an information processing apparatus capable of measuring coverage during debugging of software (program) and performance evaluation.
【０００２】[0002]
【従来の技術】従来、ソフトウェアのカバレッジ測定に
は、カバレッジ測定機能を持ったインサーキット・エミ
ュレータを用いているが、この種のエミュレータが存在
しないシステムでは測定を行うことができない。このた
め、特開昭６４−３７５１号公報では、エミュレータを
用いなくともカバレッジ測定を可能とした図２に示す回
路が提案されている。同図は、カバレッジ測定機能を有
する情報処理装置の記憶装置のブロック図であり、記憶
装置の一部分を示している。同図において、２１は付加
ビットメモリ、２２−０〜２２−７はデータビットを格
納するメモリである。制御モード線１６は、インバータ
２３を介してメモリ２１のＤｉ端子およびオア回路２４
の入力端子に、またアンド回路とオア回路で構成される
選択回路２５の一端に接続されている。チップセレクト
線１４は、各メモリ２１，２２−０〜２２−７のＣＳ端
子に接続されている。片側インバータ付きアンド回路２
６はチップセレクト線１４およびライトイネーブル線１
５を入力とし、その出力はゲート回路２７に接続されて
いる。データバス１３およびアドレスバス１２は、各メ
モリ２２−０〜２２−７のＤｉ端子とＡ０〜Ａ１１端子
にそれぞれ接続されている。2. Description of the Related Art Conventionally, an in-circuit emulator having a coverage measurement function has been used for software coverage measurement. However, measurement cannot be performed in a system without such an emulator. For this reason, Japanese Patent Application Laid-Open No. 64-3751 proposes a circuit shown in FIG. 2 which enables coverage measurement without using an emulator. FIG. 1 is a block diagram of a storage device of an information processing device having a coverage measurement function, and shows a part of the storage device. In the figure, 21 is an additional bit memory, 22-0 to 22-7 are memories for storing data bits. The control mode line 16 is connected to the Di terminal of the memory 21 and the OR circuit 24 via the inverter 23.
, And to one end of a selection circuit 25 composed of an AND circuit and an OR circuit. The chip select line 14 is connected to the CS terminal of each of the memories 21, 22-0 to 22-7. AND circuit 2 with one side inverter
6 is a chip select line 14 and a write enable line 1
5 is input and its output is connected to the gate circuit 27. The data bus 13 and the address bus 12 are connected to Di terminals and A0 to A11 terminals of the memories 22-0 to 22-7, respectively.
【０００３】次に、その動作を説明する。ここで、前記
制御モード線１６に接続されている図示しない制御フリ
ップフロップの値が“０”の時をカバレッジ実行モー
ド、“１”の時を制御モードと呼ぶこととする。今、図
示しない制御モード、フリップフロップの値が“０”で
カバレッジ実行モードのとき、制御モード線１６が
“０”となると、インバータ２３の出力は“１”、オア
回路２４の出力は“１”となり、選択回路２５はメモリ
２２−０の出力を選択する。この状態で各メモリに対し
て書込みを行うと、付加ビットメモリ２１には“１”
が、他のデータビットメモリ２２−０〜２２−７にはデ
ータバス１３の内容が書き込まれる。そして、このメモ
リに対し読出しを行うと、付加ビットメモリ２１には
“１”が書き込まれ、他のデータビットメモリ２２−０
〜２２−７にはそのアクセスアドレスに対しての読出し
内容をデータバス１３に出力する。Next, the operation will be described. Here, when the value of the control flip-flop (not shown) connected to the control mode line 16 is "0", the coverage execution mode is called, and when it is "1", it is called the control mode. Now, in a control mode (not shown), when the flip-flop value is “0” and the coverage execution mode is set, when the control mode line 16 becomes “0”, the output of the inverter 23 becomes “1” and the output of the OR circuit 24 becomes “1”. ", And the selection circuit 25 selects the output of the memory 22-0. When writing is performed on each memory in this state, “1” is stored in the additional bit memory 21.
However, the contents of the data bus 13 are written to the other data bit memories 22-0 to 22-7. When data is read from this memory, "1" is written to the additional bit memory 21 and the other data bit memory 22-0 is read.
The contents read out to the access address are output to the data bus 13 through.
【０００４】次に、制御モードフリップフロップの値が
“１”で制御モードであるとすると、制御モード線１６
が“１”、インバータ２３の出力は“０”となり、選択
回路２５は付加ビットメモリ２１の出力を選択する。こ
の状態でこのメモリに書込みを行うと、付加ビットメモ
リ２１には“０”が他のデータビットメモリ２２−０〜
２２−７にはアクセスアドレスに対応するデータバス１
３の内容が書き込まれる。そして各メモリに対し読出し
を行うと、データバス１３には付加ビットメモリ２１お
よびデータビットメモリ２２−１〜２２−７の内容が出
力され、データビット０の代わりに付加ビットの内容を
読むことができる。Next, assuming that the value of the control mode flip-flop is "1" and the control mode is set, the control mode line 16
Is "1", the output of the inverter 23 is "0", and the selection circuit 25 selects the output of the additional bit memory 21. When writing is performed in this memory in this state, “0” is stored in the additional bit memory 21 and the other data bit memories 22-0 to 22-0.
22-7 has a data bus 1 corresponding to the access address.
3 is written. When reading is performed for each memory, the contents of the additional bit memory 21 and the data bit memories 22-1 to 22-7 are output to the data bus 13, and the content of the additional bit can be read instead of the data bit 0. it can.
【０００５】プログラムカバレッジを測定する場合、ま
ず制御モードすなわち制御モード線１６を“１”にして
プログラムカバレッジ被測定フログラムをロードする。
付加ビットメモリ２１には“０”がデータビットメモリ
２２−０〜２２−７には被測定プログラムがロードされ
る。ここで、制御モードを解除してカバレッジ実行モー
ドにして被測定プログラムを実行すると、メモリにアク
セスする毎にそのアクセスアドレスに対応する付加ビッ
トメモリに“１”が書き込まれる。被測定プログラムが
終了した後に、再度制御モードにして被測定プログラム
格納領域を読み出すと、読出しデータ０ビット目に付加
ビットメモリ２１の内容を読み出すことができ、この内
容によって、そのアドレスがアクセスされたか否かを知
ることができる。When measuring the program coverage, first, the control mode, that is, the control mode line 16 is set to "1" to load the program coverage measured program.
"0" is loaded into the additional bit memory 21, and the program to be measured is loaded into the data bit memories 22-0 to 22-7. Here, when the control mode is canceled and the program to be measured is executed in the coverage execution mode, "1" is written to the additional bit memory corresponding to the access address every time the memory is accessed. When the measured program storage area is read again after the program to be measured is set to the control mode again, the content of the additional bit memory 21 can be read at the 0th bit of the read data. You can know whether or not.
【０００６】[0006]
【発明が解決しようとする課題】この従来の情報処理装
置では、カバレッジ測定を行うためには、記憶装置にデ
ータビットメモリの他に新たに１ビット分の付加ビット
メモリを付加する必要がある。このため、回路構成要素
が増大して回路が複雑化されるともに、付加ビットメモ
リによるコスト高が生じることになる。特に、記憶装置
のメモリ容量の増加が進んでいる現在の情報処理装置で
は、付加するメモリの容量が増加するため、装置のコス
ト高が顕著なものになるという問題点があった。In this conventional information processing apparatus, in order to perform coverage measurement, it is necessary to add an additional bit memory of one bit to the storage device in addition to the data bit memory. Therefore, the number of circuit components increases and the circuit becomes complicated, and the cost due to the additional bit memory increases. In particular, in the current information processing device in which the memory capacity of the storage device is increasing, there is a problem that the cost of the device becomes remarkable because the capacity of the added memory increases.
【０００７】本発明の目的は、カバレッジ測定用に特別
なメモリを必要とすることがない情報処理装置を提供す
ることにある。It is an object of the present invention to provide an information processing apparatus which does not require a special memory for coverage measurement.
【０００８】[0008]
【課題を解決するための手段】本発明の情報処理装置
は、パリティメモリとデータビットメモリとを備え、モ
ードとして第１モード、第２モード、第３モードの３つ
のモードを持ち、前記第２モード時と第３モード時に前
記パリティメモリをカバレッジメモリとして用い、かつ
その際に第２モードと第３モードとで前記パリティメモ
リに対して“０”と“１”のデータを切り換えて書き込
むように構成される。この場合、パリティメモリに対す
る“０”と“１”のデータの切り換えおよび書き込みを
行う２本の制御モード線と選択回路を備えている。An information processing apparatus according to the present invention includes a parity memory and a data bit memory, and has three modes of a first mode, a second mode, and a third mode. In the mode and the third mode, the parity memory is used as a coverage memory, and at that time, data "0" and "1" are switched and written in the parity memory between the second mode and the third mode. Be composed. In this case, two control mode lines and a selection circuit are provided for switching and writing data of "0" and "1" to the parity memory.
【０００９】例えば、本発明においては、第１のモード
時に、記憶装置に書込みを行うと、書込みアドレスに対
応したパリティメモリにパリティデータを書込む手段
と、前記第１のモード時に記憶装置から読出しを行う読
出しアドレスに対応した前記パリティメモリの内容をパ
リティ検出回路へ出力する手段と、前記第２のモード時
に書込みを行う書込みアドレスに対応したパリティメモ
リに“０”を書込む手段と、前記第２のモード時に記憶
装置から読出しを行う読出しアドレスに対応した前記パ
リティメモリの内容を読出す手段と、前記第３のモード
時に記憶装置に書込みまたは読出しがあるとアドレスに
対応した前記パリティメモリに“１”を書込む手段を有
する構成とされる。For example, in the present invention, when writing to the storage device in the first mode, means for writing parity data to a parity memory corresponding to a write address, and reading from the storage device in the first mode Means for outputting to the parity detection circuit the contents of the parity memory corresponding to the read address to be written, means for writing "0" to the parity memory corresponding to the write address to be written in the second mode, Means for reading the contents of the parity memory corresponding to a read address for reading data from the storage device in the second mode, and reading the contents of the parity memory corresponding to the address when writing or reading is performed in the storage device in the third mode. 1 "is provided.
【００１０】[0010]
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の一実施形態の
情報処理装置の記憶装置のブロック図であり、記憶装置
の一部分を示してる。同図において、１および２−０〜
２−７はそれぞれ４０９６×１ビットのスタティックＲ
ＡＭ素子からなるメモリであり、１はパリティビットを
格納するメモリ、２−０〜２−７はデータビットを格納
するメモリである。これらのメモリは記憶装置に通常設
けられているメモリである。前記パリティメモリ１の入
力端子Ｄｉには選択回路５の出力端が接続され、またそ
の出力端子Ｄｏは選択回路６の入力端に接続される。制
御モード線１６は、インバータ７Ａを介してアンド回路
とオア回路からなる選択回路５の入力の一端に、また同
じ構成の選択回路６の一端に接続されている。制御モー
ド線１７は、インバータ７Ｂを介してオア回路８の一方
の入力端に接続され、さらにパリティメモリ１のＷＥ端
子に接続されている。また、前記選択回路５の入力の一
端とアンド回路１１の入力端子にそれぞれ接続されてい
る。なお、前記制御モード線１６は図外の第１制御フリ
ップフロップの出力に接続されており、前記制御モード
線１７は図外の第２制御フリップフロップの出力に接続
されている。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of a storage device of an information processing apparatus according to an embodiment of the present invention, and shows a part of the storage device. In the figure, 1 and 2-0 to
2-7 are 4096 × 1 bit static R
A memory is composed of AM elements, 1 is a memory for storing parity bits, and 2-0 to 2-7 are memories for storing data bits. These memories are memories usually provided in a storage device. The input terminal Di of the parity memory 1 is connected to the output terminal of the selection circuit 5, and the output terminal Do is connected to the input terminal of the selection circuit 6. The control mode line 16 is connected via an inverter 7A to one end of an input of a selection circuit 5 composed of an AND circuit and an OR circuit, and to one end of a selection circuit 6 having the same configuration. The control mode line 17 is connected to one input terminal of the OR circuit 8 via the inverter 7B, and further connected to the WE terminal of the parity memory 1. Further, one end of the input of the selection circuit 5 and the input terminal of the AND circuit 11 are connected to each other. The control mode line 16 is connected to the output of a first control flip-flop (not shown), and the control mode line 17 is connected to the output of a second control flip-flop (not shown).
【００１１】また、パリティ生成回路３は、データバス
に入力端子Ｄｉを接続し、その出力Ｐｏは前記選択回路
５の入力の一端と接続されている。チップセレクト線１
４は各メモリ１，２−０〜２−７のＣＳ端子と前記オア
回路８の他方の入力端に接続されている。データバス１
３は、パリティ生成回路３、各メモリ１，２−０〜２−
７、パリティ検査回路４のＤｉ端子と接続されている。
また、アドレスバス１２は各メモリ１，２−０〜２−７
のＡ０〜Ａ１１端子に接続されている。片側インバータ
付アンド回路９は、チップセレクト線１４およびライト
イネーブル線１５を入力とし、その出力はゲート回路１
０に接続されている。このゲート回路１０は前記選択回
路６の出力が入力され、その出力端はデータバス１３に
接続されている。The parity generating circuit 3 has an input terminal Di connected to a data bus, and an output Po connected to one end of an input of the selecting circuit 5. Chip select line 1
4 is connected to the CS terminal of each of the memories 1, 2-0 to 2-7 and the other input terminal of the OR circuit 8. Data bus 1
Reference numeral 3 denotes a parity generation circuit 3 and each of the memories 1, 2-0 to 2-
7. Connected to Di terminal of parity check circuit 4.
The address bus 12 is connected to each of the memories 1, 2-0 to 2-7.
A0 to A11 terminals. The one-sided inverter circuit 9 receives the chip select line 14 and the write enable line 15 as inputs, and outputs the gate circuit 1
Connected to 0. The gate circuit 10 receives the output of the selection circuit 6 and has an output terminal connected to the data bus 13.
【００１２】次に動作を説明する。ここで、図示しない
第１制御フリップフロップの値が“０”で第２制御フリ
ップフロップの値が“１”の時を通常モードと、第１制
御フリップフロップの値が“０”で第２制御フリップフ
ロップの値が“０”の時をカバレッジ実行モードと、さ
らに第１制御フリップフロップの値が“１”、第２制御
フリップフロップの値が“０”の時を制御モードと呼ぶ
こととする。今、通常モードで第１制御フリップフロッ
プの値が“０”であると制御モード線１６が“０”とな
り、選択回路６はデータビットメモリ２−０の出力を選
択する。また、第２制御フリップフロップの値は“１”
であるので制御モード線１７が“１”となり、選択回路
５はパリティ生成回路３の出力を選択し、アンドゲート
１１の片側が“１”となるため、パリティ検査回路４の
出力がパリティ割込み信号１８に出力される。このた
め、通常モードではパリティメモリ１はパリティ用のメ
モリとして用いられる。Next, the operation will be described. Here, when the value of the first control flip-flop (not shown) is “0” and the value of the second control flip-flop is “1”, the normal mode is set, and when the value of the first control flip-flop is “0”, the second control is set. When the value of the flip-flop is “0”, it is called a coverage execution mode, and when the value of the first control flip-flop is “1” and the value of the second control flip-flop is “0”, it is called a control mode. . Now, if the value of the first control flip-flop is “0” in the normal mode, the control mode line 16 becomes “0”, and the selection circuit 6 selects the output of the data bit memory 2-0. The value of the second control flip-flop is “1”.
Therefore, the control mode line 17 becomes "1", the selection circuit 5 selects the output of the parity generation circuit 3, and one side of the AND gate 11 becomes "1", so that the output of the parity check circuit 4 becomes the parity interrupt signal. 18 is output. Therefore, in the normal mode, the parity memory 1 is used as a memory for parity.
【００１３】次に、カバレッジ実行モードの場合、第１
制御フリップフロップの値が“０”で、通常モードと同
様に選択回路６はデータビットメモリ２−０の出力を選
択する。一方、第２制御フリップフロップは“０”とな
るため、制御モード線１７が“０”となり、選択回路５
は制御モード線１６を入力とするインバータ７の出力を
選択するため、パリティメモリ１のデータ入力Ｄｉは
“１”となる。この状態でメモリに対して読み書きを行
うとパリティメモリ１には“１”が書き込まれる。Next, in the case of the coverage execution mode, the first
The value of the control flip-flop is "0", and the selection circuit 6 selects the output of the data bit memory 2-0 as in the normal mode. On the other hand, since the second control flip-flop is “0”, the control mode line 17 is “0” and the selection circuit 5
Selects the output of the inverter 7 to which the control mode line 16 is input, so that the data input Di of the parity memory 1 becomes "1". When reading / writing to / from the memory is performed in this state, “1” is written to the parity memory 1.
【００１４】次に、制御モードの場合、第１制御フリッ
プフロップは“１”となり、選択回路６はパリティメモ
リ１の出力を選択する。また、第２制御フリップフロッ
プは“０”となり、パリティメモリ１のデータ入力は
“０”となる。この状態で書込みを行うとパリティメモ
リ１には“０”が書き込まれる。そして、読出しを行う
とデータバスのビット０にはパリティメモリ１の内容が
出力される。Next, in the control mode, the first control flip-flop becomes "1", and the selection circuit 6 selects the output of the parity memory 1. Further, the second control flip-flop becomes “0”, and the data input of the parity memory 1 becomes “0”. When writing is performed in this state, "0" is written to the parity memory 1. When reading is performed, the contents of the parity memory 1 are output to bit 0 of the data bus.
【００１５】このようにして、カバレッジ実行モード、
制御モードの場合は、パリティメモリ１がカバレッジ測
定用のメモリとして動作する。このため、既存のパリテ
ィメモリを用いてカバレッジ測定が可能であり、図２に
示したような特別の付加ビットメモリを設ける必要がな
い。これにより、装置構成の簡略化が可能となり、かつ
メモリに伴うコスト高が回避できる。Thus, the coverage execution mode,
In the case of the control mode, the parity memory 1 operates as a memory for coverage measurement. Therefore, coverage measurement can be performed using the existing parity memory, and there is no need to provide a special additional bit memory as shown in FIG. As a result, it is possible to simplify the device configuration, and it is possible to avoid the cost increase associated with the memory.
【００１６】[0016]
【発明の効果】以上説明したように本発明は、既存のパ
リティメモリに対し、モードに対応してデータを切り換
えて書き込むことにより、パリティメモリをカバレッジ
メモリとして利用することが可能となるため、特別にカ
バレッジ測定用メモリを用いることなく、カバレッジ測
定を行えるという利点がある。特に、カバレッジ測定の
範囲が広い場合は、カバレッジ測定用メモリの価格が高
くなるといった従来の問題を解消することができる。As described above, according to the present invention, the parity memory can be used as a coverage memory by switching and writing data in the existing parity memory in accordance with the mode. There is an advantage that coverage measurement can be performed without using a memory for coverage measurement. In particular, when the range of coverage measurement is wide, the conventional problem that the price of the memory for coverage measurement becomes high can be solved.
【図１】本発明の情報処理装置の一実施形態の回路図で
ある。FIG. 1 is a circuit diagram of an information processing apparatus according to an embodiment of the present invention.
【図２】従来提案されている情報処理装置の一例の回路
図である。FIG. 2 is a circuit diagram of an example of a conventionally proposed information processing apparatus.
１ パリティメモリ ２−０〜２−７ データビットメモリ ３ パリティ生成回路 ４ パリティ検査回路 ５ 選択回路 ６ 選択回路 １２ アドレスバス １３ データバス １４ チップセレクト線 １５ ライトイネーブル線 １６ 制御モード線 １７ 制御モード線 Reference Signs List 1 parity memory 2-0 to 2-7 data bit memory 3 parity generation circuit 4 parity check circuit 5 selection circuit 6 selection circuit 12 address bus 13 data bus 14 chip select line 15 write enable line 16 control mode line 17 control mode line
Claims (4)
を備え、モードとして第１モード、第２モード、第３モ
ードの３つのモードを持ち、前記第２モード時と第３モ
ード時に前記パリティメモリをカバレッジメモリとして
用い、かつその際に第２モードと第３モードとで前記パ
リティメモリに対して“０”と“１”のデータを切り換
えて書き込み可能としたことを特徴とする情報処理装
置。A first mode, a second mode, and a third mode, wherein the parity memory is provided in the second mode and the third mode. An information processing apparatus which is used as a memory, and in which case, data of "0" and "1" can be switched and written in the parity memory between a second mode and a third mode.
“１”のデータの切り換えおよび書き込みを行う２本の
制御モード線および選択回路を備える請求項１の情報処
理装置。2. The information processing apparatus according to claim 1, further comprising two control mode lines and a selection circuit for switching and writing data of “0” and “1” to and from the parity memory.
を備え、モードとして第１モード、第２モード、第３モ
ードの３つのモードを持ち、前記第１のモード時に、記
憶装置に書込みを行うと、書込みアドレスに対応したパ
リティメモリにパリティデータを書込む手段と、前記第
１のモード時に記憶装置から読出しを行う読出しアドレ
スに対応した前記パリティメモリの内容をパリティ検出
回路へ出力する手段と、前記第２のモード時に書込みを
行う書込みアドレスに対応したパリティメモリに“０”
を書込む手段と、前記第２のモード時に記憶装置から読
出しを行う読出しアドレスに対応した前記パリティメモ
リの内容を読出す手段と、前記第３のモード時に記憶装
置に書込みまたは読出しがあるとアドレスに対応した前
記パリティメモリに“１”を書込む手段を有することを
特徴とする情報処理装置。3. A storage device comprising a parity memory and a data bit memory, having three modes of a first mode, a second mode, and a third mode, and performing writing to the storage device in the first mode. Means for writing parity data to a parity memory corresponding to a write address; means for outputting the contents of the parity memory corresponding to a read address for reading from a storage device in the first mode to a parity detection circuit; "0" is stored in the parity memory corresponding to the write address to be written in mode 2
Means for writing the data, a means for reading the contents of the parity memory corresponding to a read address for reading from the storage device in the second mode, and an address for writing or reading in the storage device in the third mode. An information processing apparatus, comprising: means for writing "1" to the parity memory corresponding to (1).
ドはカバレッジ実行モード、第３のモードは制御モード
である請求項１ないし３のいずれかの情報処理装置。4. The information processing apparatus according to claim 1, wherein the first mode is a normal mode, the second mode is a coverage execution mode, and the third mode is a control mode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017990A JPH10214206A (en) | 1997-01-31 | 1997-01-31 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017990A JPH10214206A (en) | 1997-01-31 | 1997-01-31 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214206A true JPH10214206A (en) | 1998-08-11 |
Family
ID=11959170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9017990A Pending JPH10214206A (en) | 1997-01-31 | 1997-01-31 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214206A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302250A (en) * | 2004-03-19 | 2005-10-27 | Sony Corp | Semiconductor device |
| JP2006172649A (en) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | Semiconductor memory |
| KR100901404B1 (en) * | 2001-11-22 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Memory circuit having parity cell array |
| JP2009129368A (en) * | 2007-11-27 | 2009-06-11 | Ricoh Co Ltd | Program, method and apparatus for verifying semiconductor integrated circuit |
-
1997
- 1997-01-31 JP JP9017990A patent/JPH10214206A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100901404B1 (en) * | 2001-11-22 | 2009-06-05 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | Memory circuit having parity cell array |
| JP2005302250A (en) * | 2004-03-19 | 2005-10-27 | Sony Corp | Semiconductor device |
| JP4569182B2 (en) * | 2004-03-19 | 2010-10-27 | ソニー株式会社 | Semiconductor device |
| JP2006172649A (en) * | 2004-12-17 | 2006-06-29 | Fujitsu Ltd | Semiconductor memory |
| JP4578226B2 (en) * | 2004-12-17 | 2010-11-10 | 富士通セミコンダクター株式会社 | Semiconductor memory |
| JP2009129368A (en) * | 2007-11-27 | 2009-06-11 | Ricoh Co Ltd | Program, method and apparatus for verifying semiconductor integrated circuit |
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