JPH10213503A - 半導体圧力センサ - Google Patents
半導体圧力センサInfo
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- JPH10213503A JPH10213503A JP1843897A JP1843897A JPH10213503A JP H10213503 A JPH10213503 A JP H10213503A JP 1843897 A JP1843897 A JP 1843897A JP 1843897 A JP1843897 A JP 1843897A JP H10213503 A JPH10213503 A JP H10213503A
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- potential
- amplifier
- output terminal
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Abstract
(57)【要約】
【課題】 ダイヤフラムの厚みを薄くすることなく、フ
ルスケール電圧の特性を高出力化することのできる半導
体圧力センサを提供する。 【解決手段】 歪みゲージとしてのピエゾ抵抗Ｒ１〜Ｒ
４によりブリッジ回路Ａが構成され、歪みゲージとして
のピエゾ抵抗Ｒ５〜Ｒ８によりブリッジ回路Ｂが構成さ
れて、ブリッジ回路Ａの高電位側電源供給端ａ１と、ブ
リッジ回路Ｂの高電位側電源供給端ｂ１とは、電源Ｖに
接続されており、ブリッジ回路Ａの低電位側電源供給端
ａ２と、ブリッジ回路Ｂの低電位側電源供給端ｂ２とは
グランド（ＧＮＤ）に接続されている。また、ブリッジ
回路Ａの低電位側出力端ａ３とブリッジ回路Ｂの高電位
側出力端ｂ３とは、減算増幅器１ａを介して接続されて
おり、ブリッジ回路Ａの高電位側出力端ａ４とブリッジ
回路Ｂの低電位側出力端ｂ４とは、減算増幅器１ｂを介
して接続されている。そして、減算増幅器１ａ，１ｂの
出力は、加算増幅器２ａに接続されている。
ルスケール電圧の特性を高出力化することのできる半導
体圧力センサを提供する。 【解決手段】 歪みゲージとしてのピエゾ抵抗Ｒ１〜Ｒ
４によりブリッジ回路Ａが構成され、歪みゲージとして
のピエゾ抵抗Ｒ５〜Ｒ８によりブリッジ回路Ｂが構成さ
れて、ブリッジ回路Ａの高電位側電源供給端ａ１と、ブ
リッジ回路Ｂの高電位側電源供給端ｂ１とは、電源Ｖに
接続されており、ブリッジ回路Ａの低電位側電源供給端
ａ２と、ブリッジ回路Ｂの低電位側電源供給端ｂ２とは
グランド（ＧＮＤ）に接続されている。また、ブリッジ
回路Ａの低電位側出力端ａ３とブリッジ回路Ｂの高電位
側出力端ｂ３とは、減算増幅器１ａを介して接続されて
おり、ブリッジ回路Ａの高電位側出力端ａ４とブリッジ
回路Ｂの低電位側出力端ｂ４とは、減算増幅器１ｂを介
して接続されている。そして、減算増幅器１ａ，１ｂの
出力は、加算増幅器２ａに接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ピエゾ抵抗を用い
たダイヤフラム型の半導体圧力センサに関するものであ
り、特に、フルスケール電圧の高出力化に関する。
たダイヤフラム型の半導体圧力センサに関するものであ
り、特に、フルスケール電圧の高出力化に関する。
【０００２】
【従来の技術】シリコン等の半導体から成るピエゾ抵抗
を用いたダイヤフラム型の半導体圧力センサは、量産性
に優れていること、小型化及び微細加工が容易で検出感
度が高いという利点があり、また、特性の再現性が良
く、信頼性も高いという理由から広く用いられている。
を用いたダイヤフラム型の半導体圧力センサは、量産性
に優れていること、小型化及び微細加工が容易で検出感
度が高いという利点があり、また、特性の再現性が良
く、信頼性も高いという理由から広く用いられている。
【０００３】従来の半導体圧力センサは、シリコン微細
加工技術を用いて半導体基板上に形成されている。図７
は、従来例に係る半導体圧力センサを示す略断面図であ
り、シリコン等の半導体基板５の一主表面の略中央をエ
ッチングすることにより凹部を形成して、薄肉部から成
るダイヤフラム５ａとダイヤフラム５ａを支持して成る
支持部５ｂとが形成されている。
加工技術を用いて半導体基板上に形成されている。図７
は、従来例に係る半導体圧力センサを示す略断面図であ
り、シリコン等の半導体基板５の一主表面の略中央をエ
ッチングすることにより凹部を形成して、薄肉部から成
るダイヤフラム５ａとダイヤフラム５ａを支持して成る
支持部５ｂとが形成されている。
【０００４】そして、半導体基板５の二主表面のダイヤ
フラム５ａには複数のピエゾ抵抗６が形成され、複数の
ピエゾ抵抗６がホイートストンブリッジ構造となるよう
に配線７が形成されている。
フラム５ａには複数のピエゾ抵抗６が形成され、複数の
ピエゾ抵抗６がホイートストンブリッジ構造となるよう
に配線７が形成されている。
【０００５】なお、ピエゾ抵抗６の形成方法の一例とし
ては、低濃度のボロン（Ｂ）をイオン注入及び熱拡散処
理を行うことにより形成する方法があり、配線７の形成
方法の一例としては、ボロン（Ｂ）雰囲気中で熱拡散を
行うことにより形成する方法がある。
ては、低濃度のボロン（Ｂ）をイオン注入及び熱拡散処
理を行うことにより形成する方法があり、配線７の形成
方法の一例としては、ボロン（Ｂ）雰囲気中で熱拡散を
行うことにより形成する方法がある。
【０００６】また、半導体基板５の二主表面上にはシリ
コン酸化膜８及びシリコン窒化膜９が形成されており、
配線７上の所望の箇所のシリコン酸化膜８及びシリコン
窒化膜９にはコンタクトホール（図示せず）が形成さ
れ、コンタクトホールを埋め込むようにアルミニウム
（Ａｌ）等から成る電極１０が形成され、電極１０と配
線７とは電気的に接続されている。
コン酸化膜８及びシリコン窒化膜９が形成されており、
配線７上の所望の箇所のシリコン酸化膜８及びシリコン
窒化膜９にはコンタクトホール（図示せず）が形成さ
れ、コンタクトホールを埋め込むようにアルミニウム
（Ａｌ）等から成る電極１０が形成され、電極１０と配
線７とは電気的に接続されている。
【０００７】この半導体圧力センサは、ダイヤフラム５
ａに圧力が印加されると、撓んだダイヤフラム５ａに発
生する応力を、ダイヤフラム５ａに形成されたピエゾ抵
抗６のピエゾ抵抗効果による抵抗値の変化として検出し
て圧力を検出するようになっている。
ａに圧力が印加されると、撓んだダイヤフラム５ａに発
生する応力を、ダイヤフラム５ａに形成されたピエゾ抵
抗６のピエゾ抵抗効果による抵抗値の変化として検出し
て圧力を検出するようになっている。
【０００８】
【発明が解決しようとする課題】ところが、上述のよう
な構成の半導体圧力センサにおいては、素子単体でのフ
ルスケール電圧が数十ｍＶ〜百数十ｍＶのオーダーであ
り、これ以上のフルスケール電圧を得るためには、ダイ
ヤフラム５ａの厚みをさらに薄くする必要があり、素子
単体の機械的強度の劣化等の問題が生じる。
な構成の半導体圧力センサにおいては、素子単体でのフ
ルスケール電圧が数十ｍＶ〜百数十ｍＶのオーダーであ
り、これ以上のフルスケール電圧を得るためには、ダイ
ヤフラム５ａの厚みをさらに薄くする必要があり、素子
単体の機械的強度の劣化等の問題が生じる。
【０００９】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ダイヤフラムの厚み
を薄くすることなく、フルスケール電圧の特性を高出力
化することのできる半導体圧力センサを提供することに
ある。
であり、その目的とするところは、ダイヤフラムの厚み
を薄くすることなく、フルスケール電圧の特性を高出力
化することのできる半導体圧力センサを提供することに
ある。
【００１０】
【課題を解決するための手段】請求項１記載の発明は、
薄肉状のダイヤフラムを有する半導体基板と、前記ダイ
ヤフラムの略中央部に２つと、周辺部に２つ形成された
歪みゲージとを有して成り、該歪みゲージがブリッジ回
路を構成して成る半導体圧力センサにおいて、前記ブリ
ッジ回路を複数構成し、該ブリッジ回路の高電位側電源
供給端に電源を接続し、前記ブリッジ回路の低電位側出
力端と隣接する前記ブリッジ回路の高電位側出力端とを
減算増幅器を介して接続し、初段の前記ブリッジ回路の
高電位側出力端と、最終段の前記ブリッジ回路の低電位
側出力端とを減算増幅器を介して接続し、前記減算増幅
器の出力電圧を加算増幅器に入力し、該加算増幅器によ
り複数の前記ブリッジ回路の高電位側出力端と低電位側
出力端との間の出力電圧の和を得るようにしたことを特
徴とするものである。
薄肉状のダイヤフラムを有する半導体基板と、前記ダイ
ヤフラムの略中央部に２つと、周辺部に２つ形成された
歪みゲージとを有して成り、該歪みゲージがブリッジ回
路を構成して成る半導体圧力センサにおいて、前記ブリ
ッジ回路を複数構成し、該ブリッジ回路の高電位側電源
供給端に電源を接続し、前記ブリッジ回路の低電位側出
力端と隣接する前記ブリッジ回路の高電位側出力端とを
減算増幅器を介して接続し、初段の前記ブリッジ回路の
高電位側出力端と、最終段の前記ブリッジ回路の低電位
側出力端とを減算増幅器を介して接続し、前記減算増幅
器の出力電圧を加算増幅器に入力し、該加算増幅器によ
り複数の前記ブリッジ回路の高電位側出力端と低電位側
出力端との間の出力電圧の和を得るようにしたことを特
徴とするものである。
【００１１】請求項２記載の発明は、薄肉状のダイヤフ
ラムを有する半導体基板と、前記ダイヤフラムの略中央
部に２つと、周辺部に２つ形成された歪みゲージとを有
して成り、該歪みゲージがブリッジ回路を構成して成る
半導体圧力センサにおいて、前記ブリッジ回路を複数構
成し、該ブリッジ回路の高電位側電源供給端に電源を接
続し、前記ブリッジ回路の低電位側出力端と高電位側出
力端とを減算増幅器を介して接続し、複数の前記減算増
幅器の出力電圧を加算増幅器に入力し、該加算増幅器に
より複数の前記ブリッジ回路の高電位側出力端と低電位
側出力端との間の出力電圧の和を得るようにしたことを
特徴とするものである。
ラムを有する半導体基板と、前記ダイヤフラムの略中央
部に２つと、周辺部に２つ形成された歪みゲージとを有
して成り、該歪みゲージがブリッジ回路を構成して成る
半導体圧力センサにおいて、前記ブリッジ回路を複数構
成し、該ブリッジ回路の高電位側電源供給端に電源を接
続し、前記ブリッジ回路の低電位側出力端と高電位側出
力端とを減算増幅器を介して接続し、複数の前記減算増
幅器の出力電圧を加算増幅器に入力し、該加算増幅器に
より複数の前記ブリッジ回路の高電位側出力端と低電位
側出力端との間の出力電圧の和を得るようにしたことを
特徴とするものである。
【００１２】請求項３記載の発明は、請求項１記載の半
導体圧力センサにおいて、前記複数のブリッジ回路を同
一チップ上に形成するようにしたことを特徴とするもの
である。
導体圧力センサにおいて、前記複数のブリッジ回路を同
一チップ上に形成するようにしたことを特徴とするもの
である。
【００１３】
【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。
図面に基づき説明する。
【００１４】＝実施形態１＝ 図１は、本発明の一実施形態に係る半導体圧力センサを
示す略等価回路図であり、図２は、本実施形態に係る半
導体圧力センサの一例を示す等価回路図であり、図３
は、ダイヤフラム５ａへのピエゾ抵抗Ｒ２０〜Ｒ２３の
配置状態を示す模式図であり、（ａ）は半導体圧力セン
サの上面から見た状態を示す略平面図であり、（ｂ）は
（ａ）の略等価回路図である。なお、図３における半導
体圧力センサの略断面図は、従来例として図７に示す半
導体圧力センサと同様であるので、同一箇所には同一符
号を付してここでは説明を省略する。
示す略等価回路図であり、図２は、本実施形態に係る半
導体圧力センサの一例を示す等価回路図であり、図３
は、ダイヤフラム５ａへのピエゾ抵抗Ｒ２０〜Ｒ２３の
配置状態を示す模式図であり、（ａ）は半導体圧力セン
サの上面から見た状態を示す略平面図であり、（ｂ）は
（ａ）の略等価回路図である。なお、図３における半導
体圧力センサの略断面図は、従来例として図７に示す半
導体圧力センサと同様であるので、同一箇所には同一符
号を付してここでは説明を省略する。
【００１５】歪みゲージとしてのピエゾ抵抗Ｒ１〜Ｒ４
によりブリッジ回路Ａが構成され、歪みゲージとしての
ピエゾ抵抗Ｒ５〜Ｒ８によりブリッジ回路Ｂが構成され
て、ブリッジ回路Ａの高電位側電源供給端ａ１と、ブリ
ッジ回路Ｂの高電位側電源供給端ｂ１とは、電源Ｖに接
続されており、ブリッジ回路Ａの低電位側電源供給端ａ
２と、ブリッジ回路Ｂの低電位側電源供給端ｂ２とはグ
ランド（ＧＮＤ）に接続されている。
によりブリッジ回路Ａが構成され、歪みゲージとしての
ピエゾ抵抗Ｒ５〜Ｒ８によりブリッジ回路Ｂが構成され
て、ブリッジ回路Ａの高電位側電源供給端ａ１と、ブリ
ッジ回路Ｂの高電位側電源供給端ｂ１とは、電源Ｖに接
続されており、ブリッジ回路Ａの低電位側電源供給端ａ
２と、ブリッジ回路Ｂの低電位側電源供給端ｂ２とはグ
ランド（ＧＮＤ）に接続されている。
【００１６】また、ブリッジ回路Ａの低電位側出力端ａ
３とブリッジ回路Ｂの高電位側出力端ｂ３とは、減算増
幅器１ａを介して接続されており、ブリッジ回路Ａの高
電位側出力端ａ４とブリッジ回路Ｂの低電位側出力端ｂ
４とは、減算増幅器１ｂを介して接続されている。そし
て、減算増幅器１ａ，１ｂの出力は、加算増幅器２ａに
接続されている。
３とブリッジ回路Ｂの高電位側出力端ｂ３とは、減算増
幅器１ａを介して接続されており、ブリッジ回路Ａの高
電位側出力端ａ４とブリッジ回路Ｂの低電位側出力端ｂ
４とは、減算増幅器１ｂを介して接続されている。そし
て、減算増幅器１ａ，１ｂの出力は、加算増幅器２ａに
接続されている。
【００１７】次に、本実施形態に用いた半導体圧力セン
サのさらに詳細な等価回路図について説明する。なお、
説明の便宜上、図１と同一箇所には同一符号を付して説
明を省略する。また、図２に示す等価回路図は、本実施
形態を示す一例であって、これに限定されるものではな
い。
サのさらに詳細な等価回路図について説明する。なお、
説明の便宜上、図１と同一箇所には同一符号を付して説
明を省略する。また、図２に示す等価回路図は、本実施
形態を示す一例であって、これに限定されるものではな
い。
【００１８】ブリッジ回路Ａの低電位側出力端ａ３は、
抵抗Ｒ９及び抵抗Ｒ１１を介してＧＮＤに接続されてお
り、抵抗Ｒ９と抵抗Ｒ１１との接続点は、増幅器Ａｍｐ
１の＋側端子に接続されている。
抵抗Ｒ９及び抵抗Ｒ１１を介してＧＮＤに接続されてお
り、抵抗Ｒ９と抵抗Ｒ１１との接続点は、増幅器Ａｍｐ
１の＋側端子に接続されている。
【００１９】また、ブリッジ回路Ｂの高電位側出力端ｂ
３は、抵抗Ｒ１０及び抵抗Ｒ１２を介して増幅器Ａｍｐ
１の出力端子に接続されており、抵抗Ｒ１０と抵抗Ｒ１
２との接続点は、増幅器Ａｍｐ１の−側端子に接続され
ている。
３は、抵抗Ｒ１０及び抵抗Ｒ１２を介して増幅器Ａｍｐ
１の出力端子に接続されており、抵抗Ｒ１０と抵抗Ｒ１
２との接続点は、増幅器Ａｍｐ１の−側端子に接続され
ている。
【００２０】ここで、減算増幅器１ａは、増幅器Ａｍｐ
１と抵抗Ｒ９〜Ｒ１２とで構成され、高電位側出力端ｂ
３と低電位側出力端ａ３とから出力される電圧の差電圧
を出力する。また、本実施形態においては、抵抗Ｒ９〜
Ｒ１２の抵抗値を同じ値に設定している。なお、抵抗Ｒ
９〜Ｒ１２の抵抗値を全て同じ値にすると、増幅器Ａｍ
ｐ１の利得は１となる。
１と抵抗Ｒ９〜Ｒ１２とで構成され、高電位側出力端ｂ
３と低電位側出力端ａ３とから出力される電圧の差電圧
を出力する。また、本実施形態においては、抵抗Ｒ９〜
Ｒ１２の抵抗値を同じ値に設定している。なお、抵抗Ｒ
９〜Ｒ１２の抵抗値を全て同じ値にすると、増幅器Ａｍ
ｐ１の利得は１となる。
【００２１】ブリッジ回路Ａの高電位側出力端ａ４は、
抵抗Ｒ１３及び抵抗Ｒ１５を介してＧＮＤに接続されて
おり、ブリッジ回路Ｂの低電位側出力端ｂ４は、抵抗Ｒ
１４及びＲ１６を介して増幅器Ａｍｐ２の出力端子に接
続されている。
抵抗Ｒ１３及び抵抗Ｒ１５を介してＧＮＤに接続されて
おり、ブリッジ回路Ｂの低電位側出力端ｂ４は、抵抗Ｒ
１４及びＲ１６を介して増幅器Ａｍｐ２の出力端子に接
続されている。
【００２２】また、抵抗Ｒ１３と抵抗Ｒ１５との接続点
は、増幅器Ａｍｐ２の＋側端子に接続されており、抵抗
Ｒ１４と抵抗Ｒ１６との接続点は、増幅器Ａｍｐ２の−
側端子に接続されている。
は、増幅器Ａｍｐ２の＋側端子に接続されており、抵抗
Ｒ１４と抵抗Ｒ１６との接続点は、増幅器Ａｍｐ２の−
側端子に接続されている。
【００２３】ここで、減算増幅器１ｂは、増幅器Ａｍｐ
２と抵抗Ｒ１３〜Ｒ１６とで構成され、本実施形態にお
いては、抵抗Ｒ１３〜Ｒ１６の抵抗値を同じ値に設定し
ている。
２と抵抗Ｒ１３〜Ｒ１６とで構成され、本実施形態にお
いては、抵抗Ｒ１３〜Ｒ１６の抵抗値を同じ値に設定し
ている。
【００２４】増幅器Ａｍｐ１と増幅器Ａｍｐ２の出力電
圧は、それぞれ抵抗Ｒ１７及び抵抗Ｒ１８を介して増幅
器Ａｍｐ３の−側端子に入力され、増幅器Ａｍｐ３の＋
側端子は、グランド（ＧＮＤ）に接続されている。
圧は、それぞれ抵抗Ｒ１７及び抵抗Ｒ１８を介して増幅
器Ａｍｐ３の−側端子に入力され、増幅器Ａｍｐ３の＋
側端子は、グランド（ＧＮＤ）に接続されている。
【００２５】また、増幅器Ａｍｐ３の−側端子は、抵抗
Ｒ１９を介して増幅器Ａｍｐ３の出力端子に接続されて
いる。
Ｒ１９を介して増幅器Ａｍｐ３の出力端子に接続されて
いる。
【００２６】ここで、加算増幅器２ａは、増幅器Ａｍｐ
３と抵抗Ｒ１７〜Ｒ１９とで構成され、増幅器Ａｍｐ１
と増幅器Ａｍｐ２とから出力される電圧の和電圧を出力
する。
３と抵抗Ｒ１７〜Ｒ１９とで構成され、増幅器Ａｍｐ１
と増幅器Ａｍｐ２とから出力される電圧の和電圧を出力
する。
【００２７】次に、ダイヤフラム５ａが撓んだときのピ
エゾ抵抗Ｒ２０〜Ｒ２３の作用を図３に基づいて説明す
る。ダイヤフラム５ａに正の圧力を印加したとき、ダイ
ヤフラム５ａの薄肉部は、ピエゾ抵抗Ｒ２０〜Ｒ２３が
形成された面側に撓んだ形になる。このとき、図３
（ａ）のダイヤフラム５ａの薄肉部中央付近に形成され
ているピエゾ抵抗Ｒ２０，Ｒ２２には、引っ張りの応力
がかかり、ダイヤフラム５ａの薄肉部周辺部分に形成さ
れているピエゾ抵抗Ｒ２１，Ｒ２３には、圧縮の応力が
かかることになる。
エゾ抵抗Ｒ２０〜Ｒ２３の作用を図３に基づいて説明す
る。ダイヤフラム５ａに正の圧力を印加したとき、ダイ
ヤフラム５ａの薄肉部は、ピエゾ抵抗Ｒ２０〜Ｒ２３が
形成された面側に撓んだ形になる。このとき、図３
（ａ）のダイヤフラム５ａの薄肉部中央付近に形成され
ているピエゾ抵抗Ｒ２０，Ｒ２２には、引っ張りの応力
がかかり、ダイヤフラム５ａの薄肉部周辺部分に形成さ
れているピエゾ抵抗Ｒ２１，Ｒ２３には、圧縮の応力が
かかることになる。
【００２８】ピエゾ抵抗は、引っ張り応力がかかったと
きには抵抗値は増加する方向へ、圧縮の応力がかかった
ときには抵抗値は減少する方向へ推移する。
きには抵抗値は増加する方向へ、圧縮の応力がかかった
ときには抵抗値は減少する方向へ推移する。
【００２９】そこで、図３（ｂ）に示すように、ピエゾ
抵抗Ｒ２０〜Ｒ２３によりホイートストンブリッジ構造
を形成し、高電位側電源供給端３ａと低電位側電源供給
端３ｂ間にバイアスを印加すれば、ブリッジ回路の電圧
出力端４ａ，４ｂにあらわれる電圧は、電圧出力端４ａ
側の方が電圧出力端４ｂ側より高くなる。
抵抗Ｒ２０〜Ｒ２３によりホイートストンブリッジ構造
を形成し、高電位側電源供給端３ａと低電位側電源供給
端３ｂ間にバイアスを印加すれば、ブリッジ回路の電圧
出力端４ａ，４ｂにあらわれる電圧は、電圧出力端４ａ
側の方が電圧出力端４ｂ側より高くなる。
【００３０】従って、図１の回路において、ピエゾ抵抗
Ｒ１，Ｒ３，Ｒ５，Ｒ７がダイヤフラム５ａの薄肉部の
中央付近に、ピエゾ抵抗Ｒ２，Ｒ４，Ｒ６，Ｒ８がダイ
ヤフラム５ａの薄肉部の周辺部に形成されているとする
と、ダイヤフラム５ａに正の圧力が印加されたとき、ブ
リッジ回路Ａでは高電位側出力端ａ４側が低電位側出力
端ａ３側より電位が高く、ブリッジ回路Ｂでは高電位側
出力端ｂ３側が低電位側出力端ｂ４側より電位が高くな
る。
Ｒ１，Ｒ３，Ｒ５，Ｒ７がダイヤフラム５ａの薄肉部の
中央付近に、ピエゾ抵抗Ｒ２，Ｒ４，Ｒ６，Ｒ８がダイ
ヤフラム５ａの薄肉部の周辺部に形成されているとする
と、ダイヤフラム５ａに正の圧力が印加されたとき、ブ
リッジ回路Ａでは高電位側出力端ａ４側が低電位側出力
端ａ３側より電位が高く、ブリッジ回路Ｂでは高電位側
出力端ｂ３側が低電位側出力端ｂ４側より電位が高くな
る。
【００３１】ここで、ブリッジ回路Ａの低電位側出力端
ａ３と、ブリッジ回路Ｂの高電位側出力端ｂ３とを減算
増幅器１ａを介して接続する。減算増幅器１ａは、ブリ
ッジ回路Ａの低電位側出力端ａ３とブリッジ回路Ｂの高
電位側出力端ｂ３との間の電位差を読みとり、その電位
差を加算増幅器２ａに出力する。
ａ３と、ブリッジ回路Ｂの高電位側出力端ｂ３とを減算
増幅器１ａを介して接続する。減算増幅器１ａは、ブリ
ッジ回路Ａの低電位側出力端ａ３とブリッジ回路Ｂの高
電位側出力端ｂ３との間の電位差を読みとり、その電位
差を加算増幅器２ａに出力する。
【００３２】また、ブリッジ回路Ａの高電位側出力端ａ
４とブリッジ回路Ｂの低電位側出力端ｂ４とを減算増幅
器１ｂを介して接続する。減算増幅器１ｂは、ブリッジ
回路Ａの高電位側出力端ａ４とブリッジ回路Ｂの低電位
側出力端ｂ４との間の電位差を読みとり、その電位差を
加算増幅器２ａに出力する。加算増幅器２ａは、減算増
幅器１ａ，１ｂからの出力電圧の和を出力する。
４とブリッジ回路Ｂの低電位側出力端ｂ４とを減算増幅
器１ｂを介して接続する。減算増幅器１ｂは、ブリッジ
回路Ａの高電位側出力端ａ４とブリッジ回路Ｂの低電位
側出力端ｂ４との間の電位差を読みとり、その電位差を
加算増幅器２ａに出力する。加算増幅器２ａは、減算増
幅器１ａ，１ｂからの出力電圧の和を出力する。
【００３３】従って、加算増幅器２ａから出力される電
圧は、ブリッジ回路Ａ，Ｂで発生するフルスケール電圧
の和となり、ダイヤフラム５ａの薄肉部を薄くすること
なくフルスケール電圧の高出力化が可能となる。
圧は、ブリッジ回路Ａ，Ｂで発生するフルスケール電圧
の和となり、ダイヤフラム５ａの薄肉部を薄くすること
なくフルスケール電圧の高出力化が可能となる。
【００３４】なお、本実施形態においては、２つのブリ
ッジ回路Ａ，Ｂを用いた半導体圧力センサの回路につい
て説明したが、これに限定される必要はなく、３つ以上
のブリッジ回路を用いた場合にも適用できる。
ッジ回路Ａ，Ｂを用いた半導体圧力センサの回路につい
て説明したが、これに限定される必要はなく、３つ以上
のブリッジ回路を用いた場合にも適用できる。
【００３５】＝実施形態２＝ 図４は、本発明の他の実施形態に係る半導体圧力センサ
を示す略等価回路図であり、図５は、本実施形態に係る
半導体圧力センサの一例を示す等価回路図である。ピエ
ゾ抵抗Ｒ１〜Ｒ４によりブリッジ回路Ａが構成され、ピ
エゾ抵抗Ｒ５〜Ｒ８によりブリッジ回路Ｂが構成され
て、ブリッジ回路Ａの高電位側電源供給端ａ１と、ブリ
ッジ回路Ｂの高電位側電源供給端ｂ１とは、電源Ｖに接
続されており、ブリッジ回路Ａの低電位側電源供給端ａ
２と、ブリッジ回路Ｂの低電位側電源供給端ｂ２とはグ
ランド（ＧＮＤ）に接続されている。
を示す略等価回路図であり、図５は、本実施形態に係る
半導体圧力センサの一例を示す等価回路図である。ピエ
ゾ抵抗Ｒ１〜Ｒ４によりブリッジ回路Ａが構成され、ピ
エゾ抵抗Ｒ５〜Ｒ８によりブリッジ回路Ｂが構成され
て、ブリッジ回路Ａの高電位側電源供給端ａ１と、ブリ
ッジ回路Ｂの高電位側電源供給端ｂ１とは、電源Ｖに接
続されており、ブリッジ回路Ａの低電位側電源供給端ａ
２と、ブリッジ回路Ｂの低電位側電源供給端ｂ２とはグ
ランド（ＧＮＤ）に接続されている。
【００３６】また、ブリッジ回路Ａの低電位側出力端ａ
３と高電位側出力端ａ４とは、減算増幅器１ｃを介して
接続されており、ブリッジ回路Ｂの高電位側出力端ｂ３
と低電位側出力端ｂ４とは、減算増幅器１ｄを介して接
続されている。そして、減算増幅器１ｃ，１ｄの出力
は、加算増幅器２ｂに接続されている。
３と高電位側出力端ａ４とは、減算増幅器１ｃを介して
接続されており、ブリッジ回路Ｂの高電位側出力端ｂ３
と低電位側出力端ｂ４とは、減算増幅器１ｄを介して接
続されている。そして、減算増幅器１ｃ，１ｄの出力
は、加算増幅器２ｂに接続されている。
【００３７】次に、本実施形態に用いた半導体圧力セン
サのさらに詳細な等価回路図について説明する。なお、
説明の便宜上、図４と同一箇所には同一符号を付して説
明を省略する。また、図５に示す等価回路図は、本実施
形態を示す一例であって、これに限定されるものではな
い。
サのさらに詳細な等価回路図について説明する。なお、
説明の便宜上、図４と同一箇所には同一符号を付して説
明を省略する。また、図５に示す等価回路図は、本実施
形態を示す一例であって、これに限定されるものではな
い。
【００３８】ブリッジ回路Ａの高電位側出力端ａ４は、
抵抗Ｒ２４及び抵抗Ｒ２６を介してグランド（ＧＮＤ）
に接続されており、抵抗Ｒ２４と抵抗Ｒ２６との接続点
は、増幅器Ａｍｐ４の＋側端子に接続されている。
抵抗Ｒ２４及び抵抗Ｒ２６を介してグランド（ＧＮＤ）
に接続されており、抵抗Ｒ２４と抵抗Ｒ２６との接続点
は、増幅器Ａｍｐ４の＋側端子に接続されている。
【００３９】また、低電位側出力端ａ３は、抵抗Ｒ２５
及び抵抗Ｒ２７を介して増幅器Ａｍｐ４の出力端子に接
続されており、抵抗Ｒ２５と抵抗Ｒ２７との接続点は、
増幅器Ａｍｐ４の−側端子に接続されている。
及び抵抗Ｒ２７を介して増幅器Ａｍｐ４の出力端子に接
続されており、抵抗Ｒ２５と抵抗Ｒ２７との接続点は、
増幅器Ａｍｐ４の−側端子に接続されている。
【００４０】ここで、減算増幅器１ｃは、増幅器Ａｍｐ
４と抵抗Ｒ２４〜Ｒ２７とで構成され、高電位側出力端
ａ４と低電位側出力端ａ３とから出力される電圧の差電
圧を出力する。また、本実施形態においては、抵抗Ｒ２
４〜Ｒ２７の抵抗値を同じ値に設定している。なお、抵
抗Ｒ２４〜Ｒ２７の抵抗値を全て同じ値にすると、増幅
器Ａｍｐ４の利得は１となる。
４と抵抗Ｒ２４〜Ｒ２７とで構成され、高電位側出力端
ａ４と低電位側出力端ａ３とから出力される電圧の差電
圧を出力する。また、本実施形態においては、抵抗Ｒ２
４〜Ｒ２７の抵抗値を同じ値に設定している。なお、抵
抗Ｒ２４〜Ｒ２７の抵抗値を全て同じ値にすると、増幅
器Ａｍｐ４の利得は１となる。
【００４１】ブリッジ回路Ｂの高電位側出力端ｂ３は、
抵抗Ｒ２８及び抵抗Ｒ３０を介してグランド（ＧＮＤ）
に接続されており、抵抗Ｒ２８と抵抗Ｒ３０との接続点
は、増幅器Ａｍｐ５の＋側端子に接続されている。
抵抗Ｒ２８及び抵抗Ｒ３０を介してグランド（ＧＮＤ）
に接続されており、抵抗Ｒ２８と抵抗Ｒ３０との接続点
は、増幅器Ａｍｐ５の＋側端子に接続されている。
【００４２】また、低電位側出力端ｂ４は、抵抗Ｒ２９
及び抵抗Ｒ３１を介して増幅器Ａｍｐ５の出力端子に接
続されており、抵抗Ｒ２９と抵抗Ｒ３１との接続点は、
増幅器Ａｍｐ５の−側端子に接続されている。
及び抵抗Ｒ３１を介して増幅器Ａｍｐ５の出力端子に接
続されており、抵抗Ｒ２９と抵抗Ｒ３１との接続点は、
増幅器Ａｍｐ５の−側端子に接続されている。
【００４３】ここで、減算増幅器１ｄは、増幅器Ａｍｐ
５と抵抗Ｒ２８〜Ｒ３１とで構成され、本実施形態にお
いては、抵抗Ｒ２８〜Ｒ３１の抵抗値を同じ値に設定し
ている。
５と抵抗Ｒ２８〜Ｒ３１とで構成され、本実施形態にお
いては、抵抗Ｒ２８〜Ｒ３１の抵抗値を同じ値に設定し
ている。
【００４４】増幅器Ａｍｐ４と増幅器Ａｍｐ５の出力電
圧は、それぞれ抵抗Ｒ３２及び抵抗Ｒ３３を介して増幅
器Ａｍｐ６の−側端子に入力され、増幅器Ａｍｐ６の＋
側端子は、グランド（ＧＮＤ）に接続されている。
圧は、それぞれ抵抗Ｒ３２及び抵抗Ｒ３３を介して増幅
器Ａｍｐ６の−側端子に入力され、増幅器Ａｍｐ６の＋
側端子は、グランド（ＧＮＤ）に接続されている。
【００４５】また、増幅器Ａｍｐ６の−側端子は、抵抗
Ｒ３４を介して増幅器Ａｍｐ６の出力端子に接続されて
いる。
Ｒ３４を介して増幅器Ａｍｐ６の出力端子に接続されて
いる。
【００４６】ここで、加算増幅器２ｂは、増幅器Ａｍｐ
６と抵抗Ｒ３２〜Ｒ３４とで構成され、増幅器Ａｍｐ４
と増幅器Ａｍｐ５とから出力される電圧の和電圧を出力
する。
６と抵抗Ｒ３２〜Ｒ３４とで構成され、増幅器Ａｍｐ４
と増幅器Ａｍｐ５とから出力される電圧の和電圧を出力
する。
【００４７】従って、本実施形態においても、実施形態
１と同様に加算増幅器２ｂから出力される電圧は、ブリ
ッジ回路Ａ，Ｂで発生するフルスケール電圧の和とな
り、ダイヤフラム５ａの薄肉部を薄くすることなくフル
スケール電圧の高出力化が可能となる。
１と同様に加算増幅器２ｂから出力される電圧は、ブリ
ッジ回路Ａ，Ｂで発生するフルスケール電圧の和とな
り、ダイヤフラム５ａの薄肉部を薄くすることなくフル
スケール電圧の高出力化が可能となる。
【００４８】なお、本実施形態においては、２つのブリ
ッジ回路Ａ，Ｂを用いた半導体圧力センサの回路につい
て説明したが、これに限定される必要はなく、３つ以上
のブリッジ回路を用いた場合にも適用できる。
ッジ回路Ａ，Ｂを用いた半導体圧力センサの回路につい
て説明したが、これに限定される必要はなく、３つ以上
のブリッジ回路を用いた場合にも適用できる。
【００４９】＝実施形態３＝ 図６は、本発明の他の実施形態に係る半導体圧力センサ
を示す模式図であり、（ａ）は、上面から見た状態を示
す略平面図であり、（ｂ）は略断面図である。本実施形
態に係る半導体圧力センサは、シリコン等の半導体基板
５の一方の面をエッチングすることにより凹部を形成し
て薄肉部より成るダイヤフラム５ａとダイヤフラム５ａ
を支持して成る支持部５ｂとを形成し、半導体基板５の
他方の面のダイヤフラム５ａに、図６（ａ）に示すよう
にダイヤフラム５ａの略中央付近に２つと、周辺部に２
つの歪みゲージとしてのピエゾ抵抗６を形成し、４つの
ピエゾ抵抗６と電気的に接続されるように配線７を形成
する。
を示す模式図であり、（ａ）は、上面から見た状態を示
す略平面図であり、（ｂ）は略断面図である。本実施形
態に係る半導体圧力センサは、シリコン等の半導体基板
５の一方の面をエッチングすることにより凹部を形成し
て薄肉部より成るダイヤフラム５ａとダイヤフラム５ａ
を支持して成る支持部５ｂとを形成し、半導体基板５の
他方の面のダイヤフラム５ａに、図６（ａ）に示すよう
にダイヤフラム５ａの略中央付近に２つと、周辺部に２
つの歪みゲージとしてのピエゾ抵抗６を形成し、４つの
ピエゾ抵抗６と電気的に接続されるように配線７を形成
する。
【００５０】なお、ピエゾ抵抗６の形成方法の一例とし
ては、低濃度のボロン（Ｂ）をイオン注入及び熱拡散処
理を行うことにより形成する方法があり、配線７の形成
方法の一例としては、ボロン（Ｂ）雰囲気中で熱拡散を
行うことにより形成する方法がある。
ては、低濃度のボロン（Ｂ）をイオン注入及び熱拡散処
理を行うことにより形成する方法があり、配線７の形成
方法の一例としては、ボロン（Ｂ）雰囲気中で熱拡散を
行うことにより形成する方法がある。
【００５１】また、半導体基板１のピエゾ抵抗６が形成
された面側全面にはシリコン酸化膜８及びシリコン窒化
膜９が形成されており、配線７上の所望の箇所のシリコ
ン酸化膜８及びシリコン窒化膜９にはコンタクトホール
（図示せず）が形成され、コンタクトホールを埋め込む
ようにアルミニウム（Ａｌ）等から成る電極１０が形成
され、電極１０と配線７とは電気的に接続され、電極１
０及び配線７により４つのピエゾ抵抗６はブリッジ回路
を構成している。そして、本実施形態においては、１つ
のダイヤフラム５ａには１つのブリッジ回路が構成さ
れ、２つのブリッジ回路を１チップ上に形成するように
している。
された面側全面にはシリコン酸化膜８及びシリコン窒化
膜９が形成されており、配線７上の所望の箇所のシリコ
ン酸化膜８及びシリコン窒化膜９にはコンタクトホール
（図示せず）が形成され、コンタクトホールを埋め込む
ようにアルミニウム（Ａｌ）等から成る電極１０が形成
され、電極１０と配線７とは電気的に接続され、電極１
０及び配線７により４つのピエゾ抵抗６はブリッジ回路
を構成している。そして、本実施形態においては、１つ
のダイヤフラム５ａには１つのブリッジ回路が構成さ
れ、２つのブリッジ回路を１チップ上に形成するように
している。
【００５２】従って、４つのピエゾ抵抗６により構成さ
れた２組のブリッジ回路の高電位側電源供給端，低電位
側電源供給端，高電位側出力端及び低電位側出力端を実
施形態１及び２に示す回路のように配線することによ
り、同一チップ上においてダイヤフラム５ａの薄肉部を
薄くすることなくフルスケール電圧の高出力化が可能と
なる。
れた２組のブリッジ回路の高電位側電源供給端，低電位
側電源供給端，高電位側出力端及び低電位側出力端を実
施形態１及び２に示す回路のように配線することによ
り、同一チップ上においてダイヤフラム５ａの薄肉部を
薄くすることなくフルスケール電圧の高出力化が可能と
なる。
【００５３】なお、本実施形態においては、２つのブリ
ッジ回路を用いた半導体圧力センサについて説明した
が、これに限定される必要はなく、３つ以上のブリッジ
回路を用いた場合にも適用できる。
ッジ回路を用いた半導体圧力センサについて説明した
が、これに限定される必要はなく、３つ以上のブリッジ
回路を用いた場合にも適用できる。
【００５４】
【発明の効果】請求項１記載の発明は、薄肉状のダイヤ
フラムを有する半導体基板と、ダイヤフラムの略中央部
に２つと、周辺部に２つ形成された歪みゲージとを有し
て成り、歪みゲージがブリッジ回路を構成して成る半導
体圧力センサにおいて、ブリッジ回路を複数構成し、ブ
リッジ回路の高電位側電源供給端に電源を接続し、ブリ
ッジ回路の低電位側出力端と隣接するブリッジ回路の高
電位側出力端とを減算増幅器を介して接続し、初段のブ
リッジ回路の高電位側出力端と、最終段のブリッジ回路
の低電位側出力端とを減算増幅器を介して接続し、減算
増幅器の出力電圧を加算増幅器に入力し、加算増幅器に
より複数のブリッジ回路の高電位側出力端と低電位側出
力端との間の出力電圧の和を得るようにしたので、加算
増幅器から出力される電圧は、各ブリッジ回路で発生す
るフルスケール電圧の和となり、ダイヤフラムの厚みを
薄くすることなく、フルスケール電圧の特性を高出力化
することのできる半導体圧力センサを提供することがで
きた。
フラムを有する半導体基板と、ダイヤフラムの略中央部
に２つと、周辺部に２つ形成された歪みゲージとを有し
て成り、歪みゲージがブリッジ回路を構成して成る半導
体圧力センサにおいて、ブリッジ回路を複数構成し、ブ
リッジ回路の高電位側電源供給端に電源を接続し、ブリ
ッジ回路の低電位側出力端と隣接するブリッジ回路の高
電位側出力端とを減算増幅器を介して接続し、初段のブ
リッジ回路の高電位側出力端と、最終段のブリッジ回路
の低電位側出力端とを減算増幅器を介して接続し、減算
増幅器の出力電圧を加算増幅器に入力し、加算増幅器に
より複数のブリッジ回路の高電位側出力端と低電位側出
力端との間の出力電圧の和を得るようにしたので、加算
増幅器から出力される電圧は、各ブリッジ回路で発生す
るフルスケール電圧の和となり、ダイヤフラムの厚みを
薄くすることなく、フルスケール電圧の特性を高出力化
することのできる半導体圧力センサを提供することがで
きた。
【００５５】請求項２記載の発明は、薄肉状のダイヤフ
ラムを有する半導体基板と、ダイヤフラムの略中央部に
２つと、周辺部に２つ形成された歪みゲージとを有して
成り、歪みゲージがブリッジ回路を構成して成る半導体
圧力センサにおいて、ブリッジ回路を複数構成し、ブリ
ッジ回路の高電位側電源供給端に電源を接続し、ブリッ
ジ回路の低電位側出力端と高電位側出力端とを減算増幅
器を介して接続し、複数の減算増幅器の出力電圧を加算
増幅器に入力し、加算増幅器により複数のブリッジ回路
の高電位側出力端と低電位側出力端との間の出力電圧の
和を得るようにしたので、加算増幅器から出力される電
圧は、各ブリッジ回路で発生するフルスケール電圧の和
となり、ダイヤフラムの厚みを薄くすることなく、フル
スケール電圧の特性を高出力化することのできる半導体
圧力センサを提供することができた。
ラムを有する半導体基板と、ダイヤフラムの略中央部に
２つと、周辺部に２つ形成された歪みゲージとを有して
成り、歪みゲージがブリッジ回路を構成して成る半導体
圧力センサにおいて、ブリッジ回路を複数構成し、ブリ
ッジ回路の高電位側電源供給端に電源を接続し、ブリッ
ジ回路の低電位側出力端と高電位側出力端とを減算増幅
器を介して接続し、複数の減算増幅器の出力電圧を加算
増幅器に入力し、加算増幅器により複数のブリッジ回路
の高電位側出力端と低電位側出力端との間の出力電圧の
和を得るようにしたので、加算増幅器から出力される電
圧は、各ブリッジ回路で発生するフルスケール電圧の和
となり、ダイヤフラムの厚みを薄くすることなく、フル
スケール電圧の特性を高出力化することのできる半導体
圧力センサを提供することができた。
【００５６】請求項３記載の発明は、請求項１記載の半
導体圧力センサにおいて、複数のブリッジ回路を同一チ
ップ上に形成するようにしたので、複数のダイヤフラム
に同時に印加された圧力に対し、同方向に複数のダイヤ
フラムが撓んだときのブリッジ回路の出力の和を得るこ
とができる。
導体圧力センサにおいて、複数のブリッジ回路を同一チ
ップ上に形成するようにしたので、複数のダイヤフラム
に同時に印加された圧力に対し、同方向に複数のダイヤ
フラムが撓んだときのブリッジ回路の出力の和を得るこ
とができる。
【図１】本発明の一実施形態に係る半導体圧力センサを
示す略等価回路図である。
示す略等価回路図である。
【図２】本実施形態に係る半導体圧力センサの一例を示
す等価回路図である。
す等価回路図である。
【図３】ダイヤフラムへのピエゾ抵抗の配置状態を示す
模式図であり、（ａ）は半導体圧力センサの上面から見
た状態を示す略平面図であり、（ｂ）は（ａ）の略等価
回路図である。
模式図であり、（ａ）は半導体圧力センサの上面から見
た状態を示す略平面図であり、（ｂ）は（ａ）の略等価
回路図である。
【図４】本発明の他の実施形態に係る半導体圧力センサ
を示す略等価回路図である。
を示す略等価回路図である。
【図５】本実施形態に係る半導体圧力センサの一例を示
す等価回路図である。
す等価回路図である。
【図６】本発明の他の実施形態に係る半導体圧力センサ
を示す模式図であり、（ａ）は、上面から見た状態を示
す略平面図であり、（ｂ）は略断面図である。
を示す模式図であり、（ａ）は、上面から見た状態を示
す略平面図であり、（ｂ）は略断面図である。
【図７】従来例に係る半導体圧力センサを示す略断面図
である。
である。
Ｒ１〜Ｒ８，Ｒ２０〜Ｒ２３ ピエゾ抵抗 Ｒ９〜Ｒ１９，Ｒ２４〜Ｒ３４ 抵抗 Ａ，Ｂ ブリッジ回路 Ｖ 電源 ａ１，ｂ１ 高電位側電源供給源 ａ２，ｂ２ 低電位側電源供給源 ａ３，ｂ４ 低電位側出力端 ａ４，ｂ３ 高電位側出力端 Amp１〜Amp６ 増幅器 １ａ〜１ｄ 減算増幅器 ２ａ，２ｂ 加算増幅器 ３ａ 高電位側電源供給源 ３ｂ 低電位側電源供給源 ４ａ，４ｂ 電圧出力端 ５ 半導体基板 ５ａ ダイヤフラム ５ｂ 支持部 ６ ピエゾ抵抗 ７ 配線 ８ シリコン酸化膜 ９ シリコン窒化膜 １０ 電極
Claims (3)
- 【請求項１】 薄肉状のダイヤフラムを有する半導体基
板と、前記ダイヤフラムの略中央部に２つと、周辺部に
２つ形成された歪みゲージとを有して成り、該歪みゲー
ジがブリッジ回路を構成して成る半導体圧力センサにお
いて、前記ブリッジ回路を複数構成し、該ブリッジ回路
の高電位側電源供給端に電源を接続し、前記ブリッジ回
路の低電位側出力端と隣接する前記ブリッジ回路の高電
位側出力端とを減算増幅器を介して接続し、初段の前記
ブリッジ回路の高電位側出力端と、最終段の前記ブリッ
ジ回路の低電位側出力端とを減算増幅器を介して接続
し、前記減算増幅器の出力電圧を加算増幅器に入力し、
該加算増幅器により複数の前記ブリッジ回路の高電位側
出力端と低電位側出力端との間の出力電圧の和を得るよ
うにしたことを特徴とする半導体圧力センサ。 - 【請求項２】 薄肉状のダイヤフラムを有する半導体基
板と、前記ダイヤフラムの略中央部に２つと、周辺部に
２つ形成された歪みゲージとを有して成り、該歪みゲー
ジがブリッジ回路を構成して成る半導体圧力センサにお
いて、前記ブリッジ回路を複数構成し、該ブリッジ回路
の高電位側電源供給端に電源を接続し、前記ブリッジ回
路の低電位側出力端と高電位側出力端とを減算増幅器を
介して接続し、複数の前記減算増幅器の出力電圧を加算
増幅器に入力し、該加算増幅器により複数の前記ブリッ
ジ回路の高電位側出力端と低電位側出力端との間の出力
電圧の和を得るようにしたことを特徴とする半導体圧力
センサ。 - 【請求項３】 前記複数のブリッジ回路を同一チップ上
に形成するようにしたことを特徴とする請求項１または
請求項２記載の半導体圧力センサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1843897A JPH10213503A (ja) | 1997-01-31 | 1997-01-31 | 半導体圧力センサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1843897A JPH10213503A (ja) | 1997-01-31 | 1997-01-31 | 半導体圧力センサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10213503A true JPH10213503A (ja) | 1998-08-11 |
Family
ID=11971656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1843897A Pending JPH10213503A (ja) | 1997-01-31 | 1997-01-31 | 半導体圧力センサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10213503A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007263781A (ja) * | 2006-03-29 | 2007-10-11 | Hitachi Ltd | 力学量測定装置 |
| CN108692837A (zh) * | 2017-04-06 | 2018-10-23 | 恩智浦美国有限公司 | 信号接口电路和包括信号接口电路的压力传感器系统 |
| US10302514B2 (en) | 2016-12-18 | 2019-05-28 | Nxp Usa, Inc. | Pressure sensor having a multiple wheatstone bridge configuration of sense elements |
-
1997
- 1997-01-31 JP JP1843897A patent/JPH10213503A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007263781A (ja) * | 2006-03-29 | 2007-10-11 | Hitachi Ltd | 力学量測定装置 |
| JP4697004B2 (ja) * | 2006-03-29 | 2011-06-08 | 株式会社日立製作所 | 力学量測定装置 |
| US7992448B2 (en) | 2006-03-29 | 2011-08-09 | Hitachi, Ltd. | Mechanical-quantity measuring device |
| US8365609B2 (en) | 2006-03-29 | 2013-02-05 | Hitachi, Ltd. | Mechanical-quantity measuring device |
| US8695433B2 (en) | 2006-03-29 | 2014-04-15 | Hitachi, Ltd. | Mechanical-quantity measuring device |
| US10302514B2 (en) | 2016-12-18 | 2019-05-28 | Nxp Usa, Inc. | Pressure sensor having a multiple wheatstone bridge configuration of sense elements |
| CN108692837A (zh) * | 2017-04-06 | 2018-10-23 | 恩智浦美国有限公司 | 信号接口电路和包括信号接口电路的压力传感器系统 |
| US10215653B2 (en) | 2017-04-06 | 2019-02-26 | Nxp Usa, Inc. | Signal interface circuit and pressure sensor system including same |
| CN108692837B (zh) * | 2017-04-06 | 2021-10-15 | 恩智浦美国有限公司 | 信号接口电路和包括信号接口电路的压力传感器系统 |
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