JPH10210500A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】ビデオ信号をメモリに一旦記録して任意のフィ
ールドを読み出し可変速再生を行う際には、ビデオデー
タ８ビットとＣＦＩ信号１ビットを記憶する必要がある
が、メモリは×８あるいは×１６構成のものが広く普及
しているため、８ビットのメモリを２個用いるなどする
しかなく、メモリが無駄になる上にコストが割高にな
る。 【解決手段】１ビットのＣＦＩ信号を第１〜第７の遅延
素子１１〜１７により８ビットに加工して、セレクタ１
９によりビデオデータのＥＡＶからＳＡＶまでの有効で
はない期間に挿入することにより、元々９ビットあった
データを８ビットに変換して×８構成のメモリに記録す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえばビデオサ
ーバ装置などにおいてビデオデータの可変速再生を行う
ために用いて好適な、９ビット幅のビデオデータを記録
するメモリ装置に関する。

【０００２】

【従来の技術】記録技術や画像処理技術の進展により、
大量のビデオデータを符合化してランダムアクセス可能
な記録媒体に記録しておき、編集や送出を容易かつ効率
よく行うようにしたＡ／Ｖサーバ装置が開発されてい
る。このようなＡ／Ｖサーバ装置における最も基本的な
機能の１つにビデオデータの可変速再生があり、編集や
視聴、ビデオデータの確認など種々の場面で利用され
る。通常、この可変速再生は、復号化された再生ビデオ
信号をフレーム単位でメモリに書き込んでおき、再生速
度に合わせてメモリ上の任意のデータをフィールド単位
で読み出して再生することにより行われる。この時に、
メモリに書き込み／読み出しされるデータとしては、本
線の８ビットのビデオデータと、このビデオデータのカ
ラーフレーム情報を持ち、各主要ＩＣ間で本線のビデオ
データとともに伝送されて処理される１ビットのシリア
ル信号であるＣＦＩ信号の合計９ビットのデータであ
る。

【０００３】このような可変速再生時に、メモリに書き
込み／読み出しを行うデータとして、本線のビデオデー
タの他にＣＦＩ信号が必要な理由を述べる。ビデオ信号
では、１枚の画像、つまり１フレームを構成する第１フ
ィールドと、第２フィールドでは、有効となる画像のス
タート点が異なり、これを垂直時間方向に注目すると、
１ラインのずれがある。１倍速の通常再生においては、
第１フィールドの画像を出力するべきタイミングで第１
フィールドの画像を、また、第２フィールドの画像を出
力するべきタイミングで、第２フィールドの画像を順序
よく規則的に出力することで滑らかな画像が再現されて
いる。

【０００４】しかしながら、可変速再生時には、フィー
ルド単位での再生（フィールド再生）となるため、通常
再生におけるように必ずしも第１フィールドと第２フィ
ールドの画像が順序よく規則的に出力されるわけではな
い。つまり、第１フィールドの画像を出力するべきタイ
ミングで第２フィールドの画像を出力したり、逆に、第
２フィールドの画像を出力するべきタイミングで第１フ
ィールドの画像を出力したりする必要がある。この時に
何も処理しないで出力すると、前述した通り、第１フィ
ールドと第２フィールドでは、垂直時間方向の画像のス
タート点に１ラインのずれがあるため、出力画像にこの
分の垂直方向のガタつきが生じてしまうことになる。

【０００５】ＣＦＩ信号には、本線のビデオデータのカ
ラーフレーム情報の他に、第１フィールド／第２フィー
ルドを示す情報（ＣＦ０）も保持している。そこで、こ
のＣＦＩ信号をビデオデータとともに各主要ＩＣに伝送
することで、各ＩＣでは、この情報を基にして滑らかな
画像を出力するための必要な処理を行う事ができるよう
になる。

【０００６】

【発明が解決しようとする課題】しかしながら、一般的
にメモリＩＣにおけるデータの入出力は、８ビットない
し１６ビットである。そのため、前述したようなメモリ
装置のように、メモリに書き込み、および、読み出しを
行うデータが９ビットの場合には、効率よくビデオデー
タを記録することができなかった。すなわち、そのよう
なメモリを用いる場合には、データの入出力が８ビット
のメモリＩＣを２個用いるか、あるいは、１６ビットの
メモリＩＣを１個用いるかのどちらかであり、いずれに
しても残りの７ビット分のメモリ空間は無駄な領域とな
っており、コストが割高になるという問題があった。ま
た、必要な記憶容量に比べてメモリＩＣの数が増えるた
め、装置が大型化するという問題もあった。

【０００７】したがって、本発明の目的は、入出力デー
タのビット幅が８ビット、１６ビットというような広く
普及しているメモリＩＣを用いて、９ビットのビデオデ
ータを効率よく記録し再生できるようなメモリ装置を提
供することにある。

【０００８】

【課題を解決するための手段】前記課題を解決するため
に、９ビットのデータを８ビットに加工する手段を設け
ることにより、入出力データのビット幅が８ビットのメ
モリへのデータの書き込みを可能にした。また、このメ
モリから読み出した８ビットのデータを元の９ビットの
データに変換する手段を設けることにより、元の９ビッ
トのデータに復元して伝送などを行うことを可能にし
た。

【０００９】したがって、本発明のメモリ装置は、入力
される、所定の無効期間を含む８ビットのビデオデータ
と１ビットのカラーフレーム情報データからなる９ビッ
トのデータを記憶するメモリ装置であって、前記１ビッ
トのカラーフレーム情報データの有効なデータ部分を、
８ビット幅のデータに直並列変換する直並列変換手段
と、前記入力されるデータの前記ビデオデータが有効な
時は当該ビデオデータを選択し、該ビデオデータが無効
な時であって、前記変換された８ビット幅のカラーフレ
ーム情報データが存在する時は当該８ビット幅のカラー
フレーム情報を選択する記録データ選択手段と、前記選
択された８ビット幅のデータを記憶するメモリ手段とを
有する。

【００１０】好適には、前記メモリ手段に記憶された８
ビット幅のデータを再生する再生手段と、前記再生され
た８ビットのデータを実質的に１ビットのデータ列に変
換する並直列変換手段と、前記変換された１ビットのデ
ータ列が、前記カラーフレーム情報データの有効データ
部分である場合には、当該データを対応する８ビットの
ビデオデータに付加する９ビットデータ生成手段とをさ
らに有する。

【００１１】

【発明の実施の形態】本発明の一実施の形態のメモリ装
置について図面を参照して説明する。まず最初に、本実
施の形態のメモリ装置で記録を行うビデオデータについ
て図１〜図３を参照して説明する。このビデオデータ
は、本線の８ビットのビデオデータと、このビデオデー
タのカラーフレーム情報を有し、たとえば各主要ＩＣ間
で本線のビデオデータとともに伝送されて処理される１
ビットのシリアル信号であるＣＦＩ信号の合計９ビット
からなるデータである。

【００１２】図１は、５２５／６０方式における、水平
同期信号ＨＤ(Horizontal Drive)、８ビットビデオデー
タ、および、１ビットＣＦＩ信号の関係を示すタイミン
グチャートである。図２は、６２５／５０方式におけ
る、水平同期信号ＨＤと、８ビットビデオデータと、１
ビットＣＦＩ信号の関係を示すタイミングチャートであ
る。図１および図２において、ＥＡＶ(End of Active V
ideo) は有効画像データの終点を示し、ＳＡＶ(Start o
f Active Video) は有効画像データの始点を示す。した
がって、ＥＡＶからＳＡＶまでの２７６ワード、または
２８８ワードが、実質的に映像データの無効期間であ
る。そして、図示するように、ＣＦＩ信号は水平同期信
号ＨＤの立ち下がりからの２０ビットが有効であり必要
なデータである。

【００１３】そのＣＦＩ信号の内容を図３に示す。図３
に示すＣＦＩ信号の、ビット２（３番目のビット）のカ
ラーフレーム０（ＣＦ０）の信号が、そのフィールドが
第１フィールドか第２フィールドかを示す情報である。
したがって、このＣＦ０の信号を検出することにより、
記録されている該当ビデオデータが第１フィールドのビ
デオデータか第２フィールドのビデオデータかを知るこ
とができる。すなわち、２倍速再生、３倍速再生などの
可変速再生を行う場合に、可変速再生のために変則的に
サンプリングしたその画像データの本来のフィールドを
これより知ることができる。その結果、そのフィールド
と、実際に表示装置に表示するために要求されるフィー
ルドとの関係を知り、滑らかな画像を出力するために必
要な処理を行うことができる。

【００１４】次に、本発明のメモリ装置の一実施の形態
について図４〜図８を参照して説明する。図４は、メモ
リ装置の構成を示すブロック図である。このメモリ装置
１は、図示せぬＡ／Ｖサーバ装置などにおいて可変速再
生を行うために、ハードディスクなどの記録媒体から読
み出されたビデオデータが一旦記録され、所望のフィー
ルドのビデオデータを選択的に読み出せるようにしたも
のである。なお、以下の具体的説明においては、５２５
／６０方式のビデオデータに対して処理をする場合を例
示して説明する。

【００１５】メモリ装置１は、書き込み部１０、メモリ
３０および読み出し部５０を有する。書き込み部１０
は、８ビットのビデオデータと１ビットのＣＦＩ信号か
らなる９ビットの入力データを、８ビットのデータに変
換してメモリ３０に記録するためのデータ変換部であ
る。メモリ３０は、１６ＭビットのシンクロナスＤＲＡ
Ｍであり、２４フレーム程度のカラービデオデータを記
録することができる。読み出し部５０は、メモリ３０よ
り読み出された書き込み部１０で８ビットのデータに変
換されたデータを、８ビットのビデオデータと１ビット
のＣＦＩ信号からなるデータに変換して出力するデータ
変換部である。

【００１６】以下、各部の書き込み部１０および読み出
し部５０について図５〜図８を参照して詳細に説明す
る。まず、書き込み部１０の構成について図５を参照し
て説明する。図５は、書き込み部１０の構成を示すブロ
ック図であり、書き込み部１０は、第１〜第７の遅延素
子１１〜１７、第１のラッチ１８、セレクタ１９、選択
信号発生器２０および第２のラッチ２１を有する。

【００１７】第１〜第７の遅延素子１１〜１７は、各々
１ビットの１クロック遅延素子である。それら第１〜第
７の遅延素子１１〜１７は直列に接続されており、実質
的にシフトレジスタを構成している。すなわち、第１の
遅延素子１１の出力が第２の遅延素子１２の入力となっ
ており、第２の遅延素子１２の出力が第３の遅延素子１
３の入力となっており、第３の遅延素子１３の出力が第
４の遅延素子１４の入力となっており、第４の遅延素子
１４の出力が第５の遅延素子１５の入力となっており、
第５の遅延素子１５の出力が第６の遅延素子１６の入力
となっており、第６の遅延素子１６の出力が第７の遅延
素子１７の入力となっている。

【００１８】また、第１〜第７の遅延素子１１〜１７の
各出力および、は同時に第１のラッチ１８へも出力され
ている。また、第１の遅延素子１１に対しては、書き込
み部１０に入力されるＣＦＩ信号が入力される。このよ
うな構成により第１〜第７の遅延素子１１〜１７におい
ては、入力されるＣＦＩ信号を順次シフトして７クロッ
ク前までの信号を記憶し、それら７クロック分のＣＦＩ
信号と書き込み部１０に入力されているＣＦＩ信号の８
クロック分のＣＦＩ信号を８ビットの信号として第１の
ラッチ１８に入力する。すなわち、１ビットずつ順次入
力されるＣＦＩ信号を８ビットの並列信号に変換する。

【００１９】第１のラッチ１８は、書き込み部１０に入
力されるＣＦＩ信号、および、第１〜第７の遅延素子１
１〜１７に記憶された７個のＣＦＩ信号の８個のＣＦＩ
信号が並列に入力され、これをラッチし、セレクタ１９
に出力する。セレクタ１９は、メモリ３０に記憶用のデ
ータとして出力するデータを選択する選択部であり、後
述する選択信号発生器２０から入力される選択信号に基
づいて、書き込み部１０に入力されるビデオデータか、
第１のラッチ１８より入力される並列変換されたＣＦＩ
信号のいずれかを選択する。

【００２０】選択信号発生器２０は、セレクタ１９にお
いて前述したようにデータを選択するための選択信号を
生成する。選択信号発生器２０においては、入力される
ビデオデータが無効データになっている時であって、入
力されるＣＦＩ信号が並列変換されて第１のラッチ１８
に８ビットデータとして記録さている時に、第１のラッ
チ１８の出力を選択し、その他の時にはビデオデータを
選択するような信号を生成する。具体的には、選択信号
発生器２０は、水平同期信号ＨＤの立ち下がりからのク
ロック数をカウントし、所定のクロック経過した時に第
１のラッチ１８の出力を選択するようなパルスを生成す
るパルスジェネレータである。

【００２１】第２のラッチ２１は、セレクタ１９で選択
された８ビットのデータを一時的に記憶するラッチであ
り、ラッチしたデータは、メモリ３０に出力され記憶さ
れる。

【００２２】次に、書き込み部１０の動作について図６
を参照して説明する。図６は、書き込み部１０の動作を
説明するためのタイミングチャートであって、（Ａ）は
水平同期信号ＨＤを、（Ｂ）は入力されるビデオデータ
を、（Ｃ）は入力される、および、第１〜第７の遅延素
子１１〜１７に記憶されるＣＦＩ信号を、（Ｄ）は第１
のラッチ１８にラッチされた８ビットデータを、（Ｅ）
は選択信号発生器２０で生成されるセレクタ１９の選択
信号を、（Ｆ）は書き込み部１０の出力でありメモリ３
０に記録されるデータを各々示すタイミングチャートで
ある。

【００２３】まず、書き込み部１０には、図６（Ａ）に
示すような水平同期信号ＨＤ，図６（Ｂ）に示すような
ビデオデータ、図６（Ｃ）の最上段に示すようなＣＦＩ
信号が各々入力される。図示するように、ＣＦＩ信号は
水平同期信号ＨＤの立ち下がりからの２０ビットが有効
であり必要なデータである。また、ビデオデータは、水
平同期信号ＨＤの立ち下がりから８クロック経つと、Ｅ
ＡＶとなり有効な期間が終了する。書き込み部１０に入
力されたＣＦＩ信号は、図６（Ｃ）に示すように順次第
１〜第７の遅延素子１１〜１７でシフトされる。そし
て、８番目のＣＦＩ信号（データNo７）が入力された時
点で、第１〜第７の遅延素子１１〜１７には１番目（デ
ータNo０）から７番目（データNo６）のＣＦＩ信号が記
憶されており、入力されたその８番目のＣＦＩ信号（デ
ータNo７）と合わせると８ビットのデータとみなすこと
ができる。そして、この８ビットのデータが次のクロッ
クで図６（Ｄ）に示すように第１のラッチ１８にラッチ
される。

【００２４】５２５／６０方式の信号においては、丁度
この時にビデオデータの有効な領域が終了する。したが
って、選択信号発生器２０は、図６（Ｅ）に示すように
このタイミング、すなわち水平同期信号の立ち下がりか
ら９クロック目で第１のラッチ１８の信号を選択するよ
うなパルスを生成する。なお、選択信号発生器２０にお
いては、このパルス生成以降、８クロックごとに２回、
計３回のタイミングパルスを生成すればよい。その結
果、図６（Ｆ）に示すように、セレクタ１９において
は、１４４０番目のビデオデータ（データNo１４３９）
の次に図６（Ｄ）に示すＡのデータが選択され挿入され
る。このデータがメモリ３０に出力され記録される。

【００２５】以後同様に、１６番目のＣＦＩ信号（デー
タNo１５）が入力された時に、９番目（データNo８）か
ら１６番目（データNo１５）のデータが第１のラッチ１
８の入力として揃い、第１のラッチ１８でラッチされて
図６（Ｄ）に示すような８ビットのＢのデータが生成さ
れる。そして丁度この時、選択信号発生器２０から第１
のラッチ１８の信号を選択するようなパルスが生成さ
れ、これによりセレクタ１９でこの８ビットに変換され
たＣＦＩ信号が選択され、図６（Ｆ）に示すようにビデ
オデータの無効期間中に挿入されて出力される。

【００２６】次に、読み出し部５０の構成について図７
を参照して説明する。図７は、読み出し部５０の構成を
示すブロック図であり、読み出し部５０は第１〜第８の
遅延素子５１〜５８、セレクタ５９、選択信号発生器６
０、第１のラッチ６１および第２のラッチ６２を有す
る。

【００２７】第１〜第８の遅延素子５１〜５８は、各々
８ビットの１クロック遅延素子である。それら第１〜第
８の遅延素子５１〜５８は直列に接続されており、実質
的に８ビット幅×８段のシフトレジスタを構成してい
る。すなわち、第１の遅延素子５１の出力が第２の遅延
素子５２の入力となっており、第２の遅延素子５２の出
力が第３の遅延素子５３の入力となっており、第３の遅
延素子５３の出力が第４の遅延素子５４の入力となって
おり、第４の遅延素子５４の出力が第５の遅延素子５５
の入力となっており、第５の遅延素子５５の出力が第６
の遅延素子５６の入力となっており、第６の遅延素子５
６の出力が第７の遅延素子５７の入力となっており、第
７の遅延素子５７の出力が第８の遅延素子５８の入力と
なっている。第１の遅延素子５１にはメモリ３０より読
み出された８ビットのデータが入力される。また、第８
の遅延素子５８の出力は第２のラッチ６２に出力され
る。

【００２８】これら第１の遅延素子５１に入力される前
のメモリ３０より読み出されたデータ、および、第１〜
第７の遅延素子５１〜５７の各出力に対しては、各々特
定の１ビットが取り出されてセレクタ５９に入力されて
いる。その特定のビットとは、入力された信号に対して
はビット０（ＬＳＢ）、第１の遅延素子５１については
ビット１、第２の遅延素子５２についてはビット２、第
３の遅延素子５についてはビット３、第４の遅延素子５
４についてはビット４、第５の遅延素子５５については
ビット５、第６の遅延素子５６についてはビット６およ
び第７の遅延素子５７についてはビット７（ＭＳＢ）で
ある。

【００２９】セレクタ５９は、出力するビデオデータに
対応付けて同時に出力するＣＦＩ信号を選択する選択部
であり、後述する選択信号発生器２０から入力される選
択信号に基づいて、メモリ３０より読み出されたデータ
および第１〜第７の遅延素子５１〜５７の各出力データ
より抽出された各々特定の１ビットのいずれかを選択
し、第１のラッチ６１に出力する。

【００３０】選択信号発生器６０は、セレクタ５９にお
いて前述したようにデータを選択するための選択信号を
生成する。選択信号発生器６０においては、メモリ３０
より読み出されて第１〜第８の遅延素子５１〜５８によ
り８クロック分遅延されたビデオデータに対して、対応
するＣＦＩ信号が同時的に出力されるように選択信号を
生成する。具体的には、メモリ３０より出力されるビデ
オデータに対応した水平同期信号ＨＤに基づいて、その
立ち下がりから８クロック経た時、すなわち第８の遅延
素子５８の出力として１４３３番目のビデオデータ（デ
ータNo１４３２）が出力した時を基準にして、０より７
まで順次繰り返しカウントアップする選択信号を生成す
る。

【００３１】第１のラッチ６１は、セレクタ５９で選択
されたＣＦＩ信号を記憶するラッチであり、ＣＦＩ信号
はこの第１のラッチ６１に一旦記憶されて出力される。
第２のラッチ２１は、第８の遅延素子５８より出力され
るビデオデータを一時的に記憶するラッチであり、ビデ
オデータはこの第２のラッチ６２に一旦記憶されて出力
される。

【００３２】次に、読み出し部５０の動作について図８
を参照して説明する。図８は、読み出し部５０の動作を
説明するためのタイミングチャートであって、（Ａ）は
メモリ３０より読み出して読み出し部５０に入力された
データ、および、第１〜第７の遅延素子５１〜５７より
出力されるデータを、（Ｂ）はビデオデータ出力として
の第８の遅延素子５８より出力されるデータを、（Ｃ）
はセレクタ５９で選択されたＣＦＩ信号出力を各々示す
タイミングチャートである。なお、メモリ３０には図５
および図６を参照して前述したような方法により８ビッ
トに変換されたビデオデータおよびＣＦＩ信号が記録さ
れているものとする。

【００３３】まず、読み出し部５０には図８（Ａ）に示
すようなデータがメモリ３０より読み出されて入力され
る。また、図示せぬがこのメモリ３０より読み出された
データをビデオデータとして見たときの対応する水平同
期信号ＨＤが選択信号発生器６０に入力される。読み出
し部５０に入力されたデータは、図８（Ａ）に示すよう
に第１〜第７の遅延素子５１〜５７を順次シフトされ、
さらに第７の遅延素子５７の出力が第８の遅延素子５８
に入力されて図８（Ｂ）に示すようなビデオデータ出力
が得られる。

【００３４】ここで、対応するＣＦＩ信号が有効な信号
となる１４３３番目のビデオデータ（データNo１４３
２）が第８の遅延素子５８より出力される時には、図８
において有効なＣＦＩ信号の最初の８個のデータが並列
に変換されたデータＡが読み出し部５０に入力される。
したがって、この時に、選択信号発生器６０は入力され
たデータのビット０の信号を選択するような選択信号を
選択し、そのＬＳＢのデータをセレクタ５９で選択して
ＣＦＩ信号で出力すれば、データNo１４３２のデータに
ＣＦＩ信号のデータNo０の信号が対応付けられて出力さ
れることになり、元の９ビットのデータが復元される。

【００３５】次のクロックにおいては、第１〜第８の遅
延素子５１〜５８の内容は１つずつシフトされ、第８の
遅延素子５８からは１４３４番目のビデオデータ（デー
タNo１４３３）が出力される。この時、前のクロックで
入力されたデータＡは第１の遅延素子５１に入力されて
おり、この第１の遅延素子５１のビット１のデータがセ
レクタ５９に入力されている。したがって、選択信号発
生器６０はこの第１の遅延素子５１のビット１のデータ
を選択するような選択信号を生成してセレクタ５９に出
力する。その結果、第８の遅延素子５８からはデータNo
１４３３のデータが出力され、セレクタ５９からはデー
タNo１のＣＦＩ信号が出力され、読み出し部５０より出
力される。

【００３６】以降同様に処理することにより、図８
（Ｂ）および（Ｃ）に示すようなメモリ装置１に入力さ
れたビデオデータおよびＣＦＩ信号が復元されて、メモ
リ装置１より出力される。

【００３７】このように、本実施の形態のメモリ装置１
においては、１ビットのＣＦＩ信号を８ビットに加工し
て、ビデオデータのＥＡＶからＳＡＶまでの有効ではな
い期間に挿入することにより、元々９ビットあったデー
タを８ビットに変換して×８構成のメモリ３０に記録で
きるようにしている。その結果、Ａ／Ｖサーバにおける
可変速再生に用いるメモリを効率よく構成することがで
きる。また、その結果、必要となるメモリＩＣを削減
し、コストダウンをすることができた。

【００３８】なお、本発明は本実施の形態に限られるも
のではなく種々の改変が可能である。たとえば、図５〜
図８を参照して説明した具体例は、５２５／６０方式の
ビデオデータに対するものであったが、６２５／５０方
式のビデオデータに対しても同様に処理ができることは
明らかである。６２５／５０方式においては、５２５／
６０方式と本線のビデオデータとＣＦＩ信号のタイミン
グ関係が異なる分だけ、変換時の信号のディレー量を変
えればよい。

【００３９】また、図５および図７を参照して説明した
書き込み部１０および読み出し部５０の具体的な構成
も、これに限られるものではない。本発明は、シリアル
データであるＣＦＩ信号を並列データに変換してビデオ
データの無効領域に挿入することにより９ビットの信号
を８ビットに変換することを特徴とする。したがって、
その直並列変換の方法、また復元時の並直列変換の方法
などは任意でよい。

【００４０】

【発明の効果】本発明のメモリ装置によれば、入出力デ
ータのビット幅が８ビットというような広く普及してい
るメモリＩＣを用いて、９ビットのビデオデータを効率
よく記録し再生することができる。

【図面の簡単な説明】

【図１】５２５／６０方式における、水平同期信号Ｈ
Ｄ、８ビットビデオデータ、および、１ビットＣＦＩ信
号の関係を示すタイミングチャートである。

【図２】６２５／５０方式における、水平同期信号Ｈ
Ｄ、８ビットビデオデータ、および、１ビットＣＦＩ信
号の関係を示すタイミングチャートである。

【図３】図１および図２に示したＣＦＩ信号の内容を示
す図である。

【図４】本発明の一実施の形態のメモリ装置の構成を示
すブロック図である。

【図５】図４に示した書き込み部の具体的構成を示すブ
ロック図である。

【図６】図４に示した書き込み部の動作を説明するため
のタイミングチャートであり、（Ａ）は水平同期信号Ｈ
Ｄを、（Ｂ）は入力されるビデオデータを、（Ｃ）は入
力される、および、第１〜第７の遅延素子に記憶される
ＣＦＩ信号を、（Ｄ）は第１のラッチにラッチされた８
ビットデータを、（Ｅ）は選択信号発生器で生成される
セレクタの選択信号を、（Ｆ）は書き込み部の出力であ
りメモリに記録されるデータを各々示すタイミングチャ
ートである。

【図７】図４に示した読み出し部の具体的構成を示すブ
ロック図である。

【図８】図４に示した読み出し部の動作を説明するため
のタイミングチャートであって、（Ａ）はメモリより読
み出して読み出し部に入力されたデータ、および、第１
〜第７の遅延素子より出力されるデータを、（Ｂ）はビ
デオデータ出力としての第８の遅延素子より出力される
データを、（Ｃ）はセレクタで選択されたＣＦＩ信号出
力を各々示すタイミングチャートである。

【符号の説明】

１…メモリ装置、１０…書き込み部、１１〜１７…第１
〜第７の遅延素子、１８…第１のラッチ、１９…セレク
タ、２０…選択信号発生器、２１…第２のラッチ、３０
…メモリ、５０…読み出し部、５１〜５８…第１〜第８
の遅延素子、５９…セレクタ、６０…選択信号発生器、
６１…第１のラッチ、６２…第２のラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】所定の無効期間を含む８ビット幅のビデオ
   データと１ビットのカラーフレーム情報データからなる
   ９ビット幅のデータを記憶するメモリ装置であって、 前記１ビットのカラーフレーム情報データの有効なデー
   タ部分を、８ビット幅のデータに直並列変換する直並列
   変換手段と、 前記８ビット幅のビデオデータが有効な時は当該ビデオ
   データを選択し、該ビデオデータが無効な時であって、
   前記変換された８ビット幅のカラーフレーム情報データ
   が存在する時は当該８ビット幅のカラーフレーム情報を
   選択する記録データ選択手段と、 前記選択された８ビット幅のデータを記憶する入出力デ
   ータのビット幅が８ビットの整数倍であるメモリ手段と
   を有するメモリ装置。
2. 【請求項２】前記メモリ手段に記憶された８ビット幅の
   データを再生する再生手段と、 前記再生された８ビット幅のデータを実質的に１ビット
   のビット列に変換する並直列変換手段と、 前記変換された１ビットのデータ列が、前記カラーフレ
   ーム情報データの有効データ部分である場合には、当該
   データを対応する８ビット幅のビデオデータに付加する
   ９ビットデータ生成手段とをさらに有する請求項１記載
   のメモリ装置。