JPH10210425A - レート変換装置及び撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、レート変換装置及び撮像装置につい
て、異なるクロツク周波数に設定された複数種類のコン
ピユータやビデオ装置にそれぞれ応じてクロツク周波数
を容易に変換し得るようにする。 【解決手段】本発明は、アナログ信号を予め設定された
サンプリング周波数でサンプリングしてデイジタル信号
に変換するアナログデイジタル変換手段と、外部からフ
イールドプログラマブルゲートアレイに所定の回路と共
にプログラミングされ、アナログデイジタル変換手段か
ら得られるデイジタル信号のクロツク周波数を当該クロ
ツク周波数よりも低いクロツク周波数に変換するレート
変換手段とを設けることにより、フイールドプログラマ
ブルゲートアレイの設計の自由度を向上させて異なるク
ロツク周波数に設定された各種コンピユータやビデオ装
置にそれぞれ応じてクロツク周波数を変換し得るレート
変換器を容易にプログラミングできる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。

【０００２】発明の属する技術分野 従来の技術（図１３及び図１４） 発明が解決しようとする課題 課題を解決するための手段（図１〜図１２） 発明の実施の形態 （１）第１実施例（図１〜図７） （２）第２実施例（図８及び図９） （３）他の実施例（図１０及び図１２） 発明の効果

【０００３】

【発明の属する技術分野】本発明はレート変換装置及び
撮像装置に関し、例えばデイジタルビデオ信号のクロツ
ク周波数を変換するレート変換装置及び当該レート変換
装置が設けられたデイジタルビデオカメラに適用して好
適なものである。

【０００４】

【従来の技術】従来、デイジタルビデオカメラにおいて
は、国や地域毎にカラーテレビジヨン方式として標準化
されたＮＴＳＣ（National Television System Committ
ee）方式、ＰＡＬ（Phase Alternating by Line ）方
式、ＳＥＣＡＭ（Sequential Memoire Color Televisio
n System）方式、ＨＤＴＶ（High Definition Televisi
on）方式又はＡＴＶ（Advanced Television ）方式等が
適用されており、それぞれ適用されたカラーテレビジヨ
ン方式の種類によつてデイジタルビデオ信号のクロツク
周波数が異なる値に設定されている。

【０００５】ところで近年、マルチメデイアの普及に伴
い、デイジタルビデオカメラから得られるデイジタルビ
デオ信号をコンピユータやビデオ装置に用いることが多
くなつてきている。

【０００６】ところがこのようなコンピユータやビデオ
装置では、内部に取り込むデイジタルビデオ信号のクロ
ツク周波数の値がデイジタルビデオカメラにおいて予め
設定されたデイジタルビデオ信号のクロツク周波数の値
と異なる値に設定されている場合がある。このため最近
では、デイジタルビデオカメラからその内部で生成した
デイジタルビデオ信号のクロツク周波数の値をコンピユ
ータやビデオ装置で予め設定されたクロツク周波数の値
に変換して出力させるように当該デイジタルビデオカメ
ラにレート変換装置を設ける要望が高まつてきている。

【０００７】ここで図１３に示すように、このようなデ
イジタルビデオカメラ１では、被写体から到来する撮像
光ＬＡ１をレンズブロツク部２のレンズ３と、アイリス
４とを順次通して例えばＣＣＤ（Charge Coupled Devic
e ）でなる撮像素子（以下、これをイメージヤと呼ぶ）
５に受けて被写体映像を含む視野映像に対応する撮像出
力信号Ｓ１をアナログ信号処理部６に与える。

【０００８】アナログ信号処理部６では、入力された撮
像出力信号Ｓ１をＣＤＳ（Correlated Double Samplin
g）６Ａを介して相関二重サンプリングすることにより
信号部分を抜き出した後、ＡＧＣ（Automatic Gain Con
trol）６Ｂを介して所定のゲインをもつように利得制御
し、この後ニー／ｐｒｅγ６Ｃを介してダイナミツクレ
ンジを圧縮すると共に、所定のγ特性となるように補正
した後、さらにローパスフイルタ６Ｄを介してイメージ
ヤ（ＣＣＤ）５の動作クロツク周波数の限界周波数に対
する最大周波数帯域以上をカツトし、かくして得られる
撮像出力信号Ｓ２をアナログ／デイジタル変換回路（Ａ
／Ｄ）７により折り返し歪みの発生を防止してデイジタ
ルビデオ信号Ｓ３に変換してデイジタル信号処理部８に
送出する。デイジタル信号処理部８では、カメラ信号補
正処理回路９において、デイジタルビデオ信号Ｓ３に対
してγ補正、白色と黒色とのレベルバランス補正、明る
さの不均一の補正及び画素欠陥補正等を実行し、かくし
て得られるデイジタルビデオ信号Ｓ４をレート変換装置
１０に送出する。因みにカメラ信号処理回路９には、メ
モリ９Ａが設けられており、当該メモリ９Ａには、予め
γ補正用のデータ等が格納されている。

【０００９】レート変換装置１０は、デイジタルビデオ
信号Ｓ４のクロツク周波数を、コンピユータ等で予め設
定されたクロツク周波数と同じクロツク周波数となるよ
うにアツプレート変換又はダウンレート変換し、かくし
て得られるクロツク周波数が変換されたデイジタルビデ
オ信号Ｓ５をビデオエンコーダ１１に送出する。

【００１０】ビデオエンコーダ１１は、デイジタルビデ
オ信号Ｓ５をエンコードした後、インターフエイス（Ｉ
／Ｆ）１２を介して外部に出力すると共に、デイジタル
／アナログ変換回路（Ｄ／Ａ）１３と、ローパスフイル
タ（ＬＰＦ）１４とを順次介してアナログビデオ信号Ｓ
７として外部に出力する。

【００１１】因みにデイジタルビデオカメラ１では、シ
ステムコントローラ１５が外部からの制御に基づいてデ
イジタル信号処理部８を制御すると共に、駆動部１６を
制御することにより当該駆動部１６がレンズブロツク２
のフオーカス及びアイリスを制御する。またこのデイジ
タルビデオカメラ１では、タイミングコントローラ１７
が外部から得られる同期信号Ｓ９に同期させたタイミン
グ信号Ｓ１０を生成してこれをデイジタル信号処理部８
及びイメージヤ５に送出する。かくしてデイジタル信号
処理部８及びイメージヤ５は、それぞれ入力されたタイ
ミング信号Ｓ１０のタイミングに同期して動作する。

【００１２】かくしてデイジタルビデオカメラ１は、例
えば上述したカラーテレビジヨン方式に応じたデイジタ
ルビデオ信号Ｓ４のクロツク周波数の値をコンピユータ
で設定されたクロツク周波数の値に変換して出力し得る
ようになされている。

【００１３】ここで図１４に示すように、レート変換装
置１０は、通常、係数時変型デイジタルローパスフイル
タ２０の入力側又は出力側のいずれか一方に第１又は第
２のレジスタ２１又は２２が設けられ、タイミング制御
回路２３が変換前のクロツク周波数ｆａと、変換後のク
ロツク周波数ｆｂとに基づいて係数時変型デイジタルロ
ーパスフイルタ２０及び、第１又は第２のレジスタ２１
又は２２にそれぞれ動作クロツクに応じた第１〜第３の
動作制御信号Ｓ１５〜Ｓ１７を生成して送出することに
より、当該係数時変型デイジタルローパスフイルタ２０
及び、第１又は第２のレジスタ２１又は２２によつて、
デイジタルビデオ信号Ｓ４のクロツク周波数ｆａをクロ
ツク周波数ｆｂに変換し得るようになされている。

【００１４】なおレート変換装置１０は、ユーザが望む
画像（すなわち、デイジタルビデオカメラ１から出力さ
れるデイジタルビデオ信号Ｓ６に応じた画像）のエツジ
のシヤープさの度合いに応じて、第１のレジスタ２１が
係数時変型デイジタルローパスフイルタ２０の入力側に
設けられたレジスタ前置型レート変換装置、又は第２の
レジスタ２２が当該係数時変型デイジタルローパスフイ
ルタ２０の出力側に設けられたレジスタ後置型レート変
換装置のいずれか一方に設定される。

【００１５】

【発明が解決しようとする課題】ところでかかる構成の
デイジタルビデオカメラ１では、レート変換装置１０に
おいて予め設定される変換比が固定されていることによ
り、特定のコンピユータやビデオ装置に対してのみデイ
ジタルビデオ信号Ｓ５を供給し得るようになされてい
る。

【００１６】すなわちこのようなデイジタルビデオカメ
ラ１は、設定されたクロツク周波数の値がそれぞれ異な
る複数種類のコンピユータやビデオ装置にデイジタルビ
デオ信号Ｓ５を供給し難い。このためデイジタルビデオ
カメラ１を所有するユーザがこのような各種コンピユー
タやビデオ装置にデイジタルビデオ信号Ｓ５を供給する
ことを考えた場合には、それぞれ個々のコンピユータや
ビデオ装置のクロツク周波数の設定と同じ設定がなされ
たレート変換装置を有する複数のデイジタルビデオカメ
ラを購入しなければならない問題があつた。

【００１７】またこのようなデイジタルビデオカメラ１
では、クロツク周波数の設定がそれぞれ異なる各種コン
ピユータやビデオ装置にそれぞれデイジタルビデオ信号
Ｓ５を供給するために当該デイジタルビデオカメラ１の
内部にそれぞれ異なる変換比に設定された複数のレート
変換装置を設けることが考えられる。ところがこの場合
には、デイジタルビデオカメラ１内部の回路構成が煩雑
になる問題があつた。本発明は以上の点を考慮してなさ
れたもので、異なるクロツク周波数に設定された複数種
類のコンピユータやビデオ装置にそれぞれ応じてクロツ
ク周波数を容易に変換し得るレート変換装置及び撮像装
置を提案しようとするものである。

【００１８】

【課題を解決するための手段】かかる課題を解決するた
め第１の発明においては、レート変換装置において、入
力されたアナログ信号を予め設定された所定のサンプリ
ング周波数でサンプリングしてデイジタル信号に変換す
るアナログデイジタル変換手段と、外部から所定の回路
がプログラミングされるフイールドプログラマブルゲー
トアレイに当該回路と共にプログラミングされ、アナロ
グデイジタル変換手段から得られるデイジタル信号のク
ロツク周波数を当該クロツク周波数よりも低いクロツク
周波数に変換するレート変換手段とを設けるようにし
た。

【００１９】また第２の発明においては、被写体を撮像
する撮像光学系と、撮像光学系から得られる撮像光を受
けてアナログ信号に変換する撮像素子と、撮像素子から
得られるアナログ信号を、撮像素子の最大動作クロツク
周波数の値とほぼ同じ値のサンプリング周波数でサンプ
リングすることによりデイジタル信号に変換するアナロ
グデイジタル変換手段と、外部から所定の回路がプログ
ラミングされるフイールドプログラマブルゲートアレイ
に当該回路と共にプログラミングされ、アナログデイジ
タル変換手段から得られるデイジタル信号のクロツク周
波数を当該クロツク周波数よりも低いクロツク周波数に
変換するレート変換手段とを設けるようにした。

【００２０】従つて第１の発明では、アナログデイジタ
ル変換手段によつてアナログ信号を予め設定された所定
のサンプリング周波数でサンプリングしてデイジタル信
号に変換し、外部からフイールドプログラマブルゲート
アレイに所定の回路と共にプログラミングされたレート
変換手段によつて、アナログデイジタル変換手段から得
られるデイジタル信号のクロツク周波数を当該クロツク
周波数よりも低いクロツク周波数に変換するようにした
ことにより、フイールドプログラマブルゲートアレイに
最大動作クロツク周波数以下の動作クロツク周波数で動
作するような回路を自由にプログラミングすることがで
き、これによりフイールドプログラマブルゲートアレイ
の設計の自由度を向上させて、異なるクロツク周波数に
設定された複数種類のコンピユータやビデオ装置にそれ
ぞれ応じてクロツク周波数を変換し得るレート変換手段
を容易にプログラミングすることができる。

【００２１】また第２の発明では、撮像光学系から得ら
れる撮像光を撮像素子によつて受けてアナログ信号に変
換し、当該アナログ信号をアナログデイジタル変換手段
によつて撮像素子の最大動作クロツク周波数の値とほぼ
同じ値のサンプリング周波数でサンプリングすることに
よりデイジタル信号に変換し、外部からフイールドプロ
グラマブルゲートアレイに所定の回路と共にプログラミ
ングされたレート変換手段によつて、アナログデイジタ
ル変換手段から得られるデイジタル信号のクロツク周波
数を当該クロツク周波数よりも低いクロツク周波数に変
換するようにしたことにより、フイールドプログラマブ
ルゲートアレイの設計の自由度を向上させて当該フイー
ルドプログラマブルゲートアレイに、異なるクロツク周
波数に設定された各種コンピユータやビデオ装置にそれ
ぞれ応じてクロツク周波数を変換し得るレート変換手段
を容易にプログラミングすることができる。

【００２２】

【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。

【００２３】（１）第１実施例 図１において、３０は全体として第１実施例によるデイ
ジタルビデオカメラを示し、レート変換装置３１におい
てクロツク周波数を変換する第１のレート変換器３２が
フイールドプログラマブルゲートアレイ（以下、これを
ＦＰＧＡと呼ぶ）３３にプログラミングされて設けられ
ている。

【００２４】この場合デイジタルビデオカメラ３０で
は、被写体から到来する撮像光ＬＡ２をレンズブロツク
部３５のレンズ３６と、アイリス３７とを順次通して例
えば 74.25〔ＭＨｚ〕程度のクロツク周波数で動作する
ＨＤＴＶ用のＣＣＤでなるイメージヤ３８に受けて被写
体映像を含む視野映像に対応する撮像出力信号Ｓ２０を
アナログ信号処理部３９に与える。

【００２５】アナログ信号処理部３９では、入力された
撮像出力信号Ｓ２０をＣＤＳ３９Ａを介して相関二重サ
ンプリングすることにより信号部分を抜き出した後、Ａ
ＧＣ３９Ｂを介して所定のゲインをもつように利得制御
し、この後ニー／ｐｒｅγ３９Ｃを介してダイナミツク
レンジを圧縮すると共に、所定のγ特性となるように補
正し、さらにこの後ローパスフイルタ３９Ｄを介してイ
メージヤ（ＣＣＤ）３８の動作クロツク周波数の限界周
波数に対する最大周波数帯域（例えば37〔ＭＨｚ〕程
度）以上をカツトし、かくして得られる撮像出力信号Ｓ
２１をレート変換装置３１のサンプリングアナログ／デ
イジタル変換回路（サンプリングＡ／Ｄ）４０に送出す
る。

【００２６】この場合サンプリングアナログ／デイジタ
ル変換回路４０は、イメージヤ（ＣＣＤ）３８の動作ク
ロツク周波数に応じて、後段のＦＰＧＡ３３にプログラ
ミングされた回路に予め設定された最大動作クロツク周
波数（この第１実施例では 74.25〔ＭＨｚ〕程度）とほ
ぼ同じ固定のサンプリング周波数でサンプリングするよ
うに設定されている。これによりＦＰＧＡ３３に、予め
設定された最大動作クロツク周波数以下の所定の動作ク
ロツク周波数で動作するような回路が自由にプログラミ
ングし得るようになされている。

【００２７】サンプリングアナログ／デイジタル変換回
路４０は、入力された撮像出力信号Ｓ２１を 74.25〔Ｍ
Ｈｚ〕程度のサンプリング周波数でサンプリングし、か
くして得られるデイジタルビデオ信号Ｓ２２をＦＰＧＡ
３３にプログラミングされたデイジタル信号処理部４１
の第１のレート変換器３２に送出する。

【００２８】第１のレート変換器３２は、入力されたデ
イジタルビデオ信号Ｓ２２の 74.25〔ＭＨｚ〕程度でな
るクロツク周波数を、当該デイジタル信号処理部４１内
における予め設定された例えば18〔ＭＨｚ〕程度でなる
動作クロツク周波数と同じ１８〔ＭＨｚ〕程度のクロツ
ク周波数にダウンレート変換し、当該得られた１８〔Ｍ
Ｈｚ〕程度でなるクロツク周波数のデイジタルビデオ信
号Ｓ２３をカメラ信号補正処理回路４２に送出する。

【００２９】カメラ信号補正処理回路４２は、入力され
たデイジタルビデオ信号Ｓ２３に対してγ補正、白色と
黒色とのレベルバランス補正、明るさの不均一の補正及
び画素欠陥補正等を実行し、かくして得られるデイジタ
ルビデオ信号Ｓ２４をビデオエンコーダ４３を介してエ
ンコードして第２及び第３のレート変換器４４及び４５
にそれぞれ送出する。

【００３０】ここでまず第２のレート変換器４４は、入
力されたデイジタルビデオ信号Ｓ２４の18〔ＭＨｚ〕程
度でなるクロツク周波数を、Ｄ１規格の13.5〔ＭＨｚ〕
程度のクロツク周波数にダウンレート変換し、かくして
得られる13.5〔ＭＨｚ〕程度でなるクロツク周波数のデ
イジタルビデオ信号Ｓ２５をインターフエイス４６を介
して接続される例えばデイジタルビデオテープレコーダ
等のビデオ装置（図示せず）に送出する。

【００３１】また第３のレート変換器４５は、入力され
たデイジタルビデオ信号Ｓ２４の18〔ＭＨｚ〕程度でな
るクロツク周波数を、ワークステイシヨン（図示せず）
等で予め設定された例えば 135〔ＭＨｚ〕程度のクロツ
ク周波数にアツプレート変換し、かくして得られる 135
〔ＭＨｚ〕程度でなるクロツク周波数のデイジタルビデ
オ信号Ｓ２６をサンプリングデイジタル／アナログ変換
回路（サンプリングＤ／Ａ）４７に送出する。

【００３２】サンプリングデイジタル／アナログ変換回
路４７は、第３のレート変換器４５がアツプレート変換
するときに予め設定された最大クロツク周波数（この第
１実施例では 135〔ＭＨｚ〕程度）とほぼ同じ固定のサ
ンプリング周波数でサンプリングするように設定されて
いる。また第３のレート変換器４５が予め設定された最
大クロツク周波数以下のクロツク周波数をアツプレート
変換することにより、ＦＰＧＡ３３に最大クロツク周波
数以下で動作するような回路が自由にプログラミングし
得るようになされている。

【００３３】サンプリングデイジタル／アナログ変換回
路４７は、ＦＰＧＡ３３の外部に供給されるアナログビ
デオ信号の予め設定された例えば 135〔ＭＨｚ〕程度の
最大クロツク周波数の値と同じ値のサンプリング周波数
でサンプリングするように設定されており、入力された
デイジタルビデオ信号Ｓ２６を 135〔ＭＨｚ〕程度のサ
ンプリング周波数でサンプリングしてアナログビデオ信
号Ｓ２７に変換し、ローパスフイルタ４８に送出する。

【００３４】ローパスフイルタ４８は、第３のレート変
換器４５に予め設定された最大クロツク周波数の限界周
波数に対する最大周波数帯域（67.5〔ＭＨｚ〕程度）以
上をカツトし、かくしてワークステイシヨンに送出し得
るようになされている。

【００３５】ここでこのようなデイジタルビデオカメラ
３０においてＦＰＧＡ３３は、外部の例えばパーソナル
コンピユータ（図示せず）からバツフアを有するパーソ
ナルコンピユータインターフエイス（パソコンＩ／Ｆ）
４９を介して得られるプログラミング信号Ｓ３０に基づ
いて回路がプログラミングされる。

【００３６】この場合ＦＰＧＡ３３には、デイジタル信
号処理部４１に加えてシステムコントローラ５０及びタ
イミングジエネレータ５１もプログラミングされてお
り、当該システムコントローラ５０が外部からの制御に
基づいてデイジタル信号処理部４１を制御すると共に、
駆動部５２を制御することにより当該駆動部５２がレン
ズブロツク３５のフオーカス及びアイリスを制御する。

【００３７】またＦＰＧＡ３３では、タイミングコント
ローラ５１が外部から得られる同期信号Ｓ３１に同期さ
せたタイミング信号Ｓ３２を生成してこれをデイジタル
信号処理部４１及びイメージヤ３８に送出する。かくし
てデイジタル信号処理部４１及びイメージヤ３８は、そ
れぞれ入力されたタイミング信号Ｓ３２のタイミングに
同期して動作する。因みにＦＰＧＡ３３には、ＲＡＭ
（Random Access Memory）及びＲＯＭ（Read Only Memo
ry）等でなるメモリ５３が設けられており、当該メモリ
５３は必要に応じてデイジタル信号処理に用いられる。

【００３８】ここで図２に示すように、レート変換装置
３１の第１のレート変換器３２は、ＦＰＧＡ３３にプロ
グラミングされていることにより、必要に応じて再プロ
グラミングされ、回路構成を変更し得るようになされて
いる。

【００３９】従つてこのような第１のレート変換器３２
では、プログラマブル係数時変型デイジタルローパスフ
イルタ６０の入力側又は出力側のいずれか一方に第１又
は第２のプログラマブルレジスタ６１又は６２が設けら
れ、さらにプログラマブルタイミング制御回路６３がデ
イジタルビデオ信号Ｓ２２の変換前のクロツク周波数ｆ
ｃと、変換後のクロツク周波数ｆｄとに基づいてプログ
ラマブル係数時変型デイジタルローパスフイルタ６０及
び、第１又は第２のプログラマブルレジスタ６１又は６
２にそれぞれの動作クロツクに応じた第１〜第３の動作
制御信号Ｓ３５〜Ｓ３７を生成して送出する。これによ
りデイジタルビデオ信号Ｓ２２のクロツク周波数ｆｃを
クロツク周波数ｆｄに変換し得るようになされている。
因みにＦＰＧＡ３３にプログラミングされた第２及び第
３のレート変換器４４及び４５も上述した第１のレート
変換器３２と同様に構成されている。

【００４０】ここで第１〜第３のレート変換器３２及び
４４並びに４５において実行されるクロツク周波数の変
換の原理を図３（Ａ）〜図４（Ｄ）に示す。

【００４１】すなわちまず入力されるデイジタルビデオ
信号のクロツク周波数ｆｅを当該クロツク周波数ｆｅよ
りも高いクロツク周波数ｆｇに変換するアツプレート変
換では、変換前のクロツク周波数ｆｅのデイジタルビデ
オ信号（図３（Ａ））に対して、変換後のクロツク周波
数ｆｇのサンプリングポイントとなる箇所にそれぞれ
「零」データを挿入して、当該変換前のクロツク周波数
ｆｅをこれと変換後のクロツク周波数ｆｇとの次式
（１）

【００４２】

【数１】

【００４３】で表されるような最小公倍数のクロツク周
波数ｆｏでオーバー再サンプリングしてアツプレート変
換する（図３（Ｂ））。

【００４４】これによりデイジタルビデオ信号の変換前
のクロツク周波数ｆｅで繰り返していた周波数成分（図
４（Ａ））が、周波数特性はそのままに最小公倍数のク
ロツク周波数ｆｏで繰り返すようになる（図４
（Ｂ））。

【００４５】次いでサンプリング定理に基づいて、最小
公倍数のクロツク周波数ｆｏのほぼ半分のクロツク周波
数間に変換後のクロツク周波数ｆｇのほぼ半分の周波数
成分があると、当該変換後のクロツク周波数ｆｇに折り
返し歪みが生じることにより、この変換後のクロツク周
波数ｆｇのほぼ半分の周波数成分以上をローパスフイル
タにより抑圧する（図３（Ｃ）及び図４（Ｃ））。

【００４６】続いてオーバー再サンプリングした複数の
再サンプリング点から変換後のクロツク周波数ｆｇに応
じた再サンプリング点を残すように間引きサンプリング
を実行することにより、かくしてデイジタルビデオ信号
を周波数特性を最大限維持してアツプレート変換するこ
とができる（図３（Ｄ）及び図４（Ｄ））。

【００４７】因みにアツプレート変換では、変換前のク
ロツク周波数ｆｅを、これと変換後のクロツク周波数ｆ
ｇとの最小公倍数のクロツク周波数ｆｏでオーバー再サ
ンプリングする場合、当該オーバー再サンプリングの倍
率Ｋｏを次式（２）

【００４８】

【数２】

【００４９】で表すことができると共に、各再サンプリ
ング点に対して間引きサンプリングを実行する場合、当
該間引きの倍率Ｋｓを次式（３）

【００５０】

【数３】

【００５１】で表すことができ、かくしてアツプレート
変換における変換倍率Ｋは次式（４）

【００５２】

【数４】

【００５３】で表すことができる。

【００５４】また入力されるデイジタルビデオ信号のク
ロツク周波数を当該クロツク周波数よりも低いクロツク
周波数に変換するダウンレート変換では、上述した図３
（Ａ）から図３（Ｃ）に示すアツプレート変換の場合と
同様に処理すると共に、続いてオーバー再サンプリング
した複数の再サンプリング点から変換後のクロツク周波
数に応じた再サンプリング点を残すように間引きサンプ
リングを実行することにより、かくしてデイジタルビデ
オ信号を周波数特性を最大限維持してダウンレート変換
することができる。

【００５５】なお第１〜第３のレート変換器３２及び４
４並びに４５において実際には、オーバー再サンプリン
グを省略することにより当該オーバー再サンプリングに
おける「零」挿入箇所の係数を省略し、プログラマブル
係数時変型デイジタルローパスフイルタ６０の動作クロ
ツクを変換後のクロツク周波数に同期させてアツプレー
ト変換又はダウンレート変換を実行するようになされて
いる。すなわちこの場合には、オーバー再サンプリング
倍率Ｋｏ回の係数切換え計算を繰り返すようにして変換
前のクロツク周波数の各サンプリング点間を補間するこ
とにより当該変換前のクロツク周波数をアツプレート変
換又はダウンレート変換し得る（係数時変処理）ように
なされている。因みにこの場合第１〜第３のレート変換
器３２及び４４並びに４５は、いわゆるオーバー再サン
プリング倍率Ｋｏ回の係数切換えが周期的に変化するレ
ート変換器となる。

【００５６】ここで第１〜第３のレート変換器３２及び
４４並びに４５は、それぞれユーザが望む画像（すなわ
ち、デイジタルビデオカメラ３０から出力されるデイジ
タルビデオ信号Ｓ２５に応じた画像）のエツジのシヤー
プさの度合いに応じてレジスタのタツプ数が選定され、
当該タツプ数が比較的少ない場合には、第１のプログラ
マブルレジスタ６１が選定されてレジスタ前置型レート
変換器となり、当該タツプ数が比較的多い場合には、第
２のプログラマブルレジスタ６２が選定されてレジスタ
後置型レート変換器となる。

【００５７】ここで図５に示すように、レジスタ前置型
レート変換器に設けられる第１のプログラマブルレジス
タ６１は、入力されるデイジタルビデオ信号Ｓ２２に対
して、シフトレジスタを構成する複数の遅延回路（Ｒｅ
ｇ）６５Ａ〜６５Ｅ毎にそれぞれプログラマブルタイミ
ング制御回路６３から入力される第２の動作制御信号Ｓ
３６に基づいて所定の時間差を与えてから、複数の乗算
器６６Ａ〜６６Ｅ毎にそれぞれ対応するフイルタ係数Ｋ
１〜Ｋ５を乗算し、当該乗算結果を加算器６７において
加算合成することにより出力デイジタル信号Ｓ４０を生
成する。

【００５８】因みに第１のプログラマブルレジスタ６１
では、アツプレート変換時、各遅延回路６５Ａ〜６５Ｅ
がそれぞれ入力される第２の動作制御信号Ｓ３６に基づ
いて、デイジタルビデオ信号Ｓ２２を所定時間保持して
間欠的に送出する（１周期の間にオーバー再サンプリン
グ倍率Ｋｏから間引き倍率Ｋｓが減算された回数）よう
に制御される。また第１のプログラマブルレジスタ６１
では、ダウンレート変換時、各遅延回路６５Ａ〜６５Ｅ
がそれぞれ入力される第２の動作制御信号Ｓ３６に基づ
いて、デイジタルビデオ信号Ｓ２２を早送りするように
制御される。

【００５９】また図６に示すように、レジスタ後置型レ
ート変換器に設けられる第２のプログラマブルレジスタ
６２は、入力されるデイジタルビデオ信号Ｓ２２に対し
て、複数の乗算器６８Ａ〜６８Ｅ毎にそれぞれ対応する
フイルタ係数Ｋ１〜Ｋ５を乗算してから、当該乗算結果
を複数の遅延回路６９Ａ〜６９Ｅ毎にそれぞれプログラ
マブルタイミング制御回路６３から入力される第３の動
作制御信号Ｓ３７に基づいて所定の時間差を与えて複数
の加算器７０Ａ〜７０Ｄによつて加算合成することによ
り、クロツク周波数が変換されたデイジタルビデオ信号
Ｓ２３を送出し得るようになされている。

【００６０】因みにこのような第２のプログラマブルレ
ジスタ６２では、アツプレート変換時、各乗算器６８Ａ
〜６８Ｅにそれぞれ対応するフイルタ係数を、所定数に
１個の割合で「零」データを含む複数個に設定して冗長
性を持たせることにより、当該アツプレート変換し得る
ようになされている。

【００６１】以上の構成において、デイジタルビデオカ
メラ３０では、ＦＰＧＡ３３の回路が当該ＦＰＧＡ３３
に接続された外部の例えばパーソナルコンピユータによ
つてプログラミングされる。

【００６２】すなわちこの場合ユーザがパーソナルコン
ピユータを操作して所定の回路プログラミングソフトウ
エアを起動させることにより、当該パーソナルコンピユ
ータは図７に示すＦＰＧＡ３３のプログラミング処理手
順ＲＴ１を開始してステツプＳＰ１からステツプＳＰ２
に進み、当該ステツプＳＰ２においてユーザによりパー
ソナルコンピユータに設けられた例えばキーボードを介
して、レート変換装置３１の第１のレート変換器３２
（及び又は第２及び第３のレート変換器４４及び４５）
の入力／出力におけるクロツク周波数の変換比が入力さ
れる。

【００６３】次いでパーソナルコンピユータは、ステツ
プＳＰ３に進み、ユーザにより画像のエツジのシヤープ
さの度合いに応じて第１のレート変換器３２（及び又は
第２及び第３のレート変換器４４及び４５）に対する予
め設定された例えば１から９までのタツプデータのう
ち、所望のタツプデータが入力される。この場合タツプ
データは、１に対して例えば２個のタツプ数のような所
定のタツプ数が予め設定されていると共に、当該１から
９までに実際のタツプ数が順次比例して設定されてい
る。

【００６４】続いてステツプＳＰ４において、まずパー
ソナルコンピユータはユーザによりタツプデータとして
１〜４が入力されたか否かを判断し、まず肯定結果を得
ると続くステツプＳＰ５において入力されたタツプデー
タに対応するタツプ数が比較的少ないと判断して、第１
のプログラマブルレジスタ６１を選定することによりレ
ジスタ前置型レート変換器を選定する。

【００６５】一方、パーソナルコンピユータは、ステツ
プＳＰ４において、否定結果を得ると続くステツプＳＰ
６において当該タツプデータに対するタツプ数が比較的
多いと判断して第２のプログラマブルレジスタ６２を選
定することによりレジスタ後置型レート変換器を選定す
る。

【００６６】この後パーソナルコンピユータは、続くス
テツプＳＰ７において、選定されたレジスタ前置型レー
ト変換器又はレジスタ後置型レート変換器と、入力され
た変換比と、タツプ数とに基づいて係数を決定する。

【００６７】次いでパーソナルコンピユータは、ステツ
プＳＰ８に進み、レジスタ前置型レート変換器又はレジ
スタ後置型レート変換器と、変換比と、タツプ数と、係
数とに応じた所定のプログラミング信号Ｓ３０を生成
し、当該生成したプログラミング信号Ｓ３０をデイジタ
ルビデオカメラ３０のＦＰＧＡ３３に送出することによ
り当該ＦＰＧＡ３３にレート変換器３２及び４４並びに
４５をプログラミング信号Ｓ３０に基づいてプログラミ
ングする。かくしてパーソナルコンピユータは続くステ
ツプＳＰ９においてＦＰＧＡ３３のプログラミング処理
手順ＲＴ１を終了する。

【００６８】従つてこのようにしてデイジタルビデオカ
メラ３０のＦＰＧＡ３３に、第１〜第３のレート変換器
３３及び４４並びに４５をプログラミングするようにし
たことにより、１台のデイジタルビデオカメラ３０から
ＮＴＳＣ方式やＰＡＬ方式等の各種カラーテレビジヨン
方式等がそれぞれ適用されたコンピユータやビデオ装置
に、それぞれ対応するクロツク周波数のデイジタルビデ
オ信号Ｓ２５及びＳ２７を出力することができ、当該デ
イジタルビデオカメラ３０に対する使い勝手を向上させ
ることができる。

【００６９】これに加えてこのデイジタルビデオカメラ
３０では、必要に応じて第１〜第３のレート変換器３２
及び４４並びに４５をその変換比等を変更してプログラ
ミングすることができることにより、予め複数種類のレ
ート変換器を設ける必要がなく、かくしてデイジタルビ
デオカメラ３０の回路構成を簡易にすることができる。

【００７０】またデイジタルビデオカメラ３０では、Ｆ
ＰＧＡ３３の入力側外部にその予め設定された最大動作
クロツク周波数と同じ値のサンプリング周波数でサンプ
リングするレート変換装置３１のサンプリングアナログ
／デイジタル変換回路４０を設けると共に、当該ＦＰＧ
Ａ３３の入力側内部に最大動作クロツク周波数と同じク
ロツク周波数をダウンレート変換し得る第１のレート変
換器３２をプログラミングするようにしたことにより、
当該ＦＰＧＡ３３に最大動作クロツク周波数以下の動作
クロツク周波数で動作するような回路を自由にプログラ
ミングすることができる。従つてＦＰＧＡ３３の設計の
自由度を向上させることができ、かくして異なるクロツ
ク周波数に設定された複数種類のコンピユータやビデオ
装置にそれぞれ応じてクロツク周波数を変換し得るレー
ト変換器を容易にプログラミングすることができる。

【００７１】これに加えてデイジタルビデオカメラ３０
では、ＦＰＧＡ３３の出力側外部にその予め設定された
最大動作クロツク周波数よりも高い所定の値のサンプリ
ング周波数でサンプリングするサンプリングデイジタル
／アナログ変換回路４７を設けると共に、当該ＦＰＧＡ
３３の出力側内部にこの最大動作クロツク周波数よりも
低い値のクロツク周波数をアツプレート変換し得る第３
のレート変換器４５を設けるようにしたことにより、当
該ＦＰＧＡ３３に最大動作クロツク周波数以下の動作ク
ロツク周波数で動作するような回路を自由にプログラミ
ングすることができる。これによりＦＰＧＡ３３内の信
号の処理付加を大幅に低減させることができると共に、
消費電力を低下させることができる。

【００７２】以上の構成によれば、ＦＰＧＡ３３の入力
側外部に設けられた当該ＦＰＧＡ３３の予め設定された
最大動作クロツク周波数と同じ値のサンプリング周波数
でサンプリングするサンプリングアナログ／デイジタル
変換回路４０と、ＦＰＧＡ３３の入力側内部にプログラ
ミングされた最大動作クロツク周波数と同じ値のクロツ
ク周波数をダウンレート変換し得る第１のレート変換器
３２とからなるレート変換装置３１を設けるようにした
ことにより、ＦＰＧＡ３３の設計の自由度を向上させ
て、異なるクロツク周波数に設定された複数種類のコン
ピユータやビデオ装置にそれぞれ応じてクロツク周波数
を変換し得るレート変換器を容易にプログラミングさせ
ることができ、かくして異なるクロツク周波数に設定さ
れた複数種類のコンピユータやビデオ装置にそれぞれ応
じてクロツク周波数を容易に変換し得るレート変換装置
を実現することができる。

【００７３】また撮像出力信号Ｓ２１を、ＦＰＧＡ３３
において予め設定された最大動作クロツク周波数の値と
ほぼ同じ値のサンプリング周波数でサンプリングしてデ
イジタルビデオ信号Ｓ２２に変換するサンプリングアナ
ログ／デイジタル変換回路４０と、当該ＦＰＧＡ３３に
プログラミングされた、デイジタルビデオ信号Ｓ２２の
クロツク周波数をダウンレート変換する第１のレート変
換器３２とを設けるようにしたことにより、ＦＰＧＡ３
３の設計の自由度を向上させて当該ＦＰＧＡ３３に異な
るクロツク周波数に設定された各種コンピユータやビデ
オ装置にそれぞれ応じてクロツク周波数を変換し得るレ
ート変換器を容易にプログラミングさせることができ、
かくして異なるクロツク周波数に設定された複数種類の
コンピユータやビデオ装置にそれぞれ応じてクロツク周
波数を容易に変換し得る撮像装置を実現することができ
る。

【００７４】（２）第２実施例 図８は、第２実施例によるパーソナルコンピユータ７０
を示し、第１実施例において図２に示したレート変換器
と同じレート変換装置（図示せず）がプログラミングさ
れたＦＰＧＡ７１がパソコン拡張ボードに搭載されて設
けられている。この場合パーソナルコンピユータ７０で
は、マイコン７２及びコプロセツサ７３の制御に基づい
てＦＰＧＡ７１がプログラミングされる。

【００７５】ここでまずＦＰＧＡ７１が予め設計された
回路プログラムでプログラミングされる場合には、回路
プログラムがメモリカード７４から拡張バス７５を介し
て供給され、これにより当該ＦＰＧＡ７１がプログラミ
ングされる。またＦＰＧＡ７１が回路プログラミングソ
フトに基づいてプログラミングされる場合には、当該回
路プログラミングソフトが内臓式ハードデイスクドライ
ブ（ＨＤＤ）７６、バードデイスクドライブ等でなる外
部記録装置７７、又はネツトワーク機器７８から供給さ
れる。

【００７６】この場合それぞれ供給される回路プログラ
ミングソフトは、その内容をモニタ７９に表示した状態
で、マウス８０等により所望のプログラミングデータに
仕上げられ、当該プログラミングデータが拡張バス７５
を介してＦＰＧＡ７１に供給され、かくしてＦＰＧＡ７
１がプログラミングされる。

【００７７】ここでこのようにしてプログラミングされ
たＦＰＧＡ７１には、所望の変換比を有するレート変換
装置が形成されており、当該レート変換装置が第１のビ
デオ装置８１から得られる動画に応じたデイジタルビデ
オ信号Ｓ５０のクロツク周波数を第２のビデオ装置８２
で予め設定されたクロツク周波数に変換し、かくして得
られるデイジタルビデオ信号Ｓ５１を第２のビデオ装置
８２に供給し得るようになされている。

【００７８】またＦＰＧＡ７１では、静止画に応じたデ
イジタルビデオ信号Ｓ５３を供給する場合、当該デイジ
タルビデオ信号Ｓ５３を拡張バス７５を介して内部メモ
リ８３に供給して記憶させると共に、内臓式のハードデ
イスクドライブ７６や外部記憶装置７７に記憶させ、さ
らにはネツトワークを介してリモート転送し得るように
なされている。

【００７９】実際上図９に示すように、ＦＰＧＡ７１
は、拡張バス７５とバスインターフエイス回路８５を順
次介してプログラミングデータがレート変換器８６に供
給され、かくして必要に応じて変換比等が変更されてレ
ート変換装置８６がプログラミングされる。またこのレ
ート変換装置８６には、デイジタルビデオ信号Ｓ６０が
デイジタル入力インターフエイス８７を介して入力され
ると共に、アナログビデオ信号Ｓ６１がアナログ／デイ
ジタル変換回路８８を介してデイジタルビデオ信号Ｓ６
２に変換されて入力される。なおこのときクロツク同期
検出生成回路８９がそれぞれデイジタルビデオ信号Ｓ６
０及びアナログビデオ信号Ｓ６１からクロツク周波数を
抽出し、当該クロツク周波数と同期したクロツク周波数
をレート変換装置８６に送出する。

【００８０】これによりレート変換装置８６は、各種デ
ータを記憶したり、又はフールドメモリとして用いられ
るテンポラリメモリ９０を必要に応じて用い、かつクロ
ツク同期検出生成回路８９及びクロツク同期回路９２か
らそれぞれ得られる同期信号に基づいて、入力されたデ
イジタルビデオ信号Ｓ６０及びＳ６２のクロツク周波数
をアツプレート変換又はダウンレート変換し、かくして
得られるデイジタル信号Ｓ６３をデイジタル入力インタ
ーフエイス回路９３を介して出力すると共に、デイジタ
ル／アナログ変換回路９４を介してアナログ信号に変換
して出力し得るようになされている。

【００８１】以上の構成において、パーソナルコンピユ
ータ７０では、レート変換装置８６がプログラミングさ
れるＦＰＧＡ７１がパソコン拡張ボードとして設けら
れ、回路プログラミングソフトが供給されることによ
り、当該回路プログラミングソフトに基づいてユーザが
所望の特性を満たすレート変換装置８６を自らプログラ
ミングすることができ、かくしてレート変換装置８６に
予め設定された規格に留まらずに各種機能を付加するこ
とができる。これによりレート変換装置８６の使い勝手
を向上させることができる。従つてこのようなレート変
換装置８６は、第１実施例に比べてさらに汎用性を向上
し得る。

【００８２】以上の構成によれば、パーソナルコンピユ
ータ７０のパソコン拡張ボードに設けられたＦＰＧＡ７
１に回路プログラミングソフトに基づいてユーザが所望
する特性を満たすようなレート変換装置８６をプログラ
ミングするようにしたことにより、当該レート変換装置
８６の使い勝手を向上させることができ、かくして汎用
性を向上し得るレート変換装置を実現することができ
る。

【００８３】（３）他の実施例 なお上述の第１実施例においては、デイジタルビデオカ
メラ３０と、パーソナルコンピユータとを接続して当該
パーソナルコンピユータから得られる所定のプログラミ
ング信号Ｓ３０に基づいてＦＰＧＡ３３をプログラミン
グするようにした場合について述べたが、本発明はこれ
に限らず、図１０に示すように、パーソナルコンピユー
タ１００に接続されたデイジタルビデオカメラ３０に所
定のビデオ装置１０１を接続するようにして当該デイジ
タルビデオカメラ３０から出力されたデイジタルビデオ
信号Ｓ２５をビデオ装置１０１に送出するようにしても
良い。これによりデイジタルビデオカメラ３０の汎用性
を向上させることができる。

【００８４】また上述の第１実施例においては、ＦＰＧ
Ａ３３に第１〜第３のレート変換器３３及び４４並びに
４５の３個のレート変換器をプログラミングするように
した場合について述べたが、本発明はこれに限らず、必
要に応じて３個以下又は３個以上のレート変換器をプロ
グラミングすると共に、プログラミングの位置もカメラ
信号補正処理回路４２と、ビデオエンコーダ４３との間
等のようにこの他種々の位置にプログラミングするよう
にしてもよい。

【００８５】さらに上述の第１実施例においては、サン
プリングアナログ／デイジタル変換回路３１と、サンプ
リングデイジタル／アナログ変換回路４７とのサンプリ
ング周波数を固定するようにした場合について述べた
が、本発明はこれに限らず、予め所定の最大値を設定し
ておいて、当該設定した最大値を越えない範囲等におい
て可変させるようにしても良い。

【００８６】さらに上述の第１実施例においては、レー
ト変換によつて得られるデイジタルビデオ信号のクロツ
ク周波数がＤ１規格の13.5〔ＭＨｚ〕程度と、ワークス
テイシヨンで設定された 135〔ＭＨｚ〕程度と、18〔Ｍ
Ｈｚ〕程度となるようにした場合について述べたが、本
発明はこれに限らず、デイジタル信号処理部４１内部の
デイジタルビデオ信号のクロツク周波数及び出力される
デイジタルビデオ信号のクロツク周波数に係わらずにＥ
ＤＴＶIIで設定された27〔ＭＨｚ〕程度、プログレツシ
ブで設定された36〔ＭＨｚ〕程度、ＡＴＶ等の各種カラ
ーテレビジヨン方式で設定された各種クロツク周波数等
のようにこの他種々のクロツク周波数の値に変換するよ
うにしても良い。

【００８７】さらに上述の第１実施例においては、ＦＰ
ＧＡ３３にデイジタル信号処理部４１に加えてシステム
コントローラ５０及びタイミングジエネレータ５１をプ
ログラミングするようにした場合について述べたが、本
発明はこれに限らず、ＦＰＧＡ３３にプログラミングす
る回路素子を必要とされる機能等に応じて自由に選定す
るようにしても良い。

【００８８】さらに上述の第２実施例においては、図９
に示す回路をＦＰＧＡ７１にプログラミングし、当該Ｆ
ＰＧＡ７１をパソコン拡張ボードに形成するようにした
場合について述べたが、本発明はこれに限らず、ＦＰＧ
Ａ７１を一般的に回路基板に形成するようにしても良
い。なおこの場合図１１に示すように、ＦＰＧＡ１１０
にプログラミングする回路に外部からプログラミング信
号Ｓ７０をレート変換装置１１１に入力させる外部制御
インターフエイス回路１１２及び、当該プログラミング
信号Ｓ７０に変えて予め記憶したプログラミングデータ
をレート変換装置１１１に送出する処理ソフトメモリ１
１３を加えるようにしても良い。また図１２に示すよう
に、このようなＦＰＧＡ１１０が形成された回路基板を
第１のビデオ装置１１５、第２のビデオ装置１１６及び
パーソナルコンピユータ１１７に接続して用いるように
しても良い。

【００８９】

【発明の効果】上述のように本発明によれば、入力され
たアナログ信号を予め設定された所定のサンプリング周
波数でサンプリングしてデイジタル信号に変換するアナ
ログデイジタル変換手段と、外部からフイールドプログ
ラマブルゲートアレイに所定の回路と共にプログラミン
グされ、アナログデイジタル変換手段から得られるデイ
ジタル信号のクロツク周波数を当該クロツク周波数より
も低いクロツク周波数に変換するレート変換手段とを設
けるようにしたことにより、フイールドプログラマブル
ゲートアレイに最大動作クロツク周波数以下の動作クロ
ツク周波数で動作するような回路を自由にプログラミン
グすることができ、これによりフイールドプログラマブ
ルゲートアレイの設計の自由度を向上させて、異なるク
ロツク周波数に設定された複数種類のコンピユータやビ
デオ装置にそれぞれ応じてクロツク周波数を変換し得る
レート変換器を容易にプログラミングすることができ、
かくして異なるクロツク周波数に設定された複数種類の
コンピユータやビデオ装置にそれぞれ応じてクロツク周
波数を容易に変換し得るレート変換装置を実現すること
ができる。

【００９０】また被写体を撮像する撮像光学系と、撮像
光学系から得られる撮像光を受けてアナログ信号に変換
する撮像素子と、撮像素子から得られるアナログ信号を
撮像素子の最大動作クロツク周波数の値とほぼ同じ値の
サンプリング周波数でサンプリングすることによりデイ
ジタル信号に変換するアナログデイジタル変換手段と、
外部からフイールドプログラマブルゲートアレイに所定
の回路と共にプログラミングされ、アナログデイジタル
変換手段から得られるデイジタル信号のクロツク周波数
を当該クロツク周波数よりも低いクロツク周波数に変換
するレート変換手段とを設けるようにしたことにより、
フイールドプログラマブルゲートアレイの設計の自由度
を向上させて当該フイールドプログラマブルゲートアレ
イに、異なるクロツク周波数に設定された各種コンピユ
ータやビデオ装置にそれぞれ応じてクロツク周波数を変
換し得るレート変換器を容易にプログラミングさせるこ
とができ、かくして異なるクロツク周波数に設定された
複数種類のコンピユータやビデオ装置にそれぞれ応じて
クロツク周波数を容易に変換し得る撮像装置を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明によるレート変換装置が設けられたデイ
ジタルビデオカメラの第１実施例を示すブロツク図であ
る。

【図２】本発明によるレート変換装置におけるレート変
換器の回路構成を示すブロツク図である。

【図３】レート変換器におけるアツプレート変換の説明
に供する波形図である。

【図４】レート変換器におけるアツプレート変換の説明
に供する波形図である。

【図５】レジスタ前置型レート変換器の第１のプログラ
マブルレジスタの回路構成を示すブロツク図である。

【図６】レジスタ後置型レート変換器の第２のプログラ
マブルレジスタの回路構成を示すブロツク図である。

【図７】ＦＰＧＡのプログラミング処理手順を示すフロ
ーチヤートである。

【図８】本発明によるレート変換装置が設けられたパー
ソナルコンピユータの回路構成の第２実施例を示すブロ
ツク図である。

【図９】第２実施例によるＦＰＧＡの回路構成を示すブ
ロツク図である。

【図１０】他の実施例によるデイジタルビデオカメラを
用いたシステムを示すブロツクである。

【図１１】他の実施例によるＦＰＧＡの回路構成を示す
ブロツク図である。

【図１２】他の実施例によるＦＰＧＡを用いたシステム
を示すブロツク図である。

【図１３】従来のデイジタルビデオカメラの回路構成を
示すブロツク図である。

【図１４】従来のレート変換装置の回路構成を示すブロ
ツク図である。

【符号の説明】

３０……デイジタルビデオカメラ、３１、８６……レー
ト変換装置、３２……第１のレート変換器、３３、７１
……ＦＰＧＡ、４０……サンプリングアナログ／デイジ
タル変換回路、４１……デイジタル信号処理部、４４…
…第２のレート変換器、４５……第３のレート変換器、
４７……サンプリングデイジタル／アナログ変換回路、
６０……プログラマブル係数時変型デイジタルローパス
フイルタ、６１……第１のプログラマブルレジスタ、６
２……第２のプログラマブルレジスタ、６３……プログ
ラマブルタイミング制御回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】デイジタル信号のクロツク周波数を変換す
   るレート変換装置において、 入力されたアナログ信号を予め設定された所定のサンプ
   リング周波数でサンプリングしてデイジタル信号に変換
   するアナログデイジタル変換手段と、 外部から所定の回路がプログラミングされるフイールド
   プログラマブルゲートアレイに上記回路と共にプログラ
   ミングされ、上記アナログデイジタル変換手段から得ら
   れる上記デイジタル信号のクロツク周波数を当該クロツ
   ク周波数よりも低いクロツク周波数に変換するレート変
   換手段とを具えることを特徴とするレート変換装置。
2. 【請求項２】上記アナログデイジタル変換手段は、 上記サンプリング周波数が、上記フイールドプログラマ
   ブルゲートアレイにプログラミングされた上記回路の予
   め設定された最大動作クロツク周波数の値とほぼ同じ値
   に設定されることを特徴とする請求項１に記載のレート
   変換装置。
3. 【請求項３】上記フイールドプログラマブルゲートアレ
   イにプログラミングされ、上記レート変換手段から得ら
   れる上記デイジタル信号のクロツク周波数を当該クロツ
   ク周波数よりも高い所定のクロツク周波数に変換するレ
   ート変換手段と、 上記レート変換手段から得られる上記デイジタル信号を
   予め設定されたサンプリング周波数でサンプリングする
   ことによりアナログ信号に変換するデイジタルアナログ
   変換手段とを具えることを特徴する請求項１に記載のレ
   ート変換装置。
4. 【請求項４】被写体を撮像する撮像光学系と、 上記撮像光学系から得られる撮像光を受けてアナログ信
   号に変換する撮像素子と、 上記撮像素子から得られるアナログ信号を、上記撮像素
   子の最大動作クロツク周波数の値とほぼ同じ値のサンプ
   リング周波数でサンプリングすることによりデイジタル
   信号に変換するアナログデイジタル変換手段と、 外部から所定の回路がプログラミングされるフイールド
   プログラマブルゲートアレイに上記回路と共にプログラ
   ミングされ、上記アナログデイジタル変換手段から得ら
   れる上記デイジタル信号のクロツク周波数を当該クロツ
   ク周波数よりも低いクロツク周波数に変換するレート変
   換手段とを具えることを特徴とする撮像装置。
5. 【請求項５】上記デイジタル信号処理回路は、 予め最大動作クロツク周波数の値が上記サンプリング周
   波数の値とほぼ同じ値に設定されることを特徴とする請
   求項４に記載の撮像装置。
6. 【請求項６】上記フイールドプログラマブルゲートアレ
   イにプログラミングされ、上記レート変換手段から得ら
   れる上記デイジタル信号のクロツク周波数を当該クロツ
   ク周波数よりも高い所定のクロツク周波数に変換するレ
   ート変換手段と、 上記レート変換手段から得られる上記デイジタル信号を
   予め設定されたサンプリング周波数でサンプリングする
   ことによりアナログ信号に変換するデイジタルアナログ
   変換手段とを具えることを特徴とする請求項４に記載の
   撮像装置。