JPH10206170A - 静電容量型外力検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 外来ノイズの減少、シリコン基板から発生す
る寄生容量の減少等を図り、角速度の検出感度、検出精
度を向上させる。 【解決手段】 シリコン基板２２に、検出部２３と、絶
縁ゲート形電界効果トランジスタを用いたソース接地増
幅回路からなる容量電圧変換回路３２を一体的に設け
る。そして、分離溝３９によって、検出部２３の電極支
持体２７が設けられた表面側シリコン層と容量電圧変換
回路３２が設けられた表面側シリコン層とを電気的に分
離する。これにより、外来ノイズの減少、シリコン基板
から発生する寄生容量の減少等を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば加速度、角
速度等の外力を静電容量の変化として検出する静電容量
型外力検出装置に関する。

【０００２】

【従来の技術】一般に、車両等に作用する加速度、角速
度の検出や、カメラの手ぶれ検出等を行う静電容量型外
力検出装置は、例えば特開平４−２４２１１４号公報等
により知られている。このような静電容量型外力検出装
置は、外力を静電容量の変化として検出する検出部と、
該検出部によって検出された静電容量の変化を電圧信号
に変換する容量電圧変換回路とから構成されている。

【０００３】ここで、従来技術による静電容量型外力検
出装置として角速度検出装置を例に挙げて図１６、図１
７を参照しつつ説明する。

【０００４】１は従来技術による静電容量型外力検出装
置としての角速度検出装置であり、該角速度検出装置１
は、後述するように、検出部４が設けられたセンサチッ
プ２と容量電圧変換回路１４が設けられた変換回路チッ
プ１２とから構成されている。

【０００５】２はセンサチップであり、該センサチップ
２は、図１６に示すように、変換回路チップ１２とは別
個のチップとして形成されている。

【０００６】３はセンサチップ２を構成するシリコン基
板であり、該シリコン基板３は、シリコン材料からなる
表面側シリコン層３Ａと、シリコン材料からなる裏面側
シリコン層３Ｂと、表面側シリコン層３Ａと裏面側シリ
コン層３Ｂとの間に設けられ、酸化シリコン等からなる
絶縁層３Ｃとから構成されたＳＯＩ（Ｓｉｌｉｃｏｎｏ
ｎ Ｉｎｓｕｌａｔｏｒ）基板である。そして、シリコ
ン基板３の表面側シリコン層３Ａは、リン，ボロン等の
不純物をドーピングすることにより低抵抗化されてい
る。

【０００７】４はシリコン基板３の表面側シリコン層３
Ａにエッチングを施すことにより設けられた検出部であ
り、該検出部４は、シリコン基板３の中央に位置し、シ
リコン基板３に対して平行方向に振動可能に設けられた
振動子５と、該振動子５の周囲４箇所に配置され、シリ
コン基板３に固定して設けられた電極支持体６，６，…
とから大略構成されている。

【０００８】ここで、振動子５は、４本の支持梁７，
７，…によってシリコン基板３上に支持されている。そ
して、振動子５は、図１７に示すように、シリコン基板
３の絶縁層３Ｃの一部をエッチングによって除去するこ
とにより、シリコン基板３上で浮上した状態となってい
る。これにより、振動子５は、図１６中の矢示Ｘ，Ｙ方
向に振動可能となっている。また、振動子５の各辺には
くし状電極５Ａ，５Ａ，…が設けられている。

【０００９】一方、各電極支持体６にもくし状電極６
Ａ，６Ａ，…が設けられ、これらくし状電極６Ａは、振
動子５の各くし状電極５Ａと離間した状態で噛合してい
る。

【００１０】ここで、図１６において上側に位置するく
し状電極５Ａ，６Ａと、下側に位置するくし状電極５
Ａ，６Ａは、それぞれ駆動電極８を構成している。これ
ら駆動電極８は、各くし状電極５Ａ，６Ａ間に静電力を
発生させることにより、振動子５を図１６中の矢示Ｙ方
向に振動させるものである。

【００１１】また、図１６において、左側に位置するく
し状電極５Ａ，６Ａと、右側に位置するくし状電極５
Ａ，６Ａは、それぞれ検出電極９を構成している。これ
ら検出電極９は、振動子５がコリオリ力により図１６中
の矢示Ｘ方向に振動したときに、各くし状電極５Ａ，６
Ａ間に生じる静電容量の変化を検出するものである。

【００１２】１０，１０は図１６において上側、下側に
位置する各電極支持体６の表面に設けられた入力電極パ
ッドを示し、該各入力電極パッド１０には、振動子５を
振動させるための駆動信号を出力する発振回路がワイヤ
（いずれも図示せず）を介して接続されている。

【００１３】１１，１１は図１６において左側、右側に
位置する各電極支持体６の表面に設けられた出力電極パ
ッドを示し、該各出力電極パッド１１は、各検出電極９
によって検出される静電容量の変化を、静電容量検出信
号（静電容量の変化に対応して生じる電流信号）として
出力するものである。

【００１４】１２は変換回路チップであり、該変換回路
チップ１２は、センサチップ２とは別個のチップとして
形成されている。

【００１５】１３は変換回路チップ１２を構成する回路
基板、１４は該回路基板１３に設けられた容量電圧変換
回路を示す。該容量電圧変換回路１４は、検出部４の各
検出電極９によって検出された静電容量の変化を電圧に
変換する回路であり、コンデンサブリッジ回路またはス
イッチドキャパシタ回路により構成されている。

【００１６】１５，１５，…は回路基板１３上に設けら
れた入力電極パッドを示し、該各入力電極パッド１５
は、各検出電極９によって検出され、センサチップ２の
出力電極パッド１１から出力される静電容量検出信号を
受け取り、この静電容量検出信号を容量電圧変換回路１
４に入力するためのものである。

【００１７】１６，１６は容量電圧変換回路１４から出
力される電圧信号を外部に設けられた信号処理回路（図
示せず）に向けて出力するための出力電極パッドであ
る。

【００１８】１７はセンサチップ２の一方の出力電極パ
ッド１１と変換回路チップ１２の入力電極パッド１５と
を電気的に接続するワイヤであり、該ワイヤ１７の端部
はセンサチップ２の出力電極パッド１１、変換回路チッ
プ１２の入力電極パッド１５に半田１８，１８によって
それぞれ接続されている。

【００１９】なお、センサチップ２の他方の出力電極パ
ッド１１には、変換回路チップ１２の他の入力電極パッ
ド１５と接続するためのワイヤが設けられ、センサチッ
プ２の各入力電極パッド１０には、発振回路と接続する
ためのワイヤが設けられ、さらに変換回路チップ１２の
各出力電極パッド１６には外部の信号処理回路に接続す
るためのワイヤがそれぞれ設けられているが、図１６，
図１７ではこれら各ワイヤの記載を省略する。

【００２０】従来技術による角速度検出装置１は上述し
たような構成を有するもので、次にその動作について説
明する。

【００２１】即ち、発振回路（図示せず）からセンサチ
ップ２の入力電極パッド１０に駆動信号が供給される
と、各駆動電極８を構成するくし状電極５Ａ，６Ａ間に
静電力が発生し、振動子５が図１６中の矢示Ｙ方向に振
動する。このように振動子５が振動している状態で、図
１７中のＺ−Ｚ軸周りの角速度Ωが作用すると、振動子
５がコリオリ力により矢示Ｘ方向に変位する。これによ
り、各検出電極９を構成するくし状電極５Ａ，６Ａ間の
離間距離が変化するため、このくし状電極５Ａ，６Ａ間
の静電容量が変化する。この結果、センサチップ２の出
力電極パッド１１からは各検出電極９によって検出され
た静電容量の変化が、静電容量検出信号として出力され
る。

【００２２】そして、センサチップ２の出力電極パッド
１１から出力された静電容量検出信号は、ワイヤ１７を
介して変換回路チップ１２の入力電極パッド１５に入力
され、この入力電極パッド１５から容量電圧変換回路１
４に入力される。そして、この静電容量検出信号は、容
量電圧変換回路１４によって電圧信号に変換され、各出
力電極パッド１６から外部の信号処理回路に出力され
る。そして、外部の信号処理回路により角速度が求めら
れる。

【００２３】

【発明が解決しようとする課題】ところで、上述した従
来技術による角速度検出装置１は、センサチップ２と変
換回路チップ１２とをワイヤ１７等で接続し、センサチ
ップ２に設けられた検出部４の各検出電極９により検出
された静電容量の変化を、静電容量検出信号としてワイ
ヤ１７等を介して変換回路チップ１２に設けられた容量
電圧変換回路１４に出力する構成である。

【００２４】しかし、センサチップ２と変換回路チップ
１２とを別々のチップによって構成すると、検出部４と
容量電圧変換回路１４との離間距離が大きくなり、検出
部４の各検出電極９と容量電圧変換回路１４の入力側と
の間を接続する信号経路が長くなる。このため、検出部
４の各検出電極９から出力された静電容量検出信号に外
来ノイズが混在し易くなり、外来ノイズの増加によって
角速度の検出感度が低下するという問題がある。

【００２５】また、上述した角速度検出装置１は、セン
サチップ２と変換回路チップ１２とをワイヤ１７等で接
続する構成であるため、センサチップ２に設けられた各
電極支持体６に、ワイヤ１７等を接続するための出力電
極パッド１１を設けている。この出力電極パッド１１
は、ワイヤ１７等を半田１８によって接着するための接
着面積を確保しなければならないため、比較的大きい面
積を必要とする。このため、各電極支持体６の面積が大
幅に増加し、シリコン基板３の表面側シリコン層３Ａと
裏面側シリコン層３Ｂとの間に生じる寄生容量が増加す
るという問題がある。

【００２６】即ち、図１７に示すように、シリコン基板
３は、表面側シリコン層３Ａと裏面側シリコン層３Ｂと
の間に絶縁層３Ｃが設けられた構成となっているため、
表面側シリコン層３Ａと裏面側シリコン層３Ｂとの間に
は、寄生容量が生じる。この寄生容量は、表面側シリコ
ン層３Ａ、裏面側シリコン層３Ｂの面積が大きくなれば
なるほど増加する。

【００２７】従って、各電極支持体６の面積が増加する
と、各電極支持体６を構成する表面側シリコン層３Ａと
裏面側シリコン層３Ｂとの間に生じる寄生容量が増加
し、この寄生容量の増加が角速度の検出感度を低下させ
るという問題がある。

【００２８】さらに、上述した従来技術による角速度検
出装置１の容量電圧変換回路１４は、コンデンサブリッ
ジ回路またはスイッチドキャパシタ回路により構成され
ている。コンデンサブリッジ回路、スイッチドキャパシ
タ回路は、回路を構成する素子数が多いため、個々の素
子から発生するノイズの総和が大きくなる。この結果、
容量電圧変換回路１４をコンデンサブリッジ回路または
スイッチドキャパシタ回路により構成すると、検出部４
の各検出電極９から検出された静電容量の変化（静電容
量検出信号）を電圧信号に変換する際に、多量のノイズ
が電圧信号に混在し、角速度を検出精度が低下するとい
う問題がある。

【００２９】本発明は上述した従来技術の問題に鑑みな
されたもので、外来ノイズの減少、シリコン基板から発
生する寄生容量の減少、容量電圧変換回路の内部から発
生するノイズの減少を図り、角速度の検出感度、検出精
度を向上させることができる静電容量型外力検出装置を
提供することを目的としている。

【００３０】

【課題を解決するための手段】上述した課題を解決する
ために請求項１に係る発明は、表面側シリコン層と裏面
側シリコン層との間に絶縁層を介在させたシリコン基板
と、該シリコン基板の表面側シリコン層に設けられ、外
力を静電容量の変化により検出する検出部と、該検出部
の近傍に位置して前記シリコン基板の表面側シリコン層
に設けられ、絶縁ゲート形電界効果トランジスタを用い
たソース接地増幅回路からなり、該検出部から検出され
る静電容量の変化を電圧信号に変換する容量電圧変換回
路と、前記検出部が設けられた表面側シリコン層と前記
容量電圧変換回路が設けられた表面側シリコン層とを電
気的に分離する絶縁部とから構成したことにある。

【００３１】このように構成したことにより、検出部と
容量電圧変換回路を単一のシリコン基板上に一体的に設
けることができる。これにより、検出部と容量電圧変換
回路とを接続する信号経路を縮小することができ、検出
部から容量電圧変換回路に出力される静電容量の変化に
対応した信号（静電容量検出信号）に、外来ノイズが混
在するのを抑制することができる。

【００３２】また、検出部が設けられた表面側シリコン
層とソース接地増幅回路が設けられた表面側シリコン層
とを電気的に分離する絶縁部を設けることによって、検
出部が設けられた表面側シリコン層の面積を縮小させる
ことができ、検出部が設けられた表面側シリコン層と裏
面側シリコン層との間に生じる寄生容量を減少させるこ
とができる。

【００３３】さらに、容量電圧変換回路を、絶縁ゲート
形電界効果トランジスタ（以下、「絶縁ゲート形ＦＥ
Ｔ」という）を用いたソース接地増幅回路によって構成
することにより、容量電圧変換回路を構成する素子数を
減少させ、個々の素子から発生するノイズの総和を減少
させることができる。

【００３４】ここで、絶縁ゲート形ＦＥＴを用いたソー
ス接地増幅回路を表面側シリコン層に積層形成すると、
ソース接地増幅回路が形成された表面側シリコン層全体
が、当該ソース接地増幅回路を駆動するための電源電位
と同電位になってしまう。即ち、絶縁ゲート形ＦＥＴを
表面側シリコン層に形成した場合、絶縁ゲート形ＦＥＴ
の構造上、表面側シリコン層全体が、絶縁ゲート形ＦＥ
Ｔの第２ゲートに相当する。そして、絶縁ゲート形ＦＥ
Ｔを用いたソース接地増幅回路では、絶縁ゲート形ＦＥ
Ｔの第２のゲートを電源電位に設定するため、ソース接
地増幅回路を駆動するとき、ソース接地増幅回路が形成
された表面側シリコン層全体が電源電位となる。

【００３５】一方、ソース接地増幅回路の入力側、即
ち、絶縁ゲート形ＦＥＴのゲート端子には検出部の出力
側が接続され、検出部により検出される静電容量の変化
に対応した信号が絶縁ゲート形ＦＥＴのゲート端子に入
力される構成となっている。

【００３６】以上のように、ソース接地増幅回路が形成
された表面側シリコン層全体が電源電位となる点と、検
出部の出力側が絶縁ゲート形ＦＥＴのゲート端子に接続
されている点を勘案すると、検出部とソース接地増幅回
路（容量電圧変換回路）を電気的に連続した表面側シリ
コン層に一体的に設ける構成とした場合には、検出部と
絶縁ゲート形ＦＥＴの第２ゲートが同電位となるため、
絶縁ゲート形ＦＥＴのゲート端子が電源電位となる。こ
の結果、ソース接地増幅回路が動作しなくなってしま
う。

【００３７】そこで、シリコン基板に、検出部が設けら
れた表面側シリコン層とソース接地増幅回路が設けられ
た表面側シリコン層とを電気的に分離する絶縁部を設け
ることにより、絶縁ゲート形ＦＥＴのゲート端子が電源
電位となるのを防止し、ソース接地増幅回路を正常に動
作させるようにした。

【００３８】請求項２に係る発明は、絶縁部を、シリコ
ン基板の表面側シリコン層にシリコン基板の絶縁層まで
延びる縦溝により構成したことにある。

【００３９】これにより、検出部が設けられた表面側シ
リコン層と、容量電圧変換回路が設けられた表面側シリ
コン層とを容易に分離することができる。

【００４０】ここで、請求項３に係る発明のように、縦
溝は、シリコン基板の表面側シリコン層の一部を異方性
エッチングによって除去することにより設けることがで
きる。

【００４１】これにより、縦溝を例えばＶ字状に形成で
き、縦溝の溝面（側面）を傾斜させることができる。従
って、縦溝を境にして一側に設けられた検出部と他側に
設けられた容量電圧変換回路とを電気的に接続する配線
を、縦溝の傾斜した溝面に沿うようにして形成すること
ができる。

【００４２】また、請求項４に係る発明のように、絶縁
部を、シリコン基板の表面側シリコン層にシリコン基板
の絶縁層に到達する縦溝により構成し、該縦溝の溝面に
絶縁膜を設け、該絶縁膜が設けられた縦溝内に埋込部材
を埋設する構成としてもよい。

【００４３】これにより、縦溝によって分離された検出
部側の表面側シリコン層と容量電圧変換回路側の表面側
シリコン層との各上面を、段差のない連続した平面とな
るようにつなげることができる。従って、検出部と容量
電圧変換回路とを電気的に接続する配線を平面上に形成
することができる。

【００４４】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って詳述する。

【００４５】ここで、図１ないし図１３は本発明の第１
の実施例による静電容量型外力検出装置として角速度検
出装置を例に挙げて示している。

【００４６】２１は本実施例による静電容量型外力検出
装置としての角速度検出装置である。２２は該角速度検
出装置２１を構成するシリコン基板であり、該シリコン
基板２２は、従来技術による角速度検出装置１のシリコ
ン基板３と同様に、ＳＯＩ基板により構成されている。
即ち、シリコン基板２２は、シリコン材料からなる表面
側シリコン層２２Ａと、シリコン材料からなる裏面側シ
リコン層２２Ｂと、表面側シリコン層２２Ａと裏面側シ
リコン層２２Ｂとの間に設けられ、酸化シリコン等から
なる絶縁層２２Ｃとから構成されている。そして、シリ
コン基板２２の表面側シリコン層２２Ａのうち、後述す
る検出部２３を設ける部分は、リン、ボロン等の不純物
をドーピングすることにより低抵抗化されている。

【００４７】２３はシリコン基板２２の表面側シリコン
層２２Ａに設けられ、角速度を静電容量の変化によって
検出する検出部を示し、該検出部２３は、従来技術によ
る検出部４とほぼ同様に、シリコン基板２２に対して平
行方向に振動可能な振動子２４と、該振動子２４をシリ
コン基板２２に支持する４本の支持梁２５，２５，…
と、図１において振動子２４の上側、下側に配設された
駆動用の電極支持体２６，２６とを備えている。また、
従来技術と同様に、振動子２４にはくし状電極２４Ａ，
２４Ａ，…が設けられ、各電極支持体２６にはくし状電
極２６Ａ，２６Ａが設けられている。そして、各くし状
電極２４Ａ，２６Ａは互いに離間した状態で噛合してい
る。

【００４８】２７，２７は図１において振動子２４の左
側、右側に配設された検出用の電極支持体を示し、該各
電極支持体２７には、駆動用の電極支持体２６と同様
に、くし状電極２７Ａ，２７Ａが設けられ、該各くし状
電極２７Ａは、振動子２４Ａの各くし状電極２４Ａと互
いに離間した状態で噛合している。

【００４９】ここで、各電極支持体２７は、シリコン基
板２２の表面側シリコン層２２Ａにエッチングを施すこ
とにより、図１に示すように、例えば細長い方形状に形
成されている。即ち、各電極支持体２７は、各くし状電
極２７Ａを支持するのに十分な最小限の面積となるよう
に形成されており、従来技術による各電極支持体６と比
較して、その面積が大幅に縮小されている。

【００５０】２８，２８は振動子２４を静電力により図
１中の矢示Ｙ方向に振動させる駆動電極であり、該各駆
動電極２８は、前記振動子２４に設けられた各くし状電
極２４Ａと各電極支持体２６に設けられた各くし状電極
２６Ａにより構成されている。

【００５１】２９，２９は角速度を静電容量の変化とし
て検出する検出電極であり、該各検出電極２９は、振動
子２４に設けられた各くし状電極２４Ａと各電極支持体
２７に設けられた各くし状電極２７Ａにより構成されて
いる。そして、該各検出電極２９は、振動子２４がコリ
オリ力により図１中の矢示Ｘ方向に変位したときに、各
くし状電極２４Ａ，２７Ａ間の静電容量の変化を検出す
るものである。

【００５２】３０，３０は駆動用の各電極支持体２６の
表面に設けられた入力電極パッドを示し、該各入力電極
パッド３０には、振動子２４を振動させるための駆動信
号を出力する発振回路がワイヤ（いずれも図示せず）を
介して接続されている。

【００５３】３１，３１は各電極支持体２７の外側に設
けられた回路形成部であり、該各回路形成部３１は、シ
リコン基板２２の表面側シリコン層２２Ａに形成されて
いる。そして、該各回路形成部３１には、後述する各容
量電圧変換回路３２が形成されている。ここで、各回路
形成部３１は容量電圧変換回路３２を形成するのに十分
な最小限の面積をもって形成されている。

【００５４】３２，３２は各回路形成部３１に積層して
設けられた容量電圧変換回路であり、該各容量電圧変換
回路３２は、検出部２３の検出電極２９によって検出さ
れる静電容量の変化を増幅し、電圧信号に変換するもの
である。

【００５５】そして、各容量電圧変換回路３２は、図６
に示すように、ｐチャネル絶縁ゲート形電界効果トラン
ジスタ３３（以下、「絶縁ゲート形ＦＥＴ３３」とい
う）を用いたソース接地増幅回路によって構成されてい
る。

【００５６】即ち、各容量電圧変換回路３２は、第１ゲ
ートＧ１が検出部２３の検出電極２９に接続され、ソー
スＳが電源電極パッド４２Ａを介して電源（＋５Ｖ）に
接続された絶縁ゲート形ＦＥＴ３３と、一側が絶縁ゲー
ト形ＦＥＴ３３のドレインＤに接続され、他側がアース
電極パッド４２Ｃを介してアースに接続された抵抗素子
３４と、一側が絶縁ゲート形ＦＥＴ３３の第１ゲートＧ
１に接続され、他側が絶縁ゲート形ＦＥＴ３３のドレイ
ンＤに接続された抵抗素子３５とから構成されている。
また、絶縁ゲート形ＦＥＴ３３のドレインＤは、信号出
力電極パッド４２Ｂに接続されている。さらに、絶縁ゲ
ート形ＦＥＴ３３の第２ゲートＧ２は、ソースＳに接続
され、ソースＳと共に電源電極パッド４２Ａを介して電
源に接続されている。

【００５７】３６Ａ，３６Ｂ，３６Ｃ，３６Ｄは回路形
成部３１上に後述する絶縁膜４０を介して設けられた配
線であり、該配線３６Ａ〜３６Ｄは、例えばアルミニウ
ム、ポリシリコン等の導電性材料により形成されてい
る。また、該各配線３６Ａは、図３に示すように、後述
する分離溝３９の各溝面（分離溝３９内の側面）に沿っ
てＶ字状に屈曲している。

【００５８】ここで、各容量電圧変換回路３２の絶縁ゲ
ート形ＦＥＴ３３の積層構造について説明する。絶縁ゲ
ート形ＦＥＴ３３は、図４，図５に示すように、回路形
成部３１に積層形成されている。即ち、本実施例による
絶縁ゲート形ＦＥＴ３３はｐチャネルであるため、回路
形成部３１を構成する表面側シリコン層２２Ａは、ｎ形
不純物を拡散することによりｎ形となっている。そし
て、回路形成部３１を構成する表面側シリコン層２２Ａ
の上面には、後述する絶縁膜４０が設けられている。ま
た、回路形成部３１を構成する表面側シリコン層２２Ａ
の上部には、ｐ形不純物を拡散することによりｐ形部３
７Ａ，３７Ｂが形成されている。なお、表面側シリコン
層２２Ａにｐ形不純物を拡散するときに、ｐ形部３７
Ａ，３７Ｂの上側の絶縁膜４０は部分的に除去される。

【００５９】そして、図５に示すように、ｐ形部３７Ａ
はソースＳとなり、このソースＳには配線３６Ｂが接続
されている。また、ｐ形部３７ＢはドレインＤとなり、
このドレインＤには配線３６Ｃが接続されている。さら
に、ソースＳとドレインＤとの間に位置し、絶縁膜４０
の上面は第１ゲートＧ１となり、この第１ゲートＧ１に
は配線３６Ａが接続されている。

【００６０】また、回路形成部３１を構成する表面側シ
リコン層２２Ａ全体（ｐ形部３７Ａ，３７Ｂが形成され
た部分を除く）は、第２ゲートＧ２に相当し、この第２
ゲートＧ２は接続部３８で配線３６Ｂに接続されてい
る。そして、第２ゲートＧ２は、図６に示すように、配
線３６Ｂ、電源電極パッド４２Ａを介して電源に接続さ
れている。このため、容量電圧変換回路３２の駆動時
に、回路形成部３１を構成する表面側シリコン層２２Ａ
は全体的に電源電位となる。

【００６１】３９，３９は各電極支持体２７と各回路形
成部３１との間に設けられた絶縁部としての分離溝を示
し、該各分離溝３９は、各電極支持体２７と各回路形成
部３１との間に位置する表面側シリコン層２２Ａを異方
性エッチングにより除去することによって断面Ｖ字状の
縦溝として形成されている。そして、各分離溝３９の底
部はシリコン基板２２の絶縁層２２Ｃまで達しており、
表面側シリコン層２２Ａを、各電極支持体２７と各回路
形成部３１との間で電気的に分離（絶縁）させている。

【００６２】このように、各分離溝３９によって、表面
側シリコン層２２Ａを、各電極支持体２７と各回路形成
部３１との間で電気的に分離（絶縁）させることによ
り、下記するように、容量電圧変換回路３２を正常に動
作させることができる。

【００６３】即ち、容量電圧変換回路３２は、上述した
ように、絶縁ゲート形ＦＥＴ３３の第２ゲートＧ２を電
源に接続する構成であるため、回路形成部３１を構成す
る表面側シリコン層２２Ａは全体的に電源電位となる。
一方、検出部２３の検出電極２９（くし状電極２７Ａ）
は、配線３６Ａを介して絶縁ゲート形ＦＥＴ３３の第１
ゲートＧ１に接続されている。

【００６４】検出電極２９と容量電圧変換回路３２がこ
のような構成である場合、検出電極２９のくし状電極２
７Ａが設けられた電極支持体２７と回路形成部３１を一
塊の表面側シリコン層２２Ａに一体形成すると、くし状
電極２７Ａと回路形成部３１に設けられた絶縁ゲート形
ＦＥＴ３３の第２ゲートＧ２が電気的に接続され、くし
状電極２７Ａが電源電位になる。この結果、絶縁ゲート
形ＦＥＴ３３の第１ゲートＧ１が電源電位となるため、
容量電圧変換回路３２が正常に動作しなくなってしま
う。

【００６５】そこで、各分離溝３９によって、表面側シ
リコン層２２Ａを、各電極支持体２７と各回路形成部３
１との間で電気的に分離（絶縁）させることとした。こ
れにより、各検出電極２９（くし状電極２７Ａ）と絶縁
ゲート形ＦＥＴ３３の第２ゲートＧ２とを電気的に遮断
することができ、容量電圧変換回路３２を正常に動作さ
せることが可能となる。

【００６６】４０，４０は各分離溝３９の各溝面（分離
溝３９内の側面）に沿うように設けられた絶縁膜であ
り、該各絶縁膜４０は酸化シリコン等により形成されい
る。さらに、各絶縁膜４０は、図３に示すように、各電
極支持体２７、各回路形成部３１、各パッド形成部４１
の表面をも覆っている。

【００６７】４１，４１は各回路形成部３１の外側に設
けられたパッド形成部であり、該各パッド形成部４１
は、シリコン基板２２の表面側シリコン層２２Ａに形成
されている。

【００６８】４２，４２は各回路形成部３１の表面に設
けられた出力電極パッドを示し、該各出力電極パッド４
２は、電源電極パッド４２Ａ、信号出力電極パッド４２
Ｂ、アース電極パッド４２Ｃからなり、電源電極パッド
４２Ａは、ワイヤ等（図示せず）が接続され、外部に設
けられた電源に接続される。また、信号出力電極パッド
４２Ｂは、ワイヤ等を介して外部の信号処理回路等に接
続され、アース電極パッド４２Ｃは、ワイヤ等を介して
外部のアース端子に接続される（いずれも図示せず）。

【００６９】本実施例による角速度検出装置２１は上述
したような構成を有するもので、次にその製造方法につ
いて説明する。

【００７０】まず、図７に示すように、表面側シリコン
層２２Ａと裏面側シリコン層２２Ｂとの間に絶縁層２２
Ｃが設けられたシリコン基板２２を準備する。そして、
表面側シリコン層２２Ａのうち、検出部２３を形成する
部分に、リン、ボロン等の不純物をドーピングし、検出
部２３を形成する部分の表面側シリコン層２２Ａを低抵
抗化する。

【００７１】分離溝形成工程では、図８に示すように、
シリコン基板２２の表面側シリコン層２２Ａに分離溝３
９，３９を形成する。即ち、表面側シリコン層２２Ａ上
に酸化シリコン膜５１を形成した後、各分離溝３９を形
成する部分の酸化シリコン膜５１をＢＨＦ（バッファフ
ッ酸）液等を用いて除去する。そして、酸化シリコン膜
５１をマスクにして表面側シリコン層２２Ａに対して異
方性エッチングを行い、分離溝３９を形成する部分の表
面側シリコン層２２Ａを絶縁層２２Ｃに達するまで完全
に除去する。なお、この異方性エッチングには、ＴＭＡ
Ｈ等のシリコン用エッチャントを用いる。これにより、
シリコン基板２２には、各溝面が傾斜したＶ字状の分離
溝３９，３９が形成される。

【００７２】回路形成工程では、図９に示すように、表
面側シリコン層２２Ａの所定の位置に、絶縁ゲート形Ｆ
ＥＴ３３等からなる容量電圧変換回路３２，３２を積層
形成する。

【００７３】電極形成工程では、図１０に示すように、
シリコン基板２２に形成された各分離溝３９上等に、絶
縁膜４０，４０を成膜し、これら絶縁膜４０上に各出力
電極パッド４２と配線３６Ａ〜３６Ｄを形成する（図４
参照）。このとき、配線３６Ａは、各分離溝３９の各溝
面に沿ってＶ字状に形成される。

【００７４】検出部形成工程では、図１１に示すよう
に、レジストをマスクにしてシリコン基板２２の表面側
シリコン層２２Ａに対し、エッチング（ＲＩＥ等）を行
い、検出部２３の振動子２４、各電極支持体２７、くし
状電極２４Ａ，２７Ａ、各回路形成部３１、各パッド形
成部４１等を形成する。その後、図１２に示すように、
振動子２４の下側に位置する絶縁層２２Ｃを、ＢＨＦ液
等を用いたエッチングによって除去する。

【００７５】このようにして、角速度検出装置２１は製
造される。なお、分離溝形成工程、回路形成工程、検出
部形成工程の順番はこれに限るものでなく、例えば、最
初に検出部形成工程によって検出部２３を形成した後、
分離溝形成工程によって各分離溝３９を形成し、その
後、回路形成工程によって容量電圧変換回路３２を形成
してもよい。

【００７６】次に、本実施例による角速度検出装置２１
の動作について説明する。即ち、従来技術と同様に、振
動子２４を図１中の矢示Ｙ方向に振動させる。この状態
で、図２中のＺ−Ｚ軸周りの角速度Ωが作用すると、振
動子２４は、コリオリ力により図１中の矢示Ｘ方向に変
位する。これにより、各検出電極２９を構成するくし状
電極２４Ａ，２７Ａ間の静電容量が変化し、この静電容
量の変化が、配線３６Ａを介して容量電圧変換回路３２
の絶縁ゲート型ＦＥＴ３３の第１ゲートＧ１に入力され
る。

【００７７】これにより、絶縁ゲート形ＦＥＴ３３の第
１ゲートＧ１の電圧が変化するため、絶縁ゲート形ＦＥ
Ｔ３３のソースＳとドレインＤの間に電流が流れる。こ
の結果、絶縁ゲート形ＦＥＴ３３のドレインＤには、検
出電極２９により検出された静電容量の変化を増幅した
電圧信号が出力される。

【００７８】そして、絶縁ゲート形ＦＥＴ３３のドレイ
ンＤから出力された電圧信号は、配線３６Ｃを介して信
号出力電極パッド４２Ｂに出力され、信号出力電極パッ
ド４２Ｂから外部に設けられた信号処理回路等に出力さ
れる。そして、信号処理回路等により角速度が求められ
る。

【００７９】かくして、本実施例によれば、単一のシリ
コン基板２２に、検出部２３と、絶縁ゲート形ＦＥＴ３
３を用いたソース接地増幅回路からなる容量電圧変換回
路３２を一体的に設けると共に、各分離溝３９によっ
て、検出部２３の各電極支持体２７を構成する表面側シ
リコン層２２Ａと容量電圧変換回路３２が設けられた表
面側シリコン層２２Ａとを電気的に分離する構成とした
から、以下に詳説するように、外来ノイズ、寄生容量の
大きさ、容量電圧変換回路３２の内部ノイズを効果的に
抑制することができ、角速度の検出感度、検出精度を向
上させることができる。

【００８０】即ち、本実施例による角速度検出装置２１
は、単一のシリコン基板２２に検出部２３と容量電圧変
換回路３２とが一体形成され、検出部２３の各検出電極
２９と容量電圧変換回路３２の入力側（絶縁ゲート型Ｆ
ＥＴ３３の第１ゲートＧ１）との間の信号経路が非常に
短い。これにより、静電容量検出信号に混在する外来ノ
イズを減少させることができる。

【００８１】また、本実施例による角速度検出装置２１
は、比較的大きな面積を必要とする各出力電極パッド４
２を各パッド形成部４１上に設けると共に、該各パッド
形成部４１を、各分離溝３９により各電極支持体２７か
ら分離させる構成である。これにより、各電極支持体２
７の面積を縮小させることができ、各電極支持体２７を
構成する表面側シリコン層２２Ａと裏面側シリコン層２
２Ｂとの間に生じる寄生容量を減少させることができ
る。

【００８２】さらに、本実施例による角速度検出装置２
１に設けられた容量電圧変換回路３２は絶縁ゲート型Ｆ
ＥＴ３３を用いたソース接地増幅回路により構成され、
回路を構成する素子数が少ない。従って、本実施例によ
る角速度検出装置２１は、容量電圧変換回路としてコン
デンサブリッジ回路やスイッチドキャパシタ回路を採用
している従来技術の角速度検出装置と比較して、内部ノ
イズを大幅に減少させることができる。これにより、容
量電圧変換回路３２から出力される電圧信号に混在する
ノイズを減少させることができる。

【００８３】また、本実施例による容量電圧変換回路３
２を構成するソース接地増幅回路の能動素子として絶縁
ゲート形ＦＥＴ３３を用いる構成としたことにより、下
記の効果を得ることができる。

【００８４】即ち、ソース接地増幅回路の能動素子とし
て採用した絶縁ゲート形ＦＥＴ３３は、第１ゲートＧ１
が、絶縁膜４０によって、ソースＳ、ドレインＤと電気
的に遮断されている。このため、第１ゲートＧ１にゲー
トバイアス電流が入力されても、このゲートバイアス電
流が、ソースＳ、ドレインＤ側に漏洩することはない。
従って、ソース接地増幅回路から出力される電圧信号が
温度変化に対して非線形的に変動するのを防止すること
ができる。

【００８５】ここで、図１３中の特性線αは、絶縁ゲー
ト形ＦＥＴ３３を用いたソース接地増幅回路によって構
成した本実施例の容量電圧変換回路３２から出力される
電圧信号の温度特性を示している。この図から明らかな
とおり、電圧信号は温度変化に対して線形的に変化して
いる。これにより、線形的な温度特性を補正するための
簡単な温度補正を施すだけで、角速度の検出精度を向上
させることができる。

【００８６】一方、本実施例によれば、シリコン基板２
２の表面側シリコン層２２Ａに、異方性エッチングを施
すことによって、容易に各分離溝３９を形成することが
でき、製造作業の複雑化、製造コストの上昇を防止する
ことができる。

【００８７】また、各分離溝３９を異方性エッチングに
よって形成することにより、各分離溝３９の各溝面を、
図３に示すようにＶ字状に傾斜させることができる。こ
れにより、各分離溝３９の各溝面に、配線３６Ａを容易
に形成することができる。

【００８８】次に、本発明の第２の実施例による外力検
出装置として角速度検出装置を例に挙げ、図１４，図１
５に基づいて説明する。本実施例の特徴は、絶縁部を、
シリコン基板の表面側シリコン層にシリコン基板の絶縁
層に到達する縦溝により構成し、該縦溝の溝面に絶縁膜
を設け、該絶縁膜が設けられた縦溝内に埋込部材として
シリコンを埋設する構成としたことにある。なお、本実
施例では、前述した第１の実施例と同一の構成要素に同
一の符号を付し、その説明を省略するものとする。

【００８９】即ち、６１は本実施例による静電容量型外
力検出装置としての角速度検出装置である。６２，６２
は各電極支持体２７と各回路形成部３１との間に設けら
れた絶縁部としての分離溝を示し、該各分離溝６２は、
角速度検出装置６１のシリコン基板２２の表面側シリコ
ン層２２Ａの一部をドライエッチング等の手段を用いて
除去することにより形成されている。また、各分離溝６
２は、シリコン基板２２に対して直交方向に延びる縦溝
であり、その底部はシリコン基板２２の絶縁層２２Ｃに
達している。

【００９０】６３，６３，…は各分離溝６２の各溝面に
沿うように設けられた絶縁膜であり、該各絶縁膜６３
は、酸化シリコン等により形成されている。さらに、各
絶縁膜６３は、各電極支持体２７、各回路形成部３１、
各パッド形成部４１の表面をも覆っている。

【００９１】また、各分離溝６２内には、ポリシリコン
等からなる埋込部材６４が埋め込まれている。これによ
り、各電極支持体２７と各回路形成部３１は電気的には
絶縁されているものの、各電極支持体２７の表面と各回
路形成部３１の表面は、段差のない平らな状態で連続的
につながっている。

【００９２】６５，６５，…は検出部２３の検出電極２
９、各容量電圧変換回路３２、各出力電極パッド４２を
それぞれ電気的に接続する配線である。

【００９３】このように構成される本実施例によって
も、各電極支持体２７を構成する表面側シリコン層２２
Ａと、回路形成部３１を構成する表面側シリコン層２２
Ａとを電気的に分離することができ、第１の実施例と同
様の作用効果を得ることができる。

【００９４】また、本実施例によれば、各分離溝６２内
に埋込部材６４を埋め込む構成としたから、電極支持体
２７を構成する表面側シリコン層２２Ａと回路形成部３
１を構成する表面側シリコン層２２Ａとの各上面を、段
差のない連続した平面となるようにつなげることができ
る。これにより、各検出電極２９（くし状電極２７Ａ）
と容量電圧変換回路３２とを電気的に接続する配線６５
を平面上に形成することができ、配線の容易化を図るこ
とができる。

【００９５】なお、前記各実施例では、絶縁部として分
離溝３９（６２）を設けるものとして述べたが、本発明
はこれに限らず、絶縁部を他のトレンチ技術によって形
成してもよい。また、埋込部材６４はポリシリコンに限
るものではなく、他の導電性材料や絶縁性材料を用いる
こともできる。

【００９６】また、前記各実施例では、図１に示すよう
な検出部２３を有する角速度検出装置２１（６１）を例
に挙げて説明したが、検出部２３の振動子２４の形状、
各電極支持体２６，２７の形状や配置、電極２４Ａ，２
６Ａ，２７Ａの形状等をこれに限定するものではない。

【００９７】また、前記各実施例では、容量電圧変換回
路３２にｐチャネルの絶縁ゲート形ＦＥＴ３３を設ける
ものとして述べたが、本発明はこれに限らず、ｎチャネ
ルの絶縁ゲート形ＦＥＴを設ける構成としてもよい。

【００９８】さらに、前記各実施例では、静電容量型外
力検出装置として角速度検出装置２１（６１）を例に挙
げて述べたが、本発明はこれに限らず、加速度を検出す
る加速度検出装置等にも適用することができる。

【００９９】

【発明の効果】以上詳述したとおり、請求項１に係る発
明によれば、表面側シリコン層と裏面側シリコン層との
間に絶縁層を介在させたシリコン基板と、該シリコン基
板の表面側シリコン層に設けられ、外力を静電容量の変
化により検出する検出部と、該検出部の近傍に位置して
前記シリコン基板の表面側シリコン層に設けられ、絶縁
ゲート形ＦＥＴを用いたソース接地増幅回路からなり、
該検出部から検出される静電容量の変化を電圧信号に変
換する容量電圧変換回路と、前記検出部が設けられた表
面側シリコン層と前記容量電圧変換回路が設けられた表
面側シリコン層とを電気的に分離する絶縁部とから構成
したから、検出部と容量電圧変換回路を単一のシリコン
基板上に近接させて設けることができ、検出部から容量
電圧変換回路に向けて出力される信号に外来ノイズが混
在するのを抑制できる。

【０１００】また、検出部が設けられた表面側シリコン
層と容量電圧変換回路が設けられた表面側シリコン層と
を電気的に分離する絶縁部を設けることによって、検出
部が設けられた表面側シリコン層の面積を縮小させるこ
とができ、検出部が設けられた表面側シリコン層と裏面
側シリコン層との間に生じる寄生容量を減少させること
ができる。

【０１０１】さらに、容量電圧変換回路を、絶縁ゲート
形電界効果トランジスタを用いたソース接地増幅回路に
よって構成することにより、容量電圧変換回路を構成す
る素子数を減少させ、個々の素子から発生するノイズの
総和を減少させることができる共に、容量電圧変換回路
の温度特性を向上させることができる。

【０１０２】以上のように、外来ノイズの減少、寄生容
量の減少、容量電圧変換回路から発生する内部ノイズの
減少および容量電圧変換回路の温度特性の向上を図るこ
とができ、角速度の検出感度を大幅に向上させることが
できる。

【０１０３】また、検出部が設けられた表面側シリコン
層とソース接地増幅回路（容量電圧変換回路）が設けら
れた表面側シリコン層とを、絶縁部によって電気的に分
離する構成としたから、ソース接地増幅回路を構成する
絶縁ゲート形電界効果トランジスタのゲート端子が電源
電位になるのを防止でき、ソース接地増幅回路を正常に
動作させることができる。

【０１０４】請求項２に係る発明によれば、絶縁部を、
シリコン基板の表面側シリコン層にシリコン基板の絶縁
層まで延びる縦溝により構成したから、検出部が設けら
れた表面側シリコン層と容量電圧変換回路が設けられた
表面側シリコン層とを容易に分離することができる。

【０１０５】請求項３に係る発明によれば、縦溝を、シ
リコン基板の表面側シリコン層の一部を異方性エッチン
グによって除去することにより設ける構成としたから、
絶縁部を容易に形成することができ、静電容量型外力検
出装置の製造が複雑化するのを防止できる。

【０１０６】また、縦溝を異方性エッチングにより形成
したから、縦溝の溝面を容易に傾斜させることができ
る。これにより、検出部と容量電圧変換回路とを電気的
に接続する配線を、縦溝の傾斜した溝面に沿うようにし
て形成することができ、配線の容易化を図ることができ
る。

【０１０７】請求項４に係る発明によれば、絶縁部を、
シリコン基板の表面側シリコン層にシリコン基板の絶縁
層に到達する縦溝により構成し、該縦溝の溝面に絶縁膜
を設け、該絶縁膜が設けられた縦溝内に埋込部材を埋設
する構成としたから、検出部が設けられた表面側シリコ
ン層と容量電圧変換回路が設けられた表面側シリコン層
を確実に分離することができる。

【０１０８】また、縦溝によって分離された検出部側の
表面側シリコン層と容量電圧変換回路側の表面側シリコ
ン層との各上面を、段差のない連続した平面となるよう
につなげることができる。これにより、検出部と容量電
圧変換回路とを電気的に接続する配線を平面上に形成す
ることができ、配線の容易化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による角速度検出装置を
示す平面図である。

【図２】図１中の角速度検出装置を矢示II−II方向から
みた断面図である。

【図３】図２中の要部を拡大して示す断面図である。

【図４】第１の実施例による角速度検出装置の検出電
極、回路形成部、パッド形成部、分離溝等を拡大して示
す平面図である。

【図５】図４中の要部を矢示Ｖ−Ｖ方向からみた拡大断
面図である。

【図６】第１の実施例による容量電圧変換回路を示す回
路図である。

【図７】第１の実施例による角速度検出装置の製造に用
いるシリコン基板を示す断面図である。

【図８】分離溝形成工程を示す断面図である。

【図９】回路形成工程を示す断面図である。

【図１０】電極形成工程を示す断面図である。

【図１１】検出部形成工程を示す断面図である。

【図１２】検出部形成工程において振動子の下側に位置
する絶縁層を除去した状態を示す断面図である。

【図１３】第１の実施例による容量電圧変換回路から出
力される電圧信号の温度特性を示す特性線図である。

【図１４】本発明の第２の実施例による角速度検出装置
を示す断面図である。

【図１５】図１４中の角速度検出装置の要部を拡大して
示す断面図である。

【図１６】従来技術による角速度検出装置を示す平面図
である。

【図１７】図１６中の角速度検出装置を矢示XVII−XVII
方向からみた断面図である。

【符号の説明】

２１，６１ 角速度検出装置（静電容量型外力検出装
置） ２２ シリコン基板 ２２Ａ 表面側シリコン層 ２２Ｂ 裏面側シリコン層 ２２Ｃ 絶縁層 ２３ 検出部 ２７ 電極支持体 ２９ 検出電極 ３２ 容量電圧変換回路 ３３ 絶縁ゲート形電界効果トランジスタ ３９，６２ 分離溝（絶縁部） ６４ 埋込部材

Claims (4)

【特許請求の範囲】
1. 【請求項１】 表面側シリコン層と裏面側シリコン層と
   の間に絶縁層を介在させたシリコン基板と、 該シリコン基板の表面側シリコン層に設けられ、外力を
   静電容量の変化により検出する検出部と、 該検出部の近傍に位置して前記シリコン基板の表面側シ
   リコン層に設けられ、絶縁ゲート形電界効果トランジス
   タを用いたソース接地増幅回路からなり、該検出部から
   検出される静電容量の変化を電圧信号に変換する容量電
   圧変換回路と、 前記検出部が設けられた表面側シリコン層と前記容量電
   圧変換回路が設けられた表面側シリコン層とを電気的に
   分離する絶縁部とから構成してなる静電容量型外力検出
   装置。
2. 【請求項２】 前記絶縁部を、前記シリコン基板の表面
   側シリコン層に前記シリコン基板の絶縁層まで延びる縦
   溝により構成してなる請求項１に記載の静電容量型外力
   検出装置。
3. 【請求項３】 前記縦溝は前記シリコン基板の表面側シ
   リコン層の一部を異方性エッチングによって除去するこ
   とにより設けるものである請求項２に記載の静電容量型
   外力検出装置。
4. 【請求項４】 前記絶縁部を、前記シリコン基板の表面
   側シリコン層に前記シリコン基板の絶縁層に到達する縦
   溝により構成し、該縦溝の溝面に絶縁膜を設け、該絶縁
   膜が設けられた縦溝内に埋込部材を埋設する構成として
   なる請求項１に記載の静電容量型外力検出装置。