JPH10198600A - 読み出し／書き込みメモリ及び読み出し専用メモリとして選択的に構成可能な強誘電体メモリアレイを含むデータ・プロセッサ - Google Patents

読み出し／書き込みメモリ及び読み出し専用メモリとして選択的に構成可能な強誘電体メモリアレイを含むデータ・プロセッサ

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JPH10198600A
JPH10198600A JP9288823A JP28882397A JPH10198600A JP H10198600 A JPH10198600 A JP H10198600A JP 9288823 A JP9288823 A JP 9288823A JP 28882397 A JP28882397 A JP 28882397A JP H10198600 A JPH10198600 A JP H10198600A
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イー． ダウンズ ジェフェリー
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Abstract

(57)【要約】 【課題】 読み出し／書き込みメモリ若しくは読み出し
専用メモリの何れか、または読み出し／書き込メモリと
読み出し専用メモリとの組み合わせとして選択可能に構
成できるメモリ・アレイを内蔵するデータプロセッサを
提供する。 【解決手段】 このメモリアレイを内蔵するデータプロ
セッサは、ＡＬＵから論理アドレスを受け、ローカルな
不揮発性メモリに格納された構成命令に従ってメモリア
レイ内の物理アドレスへ論理アドレスを変換するための
メモリマッパを含む。ＦＲＡＭのようなメモリアレイに
関する共通技術を利用することによって、ＭＰＵ命令お
よびデータのために使用され得るメモリアレイの大きさ
とレイアウトを選択可能に制御できる。メモリマッパを
使用すれば、ＲＦ／ＩＤトランスポンダや不揮発性メモ
リ内に機密データを蓄える応用に関連して、メモリアレ
イデータのために有用なパスワード保護機能や符号化保
護機能を達成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、集積
回路（ＩＣ）のマイクロプロセッサ（ＭＰＵ）の分野に
関する。より詳細には、本発明は、一部分またはそれ以
上の部分の読み出し書き込みメモリ、および一部分また
はそれ以上部分の読み出し専用メモリとして、選択可能
に構成し得る強誘電体メモリ・アレイを内蔵するＭＰ
Ｕ、あるいは他のデータプロセッサＩＣに関する。
【０００２】
【従来の技術】これまで、従来のＭＰＵアーキテクチャ
は、異なる（differing）アーキテクチャを利用する個
別のオンボード・メモリ・アレイを集積化することに長
い間頼ってきた。ＭＰＵ全体の動作に関する命令および
命令操作（ハンドリング、handling）は、一般に、消去
可能なプログラム可能な読み出し専用メモリ（ＥＰＲＯ
Ｍ）等のような利用可能な多くのＲＯＭ技術のうちのど
れか１つの技術を利用する読み出し専用メモリ（ＲＯ
Ｍ）中に、マイクロコード又は「ファームウエア」の形
式で固定されている。一方、ＭＰＵが現在処理している
データとその処理結果は、一般に、ランダム・アクセス
・メモリ（ＲＡＭ）からのデータ書き込みとデータ読み
出しを可能とするオンボード・ランダム・アクセス・メ
モリに少なくとも一時的に格納される。
【０００３】
【発明が解決しようとする課題】従来のＭＰＵ設計で
は、少なくとも２種類の区別される型のメモリが使用さ
れ、各タイプは異なる（differing）メモリ技術を必要
とするので、レイアウトし、また処理すると設計が一層
複雑になっていた。その上、オンチップＲＡＭやＲＯＭ
の容量と構成（conifguration）は、デバイスの設計の
時とレイアウトの時に固定されてしまうので、従来のＭ
ＰＵ設計によれば、いずれかの型のメモリ容量において
可能な変動を見越しておく際に、非常に制限された柔軟
性が所与の特定のアプリケーションに提供されていた。
【０００４】
【課題を解決するための手段】ここで開示するのは、読
み出し／書き込みメモリおよび読み出し専用メモリの両
方へ選択可能に構成できるメモリ・アレイを内蔵するデ
ータプロセッサであり、メモリ・アレイは、算術論理ユ
ニット（ＡＬＵ）から論理アドレスを受けるための構
成、つまりメモリ・マッパを含み、ローカルな不揮発性
メモリに記憶されている構成命令の通りに論理アドレス
をメモリ・アレイ内の物理アドレスに変換する。不揮発
性強誘電体ランダム・アクセス・メモリ・アーキテクチ
ャ（「ＦＲＡＭ」、ラムトロン・インターナショナル・
コーポレーションの登録商標）のようなメモリ・アレイ
ために、普遍的なメモリ技術を利用することにより、Ｍ
ＰＵ命令およびデータに利用できるメモリ・アレイの大
きさ（proportion）とレイアウトは、選択可能に、かつ
動的に制御できる。また、メモリ・マッパを使用するこ
とによって、無線周波数証明（ＲＦ／ＩＤ）トランスポ
ンダに関連する特定の用途（utility）のメモリ・アレ
イ・データのための、また機密を扱うデータを不揮発性
メモリに記憶しなければならない他のアプリケーション
のための、パスワードや符号化（encryption）の効果的
な保護機能を確立できる。
【０００５】ここで特に開示するのは、メモリ・アレイ
の読み出し／書き込み部分および読み出し専用部分のあ
らゆる組み合わせとして選択可能に構成できるメモリ・
アレイを備えたデータプロセッサである。
【０００６】
【発明の実施の形態】本発明の上記および他の特徴およ
び目的、そしてそれらを達成する方法は、添付図面に関
する以下の実施例の説明によりさらに明確になるととも
に、発明そのものもよく理解されるであろう。
【０００７】図１を参照すると、先行技術の典型的なマ
イクロプロセッサ（「ＭＰＵ」）１０の論理ブロック図
が示されている。先行技術のＭＰＵ１０は、適切な部分
に、中央処理装置（「ＣＰＵ」）としてもしばしば引用
される算術論理ユニット１２（「ＡＬＵ」）を備えてい
る。このＡＬＵ１２は、アドレスバス１４に結合し、こ
の後により詳細に説明されるように、とりわけ（inter
alia）、オンチップの記憶場所（storage location）に
保持されるデータをアクセスするためのアドレスをアド
レスバス上に供給する。また、様々なソースからのデー
タ情報がＡＬＵ１２によって演算され、それから後続の
記憶（storage）のためにデータバス１６へ供給され戻
される（supply back）ようにするように図示の通り
に、ＡＬＵ１２は双方向データバス１６に結合される。
【０００８】アドレスバス１４は、アドレスバス１４上
に現れるアドレス信号を読み出し専用（read only）メ
モリ（「ＲＯＭ」）２０内の物理ロケーションに変換す
るＲＯＭアドレスデコーダ１８へアドレスを供給する。
ＲＯＭアドレスデコーダ１８を介してＡＬＵ１２により
アクセスされるＲＯＭ２０内の物理ロケーションに保持
されるデータ（一般的には、プログラム命令）は、ＲＯ
Ｍ２０内に保持されるデータがＡＬＵ１２によりアクセ
スされるように、データバス１６に順に結合される追加
データバス２６へ一方向に供給される。その名の通り、
ＲＯＭ２０は、ＡＬＵ１２によって読み出される内容を
有するだけであり、先行技術のＭＰＵ１０の製造中にデ
バイスへ初期プログラミングした後には、データをＲＯ
Ｍに書き込むことはできない。
【０００９】また、アドレスバス１４は、ランダム・ア
クセス・メモリ２４（「ＲＡＭ」）内の選択された記憶
場所（memory location）にアクセスするための信号へ
アドレス信号を変換するＲＡＭアドレスデコーダ２２に
アドレス信号を供給する。情報（通常は、プログラムア
プリケーションまたはエンドユーザデータ）は、追加デ
ータバス２６上に現れるデータ信号によって、ＲＡＭ２
４への書き込み、ＲＡＭ２４からの読み出しの両方が可
能である。このようにして、ＡＬＵ１２はデータの書き
込みと読み出しをＲＡＭ２４で行うことができる。
【００１０】図示の先行技術のＭＰＵ１０では、ＲＯＭ
２０とＲＡＭ２４内の利用可能な記憶容量だけでなく、
２つの型のメモリの相対的な大きさも、先行技術のＭＰ
Ｕ１０のレイアウトと製造の時点で固定される。このた
め、このような先行技術のＭＰＵ１０を特定用途のため
に注文で特製する（customize）と、全部分を再設計す
る必要があり、その結果、通常、その特殊用途部分は、
相対的な大きさを合わせるだけでなく、利用できるＲＯ
Ｍ２０およびＲＡＭ２４の容量によって指定される、デ
バイスの固定された物理構造に合わせるという制約を受
けなければならない。
【００１１】図２を参照すると、本発明のとおりのデー
タプロセッサ５０が示されている。データプロセッサ５
０は、該当する部分に、ＡＬＵ５２と、読み出し／書き
込み（読み出しと書き込みができる）メモリ及び読み出
し専用メモリの両方として選択可能に且つ動的に構成可
能な強誘電体ランダム・アクセス・メモリ（「ＦＲＡＭ
（登録商標）」）５４のような単一の不揮発性強誘電体
メモリ・アレイとを備える。強誘電体メモリデバイスの
ＦＲＡＭファミリは、本発明の譲受人であるコロラド州
コロラドスプリングスのラムトロン・インターナショナ
ル・コーポレーションより入手可能であり、同社占有の
ジルコン酸チタン酸鉛（lead zirconatetitanate：ＰＺ
Ｔ）の強誘電性誘電体を使用している。また、ＦＲＡＭ
メモリ・アレイ５４は、同様に、ストロンチウム・ビス
マス・タンタル酸（strontiumbismuth tantalate：ＳＢ
Ｔ）の誘電体を利用して容易に提供され得る。
【００１２】メモリ・マッパ（memory mapper）５６
は、ＡＬＵ５２とＦＲＡＭメモリ・アレイ５４との間に
挿入されるが、その機能を以下に詳述する。論理アドレ
スバス５８は、ＡＬＵ５２をメモリ・マッパ５６に結合
させ、ＡＬＵ５２が論理アドレスバス上の論理アドレス
をメモリ・マッパ５６へ供給することを可能とし、それ
からメモリ・マッパは、順に、物理アドレスバス６０上
の物理アドレスをＦＲＡＭメモリ・アレイ５４へ供給す
る。論理アドレスバス５８上の論理アドレスとＦＲＡＭ
メモリ・アレイ５４内の物理ロケーションに対応する物
理アドレスとの間の対応は、関連する（associated）不
揮発性ランダム・アクセス・メモリ（「ＮＶＲＡＭ」）
６２に保持される特定情報のとおりに、メモリ・マッパ
５６によって制御され、ＮＶＲＡＭも強誘電メモリ・ア
レイを備えていてもよい。
【００１３】単一のデータバス６４は、ＦＲＡＭメモリ
・アレイ５４へＡＬＵ５２を双方向に結合する。動作に
おいて、ＦＲＡＭメモリ・アレイ５４内で保持されるデ
ータは、メモリ・マッパ５６とＮＶＲＡＭ６２とによっ
て制御されるようなＦＲＡＭメモリ・アレイ５４の選択
された部分に対して許可されるアクセスに依存して、読
み出し専用でも読み出し／書き込みでもありうる。ＦＲ
ＡＭメモリ・アレイ５４は、割込み制御、シリアルポー
ト速度、Ｉ／Ｏポート設定、チップセレクト、割り込み
ベクトル等のようなマイクロプロセッサの構成情報を格
納するために利用してもよく、これらの情報は、リセッ
トの際に、メモリ・アレイ５４からＡＬＵ５２にロード
される。その上、物理アドレスに対する論理アドレス
の、メモリ・マッパ５６により制御される対応は、選択
可能にかつ動的に変更される（alter）ことができるの
で、メモリ・アレイ５４内に蓄えられるデータのための
符号化（記号化、encryption）および復号化（解読、de
cription）の鍵も、そこに格納されてもよい。ＲＦ／Ｉ
Ｄトランスポンダ（後で更に詳細に述べる）等のよう
な、このアーキテクチャの特定アプリケーションにおい
て、メモリ・アレイ５４内のデータへの制御されたアク
セスを保証するパスワードも同様に、その中に蓄えても
よい。
【００１４】図４に関して以下で詳細に説明するよう
に、バッファ８０によれば、ＡＬＵ５２がメモリ・マッ
パ５６の内容を読み出し及び書き込みできる。この機能
性（functionality）は、例えば、ＡＬＵ５２によるメ
モリ・マッパ５６の初期化や、メモリ・マッパ５６の内
容の確認のために利用されることができる。
【００１５】図３（ａ）を更に参照して、先の図のＦＲ
ＡＭメモリ・アレイ５４に関してメモリマップ７０Ａの
一例を示す。この典型的な例示を説明すると、メモリ・
マッパ５６は、ＮＶＲＡＭ６２内に含まれる命令のとお
りに、００００から１０００（１０００を含む）までの
１６進（ＨＥＸ）メモリアドレスを読み出し専用メモリ
７２として指定する。同じように、１０００を超えて４
０００（４０００を含む）までのメモリアドレスは、Ｒ
ＡＭ７４として指定されている。同様に、４０００を超
えて７０００（７０００を含む）までのアドレスは、書
き込み保護（write-protected）ＲＡＭ７６として構成
してもよい。メモリ・アレイの所定の部分を書き込み保
護するためのシステムと方法は、本発明の譲受人に譲渡
された前に記述した米国特許第５，３９４，３６７号に
開示されており、その特許の開示はこれを引用して本明
細書に明確に組み込まれる。
【００１６】７０００を超えてＦＦＦＦ（ＦＦＦＦを含
む）までのＨＥＸアドレスもまた、ＲＯＭ７８の別の部
分として指定される。メモリ・マッパ５６を使用するこ
とにより、また、読み出し／書き込みメモリ若しくは読
み出し専用メモリの何れか一方、または読み出し／書き
込みメモリと読み出し専用メモリの両方の組み合わせと
して選択可能に構成できる単一の不揮発性強誘電メモリ
・アレイ５４を使用することにより、ＮＶＲＡＭ６２内
へプログラムされた命令に従って、読み出し専用メモリ
および読み出し／書き込みメモリの何れか一方またはこ
れらの両方という任意の組み合わせを構成できる。さら
に、ＦＲＡＭメモリ・アレイ５４（図２）の選択された
部分を書き込み保護ＲＡＭ７６として構成してもよい。
【００１７】図３（ｂ）をさらに参照して、先の図のＦ
ＲＡＭメモリ・アレイ５４に関するメモリマップ７０Ｂ
の一例を示す。この典型的な例示において、メモリ・マ
ッパ５６は、ＮＶＲＡＭ６２内に含まれる択一命令（al
terative instructions）に従って、００００からＦＦ
ＦＦ（ＦＦＦＦを含む）までの１６進（ＨＥＸ）メモリ
アドレスをランダム・アクセス・メモリとして指定し
た。
【００１８】図３（ｃ）を加えて参照して、先の図のＦ
ＲＡＭメモリ・アレイ５４に関するメモリマップ７０Ｃ
の一例を示す。この典型的な例示において、メモリ・マ
ッパ５６は、ＮＶＲＡＭ６２に含まれる異なる（diffre
ing）命令に従って、００００からＦＦＦＦ（ＦＦＦＦ
を含む）までの１６進（ＨＥＸ）メモリアドレスを読み
出し専用メモリとして指定した。
【００１９】先の図３（ａ）、図３（ｂ）、図３（ｃ）
に関して、当該技術に精通した者であれば、ＦＲＡＭメ
モリ・アレイ５４が、すべてランダム・アクセス・メモ
リとして、すべて読み出し専用メモリとして、又は書き
込み保護のランダム・アクセス・メモリを含めて、それ
らの任意の組み合わせとして、動的にかつ選択可能に構
成され得ることを理解するのは当然である。しかしなが
ら、ＦＲＡＭメモリ・アレイ５４内のすべてのメモリ・
ロケーションは不揮発性であり、また「書き込み保護」
メモリのような読み出し専用メモリのために、「非書き
込み保護」メモリのようなランダム・アクセス（あるい
は読み出し／書き込み）メモリのために、代替用語を用
いることもできる点に注意されたい。
【００２０】図４をさらに参照して、図２に関して既に
指摘したように、特定のアプリケーションにおいて、物
理アドレスバス６０をデータバス６４へ双方向に結合す
るために利用できるバッファ回路８０を示す。これにつ
いては、バッファ回路８０は、ＡＬＵ５２（図示せず）
がライン８６上に発生するイネーブル信号に応答して、
データバス６４上に表れるデータを物理アドレスバス６
０に結合するための多数の個別のバッファ８２1〜８２N
を備えている。また、同様にして、バッファ回路８０
は、ＡＬＵ５２がライン８８上にまた発生する別個のイ
ネーブル信号に応答して、物理アドレスバス６０上に表
れるデータをデータバス６４に結合するための、対応す
る数の個別のバッファ８４1〜８４Nを備えている。バッ
ファ回路８０の使用を通じて、メモリ・マッパ５６によ
り物理アドレスバス６０上に置かれる物理アドレスに対
応する情報も、ＦＲＡＭメモリ・アレイ５４内にあるア
クセスされるべきメモリブロックに関連する可能性があ
る様々な属性のフラグに加えて、ＡＬＵ５２へ直接的に
供給される。逆に、バッファ回路８０によれば、ＡＬＵ
が、図６に関して後に詳細に説明される別の書き込みイ
ネーブル信号とデータバス６４とを介して、メモリ・マ
ッパ５６のＮＶＲＡＭ６２をプログラムできる。
【００２１】図５を加えて参照して、先の図のメモリ・
マッパ５６に関する通常の変換サイクル９０の典型的な
実施例を例示する論理フローチャートを示す。この変換
サイクル９０は、ステップ９２において、論理アドレス
バス５８上においてＡＬＵ５２から論理アドレスデータ
を受けることによって開始する。続くステップ９４にお
いて、それからメモリ・マッパ５６は、関連するＮＶＲ
ＡＭ６２へのアドレスとして論理アドレスデータを扱
う。その後ステップ９６において、論理アドレスにより
特定された、ＮＶＲＡＭ６２内の生じた（resulting）
データ・ロケーションにおけるデータは、ＦＲＡＭメモ
リ・アレイ５４（あるいは図４に示されるようなＡＬＵ
５２）への入力のために物理アドレスバス６０上にデー
タとして出力される。加えて、書き込み保護データ
（「ロックビット」、Lockbit）と、物理アドレスデー
タに関連づけられる任意の関連（associated）属性フラ
グも、ステップ９８で出力される。
【００２２】図６をさらに参照して、先の図の典型的な
メモリ・マッパ５６の更に詳しい機能ブロック図を示
す。メモリ・マッパ５６は、論理アドレスバス５８のラ
インＬＡ１５からＬＡ１２にそれぞれ結合されるいくつ
かの入力Ａ0からＡ3を有する。ＡＬＵ５２（図示せず）
からのライン１００上のロード入力は、バッファ回路８
０のバッファ８２1〜８２Nが図４に示すようにイネーブ
ルであるとき、物理アドレスバス６０上のデータＩ／Ｏ
ピンに供給されるデータに従って、ＮＶＲＡＭ６２をプ
ログラムすることを考慮するために、メモリ・マッパ５
６の書き込みイネーブル（ＷＥ）入力に供給される。例
えば、これは「ブートアップ（boot up）」の際のメモ
リ・マッパ５６の構成、又はＡＬＵ５２の制御に従った
動作中の動的な再構成を考慮している。ライン１０２上
においてＡＬＵ５２から同様に受ける変換入力は、出力
イネーブル（「ＯＥ」）として機能し、論理アドレスバ
ス５８上のアドレスデータによって指示されるロケーシ
ョンにメモリ・マッパ５６のＮＶＲＡＭ６２に格納され
たデータを、ＦＲＡＭメモリ・アレイ５４への入力のた
めに物理アドレスバス６０上に置くことができる。代替
として、バッファ回路８０のバッファ８４1〜８４Nが同
様に図４に示すようにイネーブルであるとき、ＡＬＵ５
２への入力のためのデータバス６４上に同一データが直
接に置かれるようにしてもよい。
【００２３】典型例のメモリ・マッパ５６は、同様に、
Ｄ0からＤ3がそれぞれラインＰＡ１５からＰＡ１２まで
において物理アドレスバス６０に結合される多数の双方
向データ入力／出力（Ｄ0〜ＤN）を含むこと示してい
る。示される典型例において、データラインＤ4は、Ｎ
ＶＲＡＭ６２の内容によって決定されるように物理アド
レスバス６０上の対応アドレスが書き込み保護であると
き、ライン１０４上の書き込み保護の指示（「ロックビ
ット」）をＦＲＡＭメモリ・アレイ５４に提供するため
に使用されてもよい。その上、同様に物理アドレスバス
６０上に指示されたアドレスに対応するＮＶＲＡＭ６２
内のプログラムされた他のデータは、データラインＤ5
からＤNに対応する１本以上のライン１０６上に、ＡＬ
Ｕ５２への属性フラグとして供給されてもよい。
【００２４】この典型的な例示において、メモリ・マッ
パ５６は、分解が４Ｋバイト毎である６４ＫバイトのＦ
ＲＡＭメモリ・アレイ５４とともに使用するために設計
されるものとして示されて、メモリ・マッパ５６は１６
×５ビットのＮＶＲＡＭ６２を備えてもよい。この構成
は、例示のみを目的とする図示であって、１６個の分離
されているメモリブロックの言葉で言えば、ＦＲＡＭメ
モリ・アレイ５４の領域を効果的に分解することになろ
う。しかしながら、メモリ・マッパ５６は、任意の数の
論理アドレス入力（Ａ0〜ＡN）および任意の数のデータ
出力（Ｄ0〜ＤM）を用いて都合よく設計され得ること、
そして、６４ＫバイトのＦＲＡＭメモリ・アレイ５４を
使用する場合に、１６個のアドレス入力（Ａ０〜Ａ１
５）と１６個の対応するデータ出力（Ｄ０〜Ｄ１５）と
がＦＲＡＭメモリ・アレイ５４のバイトレベルのマッピ
ングを提供することに注意されたい。
【００２５】ＦＲＡＭメモリ・アレイ５４のこのような
バイトレベルでのマッピングに関して、論理アドレスか
ら物理アドレスへのこのような変換は、実際は有効なデ
ータ符号化の形式であり、メモリ・マッパ５６のプログ
ラミングが符号化キーと同等であることが理解されるで
あろう。実際、メモリ・マッパ５６によって実行され
る、任意の論理アドレスから物理アドレスへの変換機能
は、後続の図に関連して更に十分に実証されるように、
ＦＲＡＭメモリ・アレイ５４内のデータを効果的に符号
化するために使用され得る。
【００２６】図７（ａ）を更に参照して、論理アドレス
および物理アドレスと図６の構造との間の、メモリ・マ
ッパ５６の先の図５の機能性（functionality）の可能
な対応を、示す代表的なチャートである。この図におい
て、メモリ・マッパ５６は、４Ｋバイトのメモリブロッ
クの論理アドレスと物理アドレスとの間に変換機能を提
供しないけれども、示されるように、依然としてロック
ビットと属性フラグを発生し得る。対照的に、図７
（ｂ）は、メモリ・マッパ５６の論理アドレスと物理ア
ドレスとの間の可能な対応を図示すると共に、先の図７
（ａ）に示すチャートとの比較できるチャートであり、
ここで、メモリ・マッパ５６は、ロックビットと属性フ
ラグの発生はだけでなく、４Ｋバイトのメモリブロック
の論理アドレスと物理アドレスとの間のひとつの型の変
換機能（ブロック変換）も提供する。論理アドレスと物
理アドレスとの間の変換機能は、関連づけられるＦＲＡ
Ｍメモリ・アレイ５４内のデータの有効な符号化であ
り、その目的のために使用されることができる。この符
号化機能の追加の用途としては、後続の図とともに、先
に記載の技術の特定の用途に関連して記述される。
【００２７】図８を加えて参照して、無線周波数証明
（radio frequency identification：ＲＦ／ＩＤ）トラ
ンスポンダ２００を示す。ＲＦ／ＩＤトランスポンダ２
００は、とりわけ、上記（図２）のデータプロセッサ５
０を内蔵する単体のモノリシック集積回路（破線により
図示）として、便利よく供給可能とされている。これに
ついては、ＲＦ／ＩＤトランスポンダ２００は、ＣＰＵ
（又はＡＬＵ）２０２、ＦＲＡＭメモリブロック２０
４、および相互接続するメモリ・マッパの論理ブロック
２０６を含み、その機能は既述のデータプロセッサ５０
（図２）の機能のとおりである。
【００２８】ＣＰＵ２０２は、メモリ・マッパ論理２０
６にＣＰＵ２０２を結合すると共に、論理アドレスを供
給するために内部バス２０８に結合される。内部バス２
０８は、外部アクセスによれば、図示されるような多数
の外部テストパッド２１２を介してＲＦ／ＩＤトランス
ポンダ２００をテストおよびプログラムできるテストモ
ード回路部分（circuitry）２１０にＣＰＵ２０２を結
合する。代替として、ＲＦ／ＩＤトランスポンダ２００
が、外部テストパッド２１２の代わりにＲＦ信号の使用
を介して、米国特許第５，３９４，３６７号に記載の開
示に従いプログラムされてもよい。
【００２９】また、内部バス２０８は、図示のように、
入力／出力（「Ｉ／Ｏ」）ブロック２１４にＣＰＵ２０
２を結合する。図示のＲＦ／ＩＤトランスポンダ２００
内に含まれる付加の回路部分は、関連するＲＦコントロ
ーラ（図示せず）からの信号を受信するために、そして
ＲＦ／ＩＤトランスポンダ２００からＲＦ信号を関連す
るコントローラに送信するために１対の外部アンテナパ
ッド２１８に結合されたＲＦデータ変調／復調器（「モ
デム」）２１６である。
【００３０】本発明のとおりにメモリ・マッパ論理ブロ
ック２０６を使用することにより、ＲＦ／ＩＤトランス
ポンダ２００に内蔵される関連するＮＶＲＡＭ６２（図
２）はまた、符号化／復号化論理ブロック２２０を好都
合に含むことができ、ここでＦＲＡＭメモリーブロック
２０４内の選択されたメモリ・ロケーションへのアクセ
スがメモリ・マッパ論理により制御され、そしてＣＰＵ
２０２によって供給される論理アドレスとＦＲＡＭメモ
リブロック２０４内にある実際にアクセスされる物理ア
ドレスとの間の対応が選択可能に動的に制御され得る。
【００３１】特有の構造、機能、その用途とともに、本
発明の原理を上に記述したが、前述の記載は単なる例で
あり、本発明の範囲に限定を加えるものではないことを
明確に理解すべきである。特に、前述の開示の教示は、
当該技術に精通した者に対しては別の変形を示唆してい
ることが分かる。そのような変形は、それ自体では既に
知られている特徴、および既に本出願で記述された特徴
に代わって又はそれに加えて用いる別の特徴を含むこと
ができる。本出願において、請求項を特徴の特別な組み
合わせに対して系統立て述べた（formulate）けれど、
任意の請求項に請求されているような同等の発明に関連
するか否かに係わらず、本発明が直面するような同等の
技術的問題の一部あるいは全てを解消するか否かに係わ
らず、当該技術に精通した者にとって明らかである一般
化若しくは変更、または本明細書中に明示に若しくは黙
示に開示されている新規な特徴および特徴の新規な組み
合わせが、包含されていることを理解するべきである。
ここで、本出願人は、本出願の手続課程中で、あるいは
その中から導かれる更なる出願全ての手続課程中で、そ
のような特徴およびそのような特徴の組み合わせ、また
はそれらのいずれかに対して新しい請求項を系統立て述
べる権利を留保する。
【図面の簡単な説明】
【図１】図１は、本明細書中でさらに詳述する本発明の
利点を十分に理解する上で有用な、従来技術の代表的な
マイクロプロセッサの機能ブロック図である。
【図２】図２は、本発明による、一部分またはそれ以上
の部分の読み出し／書き込みメモリ、および一部分また
はそれ以上の部分の読み出し専用メモリとして選択可能
に構成し得る強誘電体メモリ・アレイを内蔵する代表的
なデータプロセッサＩＣの機能ブロック図である。
【図３】図３（ａ）は、ランダム・アクセス・メモリと
読み出し専用メモリの両方を含み、本明細書に開示され
たメモリ・マッパに関連して編成され得るような、図２
の強誘電体メモリ・アレイのメモリマップの代表例とな
る概略図である。図３（ｂ）は、図２の強誘電体メモリ
・アレイのメモリ・マップの別の代表例であり、ランダ
ム・アクセス・メモリ全体のうちの１つとしての編成を
示す概略図である。図３（ｃ）は、図２の強誘電体メモ
リ・アレイのメモリ・マップの更に別の代表例であり、
読み出し専用メモリ全体のうちの１つとしての編成を示
す概略図である。
【図４】図４は、図２の代表的なデータ・プロセッサＩ
Ｃの部分的な機能ブロック図であり、物理アドレスバス
上に現れるデータをデータバスへ及びその逆へ双方向に
結合するための、ＡＬＵにより制御されるバッファ回路
をより詳細に示す。
【図５】図５は、先の図のメモリ・マッパの機能の実施
例を示す論理フローチャート図である。
【図６】図６は、先の図のメモリ・マッパのより詳細な
機能ブロック図であり、例えばＡＬＵに利用されるかも
しれない様々な属性フラグはもとより強誘電体メモリ・
アレイへの書き込み保護（ロックビット）入力も供給す
るための追加出力だけでなく、ＡＬＵにより制御される
追加の「変換(Translate)」および「ロード(Load)」入
力を示す。
【図７】図７（ａ）は、論理アドレスおよび物理アドレ
スの間の、メモリ・マッパの先の図５の機能性の可能な
対応と、図６の可能な構成とを示す代表的なチャート図
であり、ここで、メモリ・マッパは４Ｋバイトのメモリ
ブロックでの論理アドレスと物理アドレスとの間の変換
をもたらさないが、依然としてロックビットおよび属性
フラグの発生をもたらす。図７（ｂ）は、論理アドレス
および物理アドレスの間の、メモリ・マッパの先の図５
の機能性の可能なさらに別の対応と、図６のさらに別の
可能な構成とを示す、先の図７（ａ）で示したチャート
図との比較チャート図であり、ここで、メモリ・マッパ
はロックビットと属性フラグとの発生をもたらすばかり
でなく、４Ｋバイトのメモリ・ブロックでの論理アドレ
スと物理アドレスとの間の変換をももたらす。
【図８】図８は、本発明の特定なアプリケーションに従
ったＲＦ／ＩＤトランスポンダの実施例の機能ブロック
図である。
【符号の説明】
１０…マイクロプロセッサ（ＭＰＵ）、１２…算術論理
ユニット（ＡＬＵ）、或いは中央処理装置（ＣＰＵ）、
１４…アドレスバス、１６…データバス、１８…ＲＯＭ
アドレスデコーダ、２０…ＲＯＭ、２２…ＲＡＭアドレ
スデコーダ、２４…ランダムアクセスメモリ（ＲＡ
Ｍ）、２６…追加データバス、５０…データプロセッ
サ、５２…ＡＬＵ、５４…強誘電体ランダムアクセスメ
モリ（ＦＲＡＭ）アレイ、５６…メモリ・マッパ、５８
…論理アドレスバス、６０…物理アドレスバス、６２…
不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）、
６４…データバス、７０Ａ、７０Ｂ、７０Ｃ…メモリマ
ップ、７４…ＲＡＭ、７６…書き込み保護ＲＡＭ、７８
…ＲＯＭ、８０…バッファ回路、８２1〜８２N、８４1
〜８４N…個別のバッファ、８６…ライン、９０…変換
サイクル、１００、１０２、１０４、１０６…ライン、
２００…ＲＦ／ＩＤトランスポンダ、２０２…ＣＰＵ
（又はＡＬＵ）、２０４…ＦＲＡＭメモリブロック、２
０６…メモリ・マッパの論理ブロック、２０８…内部バ
ス、２１０…テストモード回路部分、２１２…外部テス
トパッド、２１４…入力／出力ブロック、２１６…ＲＦ
データ変調／復調器（モデム）

Claims (56)

    【特許請求の範囲】
  1. 【請求項１】 算術論理ユニットを含むデータ・プロセ
    ッサであって、 前記算術論理ユニットによってアドレス指定可能なメモ
    リ・アレイを備え、前記メモリ・アレイはデータバスに
    よって前記算術論理ユニットへデータを少なくとも供給
    するために前記メモリ・アレイの読み出し／書き込み部
    分および読み出し専用部分の少なくとも一方を選択的に
    構成可能である、データ・プロセッサ。
  2. 【請求項２】 前記読み出し／書き込み部分は、前記算
    術論理ユニットのためのデータを格納できる、請求項１
    に記載のデータ・プロセッサ。
  3. 【請求項３】 前記読み出し／書き込み部分は、少なく
    とも１個の書き込み保護部分を備える、請求項１に記載
    のデータ・プロセッサ。
  4. 【請求項４】 前記読み出し専用部分は、前記算術論理
    ユニットの動作のための命令を格納できる、請求項１に
    記載のデータ・プロセッサ。
  5. 【請求項５】 前記算術論理ユニットおよび前記メモリ
    ・アレイは、共通の基板上にモノリシックに集積されて
    いる、請求項１に記載のデータ・プロセッサ。
  6. 【請求項６】 前記メモリ・アレイは、不揮発性メモリ
    ・アレイを備える、請求項１に記載のデータ・プロセッ
    サ。
  7. 【請求項７】 前記不揮発性メモリ・アレイは、強誘電
    体ランダム・アクセス・メモリを備える、請求項６に記
    載のデータ・プロセッサ。
  8. 【請求項８】 前記強誘電体ランダム・アクセス・メモ
    リは、ジルコン酸チタン酸鉛の誘電体を有する多数の容
    量性（capasitive）素子を備える、請求項７に記載のデ
    ータ・プロセッサ。
  9. 【請求項９】 前記強誘電体ランダム・アクセス・メモ
    リは、ストロンチウム・ビツマス・タンタル酸の誘電体
    を有する多数の容量性素子を備える、請求項７に記載の
    データ・プロセッサ。
  10. 【請求項１０】 前記算術論理ユニットおよび前記メモ
    リ・アレイを結合するメモリ・マッパであって、前記算
    術論理ユニットから論理アドレスを受け、且つ前記メモ
    リ・アレイへ対応する物理アドレスを供給するための前
    記メモリ・マッパ、を備える請求項１に記載のデータ・
    プロセッサ。
  11. 【請求項１１】 前記メモリ・マッパは、前記物理アド
    レスに対する前記論理アドレスの対応を指示するデータ
    を前記メモリ・マッパために受けて且つ蓄積するための
    不揮発性メモリを、更に備える請求項１０に記載のデー
    タ・プロセッサ。
  12. 【請求項１２】 前記メモリ・アレイの前記少なくとも
    １個のメモリ・アレイの読み出し／書き込み部分および
    前記少なくとも１個の読み出し専用部分は動的にプログ
    ラムできる、請求項１０に記載のデータ・プロセッサ。
  13. 【請求項１３】 前記不揮発性メモリは強誘電体メモリ
    である、請求項１０に記載のデータ・プロセッサ。
  14. 【請求項１４】 当該データ・プロセッサのための構成
    データを前記メモリ・アレイに格納することができる、
    請求項１に記載のデータ・プロセッサ。
  15. 【請求項１５】 前記構成データは当該データ・プロセ
    ッサのリセットの際に前記データバス上に配置される、
    請求項１４に記載のデータ・プロセッサ。
  16. 【請求項１６】 前記メモリ・マッパは前記論理アドレ
    スから前記物理アドレスへの変換による前記メモリアレ
    イ内のデータを符号化を提供する、請求項１０に記載の
    データ・プロセッサ。
  17. 【請求項１７】 データをその中に蓄積するための、前
    記算術論理ユニットによってアクセス可能なメモリ・ア
    レイと、算術論理ユニットとを含むデータ・プロセッサ
    であって、 前記算術論理ユニットと前記メモリ・アレイを結合する
    メモリ・マッパであって、前記算術論理ユニットから論
    理アドレスを受け、且つ対応する物理アドレスを前記メ
    モリ・アレイに供給するための前記メモリ・マッパ、を
    備えるデータ・プロセッサ。
  18. 【請求項１８】 前記メモリ・マッパのために、前記論
    理アドレスから前記物理アドレスへの対応を指示するデ
    ータを受けて、且つ蓄積するための不揮発性メモリを、
    更に備える請求項１７に記載のデータ・プロセッサ。
  19. 【請求項１９】 前記メモリ・アレイは、前記算術論理
    ユニットによってアドレス指定可能であり、且つデータ
    バスによって前記算術論理ユニットへデータを少なくと
    も供給するための、前記メモリ・アレイの読み出し／書
    き込み部分および前記読み出し専用部分の少なくとも一
    方として選択的に構成可能である、請求項１７に記載の
    データ・プロセッサ。
  20. 【請求項２０】 前記メモリ・アレイの前記読み出し／
    書き込み部分は、前記算術論理ユニットのためのデータ
    を格納する能力のある、請求項１９に記載のデータ・プ
    ロセッサ。
  21. 【請求項２１】 前記読み出し／書き込み部分は、少な
    くとも１個の書き込み保護部分を備える、請求項１９に
    記載のデータ・プロセッサ。
  22. 【請求項２２】 前記メモリ・アレイの前記読み出し専
    用部分は、前記算術論理ユニットの作動のための命令を
    格納する能力のある、請求項１９に記載のデータ・プロ
    セッサ。
  23. 【請求項２３】 前記算術論理ユニットおよび前記メモ
    リ・マッパは、共通の基板上にモノリシックに集積され
    る、請求項１７に記載のデータ・プロセッサ。
  24. 【請求項２４】 前記メモリ・アレイは、不揮発性メモ
    リ・アレイを備える、請求項１７に記載のデータ・プロ
    セッサ。
  25. 【請求項２５】 前記不揮発性メモリ・アレイは、強誘
    電体ランダム・アクセス・メモリを備える、請求項２４
    に記載のデータ・プロセッサ。
  26. 【請求項２６】 前記強誘電体ランダム・アクセス・メ
    モリは、ジルコン酸チタン酸鉛の誘電体を有する多数の
    容量性素子を備える、請求項２５に記載のデータ・プロ
    セッサ。
  27. 【請求項２７】 前記強誘電体ランダム・アクセス・メ
    モリは、ストロンチウム・ビツマス・タンタル酸の誘電
    体を有する多数の容量性素子を備える、請求項２５に記
    載のデータ・プロセッサ。
  28. 【請求項２８】 当該データ・プロセッサのための構成
    データは、前記メモリ・アレイに格納される、請求項１
    ７に記載のデータ・プロセッサ。
  29. 【請求項２９】 前記構成データは、当該データ・プロ
    セッサのリセットの際に前記データバス上に配置され
    る、請求項２８に記載のデータ・プロセッサ。
  30. 【請求項３０】 前記メモリ・マッパは、前記物理アド
    レスへの前記論理アドレスの変換によって前記メモリ・
    アレイにあるデータを符号化を提供する、請求項１７に
    記載のデータ・プロセッサ。
  31. 【請求項３１】 入力バスおよび出力バスを有し、前記
    入力バスはこの入力バスに結合されたアドレス源から論
    理アドレスを受けるためのものであり、前記出力バスは
    前記論理アドレスへ対応する前記出力バス上の物理アド
    レスを供給するためのものである、メモリ・マッパと、 前記出力バス上の前記物理アドレスに対応するデータバ
    スへデータを供給するために前記メモリアレイの読み出
    し／書き込み部分及び読み出し専用部分の少なくとも一
    方として選択的に構成可能であり、且つ前記出力バスに
    結合されるメモリ・アレイと、を備える集積回路。
  32. 【請求項３２】 前記メモリ・アレイは、不揮発性メモ
    リ・アレイを備える、請求項３１に記載の集積回路。
  33. 【請求項３３】 前記不揮発性メモリ・アレイは、強誘
    電体・ランダム・アクセス・メモリを備える、請求項３
    ２に記載の集積回路。
  34. 【請求項３４】 前記強誘電体ランダム・アクセス・メ
    モリは、ジルコン酸チタン酸鉛の誘電体を有する多数の
    容量性素子を備える、請求項３３に記載の集積回路。
  35. 【請求項３５】 前記強誘電体ランダム・アクセス・メ
    モリは、ストロンチウム・ビツマス・タンタル酸の誘電
    体を有する多数の容量性素子を備える、請求項３３に記
    載の集積回路。
  36. 【請求項３６】 前記アドレス源は、前記メモリ・マッ
    パおよび前記メモリ・アレイと共にモノリシックに集積
    されている算術論理ユニットを備える、請求項３１に記
    載の集積回路。
  37. 【請求項３７】 前記メモリ・マッパは、前記論理アド
    レスから前記物理アドレスへの対応を指示するデータを
    前記メモリ・マッパのために受けて、且つ格納するため
    の不揮発性メモリを、更に備える請求項３１に記載の集
    積回路。
  38. 【請求項３８】 前記メモリ・アレイの前記少なくとも
    １個の読み出し／書き込み部分および前記少なくとも１
    個の読み出し専用部分は、動的にプログラム可能であ
    る、請求項３７に記載の集積回路。
  39. 【請求項３９】 前記不揮発性メモリは、強誘電体メモ
    リである、請求項３７に記載の集積回路。
  40. 【請求項４０】 前記メモリ・マッパは、前記物理アド
    レスへの前記論理アドレスの変換によって前記メモリ・
    アレイにあるデータを格納化する、請求項３１に記載の
    集積回路。
  41. 【請求項４１】 ＲＦ／ＩＤトランスポンダにおいて、
    前記ＲＦ／ＩＤトランスポンダは、当該ＲＦ／ＩＤトラ
    ンスポンダと、関連付けられるＲＦ制御器との間でデー
    タを受信し、且つ送信するＲＦデータモデムに結合され
    たアンテナを含み、前記ＲＦデータモデムは、双方向バ
    スからデータを読み且つ前記双方向バスへデータを書く
    ための前記双方向バスを介して中央処理ユニットへ結合
    されるものであって、 前記中央処理ユニットによってアドレス指定可能なメモ
    リ・アレイであって、前記メモリ・アレイは前記双方向
    バスによって前記中央処理ユニットへデータを少なくと
    も供給するために、前記メモリ・アレイの読み出し／書
    き込み部分および読み出し専用部分の少なくとも一方と
    して選択的に構成可能である、ＲＦ／ＩＤトランスポン
    ダ。
  42. 【請求項４２】 前記メモリ・アレイの読み出し／書き
    込み部分は、前記中央処理ユニットのためのデータを格
    納する能力のある、請求項４１に記載のＲＦ／ＩＤトラ
    ンスポンダ。
  43. 【請求項４３】 前記読み出し／書き込み部分は、少な
    くとも１個の書き込み保護部分を備える、請求項４１に
    記載のＲＦ／ＩＤトランスポンダ。
  44. 【請求項４４】 前記メモリ・アレイの前記読み出し専
    用部分は、前記中央処理ユニットの作動のための命令を
    格納する能力のある、請求項４１に記載のＲＦ／ＩＤト
    ランスポンダ。
  45. 【請求項４５】 前記中央処理ユニット、前記ＲＦモデ
    ムおよび前記メモリ・アレイは、共通の基板上にモノリ
    シックに集積されている請求項４１に記載のＲＦ／ＩＤ
    トランスポンダ。
  46. 【請求項４６】 前記メモリ・アレイは、不揮発性メモ
    リ・アレイを備える、請求項４１に記載のＲＦ／ＩＤト
    ランスポンダ。
  47. 【請求項４７】 前記不揮発性メモリ・アレイは、強誘
    電体ランダム・アクセス・メモリを備える、請求項４６
    に記載のＲＦ／ＩＤトランスポンダ。
  48. 【請求項４８】 前記強誘電体ランダム・アクセス・メ
    モリは、ジルコン酸チタン酸鉛の誘電体を有する多数の
    容量性素子を備える、請求項４７に記載のＲＦ／ＩＤト
    ランスポンダ。
  49. 【請求項４９】 前記強誘電体ランダム・アクセス・メ
    モリは、ストロンチウム・ビツマス・タンタル酸の誘電
    体を有する多数の容量性素子を備える、請求項４７に記
    載のＲＦ／ＩＤトランスポンダ。
  50. 【請求項５０】 前記中央処理ユニットおよび前記メモ
    リ・アレイに結合されるメモリ・マッパであって、前記
    中央処理ユニットから論理アドレスを受け、且つ対応す
    る物理アドレスを前記メモリ・アレイに供給するための
    前記メモリ・マッパを、更に備える請求項４１に記載の
    ＲＦ／ＩＤトランスポンダ。
  51. 【請求項５１】 前記メモリ・マッパは、 前記論理アドレスから前記物理アドレスへの対応を指示
    するデータを前記メモリ・マッパのために受け、且つ格
    納するための不揮発性メモリを、更に備える請求項５０
    に記載のＲＦ／ＩＤトランスポンダ。
  52. 【請求項５２】 前記メモリ・アレイの読み出し／書き
    込み部分の少なくとも１個および読み出し専用部分の少
    なくとも１個が動的にプログラム可能である、請求項５
    １に記載のＲＦ／ＩＤトランスポンダ。
  53. 【請求項５３】 前記不揮発性メモリは、強誘電体メモ
    リである、請求項５１に記載のＲＦ／ＩＤトランスポン
    ダ。
  54. 【請求項５４】 前記中央処理ユニットのための構成デ
    ータを前記メモリ・アレイに格納できる、請求項４１に
    記載のＲＦ／ＩＤトランスポンダ。
  55. 【請求項５５】 前記構成データは、前記中央処理ユニ
    ットのリセットの際に前記データバス上に配置される、
    請求項５４に記載のＲＦ／ＩＤトランスポンダ。
  56. 【請求項５６】 前記メモリ・マッパは、前記論理アド
    レスを前記物理アドレスへ変換することによって前記メ
    モリ・アレイ内にあるデータを符号化を提供する、請求
    項５０に記載のＲＦ／ＩＤトランスポンダ。
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