JPH10197587A - 配線試験装置 - Google Patents
配線試験装置Info
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- JPH10197587A JPH10197587A JP9000446A JP44697A JPH10197587A JP H10197587 A JPH10197587 A JP H10197587A JP 9000446 A JP9000446 A JP 9000446A JP 44697 A JP44697 A JP 44697A JP H10197587 A JPH10197587 A JP H10197587A
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- current
- voltage drop
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【課題】最終製品或いはその形態に近い状態の多品種、
小量の試験対象に対し、少ない投資で試験装置の標準化
を行い、広範囲の製品の接続状態の良否を迅速に判定す
ること。 【解決手段】処理手段ＣＰＵが判定のためのプログラム
に基づいて選択指令ＣＮＴａ、ＣＮＴｂを出力し、切換
スイッチＭＰＸａ、ＭＰＸｂがそれぞれ試験対象ＴＴの
任意の１端子を選択接続して任意の２端子間に所定電流
を供給し、電圧検出手段ＡＤＣが２端子間に生じる電圧
降下を検出する。また、選択された２端子間に対応して
予め記憶された判定のための基準データが読み出され、
検出された電圧降下と基準データとに基づいて試験対象
ＴＴの任意の２端子間の接続状態の良否ＧＡ判定され
る。
小量の試験対象に対し、少ない投資で試験装置の標準化
を行い、広範囲の製品の接続状態の良否を迅速に判定す
ること。 【解決手段】処理手段ＣＰＵが判定のためのプログラム
に基づいて選択指令ＣＮＴａ、ＣＮＴｂを出力し、切換
スイッチＭＰＸａ、ＭＰＸｂがそれぞれ試験対象ＴＴの
任意の１端子を選択接続して任意の２端子間に所定電流
を供給し、電圧検出手段ＡＤＣが２端子間に生じる電圧
降下を検出する。また、選択された２端子間に対応して
予め記憶された判定のための基準データが読み出され、
検出された電圧降下と基準データとに基づいて試験対象
ＴＴの任意の２端子間の接続状態の良否ＧＡ判定され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、多数の端子を備え
た電気回路でなる試験対象内の接続状態の良否を判定す
るための装置に係り、主にプリント配線板などの種々の
部品でなる試験対象内の接続状態の良否を自動判定する
配線試験装置に関する。
た電気回路でなる試験対象内の接続状態の良否を判定す
るための装置に係り、主にプリント配線板などの種々の
部品でなる試験対象内の接続状態の良否を自動判定する
配線試験装置に関する。
【０００２】
【従来の技術】プリント基板を含む電気的配線部分の異
常の有無を検査する装置として、基板単位で試験を行う
ボードテスターなどの試験装置が一般的に利用されてい
るが、複数の基板を組み合わせ、更に電線配線、部品を
含む最終製品での配線試験は、専用の試験装置をその都
度製作する必要がある。この場合、製品仕様に合わせて
判定条件を予めプログラムするなどの事前準備作業を行
った上で使用される。
常の有無を検査する装置として、基板単位で試験を行う
ボードテスターなどの試験装置が一般的に利用されてい
るが、複数の基板を組み合わせ、更に電線配線、部品を
含む最終製品での配線試験は、専用の試験装置をその都
度製作する必要がある。この場合、製品仕様に合わせて
判定条件を予めプログラムするなどの事前準備作業を行
った上で使用される。
【０００３】また、多品種で小量生産の製品を試験する
にあたっては、その都度専用の配線試験装置を導入する
ことは、費用、時間などの初期投資の負担が大きいの
で、通常は人的試験に頼っている場合が多く、複数のプ
リント基板が共通バス接続されその都度構成が変わる製
品などの場合、簡単で迅速に接続部分の良否を判定する
試験装置が無かった。
にあたっては、その都度専用の配線試験装置を導入する
ことは、費用、時間などの初期投資の負担が大きいの
で、通常は人的試験に頼っている場合が多く、複数のプ
リント基板が共通バス接続されその都度構成が変わる製
品などの場合、簡単で迅速に接続部分の良否を判定する
試験装置が無かった。
【０００４】
【発明が解決しようとする課題】しかし、従来のような
人的試験では製品１台あたりに多くの時間を要し、製品
にかかる試験コスト負担が大きく、試験漏れや判定条件
のばらつきなどが問題となつていた。
人的試験では製品１台あたりに多くの時間を要し、製品
にかかる試験コスト負担が大きく、試験漏れや判定条件
のばらつきなどが問題となつていた。
【０００５】本発明は上記問題を解消するためになされ
たもので、その目的とするところは、最終製品或いはそ
の形態に近い状態の多品種、小量の製品（試験対象）に
対し、少ない投資で試験装置の標準化を行い、広範囲の
製品の接続状態の良否を迅速に判定することが可能な配
線試験装置を提供することにある。
たもので、その目的とするところは、最終製品或いはそ
の形態に近い状態の多品種、小量の製品（試験対象）に
対し、少ない投資で試験装置の標準化を行い、広範囲の
製品の接続状態の良否を迅速に判定することが可能な配
線試験装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明の配線試験装置
は、複数の端子を有する電気回路でなる試験対象に接続
され、選択指令に基づいて前記試験対象の任意の１端子
を選択接続する２つの切換スイッチと、この２つの切換
スイッチを介して前記試験対象の任意の２端子間に所定
電流を供給し２端子間に生じる電圧降下を検出する電圧
検出手段と、判定のためのプログラムに基づいて前記選
択指令を出力すると共に選択された２端子間に対応して
予め記憶された判定のための基準データを読み出し、検
出された電圧降下と前記基準データとに基づいて前記試
験対象の任意の２端子間の接続状態の良否を判定する処
理手段とを備え、順次前記試験対象の任意の２端子を切
り換えて前記試験対象内の接続状態の良否を判定する。
（請求項１） 更に、前記処理手段は、任意の２端子間の接続状態の良
否の判定を行う場合、一方向に電流を供給して接続状態
の良否の判定を行った後、他方向に電流を供給するよう
に前記選択指令を出力し、他方向電流における電圧降下
を検出すると共に予め記憶された判定のための負方向電
流における基準データを読み出し、他方向電流における
電圧降下と他方向電流における基準データとに基づいて
前記試験対象内の非線形素子の接続状態の良否の判定を
行う。（請求項３） 更に、一方の切換スイッチの共通端子とフレームグラン
ド間に測定のための電流を供給する電流供給源が接続さ
れ、他方の切換スイッチの共通端子とフレームグランド
間に基準抵抗が接続され、前記一方の切換スイッチの共
通端子とフレームグランド間に接続された短絡スイッチ
を備え、前記処理手段は、前記試験対象の任意の２端子
間の電圧降下を検出した後前記短絡スイッチを導通さ
せ、前記試験対象内に蓄積された電荷の放出により２端
子間に生じる電圧の減衰特性を検出し、予め記憶された
基準減衰特性を読み出して比較することにより前記試験
対象内の誘導性素子の接続状態の良否の判定を行う。
（請求項５） また、前記試験対象として予め良とされた試験対象を接
続し、前記処理手段は、設定のためのプログラムに基づ
いて前記選択指令を出力し、前記試験対象の任意の２端
子間に所定電流を供給して２端子間に生じる電圧降下を
検出し、検出された電圧降下に基づいて前記基準データ
を生成し記憶させる。（請求項２） 更に、前記処理手段は、前記試験対象の任意の２端子間
に一方向に電流を供給し２端子間に生じる電圧降下に基
づいて基準データを記憶させた後、極性を反転して他方
向に電流を供給するように前記選択指令を出力し、他方
向電流における電圧降下に基づいて他方向電流における
基準データを記憶させる。（請求項４） 更に、一方の切換スイッチの共通端子とフレームグラン
ド間に測定のための電流を供給する電流供給源が接続さ
れ、他方の切換スイッチの共通端子とフレームグランド
間に基準抵抗が接続され、前記一方の切換スイッチの共
通端子とフレームグランド間に接続された短絡スイッチ
を備え、前記処理手段は、前記試験対象の任意の２端子
間の電圧降下を検出した後前記短絡スイッチを導通さ
せ、前記試験対象内に蓄積された電荷の放出により２端
子間に生じる電圧の減衰特性を検出し、基準減衰特性と
して記憶させる。（請求項６） 更に、前記切換スイッチはアナログマルチプレクサでな
り、前記電圧検出手段は検出された電圧をディジタル値
に変換するＡ／Ｄコンバータを備えてなり、前記処理手
段は、前記設定及び前記判定のためのプログラムと前記
ディジタル値を記憶するメモリと、前記プログラムに基
づいて前記選択指令や切換指令を出力し、設定処理或い
は判定処理を行う演算処理部を備えて構成する。（請求
項７） 更に、前記切換スイッチと前記電圧検出手段に関係する
部分のみを付加装置として構成し、パーソナルコンピュ
ータを前記処理手段として用いる。（請求項８）
は、複数の端子を有する電気回路でなる試験対象に接続
され、選択指令に基づいて前記試験対象の任意の１端子
を選択接続する２つの切換スイッチと、この２つの切換
スイッチを介して前記試験対象の任意の２端子間に所定
電流を供給し２端子間に生じる電圧降下を検出する電圧
検出手段と、判定のためのプログラムに基づいて前記選
択指令を出力すると共に選択された２端子間に対応して
予め記憶された判定のための基準データを読み出し、検
出された電圧降下と前記基準データとに基づいて前記試
験対象の任意の２端子間の接続状態の良否を判定する処
理手段とを備え、順次前記試験対象の任意の２端子を切
り換えて前記試験対象内の接続状態の良否を判定する。
（請求項１） 更に、前記処理手段は、任意の２端子間の接続状態の良
否の判定を行う場合、一方向に電流を供給して接続状態
の良否の判定を行った後、他方向に電流を供給するよう
に前記選択指令を出力し、他方向電流における電圧降下
を検出すると共に予め記憶された判定のための負方向電
流における基準データを読み出し、他方向電流における
電圧降下と他方向電流における基準データとに基づいて
前記試験対象内の非線形素子の接続状態の良否の判定を
行う。（請求項３） 更に、一方の切換スイッチの共通端子とフレームグラン
ド間に測定のための電流を供給する電流供給源が接続さ
れ、他方の切換スイッチの共通端子とフレームグランド
間に基準抵抗が接続され、前記一方の切換スイッチの共
通端子とフレームグランド間に接続された短絡スイッチ
を備え、前記処理手段は、前記試験対象の任意の２端子
間の電圧降下を検出した後前記短絡スイッチを導通さ
せ、前記試験対象内に蓄積された電荷の放出により２端
子間に生じる電圧の減衰特性を検出し、予め記憶された
基準減衰特性を読み出して比較することにより前記試験
対象内の誘導性素子の接続状態の良否の判定を行う。
（請求項５） また、前記試験対象として予め良とされた試験対象を接
続し、前記処理手段は、設定のためのプログラムに基づ
いて前記選択指令を出力し、前記試験対象の任意の２端
子間に所定電流を供給して２端子間に生じる電圧降下を
検出し、検出された電圧降下に基づいて前記基準データ
を生成し記憶させる。（請求項２） 更に、前記処理手段は、前記試験対象の任意の２端子間
に一方向に電流を供給し２端子間に生じる電圧降下に基
づいて基準データを記憶させた後、極性を反転して他方
向に電流を供給するように前記選択指令を出力し、他方
向電流における電圧降下に基づいて他方向電流における
基準データを記憶させる。（請求項４） 更に、一方の切換スイッチの共通端子とフレームグラン
ド間に測定のための電流を供給する電流供給源が接続さ
れ、他方の切換スイッチの共通端子とフレームグランド
間に基準抵抗が接続され、前記一方の切換スイッチの共
通端子とフレームグランド間に接続された短絡スイッチ
を備え、前記処理手段は、前記試験対象の任意の２端子
間の電圧降下を検出した後前記短絡スイッチを導通さ
せ、前記試験対象内に蓄積された電荷の放出により２端
子間に生じる電圧の減衰特性を検出し、基準減衰特性と
して記憶させる。（請求項６） 更に、前記切換スイッチはアナログマルチプレクサでな
り、前記電圧検出手段は検出された電圧をディジタル値
に変換するＡ／Ｄコンバータを備えてなり、前記処理手
段は、前記設定及び前記判定のためのプログラムと前記
ディジタル値を記憶するメモリと、前記プログラムに基
づいて前記選択指令や切換指令を出力し、設定処理或い
は判定処理を行う演算処理部を備えて構成する。（請求
項７） 更に、前記切換スイッチと前記電圧検出手段に関係する
部分のみを付加装置として構成し、パーソナルコンピュ
ータを前記処理手段として用いる。（請求項８）
【０００７】
【発明の実施の形態】本発明による配線試験装置の実施
例を図１に示して説明する。図１はハードウエアの要部
構成を示したもので、ＴＴは複数の端子を有するプリン
ト基板などの試験対象である。配線試験装置は試験対象
ＴＴの複数の端子が接続される複数の接続端子Ｔ１〜Ｔ
ｎを備え、試験対象ＴＴはケーブルＣＢＬを介して配線
試験装置に接続される。
例を図１に示して説明する。図１はハードウエアの要部
構成を示したもので、ＴＴは複数の端子を有するプリン
ト基板などの試験対象である。配線試験装置は試験対象
ＴＴの複数の端子が接続される複数の接続端子Ｔ１〜Ｔ
ｎを備え、試験対象ＴＴはケーブルＣＢＬを介して配線
試験装置に接続される。
【０００８】配線試験装置は、２つのアナログマルチプ
レクサＭＰＸａ、ＭＰＸｂ、電流供給源Ｉｓ、基準抵抗
Ｒ、Ａ／ＤコンバータＡＤＣ、演算処理部ＣＰＵ、メモ
リＲＡＭ、操作スイッチＳＷ、表示部ＤＩＳＰを備えて
構成される。
レクサＭＰＸａ、ＭＰＸｂ、電流供給源Ｉｓ、基準抵抗
Ｒ、Ａ／ＤコンバータＡＤＣ、演算処理部ＣＰＵ、メモ
リＲＡＭ、操作スイッチＳＷ、表示部ＤＩＳＰを備えて
構成される。
【０００９】アナログマルチプレクサＭＰＸａ、ＭＰＸ
ｂは接続端子Ｔ１〜Ｔｎに接続され、選択指令ＣＮＴ
ａ、ＣＮＴｂに基づいていずれか１つの接続端子を選択
接続し、試験対象ＴＴの任意の２端子を選択して共通端
子Ａ１、Ｂ１に導出する。電流供給源Ｉｓはアナログマ
ルチプレクサＭＰＸａの共通端子Ａ１とフレームグラン
ドＧＮＤ間に所定電流Ｉref を供給し、試験対象ＴＴの
選択された２端子間のインピーダンスＺｘと基準抵抗Ｒ
ref の直列回路に直流電流を流すものである。なお、電
流供給源ＩｓはインピーダンスＺｘが大きい場合にＡ１
−ＧＮＤ間の電圧が一定電圧以上に上昇しないように電
圧制限機能を備えている。Ａ／ＤコンバータＡＤＣは共
通端子Ａ１とＢ１の電圧をディジタル値Ｖd1、Ｖd2とし
て検出する。演算処理部ＣＰＵはメモリＲＡＭに格納さ
れたプログラムに基づいて選択指令ＣＮＴａ、ＣＮＴｂ
を出力したり、Ａ／ＤコンバータＡＤＣの検出値Ｖd1、
Ｖd2を取り込んでメモリＲＡＭに格納したり、良否を判
定するためのデータをメモリＲＡＭから読み出したり、
判定結果をメモリＲＡＭに格納したり、表示部ＤＩＳＰ
に表示したり、装置全体を統括制御処理する。操作スイ
ッチＳＷは試験対象ＴＴの良否を判定するための判定プ
ログラム、或いは基準データを採取するための設定プロ
グラムのローディング、種々の実行指令の入力、基準デ
ータに対する補正入力、判定時における許容誤差範囲の
補正入力、検出精度や検出速度の設定調整などを行う。
ｂは接続端子Ｔ１〜Ｔｎに接続され、選択指令ＣＮＴ
ａ、ＣＮＴｂに基づいていずれか１つの接続端子を選択
接続し、試験対象ＴＴの任意の２端子を選択して共通端
子Ａ１、Ｂ１に導出する。電流供給源Ｉｓはアナログマ
ルチプレクサＭＰＸａの共通端子Ａ１とフレームグラン
ドＧＮＤ間に所定電流Ｉref を供給し、試験対象ＴＴの
選択された２端子間のインピーダンスＺｘと基準抵抗Ｒ
ref の直列回路に直流電流を流すものである。なお、電
流供給源ＩｓはインピーダンスＺｘが大きい場合にＡ１
−ＧＮＤ間の電圧が一定電圧以上に上昇しないように電
圧制限機能を備えている。Ａ／ＤコンバータＡＤＣは共
通端子Ａ１とＢ１の電圧をディジタル値Ｖd1、Ｖd2とし
て検出する。演算処理部ＣＰＵはメモリＲＡＭに格納さ
れたプログラムに基づいて選択指令ＣＮＴａ、ＣＮＴｂ
を出力したり、Ａ／ＤコンバータＡＤＣの検出値Ｖd1、
Ｖd2を取り込んでメモリＲＡＭに格納したり、良否を判
定するためのデータをメモリＲＡＭから読み出したり、
判定結果をメモリＲＡＭに格納したり、表示部ＤＩＳＰ
に表示したり、装置全体を統括制御処理する。操作スイ
ッチＳＷは試験対象ＴＴの良否を判定するための判定プ
ログラム、或いは基準データを採取するための設定プロ
グラムのローディング、種々の実行指令の入力、基準デ
ータに対する補正入力、判定時における許容誤差範囲の
補正入力、検出精度や検出速度の設定調整などを行う。
【００１０】次に、上記構成の配線試験装置を用いて試
験対象ＴＴの良否の判定を行う場合について詳細に説明
する。演算処理部ＣＰＵは、操作スイッチＳＷからの指
令に基づいて試験対象ＴＴの種別のプログラムを決定
し、該プログラムに基づいて判定のための初期設定を行
った後、判定処理が開始される。
験対象ＴＴの良否の判定を行う場合について詳細に説明
する。演算処理部ＣＰＵは、操作スイッチＳＷからの指
令に基づいて試験対象ＴＴの種別のプログラムを決定
し、該プログラムに基づいて判定のための初期設定を行
った後、判定処理が開始される。
【００１１】初期設定は、操作スイッチＳＷを操作して
判定のための基準データを入力し、メモリＲＡＭに設定
される。基準データは試験対象ＴＴの全ての２端子間の
インピーダンスＺｘが設定される。
判定のための基準データを入力し、メモリＲＡＭに設定
される。基準データは試験対象ＴＴの全ての２端子間の
インピーダンスＺｘが設定される。
【００１２】また、初期設定は、何らかの方法で予め良
と判定された試験対象ＴＴを接続端子Ｔ１〜Ｔｎに接続
して自動的に行うことが可能であり、以下に説明する判
定処理とほぼ同じ動作となるので間単に説明する。この
場合、設定のためのプログラムに基づいて初期設定が開
始されると、演算処理部ＣＰＵは順次選択指令ＣＮＴ
ａ、ＣＮＴｂを出力して試験対象ＴＴの任意２端子間の
全ての組み合わせに対して電流供給源Ｉｓから電流Ｉre
f を供給し、２端子に生じる電圧Ｖｃ、Ｖref をＡ／Ｄ
コンバータＡＤＣを介して順次検出し、インピーダンス
Ｚｘに換算し、判定のための基準データとしてメモリＲ
ＡＭに設定される。従って、この場合、試験対象ＴＴは
ブラックボックスとして扱うことができ、複数枚のプリ
ント基板が相互に接続されたものなどにも適用すること
が可能である。
と判定された試験対象ＴＴを接続端子Ｔ１〜Ｔｎに接続
して自動的に行うことが可能であり、以下に説明する判
定処理とほぼ同じ動作となるので間単に説明する。この
場合、設定のためのプログラムに基づいて初期設定が開
始されると、演算処理部ＣＰＵは順次選択指令ＣＮＴ
ａ、ＣＮＴｂを出力して試験対象ＴＴの任意２端子間の
全ての組み合わせに対して電流供給源Ｉｓから電流Ｉre
f を供給し、２端子に生じる電圧Ｖｃ、Ｖref をＡ／Ｄ
コンバータＡＤＣを介して順次検出し、インピーダンス
Ｚｘに換算し、判定のための基準データとしてメモリＲ
ＡＭに設定される。従って、この場合、試験対象ＴＴは
ブラックボックスとして扱うことができ、複数枚のプリ
ント基板が相互に接続されたものなどにも適用すること
が可能である。
【００１３】初期設定を行った後、判定を行う試験対象
ＴＴを接続端子Ｔ１〜Ｔｎに接続して判定処理を開始す
る。判定のためのプログラムに基づいて判定処理が開始
されると、演算処理部ＣＰＵから選択指令ＣＮＴa1、Ｃ
ＮＴb1が出力され、図２に示すように、アナログマルチ
プレクサＭＰＸａ、ＭＰＸｂのスイッチ素子ａ１、ｂ２
がオン（導通）され、それぞれ１つの接続端子Ｔ１、Ｔ
２が選択接続され、これらの端子に接続された試験対象
ＴＴの２端子がアナログマルチプレクサＭＰＸａ、ＭＰ
Ｘｂの共通端子Ａ１、Ｂ１に導出される。図２の場合、
接続端子Ｔ１、Ｔ２に接続された試験対象ＴＴの内部イ
ンピーダンスがＺ１であるので、電流供給源Ｉｓから供
給される電流Ｉref1は、試験対象ＴＴのＴ１−Ｔ２間イ
ンピーダンスＺ１と基準抵抗Ｒの経路に流れ、アナログ
マルチプレクサＭＰＸａの共通端子Ａ１には通電経路全
体の電圧降下がＶc1として表れ、アナログマルチプレク
サＭＰＸｂの共通端子Ｂ１には基準抵抗Ｒの電圧降下が
Ｖref1として表れる。従って、Ａ／ＤコンバータＡＤＣ
の入力端子Ｉ１、Ｉ２にはＶc1、Ｖref1が入力され、順
次ディジタル値Ｖd11 、Ｖd12 として検出され演算処理
部ＣＰＵに取り込まれ、内部インピーダンスＺ１の計算
が次のように行われる。基準抵抗Ｒの抵抗値をＲref と
すると、
ＴＴを接続端子Ｔ１〜Ｔｎに接続して判定処理を開始す
る。判定のためのプログラムに基づいて判定処理が開始
されると、演算処理部ＣＰＵから選択指令ＣＮＴa1、Ｃ
ＮＴb1が出力され、図２に示すように、アナログマルチ
プレクサＭＰＸａ、ＭＰＸｂのスイッチ素子ａ１、ｂ２
がオン（導通）され、それぞれ１つの接続端子Ｔ１、Ｔ
２が選択接続され、これらの端子に接続された試験対象
ＴＴの２端子がアナログマルチプレクサＭＰＸａ、ＭＰ
Ｘｂの共通端子Ａ１、Ｂ１に導出される。図２の場合、
接続端子Ｔ１、Ｔ２に接続された試験対象ＴＴの内部イ
ンピーダンスがＺ１であるので、電流供給源Ｉｓから供
給される電流Ｉref1は、試験対象ＴＴのＴ１−Ｔ２間イ
ンピーダンスＺ１と基準抵抗Ｒの経路に流れ、アナログ
マルチプレクサＭＰＸａの共通端子Ａ１には通電経路全
体の電圧降下がＶc1として表れ、アナログマルチプレク
サＭＰＸｂの共通端子Ｂ１には基準抵抗Ｒの電圧降下が
Ｖref1として表れる。従って、Ａ／ＤコンバータＡＤＣ
の入力端子Ｉ１、Ｉ２にはＶc1、Ｖref1が入力され、順
次ディジタル値Ｖd11 、Ｖd12 として検出され演算処理
部ＣＰＵに取り込まれ、内部インピーダンスＺ１の計算
が次のように行われる。基準抵抗Ｒの抵抗値をＲref と
すると、
【００１４】
【数１】Ｉref1＝Ｖref1／Ｒref の関係が成立し、このときの試験対象ＴＴの内部インピ
ーダンスＺ１をＺ1aとすると、
ーダンスＺ１をＺ1aとすると、
【００１５】
【数２】 Ｚ1a＝（Ｖc1−Ｖref1）／（Ｖref1／Ｒref ）−Ｒａ を計算して求めることができる。但し、Ｒａはアナログ
マルチプレクサＭＰＸａ、ＭＰＸｂ、配線経路等の導通
時抵抗であり、予めメモリＲＡＭに設定される。
マルチプレクサＭＰＸａ、ＭＰＸｂ、配線経路等の導通
時抵抗であり、予めメモリＲＡＭに設定される。
【００１６】演算処理部ＣＰＵは、内部インピーダンス
Ｚ1aを求めた後、予めメモリＲＡＭに記憶された判定の
ための基準データを読み出して比較を行い、所定誤差範
囲内に入るか否かで良否の判定が行われる。
Ｚ1aを求めた後、予めメモリＲＡＭに記憶された判定の
ための基準データを読み出して比較を行い、所定誤差範
囲内に入るか否かで良否の判定が行われる。
【００１７】なお、前述した初期設定では上述と同様に
して求めた内部インピーダンスＺ1aが基準データとして
メモリＲＡＭに設定される。試験対象ＴＴの内部回路に
はダイオードやトランジスタなどの非線形素子が用いら
れている場合が多く、電流Ｉref の流れる方向によって
試験対象ＴＴの内部インピーダンスＺ１の値が変化する
場合がある。
して求めた内部インピーダンスＺ1aが基準データとして
メモリＲＡＭに設定される。試験対象ＴＴの内部回路に
はダイオードやトランジスタなどの非線形素子が用いら
れている場合が多く、電流Ｉref の流れる方向によって
試験対象ＴＴの内部インピーダンスＺ１の値が変化する
場合がある。
【００１８】本実施例では、試験対象ＴＴへ供給する電
流の極性を反転して同様の判定処理を行い、非線形素子
が正しく接続されているか否かを判定することができ
る。すなわち、演算処理部ＣＰＵは、次の選択指令ＣＮ
Ｔa2、ＣＮＴb2を出力して図３に示すようにアナログマ
ルチプレクサＭＰＸａ、ＭＰＸｂのスイッチ素子ａ２、
ｂ１をオン（導通）として切り替えを行い、接続端子Ｔ
１、Ｔ２に流出する電流の極性が反転するように選択接
続する。従って、上述と同じ試験対象ＴＴの内部インピ
ーダンスＺ１に上述とは逆方向に電流Ｉref2が供給され
る。このときの試験対象ＴＴの内部インピーダンスＺ１
をＺ1bとすると、
流の極性を反転して同様の判定処理を行い、非線形素子
が正しく接続されているか否かを判定することができ
る。すなわち、演算処理部ＣＰＵは、次の選択指令ＣＮ
Ｔa2、ＣＮＴb2を出力して図３に示すようにアナログマ
ルチプレクサＭＰＸａ、ＭＰＸｂのスイッチ素子ａ２、
ｂ１をオン（導通）として切り替えを行い、接続端子Ｔ
１、Ｔ２に流出する電流の極性が反転するように選択接
続する。従って、上述と同じ試験対象ＴＴの内部インピ
ーダンスＺ１に上述とは逆方向に電流Ｉref2が供給され
る。このときの試験対象ＴＴの内部インピーダンスＺ１
をＺ1bとすると、
【００１９】
【数３】 Ｚ1b＝（Ｖc2−Ｖref2）／（Ｖref2／Ｒref ）−Ｒｂ を計算してＺ1bを求めることができる。但し、Ｒｂはア
ナログマルチプレクサＭＰＸａ、ＭＰＸｂ、配線経路等
の逆電流導通時抵抗であり、予めメモリＲＡＭに設定さ
れる。
ナログマルチプレクサＭＰＸａ、ＭＰＸｂ、配線経路等
の逆電流導通時抵抗であり、予めメモリＲＡＭに設定さ
れる。
【００２０】演算処理部ＣＰＵは、内部インピーダンス
Ｚ1bを求めた後、予めメモリＲＡＭに記憶された判定の
ための基準データを読み出して比較を行い、所定誤差範
囲内に入るか否かで非線形素子の接続状態の良否の判定
が行われる。
Ｚ1bを求めた後、予めメモリＲＡＭに記憶された判定の
ための基準データを読み出して比較を行い、所定誤差範
囲内に入るか否かで非線形素子の接続状態の良否の判定
が行われる。
【００２１】なお、前述した初期設定では上述と同様に
して求めた内部インピーダンスＺ1bが逆電流導通時の基
準データとしてメモリＲＡＭに設定される。以上のよう
にして、接続端子Ｔ１、Ｔ２に接続された試験対象ＴＴ
の内部インピーダンスＺ１に対する判定処理が終了する
と、演算処理部ＣＰＵは、プログラムに基づいて次の選
択指令ＣＮＴa3、ＣＮＴb3を出力し、アナログマルチプ
レクサＭＰＸａ、ＭＰＸｂのスイッチ素子の切り替えを
行い、図４に示すように、接続端子Ｔ２、Ｔ３を選択し
て同様の判定処理を繰り返す。以上は試験対象ＴＴが３
端子の場合について説明したが、ｎ端子について同様の
判定処理を行うことができ、全ての組合せの測定回数Ｎ
total は、
して求めた内部インピーダンスＺ1bが逆電流導通時の基
準データとしてメモリＲＡＭに設定される。以上のよう
にして、接続端子Ｔ１、Ｔ２に接続された試験対象ＴＴ
の内部インピーダンスＺ１に対する判定処理が終了する
と、演算処理部ＣＰＵは、プログラムに基づいて次の選
択指令ＣＮＴa3、ＣＮＴb3を出力し、アナログマルチプ
レクサＭＰＸａ、ＭＰＸｂのスイッチ素子の切り替えを
行い、図４に示すように、接続端子Ｔ２、Ｔ３を選択し
て同様の判定処理を繰り返す。以上は試験対象ＴＴが３
端子の場合について説明したが、ｎ端子について同様の
判定処理を行うことができ、全ての組合せの測定回数Ｎ
total は、
【００２２】
【数４】Ｎtotal ＝ｎ×（ｎ−１） となる。従って、上述した３端子の組合せでは６回の判
定を行うことになる。図５は、説明を簡単にするため、
試験対象ＴＴが２個のインピーダンス素子で直列接続さ
れ、３端子（Ｔ１〜Ｔ３）で構成された場合の判定モー
ドを示したもので、アナログマルチプレクサＭＰＸａ、
ＭＰＸｂの内部接続状態、試験対象ＴＴの測定対象イン
ピーダンス、選択された２端子に流出する電流方向を示
した図である。なお、この例では測定対象インピーダン
スＺ３はＺ１＋Ｚ２となる。
定を行うことになる。図５は、説明を簡単にするため、
試験対象ＴＴが２個のインピーダンス素子で直列接続さ
れ、３端子（Ｔ１〜Ｔ３）で構成された場合の判定モー
ドを示したもので、アナログマルチプレクサＭＰＸａ、
ＭＰＸｂの内部接続状態、試験対象ＴＴの測定対象イン
ピーダンス、選択された２端子に流出する電流方向を示
した図である。なお、この例では測定対象インピーダン
スＺ３はＺ１＋Ｚ２となる。
【００２３】演算処理部ＣＰＵは全ての測定インピーダ
ンスと全ての判定結果をメモリＲＡＭに格納し、表示部
ＤＩＳＰに表示することができる。また、本発明は、試
験対象ＴＴの内部回路にコンデンサやリアクトルなどの
誘導性素子が用いられている場合、それらの素子の接続
状態をチェックすることができる。
ンスと全ての判定結果をメモリＲＡＭに格納し、表示部
ＤＩＳＰに表示することができる。また、本発明は、試
験対象ＴＴの内部回路にコンデンサやリアクトルなどの
誘導性素子が用いられている場合、それらの素子の接続
状態をチェックすることができる。
【００２４】この場合、図６に示すように、アナログマ
ルチプレクサＭＰＸａの共通端子Ａ１とＧＮＤ間に短絡
スイッチＳＳを設け、選択された２端子間のインピーダ
ンスの測定が終了した後、この短絡スイッチＳＳをオン
（導通）させて誘導性素子に蓄積されたエネルギーによ
る放電電流を流し、基準抵抗Ｒに生じる電圧Ｖref の減
衰特性をチェックする。
ルチプレクサＭＰＸａの共通端子Ａ１とＧＮＤ間に短絡
スイッチＳＳを設け、選択された２端子間のインピーダ
ンスの測定が終了した後、この短絡スイッチＳＳをオン
（導通）させて誘導性素子に蓄積されたエネルギーによ
る放電電流を流し、基準抵抗Ｒに生じる電圧Ｖref の減
衰特性をチェックする。
【００２５】例えば、試験対象ＴＴのインピーダンスＺ
１にコンデンサＣ１が接続されている場合、演算処理部
ＣＰＵは、選択指令ＣＮＴa1、ＣＮＴb1を出力してアナ
ログマルチプレクサＭＰＸａ、ＭＰＸｂのスイッチ素子
ａ１、ｂ２をオンさせ、電流供給源Ｉｓから供給される
電流Ｉref を端子Ｔ１に流入させ端子Ｔ２から流出する
ように接続して前述の判定を行った後、短絡スイッチＳ
Ｓをオン（導通）させ、コンデンサＣ１に蓄えられた電
荷を基準抵抗Ｒを介して放電させる回路を形成する。こ
の場合、アナログマルチプレクサＭＰＸｂの共通端子Ｂ
１にはコンデンサＣ１からの放電電流により負の電圧Ｖ
ref が表れ、Ａ／ＤコンバータＡＤＣはこの電圧Ｖref
を短いサンプリング周期で複数回読み込み電圧Ｖref の
減衰特性をメモリＲＡＭに格納し、予めメモリＲＡＭに
記憶された判定のための基準減衰特性を読み出して比較
を行い、所定誤差範囲内に入るか否かで誘導性素子の接
続状態の良否の判定が行われる。コンデンサＣの代わり
にリアクトルが接続された場合には放電電流により正の
電圧Ｖref が表れ、同様にして判定が行われる。
１にコンデンサＣ１が接続されている場合、演算処理部
ＣＰＵは、選択指令ＣＮＴa1、ＣＮＴb1を出力してアナ
ログマルチプレクサＭＰＸａ、ＭＰＸｂのスイッチ素子
ａ１、ｂ２をオンさせ、電流供給源Ｉｓから供給される
電流Ｉref を端子Ｔ１に流入させ端子Ｔ２から流出する
ように接続して前述の判定を行った後、短絡スイッチＳ
Ｓをオン（導通）させ、コンデンサＣ１に蓄えられた電
荷を基準抵抗Ｒを介して放電させる回路を形成する。こ
の場合、アナログマルチプレクサＭＰＸｂの共通端子Ｂ
１にはコンデンサＣ１からの放電電流により負の電圧Ｖ
ref が表れ、Ａ／ＤコンバータＡＤＣはこの電圧Ｖref
を短いサンプリング周期で複数回読み込み電圧Ｖref の
減衰特性をメモリＲＡＭに格納し、予めメモリＲＡＭに
記憶された判定のための基準減衰特性を読み出して比較
を行い、所定誤差範囲内に入るか否かで誘導性素子の接
続状態の良否の判定が行われる。コンデンサＣの代わり
にリアクトルが接続された場合には放電電流により正の
電圧Ｖref が表れ、同様にして判定が行われる。
【００２６】なお、前述した初期設定では上述と同様に
して求めた複数個の電圧データが基準減衰特性としてメ
モリＲＡＭに設定される。図７は本発明の配線試験装置
の操作パネルの実施例を示したもので、試験対象ＴＴを
接続する為のコネクタＣＮ、表示部ＤＩＳＰ、操作スイ
ッチＳＷ等の配設状態を示したものである。
して求めた複数個の電圧データが基準減衰特性としてメ
モリＲＡＭに設定される。図７は本発明の配線試験装置
の操作パネルの実施例を示したもので、試験対象ＴＴを
接続する為のコネクタＣＮ、表示部ＤＩＳＰ、操作スイ
ッチＳＷ等の配設状態を示したものである。
【００２７】図８はパーソナルコンピュータＰＣを用い
て本発明の配線試験装置を構成した場合の実施例を示し
たものである。この場合、アナログマルチプレクサＭＰ
Ｘａ、ＭＰＸｂ、電流供給源Ｉｓ、Ａ／ＤコンバータＡ
ＤＣ、基準抵抗Ｒを付加装置ＴＳＴとし、この付加装置
ＴＳＴに試験対象ＴＴとパーソナルコンピュータＰＣを
それぞれのケーブルＣＢＬ、ＤＴで接続して構成され
る。パーソナルコンピュータＰＣには演算処理部ＣＰ
Ｕ、メモリＲＡＭ、操作スイッチＳＷ、表示部ＤＩＳＰ
が備えられて構成される。
て本発明の配線試験装置を構成した場合の実施例を示し
たものである。この場合、アナログマルチプレクサＭＰ
Ｘａ、ＭＰＸｂ、電流供給源Ｉｓ、Ａ／ＤコンバータＡ
ＤＣ、基準抵抗Ｒを付加装置ＴＳＴとし、この付加装置
ＴＳＴに試験対象ＴＴとパーソナルコンピュータＰＣを
それぞれのケーブルＣＢＬ、ＤＴで接続して構成され
る。パーソナルコンピュータＰＣには演算処理部ＣＰ
Ｕ、メモリＲＡＭ、操作スイッチＳＷ、表示部ＤＩＳＰ
が備えられて構成される。
【００２８】上述した処理手順は比較的簡単なプログラ
ムで行うことが可能である。また、予め良とされた試験
対象に基づいて基準データを簡単に設定することが可能
となり、面倒な設定を行う必要が無くなる。
ムで行うことが可能である。また、予め良とされた試験
対象に基づいて基準データを簡単に設定することが可能
となり、面倒な設定を行う必要が無くなる。
【００２９】
【発明の効果】本発明の配線試験装置によれば、多品種
の製品に対して１台の配線試験装置で対応することが可
能となり、自動判定を行うので特別な作業者を必要とせ
ず、迅速に配線の接続状態の良否を判定することができ
る。
の製品に対して１台の配線試験装置で対応することが可
能となり、自動判定を行うので特別な作業者を必要とせ
ず、迅速に配線の接続状態の良否を判定することができ
る。
【図１】本発明の配線試験装置の実施例の要部構成図
【図２】上記実施例の動作説明図
【図３】上記実施例の動作説明図
【図４】上記実施例の動作説明図
【図５】上記実施例の全ての組み合わせの判定モード図
【図６】本発明の配線試験装置の実施例の要部構成図第
１図に蓄積電荷放電ルートを設ける例
１図に蓄積電荷放電ルートを設ける例
【図７】本発明の配線試験装置の操作パネルの実施例を
示す図
示す図
【図８】本発明の配線試験装置の別の実施例の構成例
ＴＴ…試験対象、 Ｔ１〜Ｔｎ…接続
端子、ＭＰＸａ、ＭＰＸｂ…アナログマルチプレクサ、
Ｉｓ…電流供給源、 Ｒ…基準抵抗、Ａ
ＤＣ…Ａ／Ｄコンバ一タ、 ＣＰＵ…演算処理
部、ＲＡＭ…メモリ、 ＳＷ…操作ス
イッチ、ＤＩＳＰ…表示部、 ＳＳ…短
絡スイッチ、ＴＳＴ…付加装置、 ＰＣ
…パーソナルコンピュータ
端子、ＭＰＸａ、ＭＰＸｂ…アナログマルチプレクサ、
Ｉｓ…電流供給源、 Ｒ…基準抵抗、Ａ
ＤＣ…Ａ／Ｄコンバ一タ、 ＣＰＵ…演算処理
部、ＲＡＭ…メモリ、 ＳＷ…操作ス
イッチ、ＤＩＳＰ…表示部、 ＳＳ…短
絡スイッチ、ＴＳＴ…付加装置、 ＰＣ
…パーソナルコンピュータ
Claims (8)
- 【請求項１】複数の端子を有する電気回路でなる試験対
象に接続され、選択指令に基づいて前記試験対象の任意
の１端子を選択接続する２つの切換スイッチと、この２
つの切換スイッチを介して前記試験対象の任意の２端子
間に所定電流を供給し２端子間に生じる電圧降下を検出
する電圧検出手段と、判定のためのプログラムに基づい
て前記選択指令を出力すると共に選択された２端子間に
対応して予め記憶された判定のための基準データを読み
出し、検出された電圧降下と前記基準データとに基づい
て前記試験対象の任意の２端子間の接続状態の良否を判
定する処理手段とを備え、順次前記試験対象の任意の２
端子を切り換えて前記試験対象内の接続状態の良否を判
定することを特徴とする配線試験装置。 - 【請求項２】請求項１に記載の配線試験装置において、
前記試験対象として予め良とされた試験対象を接続し、
前記処理手段は、設定のためのプログラムに基づいて前
記選択指令を出力し、前記試験対象の任意の２端子間に
所定電流を供給して２端子間に生じる電圧降下を検出
し、検出された電圧降下に基づいて前記基準データを生
成し記憶させることを特徴とする配線試験装置。 - 【請求項３】請求項１に記載の配線試験装置において、
前記処理手段は、任意の２端子間の接続状態の良否の判
定を行う場合、一方向に電流を供給して接続状態の良否
の判定を行った後、他方向に電流を供給するように前記
選択指令を出力し、他方向電流における電圧降下を検出
すると共に予め記憶された判定のための負方向電流にお
ける基準データを読み出し、他方向電流における電圧降
下と他方向電流における基準データとに基づいて前記試
験対象内の非線形素子の接続状態の良否の判定を行うこ
とを特徴とする配線試験装置。 - 【請求項４】請求項２に記載の配線試験装置において、
前記処理手段は、前記試験対象の任意の２端子間に一方
向に電流を供給し、２端子間に生じる電圧降下に基づい
て基準データを記憶させた後、他方向に電流を供給する
ように前記選択指令を出力し、他方向電流における電圧
降下に基づいて他方向電流における基準データを生成し
記憶させることを特徴とする配線試験装置。 - 【請求項５】請求項１又は請求項３に記載の配線試験装
置において、一方の切換スイッチの共通端子とフレーム
グランド間に測定のための電流を供給する電流供給源が
接続され、他方の切換スイッチの共通端子とフレームグ
ランド間に基準抵抗が接続され、前記一方の切換スイッ
チの共通端子とフレームグランド間に接続された短絡ス
イッチを備え、前記処理手段は、前記試験対象の任意の
２端子間の電圧降下を検出した後前記短絡スイッチを導
通させ、前記試験対象内に蓄積された電荷の放出により
２端子間に生じる電圧の減衰特性を検出し、予め記憶さ
れた基準減衰特性を読み出して比較することにより前記
試験対象内の誘導性素子の接続状態の良否の判定を行う
ことを特徴とする配線試験装置。 - 【請求項６】請求項２又は請求項４に記載の配線試験装
置において、一方の切換スイッチの共通端子とフレーム
グランド間に測定のための電流を供給する電流供給源が
接続され、他方の切換スイッチの共通端子とフレームグ
ランド間に基準抵抗が接続され、前記一方の切換スイッ
チの共通端子とフレームグランド間に接続された短絡ス
イッチを備え、前記処理手段は、前記試験対象の任意の
２端子間の電圧降下を検出した後前記短絡スイッチを導
通させ、前記試験対象内に蓄積された電荷の放出により
２端子間に生じる電圧の減衰特性を検出し、基準減衰特
性として記憶させることを特徴とする配線試験装置。 - 【請求項７】請求項１乃至請求項６のいずれかに記載の
配線試験装置において、前記切換スイッチはアナログマ
ルチプレクサでなり、前記電圧検出手段は検出された電
圧をディジタル値に変換するＡ／Ｄコンバータを備えて
なり、前記処理手段は、前記設定及び前記判定のための
プログラムと前記ディジタル値を記憶するメモリと、前
記プログラムに基づいて前記選択指令や切換指令を出力
し、設定処理或いは判定処理を行う演算処理部を備えて
構成することを特徴とする配線試験装置。 - 【請求項８】請求項７に記載の配線試験装置において、
前記切換スイッチと前記電圧検出手段に関係する部分の
みを付加装置として構成し、前記処理手段としてパーソ
ナルコンピュータを用いることを特徴とする配線試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000446A JPH10197587A (ja) | 1997-01-07 | 1997-01-07 | 配線試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9000446A JPH10197587A (ja) | 1997-01-07 | 1997-01-07 | 配線試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10197587A true JPH10197587A (ja) | 1998-07-31 |
Family
ID=11474032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9000446A Pending JPH10197587A (ja) | 1997-01-07 | 1997-01-07 | 配線試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10197587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014115253A (ja) * | 2012-12-12 | 2014-06-26 | Nec Computertechno Ltd | 電子装置、誤動作防止方法、及びプログラム |
-
1997
- 1997-01-07 JP JP9000446A patent/JPH10197587A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014115253A (ja) * | 2012-12-12 | 2014-06-26 | Nec Computertechno Ltd | 電子装置、誤動作防止方法、及びプログラム |
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