JPH10171410A - 空間光変調器のためのロード／リセット・シーケンス・コントローラ及び同シーケンス制御方法 - Google Patents

空間光変調器のためのロード／リセット・シーケンス・コントローラ及び同シーケンス制御方法

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JPH10171410A JP9307307A JP30730797A JPH10171410A JP H10171410 A JPH10171410 A JP H10171410A JP 9307307 A JP9307307 A JP 9307307A JP 30730797 A JP30730797 A JP 30730797A JP H10171410 A JPH10171410 A JP H10171410A
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Abstract

(57)【要約】 【課題】 空間光変調器のロードとリセットの間のタイ
ミングをプログラム制御することによって異なるビット
面に対して変動可能とする。 【解決手段】 シーケンス・コントローラは、ロード命
令とリセット命令とを記憶するプログラム・メモリ４１
を有する。各命令は、ディスプレイ素子をロード又はリ
セットする時間を識別する。ロード制御プロセッサ４２
がロード命令を実行し、リセット制御プロセッサ４３が
リセット命令を実行する。プロセッサ４２及び４３は、
同期に関する以外は、独立に動作する。プログラム・マ
ネージャ４４は、プロセッサ４２及び４３への命令送出
を制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、空間光変調器（Ｓ
ＬＭ）を使用するディジタル画像ディスプレイ・システ
ム、特に空間光変調器のディスプレイ素子にデータをロ
ードしかつロード間でこれらのディスプレイ素子をリセ
ットするのに対する制御信号の列を制御することに関す
る。
【０００２】空間光変調器に基づく映像ディスプレイ・
システムは、陰極線管（ＣＲＴ）を使用するディスプレ
イ・システムに代わるものとして益々盛んに使用されつ
つある。空間光変調器に基づくシステムは、陰極線管を
使用するシステムのようなかさばり及び電力消費を要せ
ず高解像度表示を行う。
【０００３】ディジタル・マイクロミラー・デバイス
（ｄｉｇｉｔａｌ ｍｉｃｒｏ−ｍｉｌｌｏｒ ｄｅｖ
ｉｃｅ；以下ＤＭＤ）は、空間光変調器の１型式であっ
て、直視型表示応用又は投写型表示応用のどちらかに使
用される。ＤＭＤは、マイクロメカニカル・ディスプレ
イ素子のアレーを有し、各々の素子が電気信号によって
個別にアドレス指定可能な極小ミラーを有する。そのア
ドレス指定信号の状態に従って、各ミラーは傾斜するの
で、ミラーは光を画面へ反射したり又はしなかったりす
る。これらのミラーは、「ディスプレイ素子」と一般に
呼ばれ、これらのミラーが発生する画像の画素に相当す
る。一般に、画素データを表示するのは、ディスプレイ
素子に接続されたメモリセルをロードすることによって
完遂される。いったんそのメモリがロードされると、デ
ィスプレイ素子はリセットされ、それゆえディスプレイ
素子はメモリセル内のデータのオン又はオフに従って傾
斜する。これらのディスプイレ素子は、制御される表示
時間中それらのオン状態又はオフ状態を維持することが
できる。
【０００４】他の型式の空間光変調器は、スクリーンを
走査することによってではなくディスプレイ素子をアド
レス指定することによって完全な画面を発生するよう
に、光を同時に発射する又は反射するディスプレイ素子
のアレーを用いて、上と類似の原理に基づき動作する。
空間光変調器の他の例は、個別に駆動されるディスプレ
イ素子を有する液晶ディスプレイ（ＬＣＤ）である。
【０００５】白（オン）と黒（オフ）との間の中間レベ
ルの照明を達成するには、パルス幅変調（以下、ＰＷ
Ｍ）技術を使用する。基本的ＰＷＭ方式は、観察者に画
像を表示する速度を予めまず決定する。これが、フレー
ム速度及び相当するフレーム周期を決める。例えば、標
準テレビション・システムでは、画像は３０フレーム毎
秒で伝送され、各フレームは約３３．３ｍｓ持続する。
したがって、各画素毎の強度解像度（ｉｎｔｅｎｓｉｔ
ｙ ｒｅｓｏｌｕｔｉｏｎ）が決まる。簡単な例では、
ｎビットの解像度を想定すると、フレーム時間は２n-1
の等しいタイム・スライスに分割される。３３．３ｍｓ
フレーム周期及びｎビット強度値に対して、タイム・ス
ライスは３３．３／（２n-1 ）ｍｓである。
【０００６】これらの時間を決めたならば、各フレーム
の各画素毎に、画素強度を次のようにして量子化する。
すなわち、黒は０タイム・スライスであり、最下位ビッ
ト（以下、ＬＳＢ）によって表される強度レベルは１タ
イム・スライスであり、及び最高輝度は２n-1 タイム・
スライスである。各画素の量子化強度は、フレーム周期
中のオン時間を決定する。それゆえ、フレーム周期中、
０より大きい量子化値を有する各画素は、その強度に相
当するタイム・スライスの数にわたりオンである。観察
者の眼は画素輝度を積分するので、その画像はあたかも
アナログレベルを持つ光で以て発生されたかのように見
える。
【０００７】空間光変調器をアドレス指定するために、
ＰＷＭはデータを「ビット面（ｂｉｔ−ｐｌａｎｅ）」
に書式付けすることを要求し、各ビット面は強度値のビ
ット重みに相当する。それゆえ、もし各画素強度がｎビ
ット値によって表されるならば、データの各フレームは
ｎビット面を有する。各ビット面は、各ディスプレイ素
子毎に０値又は１値を有する。先行パラグラフに述べた
簡単なＰＷＭ例では、フレーム中、各ビット面は別々に
ロードされ、かつディスプレイ素子はそれらの関連する
ビット面値に従ってアドレス指定される。例えば、各画
素のＬＳＢを表すビット面は１タイム・スライス中表示
されるのに対して、最上位ビット（以下、ＭＳＢ）を表
すビット面は２ｎ／２タイム・スライス中表示される。
タイム・スライスは僅か３３．３／（２n-1 −１）ｍｓ
あるので、空間光変調器はこの時間内にＬＳＢビット面
をロードする能力を有さなければならない。ＬＳＢビッ
ト面をロードする時間は、「ピーク・データ率（ｐｅａ
ｋ−ｄａｔａ−ｒａｔｅ）」である。
【０００８】テキサス・インスツルメンツ社（Ｔｅｘａ
ｓ Ｉｎｓｔｒｕｍｅｎｔｓ Ｉｎｃｏｒｐｒａｔｅ
ｄ）に讓受された「パルス幅被変調ディスプレイ・シス
テムに使用されるＤＭＤアーキテクチャ及びタイミング
（ＤＭＤ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｔｉｍ
ｉｎｇ ｆｏｒ Ｕｓｅ ｉｎ ａ Ｐｕｌｓｅ−Ｗｉ
ｄｔｈ Ｍｏｄｕｌａｔｅｄ Ｄｉｓｐｌａｙ Ｓｙｓ
ｔｅｍ）」と題する米国特許第５，２７８，６５２号
は、ＤＭＤに基づくディスプレイ・システム内のＤＭＤ
をアドレス指定するＰＷＭを記載している。この米国特
許は、「グローバル・リセット（ｇｌｏｂａｌ ｒｅｓ
ｅｔ）」方法を目指しており、ここでは、各ディスプレ
イ素子が適当なデータで以てアドレス指定された後、デ
ィスプレイ素子のアレー全体が同時にリセットされる。
【０００９】「スプリット・リセット（ｓｐｌｉｔ ｒ
ｅｓｅｔ）」方法では、空間光変調器のディスプレイ素
子が個別にロードされかつリセットされる群に群分けさ
れると云うように、特別に構成される。これが、或る時
間中にロードするデータの量を減少させる。各メモリセ
ルは、各群からのディスプレイ素子によって共用され
る。これが、メモリ・ハードウェア要件を軽減させる。
しかしながら、共用メモリ・セルであるゆえに、共用す
るディスプレイ素子のロード及びリセットが衝突しない
ように、ビット面を各群毎に異なって分配しなければな
らない。スプリット・リセット構成は、テキサス・イン
スツルメンツ社に讓受された「空間光変調器用画素制御
電子回路（Ｐｉｘｅｌ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉ
ｔｒｙ ｆｏｒ Ｓｐａｔｉａｌ Ｌｉｇｈｔ Ｍｏｄ
ｕｌａｔｏｒ）」と題する米国特許出願第０８／３０
０，３５６号に記載されている。
【００１０】空間光変調器アドレス指定の第３型式は、
「分割リセット（ｄｉｖｉｄｅｄｒｅｓｅｔ）」アドレ
ス指定である。それらのディスプレイ素子は群に分割さ
れるが、各ディスプレイ素子はその固有のメモリ・セル
を有する。１つの群の全てのメモリセルに１つのビット
面からこれらのセルに対するデータをロードした後、こ
のビット面からデータを次の群のメモリセルにロードす
る。これを、同じビット面からのデータを全ての群にロ
ードし終わるまで続ける。このフェーズド・ローディン
グ（ｐｈａｓｅｄ ｌｏａｄｉｎｇ）にフェーズド・リ
セットが続き、このようにして全ての群が連続的にその
ビット面についてのこれらの群の表示を開始する。この
方法は、テキサス・インスツルメンツ社に讓受された
「空間光変調器をアドレス指定する分割リセット（Ｄｉ
ｖｉｄｅｄ Ｒｅｓｅｔ ｆｏｒＡｄｒｅｓｓｉｎｇ
Ｓｐａｔｉａｌ Ｌｉｇｈｔ Ｍｏｄｕｌａｔｏｒ）」
と題する米国特許出願第０８／７２１，８６２号に記載
されている。
【００１１】
【発明が解決しようとする課題】本発明の１態様は、空
間光変調器のディスプレイ素子がデータをロードされか
つロード間でリセットされるこの空間光変調器に対する
ロード／リセット・シーケンス・コントローラである。
プログラム・メモリは、ロード・シーケンスに対する少
なくとも１組の命令及びリセット・シーケンスに対する
少なくとも１組の命令を記憶する。各命令は、そのディ
スプレイ素子をロード又はリセットするべき時間を識別
する。ロード制御プロセッサがロード・シーケンスに対
する命令を実行する。リセット制御プロセッサがリセッ
ト・シーケンスに対する命令を実行する。これら２つの
プロセッサは、共通基準時間に外部的に同期させられる
ことに関して以外は、独立している。プログラム・マネ
ージャがこれらプロセッサへの命令の送出を制御する。
【００１２】
【課題を解決するための手段】本発明の利点は、本発明
がロードとリセットとの間のタイミングをプログラムす
ること及び異なるビット面に対して変動させることを可
能にすると云うことである。これは、ロード及びリセッ
トをフェース（ｐｈａｓｅ）する分割リセット機構を有
する空間光変調器に対して特に有効である。
【００１３】
【発明の実施の形態】
ＰＷＭを使用する空間光変調器ディスプレイ・システム
の概説 ここに説明される本発明の１態様は、ディスプレイ素子
にデータをロードしかつロード間でディスプレイ素子を
リセットする空間光変調器を有するディスプレイ・シス
テムに対するロード／リセット・シーケンス・コントロ
ーラである。ロード制御信号はデータのローディングを
開始させ、及びリセット制御信号はこれらのディスプレ
イ素子にデータによって表されるオン状態又はオフ状態
を取らせる。ＤＭＤの場合、ロード制御信号及びリセッ
ト制御信号は、これらのＤＭＤのミラー素子にオン傾斜
位置又はオフ傾斜位置のどちらかを取らせる。しかしな
がら、本発明は、ロード制御信号及びリセット制御信号
を使用するどんな型式の空間光変調器に対しても使用す
ることができる。そのコントローラは、区分設計（ｐａ
ｒｔｉｔｉｏｎｅｄ ｄｅｓｉｇｎ）の下に、２つの疑
似独立プロセッサを備える。１つのプロセッサはリセッ
ト制御信号を制御し、他のプロセッサはロード制御信号
を制御する。このコントローラは、分割リセット構成を
有するディスプレイ・システムには特に有効である。そ
の理由は、ローディングとリセッチングとの間のタイミ
ングが一定でないことにある。
【００１４】空間光変調器に基づくディジタル・ディス
プレイ・システムについての理解し易い説明が「標準独
立ディジタル化映像システム（Ｓｔａｎｄａｒｄ Ｉｎ
ｄｅｐｅｎｄｅｎｔ Ｄｉｇｉｔｉｚｅｄ Ｖｉｄｅｏ
Ｓｙｓｔｅｍ）」と題する米国特許第５，０７９，５
４４号、及び「ディジタル・テレビジョン・システム
（Ｄｉｇｉｔａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅ
ｍ）」と題する米国特許出願第０８／１４７，２４９
号、及び「ＤＭＤディスプレイ・システム（ＤＭＤＤｉ
ｓｐｌａｙ Ｓｙｓｔｅｍ）」と題する米国特許出願第
０８／１４６，３８５号に記載されている。これらのシ
ステムは、空間光変調器の１型式であるＤＭＤ用に特に
設計されている。これらの米国特許及び米国特許出願の
各々は、テキサス・インスツルメンツ社に讓受され、か
つ列挙することによってそれらの内容が本明細書に組み
入れられる。このようなシステムの概説は、図１に関連
して下に論じられる。
【００１５】図１は投写ディスプレイ・システム１０の
ブロック図であり、このシステムは放送テレビジョン信
号のような入力信号から実時間画像を発生するために空
間光変調器１５を使用する。この説明の例では、入力信
号はアナログであるが、他の実施例では入力信号はディ
ジタルであることもでき、その場合はＡＤ変換器１２ａ
を必要としない。
【００１６】主スクリーン画素データ処理にとって重要
な構成要素のみが図示されている。同期信号、音声信
号、又はクローズド・キャプショニング（ｃｌｏｓｅｄ
ｃａｐｔｉｏｎｉｎｇ）のような二次スクリーン機構
に使用されるような他の構成要素は、図示されていな
い。
【００１７】信号インタフェース装置１１は、アナログ
映像信号、分離映像信号、分離同期信号、及び分離音声
信号を受ける。この装置は映像信号をＡＤ変換器１２ａ
及びＹＣ分離器１２ｂへ送出し、変換器１２ａは入力信
号を画素データ・サンプルに変換し及び分離器１２ｂは
色（「Ｃ」）データから輝度（「Ｙ」）データを分離す
る。図１では、信号をＹＣ分離の前にディジタル・デー
タに変換するが、他の実施例では、ＡＤ変換の前にＹＣ
分離をすることもできる。
【００１８】プロセッサ・システム１３は、種々の画素
データ処理タスクを遂行することによって、表示用デー
タを用意する。プロセッサ・システム１３は、フィール
ド・バッファ及びライン・バッファのような、これらの
タスクに有効なものであればどのような処理メモリを含
んでよい。プロセッサ・システム１３によって遂行され
るタスクには、（ガッマ補正を補償する）線形化、色空
間変換、及び順次走査変換に対するインタレースがある
と云える。これらのタスクを遂行する順序は変動してよ
い。
【００１９】ディスプレイ・メモリ１４は、プロセッサ
・システム１３から処理済み画素データを受ける。メモ
リ１４は、入力又は出力上でこのデータを「ビット面」
書式に書式付けし、かつビット面を空間光変調器１５へ
送出する。発明の属す技術分野で論じたように、ビット
面書式は、空間光変調器１５の各ディスプレイ素子をデ
ータの１ビットの値に応答してターンオン又はオフする
ことを可能にする。
【００２０】ディスプレイ・メモリ１４は、指定された
群に関連している空間光変調器１５のどの行であろうと
これらの行上に表示されるビット面データを供給する能
力を有する。分割リセット・アドレス指定に従い、メモ
リ１４は、或る１つのビット面を構成する数連の群に対
するデータを供給し、次いで、次のビット面に対する数
連の群に対するデータを供給する。以下同様。
【００２１】典型的ディスプレイ・システム１０では、
ディスプレイ・メモリ１４は「二重バッファ」メモリで
あり、これはこのバッファが少なくとも２つのディスプ
レイ・フレームを有することを意味する。１つのディス
プレイ・フレームに対するバッファを空間光変調器１５
へ読み出している間に、他のディスプレイ・フレームに
対するバッファを書き込むことができる。データが空間
光変調器１５にとって連続的に取り扱い可能であるよう
に、これら２つのバッファは「ピンポン」式に制御され
る。
【００２２】ディスプレイ・メモリ１４からのビット面
データは、空間光変調器１５へ送出される。この説明は
空間光変調器１５のＤＭＤ型式によっているが、これに
代えて空間光変調器の他の型式をディスプレイ・システ
ム１０に挿入することもできる。上に述べたように、本
発明は、そのディスプレイ素子がデータをロードされか
つロード間でリセットされる空間光変調器を想定する。
適当な空間光変調器１５の詳細は、テキサス・インスツ
ルメンツ社に讓受されかつ列挙することによってその内
容が本明細書に組み入れられる「空間光変調器（Ｓｐａ
ｔｉａｌ Ｌｉｇｈｔ Ｍｏｄｕｌａｔｏｒ）」と題す
る米国特許第４，９５６，６１９号に記載されている。
【００２３】本質的に、空間光変調器１５は、そのディ
スプレイ素子アレーの各ディスプレイ素子をアドレス指
定するためにディスプレイ・メモリ１４からのデータを
使用する。各ディスプレイ素子の「オン」状態又は「オ
フ」状態が画像を形成する。本発明の実施例では、空間
光変調器１５の各ディスプレイ素子は、関連したメモリ
・セルを有し、かつ「分割リセット」用に構成されてい
る。
【００２４】ディスプレイ光学装置１６は、空間光変調
器１５から画像を受けかつディスプレイ・スクリーンの
ような画像面を照明するための光学構成要素を有する。
カラー・ディスプレイ用には、ディスプレイ光学装置１
６はカラー・ホイールを有し、後者に対して各色毎に一
連続のビット面が同期する。代替実施例では、異なる色
用データを多数の空間光変調器上に同時に表示しかつデ
ィスプレイ光学装置によって組み合わせることができ
る。
【００２５】マスタ・タイミング装置１７は、種々のシ
ステム制御機能を提供する。
【００２６】シーケンス・コントローラ１８は、空間光
変調器１５にリセット制御信号を供給し、かつディスプ
レイ・メモリ１４にロード制御信号を供給する。コント
ローラ１８の命令及び動作は、図４〜図８に関連して下
に説明される。
【００２７】分割リセット・アドレス指定 図２は、分割リセット・アドレス指定用に構成された空
間光変調器１５のディスプレイ素子アレーの部分を示
す。下に説明するように、ディスプレイ素子２１をアド
レス指定するには、各ディスプレイ素子のメモリ・セル
にデータをロードすること及びこのディスプレイ素子を
ロード間でリセットすることを必要とする。次いで、こ
れらのディスプレイ素子は、指定された表示時間中オン
又はオフされることによってこのデータを表示する。
【００２８】少数のディスプレイ素子２１しか明示され
ていないが、図中に指示したように、空間光変調器１５
はディスプレイ素子２１の更に多くの行及び列を有す
る。典型的空間光変調器１５は、数百又は数千のこのよ
うなディスプレイ素子２１を有する。上に述べたよう
に、各ディスプレイ素子２１はメモリ・セルを有し、し
たがってディスプレイ素子２１だけの数のメモリ・セル
が存在する。
【００２９】空間光変調器１５はディスプレイ素子２１
のいくつかの「群」に分割され、これらの群はどのディ
スプレイ素子２１を単一リセット線路２４に接続するか
によって定義される。図２の例では、ディスプレイ素子
２１の各３２の逐次続く行が単一リセット線路２４に接
続され、それゆえディスプレイ素子のこれら３２行が１
つの「群」をなす。もし４８０行の空間光変調器が群毎
に３２行を有するならば、１５群が存在する。
【００３０】空間光変調器１５を構成するディスプレイ
素子の群の数は、或る程度任意である。一般に、最短ビ
ット面表示時間は、群の数に逆比例する。一方で、短い
ビット時間は、これらの時間がより多くの光出力を可能
としかつ眼に見えるアーチファクトを緩和する良好な融
通性を可能にする理由から、好ましい。他方で、ディス
プレイ・システム１０の総合複雑性は、群が多くなるに
伴って、駆動回路、実装ピン、及び制御子回路を追加す
ることを必要とする理由から、増す。しかしながら、一
般に、ここに説明された原理は、２つ以上のいかなる数
の群を有する空間光変調器１５にも適用する。
【００３１】各群の行は連続していなくてもよい。ｎリ
セット線路に対してｎ行目毎をインタリーブしたパター
ンのような、いかなるパターンも可能である。更に、パ
ターンは、行に次ぐ行（ｒｏｗ ｂｙ ｒｏｗ）でなく
てもよく、ブロックになることも、連続であることも、
又はインタリーブしていることもできる。しかしなが
ら、経験の示す所では、眼に見えるアーチファクトは逐
次並ぶ水平行の場合に最少になる。
【００３２】これらの群に対するビット面データは、群
データになるように書式付けされる。それゆえ、ｐが空
間光変調器１５の活性ディスプレイ素子の数及びｑが群
の数である場合、ビットの数ｐを有するビット面はデー
タのｑ群になるように書式付けされ、各群はデータのｐ
／ｑビットを有する。
【００３３】図３は、いかに図２の１５の群がロードさ
れかつビット面ｊを表示するためにリセットされるかを
示す。各群は、まずロード時間１ｄ中にデータをロード
される。次いで、この群のディスプレイ素子がリセット
される。リセット時間ｒは、リセット信号がその群に接
続されたリセット線路に印加される時間を表す。リセッ
ト信号は、その群内の各ミラーに、そのメモリ・セルに
記憶されたデータに従って状態を変化させる。リセット
された後、この群はその表示時間を開始する。表示時間
の開始で、ディスプレイ素子は「ホールド時間」を過ご
し、この時間中そのデータは安定でなければならない。
【００３４】１つの群をロードするや否や、次の群に対
するローディングを開始してよい。このローディング、
リセッチング、及び表示プロセスを１５の群の各々に対
して次のようにして繰り返す。すなわち、各群をロード
した後、次の群に対するローディングを開始する一方、
先行群をリセットしかつ表示する。
【００３５】図３で、各群はロードされた後直ちにリセ
ットされて、「フェーズド・リセット」を生じる。その
結果、そのビット面についてのこれらの群の表示時間
は、表示時間の開始端及び終端が互いにスキューした関
係配置を取る。しかしながら、観察者は、あたかも全て
のディスプレイ素子がビット時間中一斉にオンしたのと
ほとんど同じディスプレイ素子「オン」時間を知覚す
る。
【００３６】図３で、各群のリセットは、その群のロー
ディングの後直ちに起こる。その結果、表示時間は、全
ての群をロードする合計時間だけの長さである。これ
は、「公称表示時間（ｎｏｍｉｎａｌ ｄｉｓｐｌａｙ
ｔｉｍｅ）」である。図３の特定の例では、ビット面
ｊについての表示時間は、全ての群をロードする時間、
すなわち、群０のリセットから群１４のリセットまでの
時間と同じである。表示時間は、次のビット面について
のローディング時間を遅延させることによって長くする
ことができる。短い表示時間については、リセット時間
をロードに対して遅延させることができる。また、ロー
ドとリセットとの間の時間は群の間で同じでなくてよ
く、これがリセットをビット面表示時間の開始でスキュ
ーさせるのではなく、整列させることを可能にする。フ
ェーズド・ロード及びフェーズド・リセットのこれらの
変動は、上掲のかつ列挙することによってその内容が本
明細書に組み入れられる米国特許出願第０８／７２１，
８６２号に論じられている。
【００３７】シーケンス・コントローラ 図４は、本発明によるシーケンス・コントローラ４０の
ブロック図である。このコントローラは、ロード制御命
令及びリセット制御命令のシーケンスで以てプログラム
される。これらの命令は、プログラム・メモリ４１に記
憶されている。この「シーケンス」は、全ての群に対す
るロード及びリセットの、１フレーム周期中の特定の順
序である。リセット・シーケンスの部分は、次の３つの
命令を有しているかもしれない。 リセット［１７０，１］ リセット［１６，２］ リセット［１６，３］ ここで、引数（ａｒｇｕｍｅｎｔ）は［遅延、群番号］
である。ロード・シーケンスの部分は、次の２つの命令
を有しているかもしれない。 ロード［３００，５］ ロード［１９８，６］ ここに、引数は［遅延、ビット面番号］である。通常、
ビット面のロードは、全ての群に対する割込みを伴わず
に起こる。これが事実のとき、群指名は必要なく、ロー
ド命令が一連続の全ての群に対してであることを意味す
る。しかしながら、下に説明するように、１つのビット
面に対する群のロードが後続のビット面に対するリセッ
トと時間的にインタリーブされる状況もある。
【００３８】また、云うまでもなく、ビット面をその全
表示時間中連続的に表示してよく又は「セグメント化」
してよい。後者の場合、表示時間をセグメントに分割
し、かつこれらのセグメントをそのフレーム時間内に分
配する。セグメント化ビット面データは、このビット面
のセグメントの１つを表示しようとする各度にリロード
される。
【００３９】適正な時間にロード及びリセットが起こる
ように、リセット・シーケンスとロード・シーケンス
は、互いに適切に調整される。リセット・シーケンス及
びロード・シーケンスの上の例では、それらの遅延を共
通の基準時刻から開始する。
【００４０】シーケンス・コントローラ１８にプログラ
ムされたシーケンスは、テキサス・インスツルメンツ社
に讓受されかつ列挙することによってその内容が本明細
書に組み入れられる「空間光変調器に対するロード／リ
セット・シーケンス発生（Ｇｅｎｅｒａｔｉｎｇ Ｌｏ
ａｄ／Ｒｅｓｅｔ Ｓｅｑｕｅｎｃｅｓ ｆｏｒ Ｓｐ
ａｔｉａｌ Ｌｉｇｈｔ Ｍｏｄｕｌａｔｏｒ）」と題
する米国特許出願第６０／０３１，８０４号（弁理士事
件整理番号第ＴＩ−２２６６３号）に記載されているシ
ーケンス発生プロセスの結果であってよい。
【００４１】シーケンス・コントローラ４０は、２つの
プロセッサ４２及び４３を有し、これらは、それぞれ、
リセット制御信号及びデータ・ロード制御信号を発生す
る。ロード制御信号は、ロード制御プロセッサ４２によ
って取り扱われる。ロード制御プロセッサ４２は、ロー
ド制御信号をディスプレイ・メモリ１４の部分であるメ
モリ・コントローラへ送出する。リセット制御信号タイ
ミングは、リセット制御プロセッサ４３によって取り扱
われる。リセット制御プロセッサ４３は、空間光変調器
１５の部分であるリセット・コントローラへリセット制
御信号を送出する。２つのプロセッサ４２及び４３は、
同期に関する以外は独立に動作する。
【００４２】各プロセッサ４２、４３は、２つのレジス
タ、すなわち、それぞれ、遅延タイマ４５、４７、及
び、ぞれぞれ、次の命令の取出しレジスタ４６、４８を
有する。各プロセッサ４２、４３は、それ固有のレジス
タにのみアクセスする。
【００４３】図５及び図６は、それぞれ、ロード制御プ
ロセッサ４２及びリセット制御プロセッサ４３の実施例
のブロック図である。図示のように、プロセッサ４２、
４３は、それぞれ、演算コード（ｏｐｃｏｄｅ）用デコ
ーダ５１、６１、シーケンス・シンクロナイザ５２、６
２、及び時間切れ検出器５３、６３を含む。
【００４４】ロード制御プロセッサ４２及びリセット制
御プロセッサ４３は、各々、機械命令のそれら固有の組
を有し、これらのプロセッサは独立にそれらの固有の命
令の組を実行する。飛越し（ｇｏｔｏ）、待機（ｗａｉ
ｔ）、同期待機（ｗａｉｔ−ｆｏｒ−ｓｙｎｃ）のよう
ないくつかの共通動作は、同等の演算コードを有する。
付録Ａ及びＢは、それぞれ、メモリ命令及びリセット命
令を表示する。
【００４５】プログラム・マネージャ４４は、プログラ
ムの流れを制御する。このマネージャは、２つのプログ
ラム・カウンタ４４ａ及び４４ｂを維持し、これらのカ
ウンタは各プロセッサ４２又は４３に対して取り出され
る次の命令を指す。
【００４６】図７は、プログラム・マネージャ４４とそ
の関連した電子要素の１実施例のブロック図である。
【００４７】命令タイミングは、零待機状態（ｚｅｒｏ
−ｗａｉｔ−ｓｔａｔｅ）実行に対して起こされる。現
行命令が完遂されるとき少なくとも１つの命令が取り扱
い可能でありかつ実行される準備ができているように、
両プロセッサ４２及び４３に対する命令が先取りされ
る。実際には、リセット命令取出しがロード命令取出し
より高い優先権を有する。これは、リセット動作が実際
の光出力を制御するゆえである。引数アドレスがプログ
ラム・カウンタ内に直ちにロードされかつ他の命令取出
しが開始するように、プログラム・マネージャ４４は、
飛越し命令が取り出される際にこれらを認識する。
【００４８】プロセッサ４２及び４３の各々は、その命
令について同じビット・マップを使用する。これらの命
令は、３２ビット（バイト当たり８ビットを備える４バ
イト）である。ビット・マップは表１の通り。
【００４９】
【表１】 ７ ６ ５ ４ ３ ２ １ ０ バイト１ 演算コード ｜ 群 バイト２ 予備 ｜ ビット面 バイト３ 遅延又はアドレスＭＳＢ バイト４ 遅延又はアドレスＬＳＢ
【００５０】この表に示されたように、各命令は、ビッ
ト面、及びロードされる群（ロード命令の場合）又はリ
セットされる群（リセット命令の場合）を識別する。２
つのバイトが遅延又はアドレス用に使用される。遅延
は、次の命令までのクロック・カウント数を表す。アド
レスは、飛越し命令に使用される。
【００５１】各命令は、分岐命令及び同期命令を除き、
定時（ｔｉｍｅｄ）命令である。命令の期間は、遅延タ
イマ４５又は４７によって定時に保たれる（ｔｉｍｅ
ｄ）。命令に対する遅延カウントは、その命令の第１ク
ロックの際に遅延カウンタ４５又は４７にロードされ
る。遅延カウンタ４５又は４７は、それが零に達するま
で各クロックに際して減分される。零に達したとき、次
の命令が開始する。プロセッサ４２又は４３は、その遅
延タイマ４５又は４７をロードする同じクロックに際し
て命令の実行を開始する。また、同じクロックに際し
て、プログラム・マネージャ４４が次の命令先取りを開
始する。
【００５２】ロード命令は、リセット−群（ｒｅｓｅｔ
−ｇｒｏｕｐ）識別子を備えることなくビット面識別子
を含むことができる。このような命令は、ビット面に対
する全てのリセット−群を連続してロードさせることに
なる。これに代わり、群識別子を備えるロード命令は、
一度に１ブロックをロードするのに使用することができ
る。この「ブロック・ローディング」は、リセット衝突
を回避するために起こることがあるような、ビット面の
リセット及びロード・スキューが調整されるときに要求
されることがある。このような状況は、上掲の米国特許
出願第６０／０３１，８０４号（弁理士事件整理番号第
ＴＩ−２２６６３号）に論じられている。
【００５３】図８は、プログラム・メモリ４１の組織を
示す。典型的に、プログラム・メモリ４１は、プログラ
マブル読出し専用メモリ（以下、ＲＯＭ）である。
【００５４】アドレス０ｘ００００で始まるメモリのセ
クションは、開始ベクトル（ｓｔａｒｔ ｖｅｃｔｏ
ｒ）のリストを含む。命令のように、開始ベクトルは各
々４バイトを占める。開始ベクトル内及び飛越し命令内
のアドレスは、４バイト語を指し、その結果、２６２，
１４４バイトのアドレス空間を生じる。各開始ベクトル
は、ロード・シーケンス・プログラムの第１命令のアド
レス及び相当するリセット・シーケンス・プログラムの
第１命令のアドレスを含む。開始ベクトルは、ハードウ
ェア・リセット又はベクトル飛越し（Ｊｕｍｐ−ｔｏ−
Ｖｅｃｔｏｒ）命令のどちらかによって活性化すること
ができる。
【００５５】立上げの際、プログラム・マネージャ４４
は、指定された開始ベクトルからアドレスを読み出し、
かつこれらのアドレスをこのマネージャのそれぞれプロ
グラム・カウンタ４４ａ及び４４ｂに記憶する。次い
で、プログラム・マネージャ４４は、プロセッサ４２及
び４３を一致して開始させることができるように、これ
らのプロセッサに対する命令を先き取りする。開始ベク
トル・リストの上方のプログラム空間は、１つ以上のロ
ード・シーケンス・プログラム及びリセット・シーケン
ス・プログラム用コードを含む。
【００５６】ロード制御プロセッサ４２及びリセット制
御プロセッサ４３は、少なくとも２つの方法で同期させ
ることができる。第１の方法は、開始ベクトル取出しの
後、プロセッサ４２及び４３をこれらの両方が命令中断
に出合うまでホールドする。第２の方法は、ベクトル飛
越し、フレーム−同期待機（Ｗａｉｔ−ｆｏｒ−Ｆｒａ
ｍｅ−Ｓｙｎｃ）、及びプロセッサ−同期待機（Ｗａｉ
ｔ−ｆｏｒ−Ｐｒｏｃ−Ｓｙｎｃ）のような同期命令に
対して、各プロセッサのカウンタを先行命令から零まで
カウントさせかつ両プロセッサは実行が連続する前に同
じ中断同期命令に出合わなければならない。換言すれ
ば、もし１つのプロセッサが中断同期命令で時間切れに
なるならば、他のプロセッサが同じ同期命令に出合うま
でそのプログラムの実行を続けることができる。
【００５７】他の実施例 本発明が特定の実施例を参照して説明されたが、この説
明は限定する意味に解釈されることを意図していない。
開示された実施例の種々の変形ばかりでなく代替実施例
も、当業者にとって明らかである。したがって、添付の
特許請求の範囲は、本発明の真の精神に属する全ての変
形実施例を包含すると考える。
【００５８】以上の説明に関して更に以下の項を開示す
る。
【００５９】（１） 空間光変調器のディスプレイ素子
がデータをロードされかつロード間でリセットされる前
記空間光変調器に対するロード／リセット・シーケンス
・コントローラであって、ロード・シーケンスに対する
少なくとも１組の命令とリセット・シーケンスに対する
少なくとも１組の命令とを記憶するプログラム・メモリ
であって、各命令が前記ディスプレイ素子をロード又は
リセットするべき時間を識別する、前記プログラム・メ
モリと、ロード・シーケンスに対する前記命令を実行す
るロード制御プロセッサと、リセット・シーケンスに対
する前記命令を実行するリセット制御プロセッサと、前
記プロセッサへの前記命令の送出を制御するプログラム
・マネージャとを包含するロード／リセット・シーケン
ス・コントローラ。
【００６０】（２） 第１項記載のシーケンス・コント
ローラであって、ロード・シーケンスに対する前記組の
命令用第１プログラム・カウンタと、リセット・シーケ
ンスに対する前記組の命令用第２プログラム・カウンタ
とを更に包含し、前記プログラム・カウンタが前記プロ
グラム・マネージャによってアクセスされる、シーケン
ス・コントローラ。
【００６１】（３） 第１項記載のシーケンス・コント
ローラであって、前記ロード制御プロセッサと連絡する
第１遅延タイマと、前記リセット制御プロセッサと連絡
する第２遅延タイマとを更に包含するシーケンス・コン
トローラ。
【００６２】（４） 第１項記載のシーケンス・コント
ローラであって、前記ロード制御プロセッサと連絡する
第１命令取出しレジスタ・タイマと、前記リセット制御
プロセッサと連絡する第２命令取出しレジスタ・タイマ
とを更に包含するシーケンス・コントローラ。
【００６３】（５） 第１項記載のシーケンス・コント
ローラにおいて、前記プログラム・メモリが１つ以上の
開始ベクトルを記憶しており、各開始ベクトルが前記命
令を記憶するためのメモリ空間を有する、シーケンス・
コントローラ。
【００６４】（６） 第１項記載のシーケンス・コント
ローラにおいて、前記ロード制御プロセッサが演算コー
ド用デコーダと、シンクロナイザと、時間切れ検出器と
を含む、シーケンス・コントローラ。
【００６５】（７） 第１項記載のシーケンス・コント
ローラにおいて、前記リセット制御プロセッサが演算コ
ード用デコーダと、シンクロナイザと、時間切れ検出器
とを含む、シーケンス・コントローラ。
【００６６】（８） 空間光変調器のディスプレイ素子
がデータをロードされかつロード間でリセットされる前
記光変調器に対するロード／リセット・シーケンス制御
方法であって、ロード・シーケンスに対する少なくとも
１組の命令とリセット・シーケンスに対する少なくとも
１組の命令とを記憶するステップであって、各命令が前
記ディスプレイ素子をロード又はリセットするべき時間
を識別する、前記記憶するステップと、ロード制御プロ
セッサを用いてロード・シーケンスに対する前記命令を
実行するステップと、リセット制御プロセッサを用いて
リセット・シーケンスに対する前記命令を実行するステ
ップとを包含し、前記ロード制御プロセッサと前記リセ
ット制御プロセッサとは分離装置である、方法。
【００６７】（９） 第８項記載の方法であって、前記
ロード制御プロセッサと前記リセット制御プロセッサと
に前記命令を分配するプログラム・マネージャを使用す
るステップを更に包含する方法。
【００６８】（１０） 第８項記載の方法において、前
記実行するステップが各次の命令を先取りすることによ
って零待機状態で遂行される、方法。
【００６９】（１１） 第８項記載の方法において、前
記命令が各々遅延カウントを含み、かつ前記実行するス
テップが前記遅延カウントを減分することによって遂行
される、方法。
【００７０】（１２） 第８項記載の方法において、前
記プロセッサが開始ベクトル取出しに応答して同期させ
られる、方法。
【００７１】（１３） 第８項記載の方法において、前
記２つのプロセッサのうちのかつ同期命令の１つを受け
るべき第２のプロセッサが前記同期命令の１つを受ける
まで実行を続行するように、前記２つのプロセッサが、
該２つのプロセッサへ同期命令を送出することによっ
て、同期させられる、方法。
【００７２】（１４） 第８項記載の方法において、前
記空間光変調器がグローバル・リセット空間光変調器で
あり、かつ前記命令がグローバル・ロードとグローバル
・リセット用である、方法。
【００７３】（１５） 第８項記載の方法において、前
記空間光変調器が分割リセット空間光変調器であり、か
つ前記命令がフェーズド・ロードとフェーズド・リセッ
ト用である、方法。
【００７４】（１６） 空間光変調器１５に対するロー
ド／リセット・シーケンスを制御するシーケンス・コン
トローラ１８であって、前記シーケンス・コントローラ
はロード命令とリセット命令とを記憶するプログラム・
メモリ４１を有する。ロード制御プロセッサ４２がロー
ド命令を実行する。リセット制御プロセッサ４３がリセ
ット命令を実行する。前記２つのプロサセッサ４２、４
３は、同期させられることに関して以外は、独立に動作
する。
【図面の簡単な説明】
【図１】本発明によるシーケンス・コントローラを有す
るディスプレイ・システムのブロック図。
【図２】分割リセット・アドレス指定用に構成された、
図１内の空間光変調器のディスプレイ素子アレーの部分
のブロック図。
【図３】分割リセット方式のフェーズド・ロード及びフ
ェーズド・リセットのタイミング線図。
【図４】本発明によるシーケンス・コントローラのブロ
ック図。
【図５】図４のシーケンス・コントローラに適したロー
ド制御プロセッサのブロック図。
【図６】図４のシーケンス・コントローラに適したリセ
ット制御プロセッサのブロック図。
【図７】図４のシーケンス・コントローラ用プログラム
・マネージャの本発明の１実施例のブロック図。
【図８】図４のプログラム・メモリの組織を示す配置線
図。
【符号の説明】
１０ 投写ディスプレイ・システム １４ ディスプレイ・メモリ １５ 空間光変調器 １８ シーケンス・コントローラ ２１ ディスプレイ素子 ２４ リセット線路 ４０ シーケンス・コントローラ ４１ プログラム・メモリ ４２ ロード制御プロセッサ ４３ リセット制御プロセッサ ４４ プログラム・マネージャ ４４ａ、４４ｂ プログラム・カウンタ ４５ 遅延タイマ ４６ 命令取出しレジスタ ４７ 遅延タイマ ４８ 命令取出しレジスタ ５１ 演算コード用デコーダ ５２ シーケンス・シンクロナイザ ５３ 時間切れ検出器 ６１ 演算コード用デコーダ ６２ シーケンス・シンクロナイザ ６３ 時間切れ検出器

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 空間光変調器のディスプレイ素子にデー
    タをロードし、ロードとロードの間でリセットを行うた
    めのロード／リセット・シーケンス・コントローラであ
    って、 ロード・シーケンスに対する少なくとも１組の命令とリ
    セット・シーケンスに対する少なくとも１組の命令とを
    記憶するプログラム・メモリであって、各命令が前記デ
    ィスプレイ素子に対してロード又はリセットすべき時刻
    を識別する、前記プログラム・メモリと、 ロード・シーケンスに対する前記命令を実行するロード
    制御プロセッサと、 リセット・シーケンスに対する前記命令を実行するリセ
    ット制御プロセッサと、 前記プロセッサへの前記命令の送出を制御するプログラ
    ム・マネージャと、を含む前記ロード／リセット・シー
    ケンス・コントローラ。
  2. 【請求項２】 空間光変調器のディスプレイ素子にデー
    タをロードし、ロードとロードの間でリセットを行うた
    めのロード／リセット・シーケンス制御方法であって、 ロード・シーケンスに対する少なくとも１組の命令とリ
    セット・シーケンスに対する少なくとも１組の命令とを
    記憶するステップであって、各命令が前記ディスプレイ
    素子に対してロード又はリセットすべき時間を識別す
    る、前記記憶するステップと、 ロード制御プロセッサを用いてロード・シーケンスに対
    する前記命令を実行するステップと、 リセット制御プロセッサを用いてリセット・シーケンス
    に対する前記命令を実行するステップと、を含み、 前記ロード制御プロセッサと前記リセット制御プロセッ
    サとは分離された装置である、前記ロード・シーケンス
    制御方法。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6573951B1 (en) * 1998-10-09 2003-06-03 Texas Instruments Incorporated Non-terminating pulse width modulation for displays
JP2000330785A (ja) * 1999-05-18 2000-11-30 Sharp Corp 実時間プロセッサおよび命令実行方法
US6778155B2 (en) 2000-07-31 2004-08-17 Texas Instruments Incorporated Display operation with inserted block clears
US7167297B2 (en) * 2000-08-30 2007-01-23 Reflectivity, Inc Micromirror array
US6775174B2 (en) * 2000-12-28 2004-08-10 Texas Instruments Incorporated Memory architecture for micromirror cell
EP1244304B1 (en) 2001-03-19 2009-01-21 Texas Instruments Incorporated Control timing for spatial light modulator
US7061512B2 (en) * 2002-06-11 2006-06-13 Texas Instruments Incorporated Constant-weight bit-slice PWM method and system for scrolling color display systems
US20030231194A1 (en) * 2002-06-13 2003-12-18 Texas Instruments Inc. Histogram method for image-adaptive bit-sequence selection for modulated displays
US6888521B1 (en) * 2003-10-30 2005-05-03 Reflectivity, Inc Integrated driver for use in display systems having micromirrors
US7477255B1 (en) * 2004-04-12 2009-01-13 Nvidia Corporation System and method for synchronizing divergent samples in a programmable graphics processing unit
US7324112B1 (en) 2004-04-12 2008-01-29 Nvidia Corporation System and method for processing divergent samples in a programmable graphics processing unit
US20060132471A1 (en) * 2004-12-17 2006-06-22 Paul Winer Illumination modulation technique
US7515324B2 (en) 2006-10-17 2009-04-07 Texas Instruments Incorporated System and method for resolving reset conflicts in a phased-reset spatial light modulator system
GB0622899D0 (en) * 2006-11-16 2006-12-27 Liquavista Bv Driving of electro-optic displays
US8442332B2 (en) * 2006-12-19 2013-05-14 Texas Instruments Incorporated Bit plane encoding/decoding system and method for reducing spatial light modulator image memory size
US8614723B2 (en) * 2006-12-21 2013-12-24 Texas Instruments Incorporated Apparatus and method for increasing compensation sequence storage density in a projection visual display system
US8508672B2 (en) * 2006-12-28 2013-08-13 Texas Instruments Incorporated System and method for improving video image sharpness
GB2446456A (en) * 2007-02-08 2008-08-13 Forth Dimension Displays Ltd Image display via sequential binary bit plane images
GB2446873A (en) * 2007-02-22 2008-08-27 Forth Dimension Displays Ltd Enhanced sequential colour display
US7903104B2 (en) * 2007-03-21 2011-03-08 Spatial Photonics, Inc. Spatial modulator display system using two memories and display time slices having differing times
US9230296B2 (en) 2012-02-28 2016-01-05 Texas Instruments Incorporated Spatial and temporal pulse width modulation method for image display

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008833A (en) * 1988-11-18 1991-04-16 California Institute Of Technology Parallel optoelectronic neural network processors
US5307056A (en) * 1991-09-06 1994-04-26 Texas Instruments Incorporated Dynamic memory allocation for frame buffer for spatial light modulator
US5254980A (en) * 1991-09-06 1993-10-19 Texas Instruments Incorporated DMD display system controller
US5231388A (en) * 1991-12-17 1993-07-27 Texas Instruments Incorporated Color display system using spatial light modulators
US5285407A (en) * 1991-12-31 1994-02-08 Texas Instruments Incorporated Memory circuit for spatial light modulator
US5497172A (en) * 1994-06-13 1996-03-05 Texas Instruments Incorporated Pulse width modulation for spatial light modulator with split reset addressing
DE69524502T2 (de) * 1994-07-25 2002-06-06 Texas Instruments Inc Verfahren zum Reduzieren zeitlicher Artefakte in digitalen Videosystemen

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