KR100399521B1 - 공용dmd베이스프로젝터 - Google Patents

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아담 제이. 쿤즈만
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텍사스 인스트루먼츠 인코포레이티드
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Abstract

베이스라인 디스플레이 시스템(10)은 서로 다른 수평 및 수직 입력 해상도들을 갖는 서로 다른 타입의 입력 신호들, 아날로그 또는 디지탈을 수신할 수 있다. 이 시스템은 소정의 입력 사이즈를 갖는 직렬 비디오 프로세서들(SVP : 33, 34, 43, 83) 및 소정의 출력 (디스플레이) 해상도를 갖는 공간 광 변조기들(SLM : 18)을 사용한다. 베이스라인 시스템(10)은 증가하는 해상도의 SLM상의 실시간 이미지들을 디스플레이하기 위한 대역폭 조건들을 만족시키도록 구성될 수 있다. 데이타는 SVP 입력 사이즈(도4 및 도8)에 적합할 때 데시메이트(다운스케일)되고, SLM 디스플레이 해상도(도3, 도4, 도7 및 도8)에 적합할 때 수직으로 또는 수평으로 업스케일된다. 서로 다른 SLM 해상도에 각각 적합한 4개의 시스템들(20, 50, 60 및 90)에 대해 기술되어 있다.

Description

공용 DMD 베이스 프로젝터
본 발명은 공간 광 변조기(SLM)들을 사용하는 이미지 디스플레이 시스템에 관한 것으로, 특히, 회의실 및 강의실의 디스플레이와 같은, 고 휘도, 고 콘트라스트 애플리케이션들을 위해 설계된 투영 디스플레이 시스템에 관한 것이다.
공간 광 변조기(SLM)를 기초로 한 비디오 디스플레이 시스템의 사용은 음극 선관(CRT)을 사용하는 디스플레이 시스템의 대안으로서 증가되고 있다. SLM 시스템들은 CRT 시스템의 벌크 및 전력 소모 없이 고 해상도 디스플레이들을 제공한다.
디지탈 마이크로-미러 디바이스(DMD)들은 SLM의 한 타입이고, 투영 디스플레이 애플리케이션용으로 사용될 수 있다. DMD에 의해 제공된 이미지는 CRT에 의해 제공된 이미지 보다 양호한 것으로 비교되고 오늘날의 대형 스크린 TV를 능가하는 차원의 스크린으로 투영될 수 있다.
DMD는 마이크로-미케니컬 디스플레이 소자들의 어레이를 갖는데, 이 소자들의 각각은 전자 신호에 의해 개별적으로 어드레스 가능한 소형 미러를 갖는다. 어드레싱 신호의 상태에 따라, 각각의 미러는 이미지 면에 빛을 반사하거나 반사하지 않도록 기울어지게 됨으로써, DMD에 입사되는 광을 변조시킨다. 미러들은 일반적으로 "디스플레이 소자"라고 할 수 있는데, 이는 생성 이미지의 픽셀들에 대응한다. 일반적으로, 픽셀 데이타의 디스플레이는 디스플레이 소자들에 연결된 메모리 셀들을 로딩함으로써 달성된다. 디스플레이 소자들은 제어된 디스플레이 시간동안 온 또는 오프 상태를 유지할 수 있다.
다른 SLM은 스크린을 스캐닝하기 보다는 디스플레이 소자들을 어드레싱함으로써 완전한 이미지가 생성되도록, 광을 동시에 방출하거나 반사할 수 있는 디스플레이 소자들의 어레이에 따라 유사한 원리들로 동작한다. 다른 일례의 SLM은 개별적으로 구동된 디스플레이 소자들을 갖는 액정 디스플레이(LCD)이다.
모든 타입의 SLM에 있어서, 모션 디스플레이들은 충분히 빠른 속도로 SLM의 메모리 셀들의 데이타를 갱신함으로써 달성된다. 화이트(온)와 블랙(오프) 사이의 중간 레벨의 조도(illumination)를 달성하기 위해, 펄스 폭 변조(PWM) 기술들이 사용된다. 기본 PWM 체계는 이미지들이 관측자(viewer)에게 제공되고자 하는 레이트를 먼저 결정한다. 이것은 프레임 레이트 및 대응 프레임 기간을 설정한다. 예를들어, 표준 TV 시스템에서, 이미지들은 초당 30프레임으로 송신되고, 각각의 프레임은 약 33.3ms 동안 지속된다. 그 후, 각각의 픽셀의 강도 해상도가 설정된다. 간단한 일례로, n 비트의 해상도를 가정하면, 프레임 시간은 2n-1개의 동일한 타임 슬라이스들로 분할된다. 33.3ms 프레임 기간 및 n-비트 강도 값들의 경우, 타임 슬라이스는 33.3/(2n-1)ms이다.
이 시간들이 설정되면, 각각의 프레임의 각각의 픽셀의 경우, 픽셀 강도들이 양자화되어, 블랙은 0 타임 슬라이스이고, LSB에 의해 표시된 강도 레벨은 1 타임 슬라이스이며, 최대 휘도는 2n-1 타임 슬라이스이다. 각각의 픽셀의 양자화된 강도는 프레임 기간 중에 온-타임을 결정한다. 따라서, 프레임 기간 중에, 0 이상의 양자화 값을 갖는 각각의 픽셀은 강도에 대응하는 수의 타임 슬라이스들 동안 온 상태이다. 관측자의 눈은 픽셀 휘도를 통합하여 이미지가 광의 아날로그 레벨로 생성된 경우와 동일하게 나타나게 된다.
어드레싱 SLM의 경우, PWM은 데이타가 "비트-플레인(bit-plane)들"로 포맷되기를 요청하고, 각각의 비트-플레인은 강도 값의 비트 웨이트에 대응한다. 따라서, 각각의 픽셀의 강도가 n-비트 값으로 표시되면, 데이타의 각각의 프레임은 n개의 비트-플레인들을 갖는다. 각각의 비트-플레인은 각각의 디스플레이 소자에 대해 0 또는 1 값을 갖는다. 선행 절에서 설명된 PWM 예에서, 프레임 중에, 각각의 비트-플레인은 따로 따로 로드되고 디스플레이 소자들은 관련 비트-플레인 값들에 따라 어드레스된다. 예를 들어, 각각의 픽셀의 LSB를 나타내는 비트-플레인은 1타임 슬라이스 동안 디스플레이되는 반면, MSB를 나타내는 비트-플레인은 2n/2 타임 슬라이스 동안 디스플레이된다.
SLM 베이스 디스플레이 시스템들은, 정면 단부의 아날로그 입력의 A/D 변환을 제외하고는 모든 데이타 프로세싱 뿐만 아니라 디스플레이 프로세스가 디지탈이라는 점에서 올-디지탈(all-digital)일 가능성이 있다. 디스플레이 시스템들은 이 올-디지탈 가능성을 최적화하도록 개발되고 있다.
본 발명의 한 양상은 다양한 입력 신호들 중 하나일 수 있는 입력 신호로부터 획득된 데이타로부터 이미지들을 디스플레이하기 위한 투영 디스플레이 시스템으로, 각각의 입력 신호는 서로 다른 수평 및 수직 입력 해상도를 갖는다. 이 시스템은 소정의 입력 사이즈를 갖는 직렬 비디오 프로세서(SVP)들 및 소정의 수직 및 수평 출력 해상도를 갖는 공간 광 변조기(SLM)들을 사용한다. 입력 신호가 아날로그 입력 신호이면 아날로그 신호 인터페이스는 YUV 또는 RGB 데이타를 제공한다. 아날로그 입력 신호의 신호 타입을 검출하고 신호 타입을 나타내는 제어 신호를 제공하며, 아날로그 입력 신호를 샘플하는 아날로그-디지탈 변환기를 갖는다. YUV-데이타 프로세싱 유닛은 YUV 데이타 및 제어 신호를 수신한다. 이 유닛은 제어 신호에 응답해서 인터레이스-프로그레시브(interlaced to progressive) 스캔 변환을 실행하는 제1 및 제2 SVP를 갖는다. 디지탈 신호 인터페이스는 입력 신호가 디지탈 입력 신호이면 RGB 데이타를 제공한다. 디지탈 입력 신호의 신호 타입을 검출하고 신호 타입을 나타내는 제어 신호를 제공한다. 3개의 데이타 경로들을 통해 RGB 데이타를 제공하고, 하나외 데아타 경로는 각각의 RGB 칼라를 위한 것이다. RGB-데이타 프로세싱 유닛은 RGB 데이타 및 제어 신호를 수신한다. 이 유닛은 3개의 복제 집합의 구성 소자들을 갖는데, 하나는 디지탈 신호 인터페이스로부의 각각의 데이타 경로를 위한 것이다. 각각의 집합의 구성 소자들은 RGB-데이타 프로세싱 유닛 내에서 다수의 서브 경로들을 생성하기 위한 FIFO(first-in first-out) 메모리들, SVP 입력 사이즈에 대한 수평 입력 해상도를 감소시키기 위한 다운스케일링 프로세서들, 및 RGB 제어 신호에 응답해서 수직 스케일링을 실행하기 위한 SVP를 갖는다. 화질 유닛은 YUV-데이타 프로세싱 유닛 및 RGB-데이타 프로세싱 유닛 모두로부터 데이타를 수신한다. 데이타가 YUV 데이타인 경우 칼라 스페이스 변환을 실행하기 위한 매트릭스 승산기, 디감마(de-gamma)를 실행하기 위한 룩업 테이블, 및 다수의 데이타 경로들을 통해 프레임 메모리에 데이타를 제공하기 위한 FIFO 메모리들을 가짐으로써, 디스플레이-예비 RGB 데이타를 제공한다. 프레임 메모리는 디스플레이-예비(display-ready) RGB 데이타를 비트-플레인 포맷으로 포맷하기 위한 포맷 회로를 가지고 SLM에 전달하기 위해 디스플레이-예비 RGB 데이타 저장용 메모리 셀들을 갖는다. 각각의 칼라를 위한 3개의 SLM들은 디스플레이-예비 RGB 데이타를 기초로 이미지들을 생성한다. 타이밍 유닛은 시스템의 상술된 소자들 각각과 데이타 통신한다. 이 유닛은 아날로그 또는 디지탈 인터페이스로부터 제어 신호를 수신하고 이 제어 신호에 응답해서 타이밍 신호들을 전달한다.
본 발명의 기술적인 장점은 강당과 같은 공공 및 전문가 애플리케이션에 적합한 DMD-베이스 투영 디스플레이 시스템을 제공한다는 점이다. 초대형 스크린에투영될 때도 디스플레이는 밝고, 화질은 고성능 조건을 만족시킨다.
이 시스템은 다수의 서로 다른 입력 신호들로부터의 디스플레이를 제공할 수 있다. YUV 및 RGB 데이타용으로 개별적인 정면 단부 데이타 경로들을 갖는다. 이것은 동일한 YUV 소자들이 TV 디스플레이 시스템용으로 사용되게 한다. 2개의 경로들의 사용은 또한 스케일링 기능에 유용한 SVP 프로그래밍 용량을 증가시킨다. 2개의 경로들은 2개의 경로로부터의 이미지들을 중첩하기 위해 시스템이 쉽게 변경되게 한다. 디지탈 RGB 입력들 또는 HDTV와 같은 다른 입력들의 개발이 YUV 데이타 경로에 영향을 주지 않고 이루어질 수 있다. 이 시스템은 또한 이미 프로세스된 데이타를 수신할 수 있다.
데이타 프로세싱 유닛에 있어서, 직렬 비디오 프로세서(SVP)들은 YUV 데이타의 인터레이스 스캔-프로그레시브 스캔 변환을 위해 또한 YUV 데이타와 RGB 데이타 모두를 스케일링하기 위해 사용된다. 이 시스템은 모든 데이타 프로세싱이 내부 소자들의 대역폭 한계 내에 머물도록 설계된다. 이것은 데이타가 (수평 또는 수직 스케일링에 의한) SLM 해상도뿐만 아니라 (수평 다운스케일링에 의한) SVP 사이즈에 일치하도록 수정되게 한다.
이 시스템은 서로 다른 해상도를 갖는 SLM에 쉽게 적용될 수 있다. 보다 높은 해상도를 갖는 SLM에 있어서, 이 시스템은 비디오 레이트로 이미지들을 생성하기 위한 대역폭 조건들을 만족시키도록 구성된다. 일반적으로, SLM 해상도가 클 수록 실시간 디스플레이에 필요한 대역폭이 커진다. 화질 프로세싱, 프레임 메모리 및 포맷에 필요한 데이타 처리량은 병렬 데이타 경로들을 통해 달성된다. 보다 높은 해상도의 SLM들이 이용 가능하여 요구되고 있기 때문에, 하부 구조는 새로운 구성 소자의 설계 없이 사용되는 것을 지지할 것이다.
도 1은 본 발명에 따른 투영 디스플레이 시스템의 베이스라인 구성 소자들의 블록도.
도 2는 768 × 576 해상도를 갖는 SLM용으로 구성된 디스플레이 시스템의 블록도.
도 3은 도 2의 시스템의 YUV-데이타 프로세싱 유닛의 블록도.
도 4는 도 2의 시스템의 RGB-데이타 프로세싱 유닛의 블록도.
도 5는 864 × 576 해상도를 갖는 SLM용으로 구성된 디스플레이 시스템의 블록도.
도 6은 1024 × 768 해상도를 갖는 SLM용으로 구성된 디스플레이 시스템의 블록도.
도 7은 도 6의 시스템의 YUV-데이타 프로세싱 유닛의 블록도.
도 8은 도 6의 시스템의 RGB-데이타 프로세싱 유닛의 블록도.
도 9는 1280 × 1024 해상도를 갖는 SLM용으로 구성된 디스플레이 시스템의 블록도.
도 10은 도 1, 도 2, 도 5, 도 6 및 도 9의 화질 유닛의 블록도.
도 11은 도 6 및 도 9의 화질 유닛과 포맷/메모리 유닛 간의 데이타 통신을도시한 블록도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 투영 디스플레이 시스템
12 : 아날로그 인터페이스
13 : YUV-데이타 프로세싱 유닛
14 : 디지탈 인터페이스
15 : RGB-데이타 프로세싱 유닛
16 : 화질 유닛(화상 프로세싱 유닛)
18 : DMD 타입 SLM
19 : 타이밍 유닛
SLM 베이스 투영 디스플레이 시스템의 개요
도 1은 YUV 또는 RGB 비디오 신호로부터 실시간 이미지들을 생성하기 위해 다수의 SLM(18)들을 사용하는 투영 디스플레이 시스템(10)의 블록도이다. 3개의 SLM(18)들은 풀 칼라(full color) 디스플레이를 위해 결합된 이미지들로 서로 다른 칼라 -- 레드, 그린 및 블루 -- 의 이미지를 각각 생성한다. 메인 스크린 픽셀 데이타 프로세싱에 중요한 구성 소자들만이 도시되어 있다. 폐쇄 캡션(closed captioning)과 같이, 프로세싱 동기화 및 오디오 신호들 또는 보조 스크린 장치를 위해 사용될 수 있는 다른 구성 소자들은 도시되지 않았다.
편의상, 시스템(10)은 DMD-타입 SLM(18)들을 갖는다. 본 발명의 장치들이 없는 DMD 베이스 디지탈 디스플레이 시스템에 대한 포괄적인 설명은 "Standard Independent Digitized Video System"이라는 제목의 미국 특허 제5,079,544호, "Digital Television System"이라는 제목의 미국 특허 제08/147,249호, "DMD Display System"이라는 제목의 미국 특허 제 5,452,024호에 기술되어 있다. 이 특허들 및 특허 출원 각각은 Texas Instruments Incorporated에 양도되었고, 각각은 본 명세서에서 참조용으로 인용되었다. 시스템(10)은 DMD와 유사한 동작 특성들을 갖는, 특히, RGB 비트-플레인 데이타를 사용하는 다른 타입의 SLM들을 또한 사용할 수 있다.
본 발명은 다수의 소스들로부터 입력 신호들을 수신할 수 있는 시스템(10)에 관한 것이다. 입력은 YUV 또는 RGB 데이타를 야기하는 아날로그, 또는 RGB 데이타를 발생하는 디지탈일 수 있다. 각각의 타입의 데이타는 신호 인터페이스(12 또는 14) 및 프로세싱 유닛(13 또는 15)로 구성된 자신의 정면 단부 데이타 경로를 갖는다.
YUV-데이타 프로세싱 유닛(13) 및 RGB-데이타 프로세싱 유닛(15) 모두 직렬 비디오 프로세서들(SVP)로서 공지된 타입의 하나 이상의 프로세서들로 구현될 수 있다. SVP는 Texas Instruments Incorporated에 의해 제조된 프로그램 가능 프로세서이다. SVP의 코어는 SIMD 구조를 형성하는 1-비트 프로세싱 소자들의 1차원 어레이이다. 각각의 프로세싱 소자는 비디오 데이타의 한 라인의 하나의 픽셀에 대응한다. 이 설명의 일례에서, 각각의 SVP는 960개의 픽셀들을 프로세스한다. 각각의 SVP는 40 비트 와이드 데이타 입력 레지스터 및 24 비트 와이드 데이타 출력 레지스터를 갖는다. 데이타 입력, 계산 및 데이타 출력은 동시에 발생하는 동작이다. 입력 및 출력 레지스터들의 데이타 레이트은 모두 33MHz이다. 이하에 기술된 바와 같이, SVP들은 프로그래밍을 저장하기 위한 메모리를 포함하고, 입력 신호의 타입에 따라, 이 신호에 적합한 프로그래밍이 선택되어 실행된다.
본 발명의 특성은 고 해상도 이미지들을 허용하는 방법으로 YUV-데이타 프로세싱 유닛(13) 및 RGB-데이타 프로세싱 유닛(15)에서 SVP들을 사용하는 점이다. SLM(18)의 행당 활성 픽셀들의 수가 SVP의 프로세싱 소자들의 수를 초과하면, 다운스케일링 프로세스가 데이타의 SVP 입력 전에 실행된다. 요구된 프로세싱이 단일SVP의 프로그래밍 기능을 초과하면, 다수의 SVP들이 직렬로 연결되고, 각각은 서로 다른 기능들을 실행하도록 프로그램된다.
본 발명의 다른 특성은 구성 소자들의 재 사용이다. 이하에 기술된 바와 같이, 소정의 시스템(10)에 있어서, 각각의 SLM(18)은 특정 이미지 해상도를 갖는데, 이는 행당 일정한 수의 디스플레이 소자들(수평 해상도) 및 프레임당 일정한 수의 행들(수직 해상도)을 사용하여 각각의 이미지를 디스플레이함을 의미한다. 이 이미지 해상도는 실시간 디스플레이들의 데이타 레이트 조건들을 만족시키기 위해 시스템(10)이 어떻게 구성되어야만 하는지를 결정한다. 부품 구성 뿐만 아니라 프로세싱도 또는 SLM 해상도에 의해 영향을 받는다. 데이타는 SVP 사이즈에 적합하도록 다운샘플될 수 있고 SLM(18)의 수평 해상도에 적합하도록 업스케일될 수 있다. 수평 스케일링(다운스케일링 및 업스케일링)의 두 타입 모두 동일한 기본 구조를 갖는 부품들로 구현될 수 있다. SLM(18)의 해상도가 증가하기 때문에, 시스템(10)은 화질, 프레임 버퍼링 및 포맷 태스크를 위해 병렬 데이타 경로들을 사용하여 쉽게 갱신된다.
도 1의 특정 구성 소자들을 참조하면, 아날로그 인터페이스(12)가 NTSC, PAL, SECAM 또는 4.43 NTSC 신호와 같은 아날로그 비디오 신호를 수신한다. 다음 테이블은 아날로그 입력 신호들, 소스의 프레임당 활성 라인들의 수, 및 각각의SLM(18)에 의해 디스플레이된 행들의 수를 나열한 것이다.
이 신호들은 짝수 행들 및 홀수 행들의 교류 필드들을 가지며, 인터레이스 필드들로서 도달한다. 이 신호들 각각으로 색차(color difference) (YUV) 데이타를 발생시킨다. 도 1에 도시된 바와 같이, 또한 아날로그 입력 신호가 RGB 신호여서, RGB 데이타를 발생시킬 가능성이 있다. 이 경우에, 아날로그 인터페이스(12)는 YUV 프로세싱 유닛(13) 보다는 RGB-데이타 프로세싱 유닛(15)에 RGB 데이타를 제공한다.
아날로그 인터페이스(12)는 입력 신호 타입을 검출하고, 필드 레이트, 라인 레이트 및 샘플 레이트를 나타내기 위해 타이밍 유닛(19)에 제어 신호를 전달한다. 또한 신호의 타입에 적합한 프로세싱을 선택하기 위해 (YUV 데이타용) YUV-데이타 프로세싱 유닛(13)에 제어 신호를 전달하거나 (RGB 데이타용) RGB-데이타 프로세싱 유닛(15)에 제어 신호를 전달한다. 아날로그 인터페이스(12)는 비디오, 동기화 및 오디오 신호들을 분리시킨다. 신호가 픽셀 데이타 샘플들로 변환되고 휘도("Y") 데이타가 색차 ("UV") 데이타로부터 분리되는 A/D 변환 및 Y/UV 분리용 구성 소자들을 포함한다. 이 신호는 Y/UV 분리 전에 디지탈 데이타로 변환될 수 있거나, 또는 Y/UV 분리가 A/D 변환 전에 실행될 수 있다. Y/UV 분리 및 A/D 변환의 순서와 무관하게, 출력은 "YUV 데이타"라고 하고 휘도 및 색차 정보를 나타내는 데이타로 구성된다.
아날로그 인터페이스(12)는 서로 다른 픽셀 레이트들로 아날로그 신호를 샘플링함으로써 서로 다른 입력 신호들을 지지한다. NTSC 신호들과 같은 색차 신호들은 칼라 버스트 레이트에 따라 샘플될 수 있고, SLM(18)의 수평 해상도 외에 서로 다른 수의 샘플들이 있는 경우, 픽셀들은 YUV 프로세싱 유닛(13)에 의해 추가 또는 제거될 수 있다. 또한, 휘도 구성 소자는 SLM(18)의 수평 해상도의 경우 활성 라인 기간을 적합한 수의 샘플로 간단하게 분할함으로써 샘플될 수 있고, 색차 구성 소자는 칼라 버스트 레이트로 샘플된 후에 스케일될 수 있다. 후자의 방법은 "Color Separator for Digital Television System"이라는 제목의 미국 특허 제5,347,321호에 기술되어 있다. 다른 샘플링 방법은 "Color Demodulation for Digital Television"이라는 제목의 미국 특허 제60/003,045호에 기술되어 있다. 이 특허 및 특허 출원은 Texas Instruments Incorporated에 양도되었고, 본 명세서에서 참조용으로 인용되었다. 75Mps 미만의 샘플 레이트는 시스템(10)내의 TTL 로직 처리를 유지한다. 보다 큰 샘플 레이트들은 FIFO 메모리를 사용하여 대역폭을 적합하게 감소시킨 후에 ECL-TTL 변환을 사용하여 달성될 수 있다. 아날로그 인터페이스(12)에 의해 제공된 데이타는 SLM(18)의 데이타 및 이미지 해상도를 프로세싱하는데 사용되는 SVP의 입력 사이즈에 비해 해상도 사이즈에 따라, 다운샘플 또는 업스케일되거나 되지 않을 수 있는 소정의 수평 및 수직 데이타 해상도를 갖는다.
YUV-데이타 프로세싱 유닛(13)은 다수의 데이타 프로세싱 태스크들을 실행함으로써 디스플레이용 YUV 데이타를 제공한다. 프로세싱 유닛(13)은 필드 및 라인 버퍼들과 같은 태스크에 유용한 프로세싱 메모리가 무엇이든지 간에 포함할 수 있다. 프로세싱 유닛(13)에 의해 실행된 태스크는 인터레이스-프로그레시브 스캔 포맷(프로스캔), 스케일링 및 첨예도 제어를 포함한다. 인터레이스-프로그레시브 스캔 변환은 입력 데이타의 인터레이스 필드 상에서 동작하고, 새로운 데이타를 생성하여 짝수 필드들의 홀수 라인들과 홀수 필드들의 짝수 라인들을 채운다. 스케일링은 라인 당 활성 픽셀들의 수를 변경시키는 수평 스케일링 및 프레임당 활성 라인들의 수를 변경시키는 수직 스케일링에 따라 이미지 해상도를 변경시키는 프로세스이다.
입력 신호가 디지탈 데이타이면, 디지탈 인터페이스(14)는 데이타를 수신하여 입력 신호의 타입을 검출한다. 제어 신호를 프레임 레이트를 나타내는 타이밍 유닛(19)에 전달하고 수평 및 수직 해상도 뿐만 아니라 제어 신호를 RGB 데이타 프로세싱 유닛(15)에 전달하여 적합한 프로세싱을 선택한다. 또한 버퍼링 및 타이밍 태스크가 요구되는 것은 무엇이든 프로세싱용 데이타를 제공하기 위해 실행한다. 이 데이타는 VGA 및 SVGA 포맷들과 같은 프로그레시브 스캔된 RGB 데이타로 가정된다. YUV 데이타와 같이, 디지탈 인터페이스(14)에 의해 제공된 RGB 데이타는 SLM(18)의 데이타 및 이미지 해상도를 프로세싱하는데 사용되는 SVP의 입력 사이즈에 비해 해상도 사이즈에 따라, 다운샘플 또는 업스케일되거나 되지 않을 수 있는특정 수평 및 수직 데이타 해상도를 갖는다.
RGB-데이타 프로세싱 유닛(15)은 아날로그 인터페이스(12) 또는 디지탈 인터페이스(14)로부터 RGB를 데이타를 수신한다. 디스플레이용 RGB 데이타를 제공하고, 필드 및 라인 버퍼들과 같이 태스크에 유용한 프로세싱 메모리는 무엇이든지 포함할 수 있다. RGB-데이타 프로세싱 유닛(15)에 의해 실행되는 태스크들은 스케일링, 첨예도 제어, 및 개구 보정을 포함한다.
화질 유닛(16)은 칼라 스페이스 변환 및 디감마와 같은 태스크들을 실행한다. 칼라 스페이스 변환은 Y/C 데이타를 RGB 데이타로 변환한다. 디감마는 CRT 디스플레이용으로 예정된 신호들의 감마 보정을 실행하지 않고, CRT와 달리, DMD가 고유 감마 특성들을 갖지 않는 선형 디스플레이들이기 때문에 디감마가 요구된다.
디스플레이 메모리/포맷 유닛(17)은 화질 유닛(16)으로부터 프로세스된 픽셀 데이타를 수신한다. 입력 또는 출력 상의 데이타를 "비트-플레인" 포맷으로 포맷하고, 비트-플레인들을 한번에 하나씩 SLM(18)으로 전달한다. 하나의 SLM(18)은 레드 비트-플레인들을 수신하고, 또 하나의 SLM(18)은 블루 비트-플레인들을 수신하며, 제3 SLM(18)은 그린 비트-플레인들을 수신한다. 상술된 바와 같이, 비트-플레인 포맷은 SLM(18)의 각각의 디스플레이 소자가 데이타의 1 비트 값에 응답해서 턴 온 되거나 턴 오프되게 한다. 시스템(10)에서, 이 포맷은 디스플레이 메모리/포맷 유닛(17)과 관련된 하드웨어에 의해 실행된다. 그러나, 다른 실시예에서, 포맷은 프로세서 유닛들(13 및 15)에 의해 또는 디스플레이 메모리/포맷 유닛(17) 전후의 데이타 경로의 전용 포맷 하드웨어에 의해 실행될 수 있다.
일반적인 디스플레이 시스템(10)에서, 디스플레이 메모리/포맷 유닛(17)은 "더블 버퍼" 메모리를 갖는데, 이는 적어도 2개의 디스플레이 프레임을 위한 용량을 가짐을 의미한다. 하나의 디스플레이 프레임용 버퍼는 SLM(18)에 대해 판독될 수 있고 다른 디스플레이 프레임용 버퍼는 기록된다. 2개의 버퍼들은 "핑퐁" 방식으로 제어되어 데이타가 SLM(18)에 계속 이용 가능하다.
디스플레이 메모리/포맷 유닛(17)으로부터의 비트-플레인 데이타는 SLM(18)에 전달된다. 적합한 SLM(18)은 "Spatial Light Modulator"라는 제목의 미국 특허 제 4,956,619호에 상세하게 기술되어 있다. 이는 Texas Instruments Incorporated에 양도되었고, 본 명세서에서 참조용으로 인용되었다. 본래, 각각의 SLM(18)은 디스플레이 소자 어레이의 각각의 디스플레이 소자를 어드레스하기 위해 디스플레이 메모리/포맷 유닛(17)으로부터의 데이타를 사용한다. 각각의 디스플레이 소자의 "온" 또는 "오프" 상태는 이미지를 형성한다. 서로 다른 칼라들(레드, 그린 및 블루)을 위한 데이타는 각각의 SLM(18)을 통해 3개의 이미지들을 디스플레이하기 위해 동시에 사용된다.
디스플레이 광학 유닛(18a)은 SLM(18)들을 조사하고 SLM(18)으로부터 이미지를 수신하기 위한 광학 구성 소자들을 갖는다. SLM(18)으로부터의 이미지들은 디스플레이 광학 유닛(18a)에 의해 결합되어 단일 이미지를 생성한다.
마스터 타이밍 유닛(19)은 다수의 시스템 제어 기능들을 제공한다. 타이밍 유닛(19)은 서로 다른 프레임 해상도 및 프레임 레이트를 조정하기 위해 필드 프로그램 가능 게이트 어레이(FPGA)로 구현된다. 상술된 바와 같이, 입력 신호의 타입을 나타내는 아날로그 인터페이스(12) 또는 디지탈 인터페이스(14)로부터 제어 신호를 수신하여, (아날로그인 경우) 대응 프레임 레이트, 라인 레이트 및 샘플 레이트가 선택될 수 있다. SLM(18)의 디스플레이 프레임 레이트는 입력 신호의 프레임 레이트로 고정된다. 높은 프레임 레이트의 경우, 데이타 해상도(픽셀 당 비트들)는 프로세싱을 위해 감소될 수 있다.
도 2 내지 도 11은 시스템(10)의 4가지 변형을 도시한 것으로, 각각은 해상도 레벨들 1, 2, 3 및 4로서 해상도가 증가되는 순서로 식별된 서로 다른 해상도의 SLM(18)들을 갖는 시스템(10)에 적합한 것이다. 해상도 레벨 3 및 4의 경우, YUV-데이타 프로세싱 유닛(13) 및 RGB-데이타 프로세싱 유닛(15)은 레벨 1 및 2로부터 갱신된다. 해상도 레벨 3 및 4의 경우 화질 유닛(16)은 병렬 경로들에서 사용된다. 해상도 레벨들 2, 3 및 4의 경우, 디스플레이 메모리/포맷 유닛(17)은 레벨 1 시스템에서와 같이 VRAM 대신에 병렬로 특정 DMDRAM 디바이스들을 사용한다.
해상도 레벨 1
도 2는 768 × 576 해상도(해상도 레벨 1)를 갖는 SLM(18)용으로 구성된 디스플레이 시스템(20)의 블록도이다. 도 1 및 도 2를 모두 참조하면, 시스템(20)은 시스템(10)과 동일한 기본 구성 소자들을 갖지만, YUV-데이타 프로세싱 유닛(13), RGB-데이타 프로세싱 유닛(15), 및 디스플레이 메모리/포맷 유닛(17)은 768 × 576 SLM(18)에 특정하다.
도 3은 시스템(20)의 YUV-데이타 프로세싱 유닛(13)의 블록도이다. 도 2 및 도 3을 모두 참조하면, YUV-데이타 프로세싱 유닛(13)은 2개의 필드 지연메모리들(31 및 32)과 2개의 SVP들(33 및 34)을 포함한다. SVP들(33 및 34)은 모션 적응 인터레이스-프로그레시브 스캔 변환 프로세스를 구현하고, 픽셀 데이타의 추가 행들을 생성하는 방법은 연속 이미지의 모션이 있는지의 여부에 따라 변경된다. 필드 지연 메모리들(31 및 32)과 제1 SVP(33)는 각각의 픽셀에 대한 모션 값, K'를 획득하는데 사용된다. 제2 SVP(34)는 픽셀 데이타를 생성하여 짝수 행 필드들의 홀수 행들과 홀수 행 필드들의 짝수 행들을 채운다. SVP 프로세서로 모션 적응 인터레이스-프로그레시브 스캔 변환을 실행하는 방법은 상술된 미국 특허 제 08/147,249호에 기술되어 있다. 원래, 현 필드와 지연된 필드의 8-비트 픽셀 값들뿐만 아니라 4-비트 K 값들은 새로운 10-비트 픽셀들을 생성하는데 사용된다.
SVP(34)는 데이타가 SLM 사이즈에 적합하지 않으면 수직 또는 수평 스케일 링을 실행하도록 더 프로그램될 수 있다. SVP 프로세서로 수직 스케일링을 실행하는 방법은 상술된 미국 특허 제08/147,249호에 기술되어 있다. 일반적으로, 데이타는 SLM(18)의 수평 해상도 보다 적은 라인당 샘플들을 야기하는 레이트로 샘플될 것이다. 따라서, 수평 스케일링은 일종의 보간 프로세스로 추가 픽셀들을 생성한다. 데이타가 SVP(33)의 행 사이즈 보다 많은 라인 당 픽셀들을 야기하는 레이트로 샘플되었으면, YUV 프로세싱 유닛(13)은 데이타가 SVP(33)에 입력되기 전에 라인 당 픽셀들의 수를 감소시키기 위해 추가 프로세서(도시생략)를 갖는다.
YUV-데이타 프로세싱의 경우, 휘도 및 색차 데이타가 서로 다른 비트-깊이들로 프로세스될 수 있다. 예를 들어, 눈에 보다 더 인식될 수 있는 휘도 데이타가 10-비트 데이타로서 프로세스될 수 있고, 색차 데이타는 7-비트 데이타로서 프로세스될 수 있다.
도 4는 디스플레이 시스템(20)의 RGB-데이타 프로세싱 유닛(15)의 블록도이다. 각각의 칼라용 데이타는 서로 다른 데이타 경로를 따른다. 이 3개의 데이타 경로들은 서브유닛들[15(1), 15(2) 및 15(3)]로서 식별된 동일한 서브유닛들을 갖는다. 도 2 및 도 4를 모두 참조하면, RGB-데이타 프로세싱 유닛(15)은 디지탈 스케일링을 위해 사용된다. FIFO(41)들은 디지탈 인터페이스(14)로부터 데이타 레이트를 감소시키기 위해 데이타를 버퍼하는 더블-행 FIFO들이다. 3개의 FIFO(41)들은 입력 데이타 레이트를 팩터 3으로 나눈다. 제1 FIFO(41)는 행 1에 대한 데이타를 수신하고, 제2 FIFO는 그 후 행 2에 대한 데이타를 수신하며, 그 후 제3 FIFO는 행 3에 대한 데이타를 수신한다. 제1 3개의 행들이 이러한 방법으로 수신된 후에, 데이타는 각각의 FIFO(41)로부터 3개의 다운스케일링 프로세서들(42) 중 한 프로세서로 3개의 병렬 채널들을 따라 전달될 수 있다. 하나의 행에 대한 데이타가 FIFO(41)로부터 판독됨에 따라, 새로운 행에 대한 데이타가 기록될 수 있다.
다운스케일링 프로세서들(42)은 SVP(43)에 적합하도록 행당 너무 많은 픽셀들이 있는 경우 데이타를 감소시키는데 사용된다. 예를 들어, SVP(43)가 960개의 프로세싱 소자들을 갖고 데이타가 라인 당 960 보다 많은 샘플들을 가지면, 데이타는 다운샘플되어야만 한다. 다운샘플링은 여분의 픽셀들에 대한 데이타를 제거하는 것과 같이 간단할 수 있다. 다운스케일링 프로세서들(42)은 하드와이어(hardwired) 로직 디바이스들로서 또는 프로그램 가능 프로세싱 디바이스들로서 구현될 수 있다. 수평 다상 리샘플링(horizontal polyphase resampling)으로서 공지된 기술은다운스케일링 프로세스용으로 사용될 수 있다. 도 7 및 도 8에 연결되어 이하에 설명된 바와 같이, 이 기술은 또한 보다 높은 해상도의 시스템들에서의 업스케일링에도 사용될 수 있고 프로세서들(42)이 다른 수평 스케일링 프로세서들과 동일한 구조를 가지게 한다.
SVP 프로세서(43)는 수직 스케일링 및 개구 보정을 실행한다. 라인 당 샘플들의 수가 SLM(18)의 행당 픽셀들의 수 미만이면 입력 데이타에 대한 수평 보간을 또한 실행할 수 있다. SVP(43)의 입력 레지스터는 동시에 다운스케일링 프로세서들(42)로부터 데이타를 수신하여, 3개의 서로 다른 행들의 데이타가 병렬로 입력된다.
RGB-데이타 프로세싱 유닛(15)의 각각의 서브유닛[15(1)-15(3)] 내에서, 각각의 RG 또는 B 데이타 경로가 3개의 서브 경로들로 분할된다. 프로세싱 후에, 멀티플렉서(44)는 RG 또는 B 데이타 경로들로 다시 서브 경로들을 결합시킨다.
도 2를 다시 참조하면, 시스템(20)의 경우, 메모리/포맷 유닛(17)은 2개의 개별적인 디바이스들인 포맷터 및 VRAM 메모리를 갖는다. 포맷터는 데이타를 비트-플레인들로 포맷하도록 프로그램된 필드 프로그램 가능 게이트 어레이(FPGA)이다. 총 36개의 4-Mbit VRAM 디바이스들이 필요하다.
해상도 레벨 2
도 5는 864 × 576 해상도(해상도 레벨 2)를 갖는 SLM(18)용으로 구성된 디스플레이 시스템(50)의 블록도이다. 도 2 및 도 5를 모두 참조하면, 시스템(50)은 시스템(20)과 유사하지만, 서로 다른 메모리/포맷 유닛(17)을 갖는다.
864 × 576 SLM(18)의 경우, 메모리/포맷 유닛(17)은 ASIC(application specific device)인 DMDRAM들로 구성된다. 적합한 DMDRAM의 일례는 Texas Instruments Incorporated에 양도되고 본 명세서에서 참조용으로 인용된 "Digital Memory for Display System Using Spatial Light Modulator"라는 제목의 미국 특허 제08/160,344호에 기술되어 있다. 여기에 기술된 DMDRAM은 출력 장치에 대한 포맷을 갖지만 이 포맷은 입력에 대해 교대로 실행될 수 있다.
레벨 2 SLM의 경우, SLM(18) 당 4개의 DMDRAM 디바이스들이 필요하다. 따라서, 3개의 SLM(18)의 경우, 총 12개의 DMDRAM 디바이스들이 시스템(50)에서 사용된다.
해상도 레벨 3
도 6은 1024 × 768 해상도(해상도 레벨 3)를 갖는 SLM(18)용으로 구성된 디스플레이 시스템(60)의 블록도이다. 도 1 및 도 6을 참조하면, 시스템(60)은 시스템(10)과 동일한 기본 구성 소자들을 갖지만, YUV-데이타 프로세싱 유닛(13), RGB-데이타 프로세싱 유닛(15) 및 디스플레이 메모리/포맷 유닛(17)은 1024 × 768 SLM(18)에 대해 특정한 것이다.
도 7은 디스플레이 시스템(60)의 YUV-데이타 프로세싱 유닛(13)의 블록도이다. 도 6 및 도 7을 모두 참조하면, YUV-데이타 프로세싱 유닛(13)은 레벨 1 및 레벨 2를 위한 시스템들(20 및 50)과 동일한 유닛(13)을 갖는다. 시스템(60)의 경우, YUV-데이타 프로세싱 유닛(13)은 보다 높은 해상도 SLM(18)용 데이타를 업스케일하기 위한 요구 사항을 만족시킨다. FIFO(71)는 도 4의 FIFO(41)와 유사한 방법으로동작하는데, 각각은 데이타의 모든 제3 행을 수신한다. 프로세서들(72 및 73)은 수평 보간 및 첨예도 태스크들을 각각 실행한다. 이 시스템(60)에서, 제2 SVP는 어떤 수평 스케일링도 실행하지 않고, 이 태스크는 오히려 프로세서들(72)에 의해 실행된다. 첨예도 프로세스의 일례는 상술된 미국 특허 제08/147,249호에 기술되어 있다.
도 8은 디스플레이 시스템(60)의 RGB-데이타 프로세싱 유닛(15)의 블록도이다. 각각의 칼라를 위한 데이타는 유닛들[15(1), 15(2) 및 15(3)]로서 식별된 동일한 프로세싱 유닛을 갖는다. 도 6 및 도 8을 모두 참조하면, RGB-데이타 프로세싱 유닛(15)은 SVP(83)에 적합하도록 데시메이트(decimate)된 경우 데이타를 업스케일하는 프로세서(84)를 갖는 것을 제외하고는 시스템(20)의 RGB-데이타 프로세싱 유닛(15)과 유사하다. 이 업스케일링은 보간 프로세스에 의해 실행되어 데이타가 SLM(18)의 행 당 디스플레이 소자들과 동일한 수의 라인당 샘플들을 갖게 한다. 프로세서(84)는 또한 특히 폰트 강도 RGB 데이타에 유용한 개구 보정을 실행할 수 있다. 각각의 칼라에 있어서, 데이타는 3개의 병렬 경로들을 통해 프로세싱 유닛(15)으로부터 출력된다.
도 7 및 도 8을 모두 참조하면, 수평 스케일링 프로세서들(72, 82 및 84)이 하드와이어 로직 또는 프로그램 가능 프로세서들로 구현될 수 있다. 상술된 바와 같이, 모든 수평 스케일링은 수평 다상 리샘플링 기술을 사용할 수 있다. 이것은 수평 스케일링 프로세서들(72, 82 및 84)가 서로 또한 도 4의 다운스케일링 프로세서(42)와 동일한 기본 구조를 갖게 한다. 이 스케일링에 적합한 디바이스의 일례는Genesis Microchip Incorporated로부터 매입 가능한 ACUITY 디바이스이다.
시스템(60)용 메모리/포맷 유닛(17)의 메모리는 상술된 시스템(20)용과 동일한 DMDRAM 디바이스들로 구성된다. 그러나, 시스템(60)의 경우, SLM(18) 당 12개의 DMDRAM 디바이스들, 총 36개의 DMDRAM 디바이스들이 필요하다. 메모리/포맷 유닛(17)에 데이타를 전달하는 프로세스는 도 11과 관련하여 이하에 기술되어 있다.
해상도 레벨 4
도 9는 1280 × 1024 해상도(해상도 레벨 4)를 갖는 SLM(18)용으로 구성된 디스플레이 시스템(90)의 블록도이다. SLM(18) 외에, 시스템(90)은 시스템(60)과 동일한 구성 소자들을 갖는다. 그러나, "보다 넓은" 이미지 때문에, 데이타는 RGB-데이타 프로세싱 유닛(15)의 SVP에 적합하도록 다운스케일링된 후 SLM(18)의 수평 해상도와 일치되도록 업스케일링될 필요가 있다.
화질 유닛
도 10은 화질 유닛(16)의 블록도이다. 화질 유닛(16)은 ASIC(application specific integrated circuit)로서 구현되고 모든 사이즈의 SLM(18)을 위해 사용된다. 이하에 기술된 바와 같이, 이 ASIC은 멀티플렉싱, 칼라 스페이스, 및 디감마 동작들을 결합시키고, "MCD ASIC"이라고 한다.
화질 유닛(16)용 ASIC은 해상도 레벨 1 및 2를 위해 설계된 것이다. 보다 큰 SLM 해상도의 경우, 다수의 ASIC들이 사용되어, 데이타의 2개 이상의 채널들이 병렬로 프로세스된다. 예를 들어, 해상도 레벨 3 및 4의 경우, 3개의 ASIC들이 병렬로 사용된다. 데이타 레이트를 감소시키기 위해 3개의 ASIC들을 사용하는 일례로서, 프로세싱 유닛(13 또는 15)으로부터의 데이타 레이트가 96MHz이면, 32MHz로 감소된다. 이것은 메모리/포맷 유닛(17)의 40MHz 대역폭 한계로 일관된다.
선행 절과 일관되어, 레벨 1 또는 2의 시스템(20 또는 50)의 경우, 도 10의 화질 유닛은 라인 단위로 전체 프레임을 수신하는 단일 ASIC이다. 레벨 3 또는 4의 시스템(60 또는 90)의 경우, 도 10은 화질 유닛(16)의 3개의 ASIC들 중 하나를 도시한 것이고, 이 ASIC은 프레임의 모든 제3 라인을 수신한다.
화질 유닛(16)은 RGB 데이타 또는 YUV 데이타를 모두 수신한다. YUV 데이타는 3×3 매트릭스 승산기(101)에 전달되고, 칼라 스페이스 변환이 실행된다. 적합한 칼라 스페이스 변환 프로세스의 일례가 상술된 미국 특허 제08/147,249호에 기술되어 있다. 승산기(101)의 출력은 RGB 데이타이다. RGB 데이타는 RGB-데이타 프로세싱 유닛(15)으로부터 도달할 수 있거나 외부 소스로부터 화질 유닛(16)에 직접 도달할 수 있다. RGB 데이타는 매트릭스 승산기(101)를 우회한다.
도10에 도시되지 않았지만, 온-스크린 디스플레이(OSD)용 개별 프로세싱 유닛으로부터의 데이타는 RGB 데이타 또는 YUV 데이타용으로 화질 유닛(16)으로의 입력으로 멀티플렉스될 수 있다.
각각의 칼라 데이타 경로를 위한 하나의 멀티플렉서(102)는 지금 RGB 데이타인 YUV 데이타 경로로부터의 데이타 사이에서, 또는 RGB 데이타 경로로부터 선택한다. 선택된 데이타는 데이타를 선형화하는 디감마 룩업 테이블(LUT : 103)에 전달된다. 이 프로세스는 CRT 디스플레이용으로 예정된 비디오 신호들에 대해 실행되는감마 보정을 원 상태로 돌리는데 필요하다. 적합한 디감마 프로세스의 일례는 상술된 미국 특허 제08/147,249호에 기술되어 있다.
LUT(103)로부터, RGB 데이타는 메모리/포맷 유닛(17)에 전달하기 전에 데이타를 버퍼하는 FIFO(104)로 진행한다. 데이타 전달 프로세스는 도 11과 관련하여 이하에 기술된다. 3개의 채널들, RGB, 각각은 메모리/포맷 유닛(17)의 4개의 DMDRAM들을 구동한다.
메모리/포맷 유닛(해상도 레벨 3 및 4)
상술된 바와 같이, 해상도 레벨 3 및 4의 경우, 화질 유닛(16)은 3개의 MCD ASIC들로 구성된다. 또한, 해상도 레벨 3 및 4의 경우, 시스템(20 및 60)의 메모리/포맷 유닛(17)은 다수의 DMDRAM ASIC들로 구성된다. 레벨 3의 시스템(60) 또는 레벨 4의 시스템(90)의 경우, 36개의 DMDRAM들이 있다.
도 11은 시스템(60 또는 90)의 화질 제어 유닛(16)과 메모리/포맷 유닛(17)간의 데이타 통신을 도시한 것이다.
화질 유닛(16)의 3개의 복제 프로세싱 MCD ASIC들은 각각의 프레임의 서로 다른 라인의 데이타를 수신 및 프로세스한다. 제1 MCD ASIC은 라인들 1, 4, 7, ..., L-2를 프로세스한다. 여기서 L은 프레임당 라인들의 수이다. 제2 MCD ASIC은 라인들 2, 5, 8, ..., L-1을 프로세스한다. 제3 MCD ASIC은 라인들 3, 6, 9, ..., L을 프로세스한다. 도 10 및 도 11을 참조하면, 화상 프로세싱 유닛(16)의 출력에서의 FIFO(104)는 프레임 메모리/포맷 유닛(17)에 전달하기 위해 데이타의 라인들을 저장한다. DMDRAM의 8개의 열들은 병렬로 동작하여, 임의의 소정의 시간에, 데이타의 3개의 라인들은 DMDRAM에 대해서 판독된다.
레벨 2 SLM(18)을 갖는 시스템(50)의 경우, 구성은 도 11의 구성과 유사하지만, 메모리/포맷 유닛(17)은 칼라당 4개의 DMDRAM들을 갖는다.
본 발명은 특정 실시예들을 참조하여 기술되었으나, 이 설명은 제한적인 의미로 해석되어서는 안된다. 기술된 실시예들의 여러 가지 변경 뿐만 아니라 다른 실시예들이 가능함을 본 기술 분야에 숙련된 자들이라면 명백히 알 수 있을 것이다. 따라서, 첨부한 특허 청구의 범위는 본 발명의 진정한 범위 내에 속한 모든 변경들을 포함함을 주지해야 한다.

Claims (20)

  1. 서로 다른 수평 및 수직 입력 해상도를 각각 갖는 여러 가지 입력 신호들 중 하나일 수 있는 입력 신호로부터 획득된 데이타로부터 이미지들을 디스플레이하기 위한 것으로, 소정의 입력 사이즈를 갖는 직렬 비디오 프로세서(SVP)들 및 소정의 수직 및 수평 출력 해상도를 갖는 공간 광 변조기(SLM)들을 사용하는 투영 디스플레이 시스템에 있어서,
    상기 입력 신호가 YUV 아날로그 입력 신호이면 YUV 데이타를 제공하고, 상기 YUV 아날로그 입력 신호의 신호 타입을 검출하며, 상기 신호 타입을 나타내는 YUV 제어 신호를 제공하고, 상기 YUV 아날로그 입력 신호를 샘플링하는 아날로그-디지탈 변환기를 갖는 아날로그 신호 인터페이스 ;
    상기 YUV 데이타와 상기 YUV 제어 신호를 수신하고, 상기 YUV 제어 신호에 응답하여 인터레이스-프로그레시브 스캔 변환을 실행하기 위한 제1 및 제2 SVP를 갖는 YUV-데이타 프로세싱 유닛 ;
    상기 입력 신호가 디지탈 입력 신호이면 RGB 데이타를 제공하고, 상기 디지탈 입력 신호의 신호 타입을 검출하며, 상기 신호 타입을 나타내는 RGB 제어 신호를 제공하고, 각각의 RGB 칼라를 위한 3개의 데이타 경로들을 통해 상기 RGB 데이타를 제공하는 디지탈 신호 인터페이스 ;
    상기 RGB 데이타와 상기 RGB 제어 신호를 수신하고, 상기 디지탈 신호 인터페이스로부터의 상기 각각의 데이타 경로를 위한 3개의 복제 집합(duplicate set)의 구성 소자들을 갖는 RGB-데이타 프로세싱 유닛 - 상기 각 집합의 구성 소자는 상기 RGB-데이타 프로세싱 유닛 내에서 복수의 서브 경로들을 생성하기 위한 FIFO(first-in first-out) 메모리들, 상기 수평 입력 해상도를 상기 SVP 입력 사이즈로 감소시키기 위한 다운스케일링 프로세서들 및 상기 RGB 제어 신호에 응답하여 상기 수직 입력 해상도를 스케일링하는 SVP를 가짐 - ;
    상기 YUV-데이타 프로세싱 유닛으로부터 상기 YUV 데이타를 또는 상기 RGB-데이타 프로세싱 유닛으로부터 상기 RGB 데이타를 수신하고, 상기 YUV 데이타의 칼라 스페이스 변환을 실행하기 위한 매트릭스 승산기, 디감마(de-gamma)를 실행하기 위한 룩업 테이블(look-up table), 및 복수의 데이타 경로들을 통해 프레임 메모리에 데이타를 제공하기 위한 FIFO 메모리들을 구비함으로써 디스플레이-예비(display-ready) RGB 데이타를 제공하는 화질 유닛 ;
    상기 디스플레이-예비 RGB 데이타를 비트-플레인 포맷(bit-plane format)으로 포맷하기 위한 포맷 회로와, 상기 SLM에 전달하기 위해 상기 디스플레이-예비 RGB 데이타를 저장하기 위한 메모리 셀들을 갖는 프레임 메모리 ;
    상기 각각의 칼라를 위한 것으로, 상기 비트-플레인(bit-plane) 포맷으로 디스플레이-예비 RGB 데이타를 기초로 이미지들을 생성하기 위한 3개의 SLM ; 및
    상기 YUV 제어 신호 또는 상기 RGB 제어 신호를 수신하고, 상기 제어 신호에 응답하여 상기 아날로그 신호 인터페이스, 상기 YUV-데이타 프로세싱 유닛, 상기 디지탈 신호 인터페이스, 상기 RGB-데이타 프로세싱 유닛, 상기 화질 유닛, 상기 프레임 메모리 및 상기 SLM에 타이밍 신호를 전달하는 타이밍 유닛을 포함하는 투영 디스플레이 시스템.
  2. 제1항에 있어서, 상기 YUV-데이타 프로세싱 유닛이 상기 제2 SVP는 상기 YUV 제어 신호에 응답하여 상기 수직 입력 해상도를 스케일링하는 것을 특징으로 하는 투영 디스플레이 시스템.
  3. 제1항에 있어서, 상기 YUV-데이타 프로세싱 유닛은 상기 제2 SVP 로부터 상기 YUV 데이타를 수신하고 상기 YUV 데이타를 복수의 서브 경로들로 분할하는 FIFO들을 더 포함하고, 상기 수평 입력 해상도를 스케일링하는 상기 복수의 서브 경로들 각각에 대한 수평 스케일링 프로세서를 더 포함하는 것을 특징으로 하는 투영 디스플레이 시스템.
  4. 제1항에 있어서, 상기 YUV-데이타 프로세싱 유닛은 상기 YUV 데이타의 휘도 성분의 픽셀 해상도를 증가시키는 것을 특징으로 하는 투영 디스플레이 시스템.
  5. 제1항에 있어서, 상기 RGB-데이타 프로세싱 유닛은 상기 SVP로부터 상기 RGB 데이타를 수신하고, 상기 서브 경로들을 다시 상기 3개의 데이타 경로들로 결합시키는 멀티플렉서를 더 포함하는 것을 특징으로 하는 투영 디스플레이 시스템.
  6. 제1항에 있어서, 상기 RGB-데이타 프로세싱 유닛은 상기 서브 경로들을 통해상기 RGB 데이타를 상기 화질 유닛에 전달하고, 상기 화질 유닛은 상기 매트릭스 승산기, 상기 룩업 테이블 및 상기 FIFO 메모리들을 각각 갖는 3개의 복제 데이타 경로들을 갖는 것을 특징으로 하는 투영 디스플레이 시스템.
  7. 제1항에 있어서, 상기 RGB-데이타 프로세싱 유닛은 상기 SVP로부터 상기 RGB 데이타를 수신하여 RGB 데이타를 수평으로 스케일링하는 상기 서브 경로들 각각에 대한 수평 스케일링 프로세서를 더 포함하는 것을 특징으로 하는 투영 디스플레이 시스템.
  8. 제1항에 있어서, 상기 화질 유닛은 응용 주문형 집적 회로(Application Specific Integrated Circuit, ASIC)로 구현되는 것을 특징으로 하는 투영 디스플레이 시스템.
  9. 제8항에 있어서, 상기 화질 유닛은 복수의 데이타 경로들을 위해 복제되는 것을 특징으로 하는 투영 디스플레이 시스템.
  10. 제1항에 있어서, 상기 프레임 메모리는 비디오 랜덤 액세스 메모리(VRAM) 및 포맷 회로로 구성되는 것을 특징으로 하는 투영 디스플레이 시스템.
  11. 제1항에 있어서, 상기 프레임 메모리는 단일 디바이스의 상기 메모리셀들 및상기 포맷 회로를 갖는 응용 주문형 집적 회로이고, 상기 디바이스는 상기 SLM의 해상도에 따라 복제되는 것을 특징으로 하는 투영 디스플레이 시스템.
  12. 제1항에 있어서, 상기 아날로그 신호 인터페이스는 상기 입력 신호가 RGB 아날로그 입력 신호이면 RGB 데이타를 더 제공하고, 상기 RGB 아날로그 입력 신호의 타입을 검출하며, 상기 RGB 제어 신호를 제공하고, 상기 RGB 데이타를 상기 RGB-데이타 프로세싱 유닛에 전달하는 것을 특징으로 하는 투영 디스플레이 시스템.
  13. 서로 다른 수평 및 수직 입력 해상도를 각각 갖는 여러 가지 입력 신호들 중 하나일 수 있는 입력 신호로부터 획득된 데이타로부터 이미지들을 디스플레이하기 위한 것으로, 소정의 수직 및 수평 출력 해상도를 갖는 공간 광 변조기(SLM)들을 사용하는 투영 디스플레이 시스템에 있어서,
    상기 입력 신호가 YUV 아날로그 입력 신호이면 YUV 데이타를 제공하고, 상기 YUV 아날로그 입력 신호의 신호 타입을 검출하며, 상기 신호 타입을 나타내는 YUV 제어 신호를 제공하고, 상기 YUV 아날로그 입력 신호를 샘플링하는 아날로그-디지탈 변환기를 갖는 아날로그 신호 인터페이스 ;
    상기 YUV 데이타와 상기 YUV 제어 신호를 수신하고, 상기 YUV 제어 신호에 응답하여 인터레이스-프로그레시브 스캔 변환을 실행하기 위한 제1 및 제2 직렬 비디오 프로세서(SVP)를 가지며, 상기 제2 SVP로부터 상기 YUV 데이타를 수신하여 상기 YUV 데이타를 복수의 서브 경로들로 분할하는 FIFO들을 갖고, 상기 YUV 제어 신호에 응답하여 상기 YUV 데이타를 수평으로 스케일링하는 상기 복수의 서브경로들 각각에 대한 수평 스케일링 프로세서를 갖는 YUV-데이타 프로세싱 유닛 ;
    상기 입력 신호가 디지탈 입력 신호이면 RGB 데이타를 제공하고, 상기 디지탈 입력 신호의 신호 타입을 검출하며, 상기 신호 타입을 나타내는 RGB 제어 신호를 제공하고, 각각의 RGB 칼라를 위한 3개의 데이타 경로들을 통해 상기 RGB 데이타를 제공하는 디지탈 신호 인터페이스 ;
    상기 RGB 데이타와 상기 RGB 제어 신호를 수신하고, 상기 디지탈 신호 인터페이스로부터의 상기 각각의 데이타 경로를 위한 3개의 복제 집합의 구성 소자들을 갖는 RGB-데이타 프로세싱 유닛 - 상기 각 집합의 구성 소자는 상기 RGB-데이타 프로세싱 유닛 내에서 복수의 서브 경로들을 생성하기 위한 FIFO(first-in first-out) 메모리들과, 상기 RGB 제어 신호에 응답하여 상기 RGB 데이타를 수평으로 스케일링하는 상기 서브 경로들 각각에 대한 수평 스케일링 프로세서를 가짐 - ;
    상기 YUV-데이타 프로세싱 유닛으로부터 상기 YUV 데이타를 또는 상기 RGB-데이타 프로세싱 유닛으로부터 상기 RGB 데이타를 수신하고, 복수의 복제 데이타 경로들을 갖는 것으로, 상기 YUV 데이타의 칼라 스페이스 변환을 실행하기 위한 매트릭스 승산기, 디감마를 실행하기 위한 룩업 테이블, 및 복수의 데이타 경로들을 통해 프레임 메모리에 데이타를 제공하기 위한 FIFO 메모리들을 구비함으로써 각각의 데이타 경로가 디스플레이-예비 RGB 데이타를 제공하는 화질 유닛 ;
    상기 디스플레이-예비 RGB 데이타를 비트-플레인 포맷으로 포맷하기 위한 포맷 회로와, 상기 SLM에 전달하기 위해 상기 디스플레이-예비 RGB 데이타를 저장하기 위한 메모리 셀을 갖는 프레임 메모리 - 상기 메모리 셀은 상기 화질 유닛과 데이터 통신함으로써, 상기 프레임 메모리가 상기 디스플레이-예비 RGB 데이타의 복수의 라인들을 병렬로 수신할 수 있음 - ;
    각각의 상기 칼라를 위한 것으로, 상기 비트-플레인 포맷으로 디스플레이-예비 RGB 데이타를 기초로 이미지들을 생성하기 위한 3개의 SLM들 ; 및
    상기 시스템의 상술된 소자들 각각과 데이타 통신하고, 상기 YUV 제어 신호 또는 상기 RGB 제어 신호를 수신하고, 상기 제어 신호에 응답하여 타이밍 신호들을 전달하는 타이밍 유닛을 포함하는 투영 디스플레이 시스템.
  14. 제13항에 있어서, 상기 YUV-데이타 프로세싱 유닛은 상기 입력 해상도를 수직으로 스케일링하기 위한 수직 스케일링 프로세서를 포함하는 것을 특징으로 하는 투영 디스플레이 시스템.
  15. 제14항에 있어서, 상기 YUV-데이타 프로세싱 유닛의 상기 제2 SVP는 상기 입력 해상도의 수직 스케일링을 실행하는 것을 특징으로 하는 투영 디스플레이 시스템.
  16. 제13항에 있어서, 상기 RGB-데이타 프로세싱 유닛은 상기 입력 해상도를 수직으로 스케일하기 위해 각각의 상기 서브 경로들 상에 수직 스케일링 프로세서들을 갖는 것을 특징으로 하는 투영 디스플레이 시스템.
  17. 제16항에 있어서, 상기 수직 스케일링 프로세서들이 SVP들인 것을 특징으로 하는 투영 디스플레이 시스템.
  18. 제13항에 있어서, 상기 YUV-데이타 프로세싱 유닛의 상기 수평 스케일링 프로세서들이 SVP들인 것을 특징으로 하는 투영 디스플레이 시스템.
  19. 제13항에 있어서, 상기 RGB-프로세싱 유닛의 상기 수평 스케일링 프로세서들이 SVP들인 것을 특징으로 하는 투영 디스플레이 시스템.
  20. 제13항에 있어서, 상기 프레임 메모리는 단일 디바이스에 집적된 상기 메모리 셀들 및 상기 포맷 회로를 갖는 응용 주문형 집적 회로이고, 상기 디바이스는 상기 SLM의 해상도에 따라 복제되는 것을 특징으로 하는 투영 디스플레이 시스템.
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