JPH10145434A - 伝送レート差吸収回路 - Google Patents

Abstract

(57)【要約】 【課題】この発明は、最小限のメモリを用いて、入力デ
ータ長とパケット長との違いによる伝送レートの差を吸
収し得る伝送レート差吸収回路を提供することを課題と
している。 【解決手段】単位ブロック中に複数の有効パケットを有
した入力データから、有効パケット相互間に付随した不
用データを除く、複数の有効パケットのみを配列させた
データを生成する有効パケット抽出手段21a と、入力デ
ータから、不用データを検出する不用データ検出手段21
f と、不用データ検出手段21f によって検出された不用
データをカウントし、少なくとも単位パケット長になっ
た時点で、カウントされた不用データ長に相当するダミ
ーパケットを、有効パケット抽出手段の出力データ内の
有効パケット相互間に挿入するダミーパケット挿入手段
21gとを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、有効データパケ
ット間にダミーパケットを挿入して、入力データ長とパ
ケット長との違いによる伝送レートの差を吸収する伝送
レート差吸収回路に関する。

【０００２】

【従来の技術】周知のように、データのパケット伝送に
あっては、有効パケット相互間にダミーパケットを挿入
して、入力データ長とパケット長との違いによる伝送レ
ートの差を吸収する伝送レート差吸収回路が採用されて
いる。この伝送レート差吸収回路は、例えばＤＶＣ(Dig
ital Video Cassette Recorder) ＢＵＳデータのよう
な１フレームを１つの単位とし、そのフレーム中の単位
パケット毎に映像データや音声データが存在し、そのパ
ケット間に不用なデータが混在しているようなデータ列
を、ある単位で１まとめにして、このデータ列の先頭に
ヘッダーを付加してパケット伝送している。

【０００３】ここで、パケット伝送において、１まとめ
にするデータ長に対してパケット長が短い場合、伝送レ
ート差吸収回路は、余分な不用データを取り除き、この
不用データをある単位に１まとめにして１フレーム期間
のどこかに移動させる必要が生じる。このような場合の
うち、 （１）パケットをフレームに対して前詰めにしたい場
合、伝送レート差吸収回路は、図５（ａ）に示すよう
に、余分な不用データを有効パケットの後部に１まとめ
にするために、１フレームメモリ１１を使用してデータ
を１度全部取り込む必要がある。

【０００４】（２）有効パケット間にダミーデータを集
めたパケットを挿入する場合、伝送レート差吸収回路
は、図５（ｂ）に示すように、ＲＡＭ(Random Access M
emory)等のメモリ１２を使用して、不用データがある単
位のパケット長になるまで入力データを取り込んで、メ
モリ１２内でデータの並び換えを行なっている。

【０００５】しかしながら、上記いずれの場合でも、伝
送レート差吸収回路は、メモリ内に入力データをすべて
取り込むため、大容量のメモリが必要となるという問題
が生じている。

【０００６】

【発明が解決しようとする課題】以上のように、従来の
伝送レート差吸収回路では、入力データ長とパケット長
との違いによる伝送レートの差を吸収する際に、メモリ
内に入力データを全て取り込んで並び換えを行なってい
るため、入力データを取り込む分の大容量のメモリが必
要となるという問題を有している。

【０００７】この発明の目的は、最小限のメモリを用い
て、入力データ長とパケット長との違いによる伝送レー
トの差を吸収し得る伝送レート差吸収回路を提供するこ
とにある。

【０００８】

【課題を解決するための手段】この発明に係る伝送レー
ト差吸収回路は、単位ブロック中に複数の有効パケット
を有した入力データから、有効パケット相互間に付随し
た不用データを除く、複数の有効パケットのみを配列さ
せたデータを生成する有効パケット抽出手段と、入力デ
ータから、不用データを検出する不用データ検出手段
と、入力データに基づいて、有効パケット抽出手段を制
御するとともに、不用データ検出手段によって検出され
た不用データをカウントし、少なくとも単位パケット長
になった時点で、カウントされた不用データ長に相当す
るダミーパケットを、有効パケット抽出手段の出力デー
タ内の有効パケット相互間に挿入するダミーパケット挿
入手段とを備えるようにしたものである。

【０００９】この構成によれば、単位パケット長分のデ
ータを格納できる記憶容量を有するメモリを単位ブロッ
ク内で複数用いることによって、入力データ長とパケッ
ト長との違いによる伝送レートの差を吸収する場合に、
単位ブロックの入力データに対する並び換え処理及びダ
ミーパケットの挿入を行なうことができる。

【００１０】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。図１は、この発明
の一実施形態が適用されるＤＶＣシステムの送信部を示
している。

【００１１】図１において、まず、ＤＶＣ ＢＵＳから
出力されたＤＶＣＰｒｏの圧縮データ（バスクロック
９．０ＭＨｚ）は、ＤＶＣＳパケット回路２１に供給さ
れる。ＤＶＣＳパケット回路２１は、供給された圧縮デ
ータからブランク（無効）データを削除して、先頭にヘ
ッダー６バイトを付加し、誤り訂正付加回路２２に出力
している。

【００１２】誤り訂正付加回路２２は、ＤＶＣＳパケッ
ト回路２１から出力されたデータに、誤り訂正のための
符号４バイトを付加している。誤り訂正付加回路２２か
ら出力されたデータは、伝送同期付加回路２３にて伝送
同期用の符号２バイトが付加され、Ｐ／Ｓ( Parallel/S
erial)変換回路２４にてパラレルバスデータからシリア
ルデータへ変換される。このシリアルデータは、“０”
か“１”が続いて連続しないようにするとともに、擬似
同期クロックを防ぐために、スクランブル回路２５にて
擬似ランダム列にスクランブルがかけられる。このスク
ランブルは、１０次ランダマイズで行なっている。

【００１３】スクランブルがかけられたデータは、１６
Ｂ(Bit) １Ｃ(Complementary) 付加回路２６にて、１６
ビット毎にコンプリメンタリーデータを１ビット付加さ
れ、ＮＲＺＩ(Noise Reduction Zero Inverter) ２７に
て、雑音低減等のＮＲＺＩ変換処理を施され、以後、ド
ライバー回路２８を経由して受信側に送信される。

【００１４】図２は、上記ＤＶＣＳパケット回路２１に
おける信号動作を示している。すなわち、図２（ａ）に
示す信号は、ＤＶＣ圧縮データからブランクデータを削
除してシリアル伝送する場合の信号である。この信号の
実効伝送レートは、約２８Ｍｂｐｓである。これにパケ
ットのヘッダー、伝送同期や誤り訂正符号等のビットを
付加しても約３０〜３１Ｍｂｐｓになり、伝送する場合
には約５〜６Ｍｂｐｓに相当するブランクが生じ、この
ブランクに擬似同期ロックがかけられる。このブランク
による擬似同期ロックを防ぐ対策としては、図２（ｂ）
に示すように、ブランキング期間にダミーパケットを挿
入し、ブランクを１パケット長以下に減らすことが考え
られる。

【００１５】ここで、図３は、上記ＤＶＣＳパケット回
路２１内に適用されるこの発明の一実施形態を示し、図
４は、一実施形態による信号の動作を示している。すな
わち、ＤＶＣＳパケット回路２１は、複数のシフトレジ
スタ２１ａ１〜２１ａｎ，スイッチ２１ｂ，不用データ
検出回路２１ｆ及びタイミング制御回路２１ｇを備えて
いる。このシフトレジスタ２１ａは、少なくとも１パケ
ット分のデータを蓄えられるものである。また、複数の
シフトレジスタ２１ａ１〜２１ａｎには、それぞれ出力
端子２１ｃ１〜２１ｃｎが設けられている。

【００１６】入力端子２１ｄに供給された図４（ａ）に
示す如くｎパケット分のデータを有する例えば１フレー
ムの入力データは、シフトレジスタ２１ａ１〜２１ａｎ
へそれぞれ１パケットづつ格納される。すなわち、シフ
トレジスタ２１ａｎには、１フレームのデータのうちの
１パケットデータが格納され、以後、シフトレジスタ２
１ａ１には、ｎパケットデータが格納されることにな
る。

【００１７】また、不用データ検出回路２１ｆには、図
４（ｃ）に示すように、有効パケットをＨ（ハイ）レベ
ルで示し、不用データをＬ（ロー）レベルで示すゲート
信号が供給される。不用データ検出回路２１ｆは、１フ
レーム中に混在する不用データを全て検出する。この検
出結果に対応する信号は、タイミング制御回路２１ｇに
てカウントされ、カウントされた不用データが少なくと
も１パケット長になった時点で、タイミング信号として
スイッチ２１ｂの制御端に与えられる。

【００１８】そして、スイッチ２１ｂは、タイミング制
御回路２１ｇからのタイミング信号によって、ＧＮＤ
（基準電位点）に倒されることになる。この期間に、ダ
ミーパケットである無効パケットが、出力端子２１ｅか
ら取り出される１フレームの出力データに挿入されるこ
とになる。

【００１９】また、タイミング制御回路２１ｇは、図４
（ｃ）に示すゲート信号を入力し、このゲート信号のＨ
レベル期間にシフトレジスタ２１ａ１〜２１ａｎに有効
パケットが格納されるようなタイミング信号を、シフト
レジスタ２１ａ１〜２１ａｎに出力する。

【００２０】すなわち、シフトレジスタ２１ａ１〜２１
ａｎは、タイミング制御回路２１ｇからのタイミング信
号に基づいて、１パケット長の有効パケットのみをそれ
ぞれ格納することになる。このため、シフトレジスタ２
１ａ１〜２１ａｎの出力は、スイッチ２１ｂの順次切替
動作によって、有効パケットのみが配列されたデータと
して出力端子２１ｅから取り出される。

【００２１】なお、スイッチ２１ｂは、１パケット分の
有効なデータがシフトレジスタ２１ａに蓄積される間、
タイミング制御回路２１ｇにてＧＮＤに倒されており、
これにより無効パケットが出力データの先頭に挿入され
ることになる。そして、シフトレジスタ２１ａに１パケ
ット分のデータが蓄積された時点で、スイッチ２１ｂ
は、出力端子２１ｃｎに切り替えられ、以後、１パケッ
ト周期毎に順次切り替えが行なわれる。

【００２２】このため、出力端子２１ｅから取り出され
たデータは、図４（ｂ）に示すように、不用データが取
り除かれ、代わって無効パケットが有効パケット相互間
に挿入されたことになる。

【００２３】したがって、上記実施形態によれば、１パ
ケット分の有効なデータを格納する複数のシフトレジス
タ２１ａ１〜２１ａｎ、それぞれのシフトレジスタ２１
ａ１〜２１ａｎの出力を順次切り替えるスイッチ２１
ｂ，不用データ検出回路２１ｆ及びタイミング制御回路
２１ｇを用い、シフトレジスタ２１ａ１〜２１ａｎに１
パケット分の有効なデータが格納される期間に、タイミ
ング制御回路２１ｇにてスイッチ２１ｂをＧＮＤに倒す
ように制御し、１パケット分の無効パケットデータを出
力データに挿入している。このため、使用するシフトレ
ジスタ２１ａは、各々最小限の１パケット分のみの容量
となる。

【００２４】また、挿入していく無効パケットのタイミ
ングは、 パケット長／集める１単位の不用なデータ長＝挿入して
いくｎ有効パケット間隔 となる。

【００２５】なお、上記実施形態では、シフトレジスタ
２１ａを使用しているが、少なくとも１パケット分のデ
ータを蓄えられるメモリ等を使用するようにしてもよ
い。さらに、上記実施形態以外にも、データ長がパケッ
ト長よりも長い場合に生じる不用データのみを、シフト
レジスタ２１ａに格納し、１パケット長になった時点
で、出力データの有効パケット間に１パケット長の不用
データを挿入するようにしてもよい。なお、この発明は
上記各実施形態に限定されるものではなく、この他その
要旨を逸脱しない範囲で種々変形して実施することがで
きる。

【００２６】

【発明の効果】以上詳述したようにこの発明によれば、
最小限のメモリを用いて、入力データ長とパケット長と
の違いによる伝送レートの差を吸収し得る伝送レート差
吸収回路を提供することができる。

【図面の簡単な説明】

【図１】この発明に係る伝送レート差吸収回路の一実施
形態が適用されるシステムの送信部を説明するために示
すブロック構成図。

【図２】同システムにおけるＤＶＣＳパケット回路の信
号動作を説明するために示す図。

【図３】この発明の一実施形態を示すブロック構成図。

【図４】同実施形態における信号動作を説明するために
示す図。

【図５】従来の伝送レート差吸収回路に使用されたメモ
リを説明するために示す図。

【符号の説明】

２１ａ１〜２１ａｎ…シフトレジスタ、 ２１ｂ…スイッチ、 ２１ｄ…入力端子、 ２１ｅ…出力端子、 ２１ｆ…不用データ検出回路、 ２１ｇ…タイミング制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 単位ブロック中に複数の有効パケットを
   有した入力データから、有効パケット相互間に付随した
   不用データを除く、複数の前記有効パケットのみを配列
   させたデータを生成する有効パケット抽出手段と、 前記入力データから、前記不用データを検出する不用デ
   ータ検出手段と、 前記入力データに基づいて、前記有効パケット抽出手段
   を制御するとともに、前記不用データ検出手段によって
   検出された前記不用データをカウントし、少なくとも単
   位パケット長になった時点で、カウントされた前記不用
   データ長に相当するダミーパケットを、前記有効パケッ
   ト抽出手段の出力データ内の有効パケット相互間に挿入
   するダミーパケット挿入手段とを具備してなることを特
   徴とする伝送レート差吸収回路。
2. 【請求項２】 前記有効パケット抽出手段は、複数配置
   されており、少なくとも単位パケット長分の有効なデー
   タを格納する記憶手段と、複数の前記記憶手段の出力を
   それぞれパケット周期毎に順次切り替えて導出する導出
   手段とを有し、 前記ダミーパケット挿入手段は、前記導出手段の入力側
   を基準電位点に接続させるように制御する手段を有して
   なることを特徴とする請求項１記載の伝送レート差吸収
   回路。
3. 【請求項３】 前記記憶手段は、シフトレジスタである
   ことを特徴とする請求項２記載の伝送レート差吸収回
   路。