JPH1013866A - 電子式交換機用インターフェース回路 - Google Patents
電子式交換機用インターフェース回路Info
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- JPH1013866A JPH1013866A JP8163395A JP16339596A JPH1013866A JP H1013866 A JPH1013866 A JP H1013866A JP 8163395 A JP8163395 A JP 8163395A JP 16339596 A JP16339596 A JP 16339596A JP H1013866 A JPH1013866 A JP H1013866A
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Abstract
(57)【要約】
【課題】 データ端末が送信側でアボート／休止手順に
より１の連続データを出力している場合であっても、受
信側でデジタル専用線の障害と誤検出することを回避し
得る電子式交換機用インターフェース回路を提供するこ
と。 【解決手段】 このデータ端末用インターフェース回路
３ａは、データ端末１ａからのデータを入力して１〜８
ビット分遅延させてそれぞれ遅延信号を出力する遅延回
路９と、遅延信号から１の個数を計数し、８ビット分遅
延させた値に１が所定数連続し，且つ１〜７ビット分ま
で遅延した値が全て１であることを計数検出して計数信
号を出力する計数回路１１と、計数信号に基づいて遅延
回路９の８ビット分遅延させた遅延信号の１の値のデー
タを０に書き換えるマスク回路１０とから成り、これら
の各回路は合わせてデータ端末１ａからのデータに関し
て１が所定数連続した場合に１の値を０に置き換えるデ
ータ置換手段として働く。
より１の連続データを出力している場合であっても、受
信側でデジタル専用線の障害と誤検出することを回避し
得る電子式交換機用インターフェース回路を提供するこ
と。 【解決手段】 このデータ端末用インターフェース回路
３ａは、データ端末１ａからのデータを入力して１〜８
ビット分遅延させてそれぞれ遅延信号を出力する遅延回
路９と、遅延信号から１の個数を計数し、８ビット分遅
延させた値に１が所定数連続し，且つ１〜７ビット分ま
で遅延した値が全て１であることを計数検出して計数信
号を出力する計数回路１１と、計数信号に基づいて遅延
回路９の８ビット分遅延させた遅延信号の１の値のデー
タを０に書き換えるマスク回路１０とから成り、これら
の各回路は合わせてデータ端末１ａからのデータに関し
て１が所定数連続した場合に１の値を０に置き換えるデ
ータ置換手段として働く。
Description
【０００１】
【発明の属する技術分野】本発明は、主として６４Ｋｂ
ｐｓ以上の高速データをデジタル専用線に伝送するため
の電子式交換機用インターフェース回路に関する。
ｐｓ以上の高速データをデジタル専用線に伝送するため
の電子式交換機用インターフェース回路に関する。
【０００２】
【従来の技術】従来、データ端末間でインターフェース
回路を含む電子式交換機（ＰＢＸ）を用いて高速にデー
タ伝送を行うためのデータ伝送システムとしては、例え
ば図５に示すような構成のものが挙げられる。
回路を含む電子式交換機（ＰＢＸ）を用いて高速にデー
タ伝送を行うためのデータ伝送システムとしては、例え
ば図５に示すような構成のものが挙げられる。
【０００３】このデータ伝送システムでは、特定のデー
タ端末１ａから送出した送出データを電子式交換機（Ｐ
ＢＸ）２ａに備えられる端末用インターフェース回路３
ａ，時分割スイッチ（ＴＤＳＷ）４ａ，及びデジタル専
用線用インターフェース回路５ａを介して回線終端装置
（ＤＳＵ）６ａへ伝送することでデジタル専用線に出力
する。又、このデジタル専用線に出力されたデータは、
加入者線の専用線サービス取扱所内の終端装置（ＬＴ）
７ａ，７ｂを介して回線終端装置６ｂへ伝送されること
で電子式交換機（ＰＢＸ）２ｂに入力され、この電子式
交換機（ＰＢＸ）２ｂに備えられるデジタル専用線用イ
ンターフェース回路５ｂ，時分割スイッチ（ＴＤＳＷ）
４ｂ，及び端末用インターフェース回路３ｂを経て他の
データ端末１ｂに伝送される。
タ端末１ａから送出した送出データを電子式交換機（Ｐ
ＢＸ）２ａに備えられる端末用インターフェース回路３
ａ，時分割スイッチ（ＴＤＳＷ）４ａ，及びデジタル専
用線用インターフェース回路５ａを介して回線終端装置
（ＤＳＵ）６ａへ伝送することでデジタル専用線に出力
する。又、このデジタル専用線に出力されたデータは、
加入者線の専用線サービス取扱所内の終端装置（ＬＴ）
７ａ，７ｂを介して回線終端装置６ｂへ伝送されること
で電子式交換機（ＰＢＸ）２ｂに入力され、この電子式
交換機（ＰＢＸ）２ｂに備えられるデジタル専用線用イ
ンターフェース回路５ｂ，時分割スイッチ（ＴＤＳＷ）
４ｂ，及び端末用インターフェース回路３ｂを経て他の
データ端末１ｂに伝送される。
【０００４】このデータ伝送システムおいて、デジタル
専用線として１９２Ｋｂｐｓ〜６１４４Ｋｂｐｓを利用
する場合、ＪＴ−Ｉ４３１−ａ（専用線−次群速度ユー
ザ・網インターフェースレイヤ１仕様），ＪＴ−Ｇ７０
３−ａ（専用線二次群速度ユーザ・網インターフェー
ス：レイヤ１仕様）のＴＴＣ標準に示されるように、電
子式交換機（ＰＢＸ）２ａ及び回線終端装置（ＤＵＳ）
６ａの間，回線終端装置（ＤＵＳ）６ａ及び終端装置
（ＬＴ）７ａの間，或いは終端装置（ＬＴ）７ａ及び終
端装置（ＬＴ）７ｂの間で障害が起こった場合、電子式
交換機（ＰＢＸ）２ｂに対して主信号全１（フレームビ
ットを除く全タイムスロットのデータを１に固定する処
理）により、障害の発生を通知する。
専用線として１９２Ｋｂｐｓ〜６１４４Ｋｂｐｓを利用
する場合、ＪＴ−Ｉ４３１−ａ（専用線−次群速度ユー
ザ・網インターフェースレイヤ１仕様），ＪＴ−Ｇ７０
３−ａ（専用線二次群速度ユーザ・網インターフェー
ス：レイヤ１仕様）のＴＴＣ標準に示されるように、電
子式交換機（ＰＢＸ）２ａ及び回線終端装置（ＤＵＳ）
６ａの間，回線終端装置（ＤＵＳ）６ａ及び終端装置
（ＬＴ）７ａの間，或いは終端装置（ＬＴ）７ａ及び終
端装置（ＬＴ）７ｂの間で障害が起こった場合、電子式
交換機（ＰＢＸ）２ｂに対して主信号全１（フレームビ
ットを除く全タイムスロットのデータを１に固定する処
理）により、障害の発生を通知する。
【０００５】デジタル専用線用インターフェース回路５
ｂ内の主信号全１検出回路８は、デジタル回線上のエラ
ーの発生を考慮し、特定の割合以上０がないとき、主信
号全１と判断する。例えば、１０００ビット中に０が３
個以下ならば（１０-3のエラーレート）、主信号全１と
判断する。
ｂ内の主信号全１検出回路８は、デジタル回線上のエラ
ーの発生を考慮し、特定の割合以上０がないとき、主信
号全１と判断する。例えば、１０００ビット中に０が３
個以下ならば（１０-3のエラーレート）、主信号全１と
判断する。
【０００６】こうした場合、電子式交換機（ＰＢＸ）２
ｂでは、主信号全１を検出すると、通信をデジタル専用
線からＩＳＤＮ網に切り替える等の処理を行う。
ｂでは、主信号全１を検出すると、通信をデジタル専用
線からＩＳＤＮ網に切り替える等の処理を行う。
【０００７】因みに、このようなデータ伝送及びその障
害発生や交換機を含むデータ伝送システムに関連する公
知技術としては、特開昭５７−８７２６４号公報に開示
されたハイレベル伝送制御手順回線監視方式，特開昭５
９−４２９５号公報に開示された交換機信号伝送方式，
特開昭６０−１２８７４２号公報に開示された伝送路障
害処理方式，特開平１−１７３９５８号公報に開示され
た電話機呼び出し信号方式，特開平１−２３５４３０号
公報に開示された光伝送路におけるラインレート監視方
法，特開平２−１９１０５５号公報に開示された入出力
機器識別回路，特開平４−１０７０２４号公報に開示さ
れたユーザ網インターフェースでの障害監視方式等が挙
げられる。
害発生や交換機を含むデータ伝送システムに関連する公
知技術としては、特開昭５７−８７２６４号公報に開示
されたハイレベル伝送制御手順回線監視方式，特開昭５
９−４２９５号公報に開示された交換機信号伝送方式，
特開昭６０−１２８７４２号公報に開示された伝送路障
害処理方式，特開平１−１７３９５８号公報に開示され
た電話機呼び出し信号方式，特開平１−２３５４３０号
公報に開示された光伝送路におけるラインレート監視方
法，特開平２−１９１０５５号公報に開示された入出力
機器識別回路，特開平４−１０７０２４号公報に開示さ
れたユーザ網インターフェースでの障害監視方式等が挙
げられる。
【０００８】
【発明が解決しようとする課題】上述したデータ伝送シ
ステムの送信を行う側の電子式交換機（ＰＢＸ）におけ
る端末用インターフェース回路では、単にデータ端末か
らのデータを時分割スイッチに伝送しているだけなの
で、データ端末が障害となるとＨＤＬＣ手順のアボート
／休止手順により１の連続データを出力してしまうた
め、受信側の電子式交換機（ＰＢＸ）がデジタル専用線
の障害であると誤検出してしまうという欠点がある。
ステムの送信を行う側の電子式交換機（ＰＢＸ）におけ
る端末用インターフェース回路では、単にデータ端末か
らのデータを時分割スイッチに伝送しているだけなの
で、データ端末が障害となるとＨＤＬＣ手順のアボート
／休止手順により１の連続データを出力してしまうた
め、受信側の電子式交換機（ＰＢＸ）がデジタル専用線
の障害であると誤検出してしまうという欠点がある。
【０００９】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、データ端末が送信
側でアボート／休止手順により１の連続データを出力し
ている場合であっても、受信側でデジタル専用線の障害
と誤検出することを回避し得る電子式交換機用インター
フェース回路を提供することにある。
なされたもので、その技術的課題は、データ端末が送信
側でアボート／休止手順により１の連続データを出力し
ている場合であっても、受信側でデジタル専用線の障害
と誤検出することを回避し得る電子式交換機用インター
フェース回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、データ
を送出する送信側のデータ端末に接続される電子式交換
機に備えられる電子式交換機用インターフェース回路に
おいて、データ端末から送出されるデータに関して１が
所定数連続した場合に該１の値を０に置き換えるデータ
置換手段を有する電子式交換機用インターフェース回路
が得られる。
を送出する送信側のデータ端末に接続される電子式交換
機に備えられる電子式交換機用インターフェース回路に
おいて、データ端末から送出されるデータに関して１が
所定数連続した場合に該１の値を０に置き換えるデータ
置換手段を有する電子式交換機用インターフェース回路
が得られる。
【００１１】又、本発明によれば、上記電子式交換機用
インターフェース回路において、データ置換手段は、デ
ータ端末からのデータを１〜８ビット分遅延させる遅延
手段と、８ビット分遅延させた値に前記１が所定数連続
し，且つ１〜７ビット分まで遅延した値が全て該１であ
ることを計数検出して計数信号を得る計数手段と、計数
信号に基づいて８ビット分遅延した１の値を０に書き換
えるデータ書き換え手段とから成る電子式交換機用イン
ターフェース回路が得られる。
インターフェース回路において、データ置換手段は、デ
ータ端末からのデータを１〜８ビット分遅延させる遅延
手段と、８ビット分遅延させた値に前記１が所定数連続
し，且つ１〜７ビット分まで遅延した値が全て該１であ
ることを計数検出して計数信号を得る計数手段と、計数
信号に基づいて８ビット分遅延した１の値を０に書き換
えるデータ書き換え手段とから成る電子式交換機用イン
ターフェース回路が得られる。
【００１２】更に、本発明によれば、上記何れかの電子
式交換機用インターフェース回路において、データ端末
側に配備されたデータ端末用インターフェース回路であ
る電子式交換機用インターフェース回路や、或いはデー
タ端末側から時分割切り替え手段を介して隔てて配備さ
れたデジタル専用線用インターフェース回路である電子
式交換機用インターフェース回路が得られる。
式交換機用インターフェース回路において、データ端末
側に配備されたデータ端末用インターフェース回路であ
る電子式交換機用インターフェース回路や、或いはデー
タ端末側から時分割切り替え手段を介して隔てて配備さ
れたデジタル専用線用インターフェース回路である電子
式交換機用インターフェース回路が得られる。
【００１３】
【作用】本発明の電子式交換機用インターフェース回路
では、送信側のデータ端末から送出するデータに所定の
個数１が連続した場合、その値を０に置き換えるため、
受信側のデジタル専用線用インターフェース回路が主信
号全１と誤検出することが避けられる。
では、送信側のデータ端末から送出するデータに所定の
個数１が連続した場合、その値を０に置き換えるため、
受信側のデジタル専用線用インターフェース回路が主信
号全１と誤検出することが避けられる。
【００１４】
【発明の実施の形態】以下に実施例を挙げ、本発明の電
子式交換機用インターフェース回路について、図面を参
照して詳細に説明する。
子式交換機用インターフェース回路について、図面を参
照して詳細に説明する。
【００１５】図１は、本発明の一実施例に係るデータ端
末用インターフェース回路の基本構成を示した回路ブロ
ック図である。
末用インターフェース回路の基本構成を示した回路ブロ
ック図である。
【００１６】このデータ端末用インターフェース回路３
ａは、データ端末１ａからのデータを入力して１〜８ビ
ット分遅延させてそれぞれ遅延信号を出力する遅延手段
としての遅延回路（シフトレジスタ）９と、遅延信号か
ら１の個数を計数し、８ビット分遅延させた値に１が所
定数連続し，且つ１〜７ビット分まで遅延した値が全て
１であることを計数検出して計数信号を出力する計数手
段としての計数回路１１と、計数信号に基づいて遅延回
路９の８ビット分遅延させた遅延信号の１の値のデータ
を０に書き換えるデータ書き換え手段としてのマスク回
路１０とから成っている。
ａは、データ端末１ａからのデータを入力して１〜８ビ
ット分遅延させてそれぞれ遅延信号を出力する遅延手段
としての遅延回路（シフトレジスタ）９と、遅延信号か
ら１の個数を計数し、８ビット分遅延させた値に１が所
定数連続し，且つ１〜７ビット分まで遅延した値が全て
１であることを計数検出して計数信号を出力する計数手
段としての計数回路１１と、計数信号に基づいて遅延回
路９の８ビット分遅延させた遅延信号の１の値のデータ
を０に書き換えるデータ書き換え手段としてのマスク回
路１０とから成っている。
【００１７】即ち、ここでの遅延回路９，計数回路１
１，及びマスク回路１０は、合わせてデータ端末からの
データに関して１が所定数連続した場合に１の値を０に
置き換えるデータ置換手段として働く。
１，及びマスク回路１０は、合わせてデータ端末からの
データに関して１が所定数連続した場合に１の値を０に
置き換えるデータ置換手段として働く。
【００１８】このうち、遅延回路９は、データ端末１ａ
からのデータをクロック信号ＣＬＫのタイミングに基づ
いて１〜８ビット分遅延させる。このため、遅延回路９
はデータを入力するためのデータ入力用ポートＤ及びク
ロック信号ＣＬＫを入力するためのクロック入力用ポー
トＣを有すると共に、遅延信号出力用にそれぞれ８ビッ
ト分の出力ポートＱ1 〜Ｑ8 を有している。
からのデータをクロック信号ＣＬＫのタイミングに基づ
いて１〜８ビット分遅延させる。このため、遅延回路９
はデータを入力するためのデータ入力用ポートＤ及びク
ロック信号ＣＬＫを入力するためのクロック入力用ポー
トＣを有すると共に、遅延信号出力用にそれぞれ８ビッ
ト分の出力ポートＱ1 〜Ｑ8 を有している。
【００１９】計数回路１１は、遅延回路９の８ビット分
遅延させたデータにおいて１が所定数連続し，且つ遅延
回路９の１〜７ビット分遅延させたデータが全て１の場
合、マスク回路１０に１の値のデータを０に書き換える
ことを指示する信号を出力する。この計数回路１１は、
遅延回路９における出力ポートＱ1 〜Ｑ7 からのそれぞ
れ１〜７ビット分シフトした遅延信号の論理積をとる７
入力論理積（ＡＮＤ）回路１２と、遅延回路９における
出力ポートＱ8 からの８ビット分シフトした遅延信号及
びクロック信号ＣＬＫの論理積をとる２入力論理積（Ａ
ＮＤ）回路１３と、遅延回路９における出力ポートＱ8
からの遅延信号及び後述するフリップフロップ１７の否
定出力ポート（Ｑのインバース）からの否定信号の論理
積をとる２入力論理積（ＡＮＤ）回路１４と、各論理積
（ＡＮＤ）回路１３，１４からの出力をそれぞれデータ
入力用ポートＤ，反転信号入力用ポート（Ｒのインバー
ス）から入力し、論理積（ＡＮＤ）回路１３からの出力
をカウントした結果を７ビット分の出力ポートＱ1 〜Ｑ
7 からそれぞれ出力し、論理積（ＡＮＤ）回路１４の値
が０となったときにリセットされるカウンタ１５と、カ
ウンタ１５における出力ポートＱ1 〜Ｑ7 からの７ビッ
ト分の出力が所定の個数（ここでは９３）を示す値とな
ったとき１を出力する組み合わせ回路１６と、組み合わ
せ回路１６からの出力，クロック信号ＣＬＫをそれぞれ
データ入力用ポートＤ，クロック入力用ポートＣから入
力し、組み合わせ回路１６の出力を１ビット分遅延させ
て否定出力ポート（Ｑのインバース）から否定信号とし
て出力するフリップフロップ１７と、組み合わせ回路１
６からの出力と論理積（ＡＮＤ）回路１２の出力との否
定論理積をとり、これらの出力が共に１のときに０を出
力する２入力否定論理積（ＮＡＮＤ）回路１８とから成
っている。
遅延させたデータにおいて１が所定数連続し，且つ遅延
回路９の１〜７ビット分遅延させたデータが全て１の場
合、マスク回路１０に１の値のデータを０に書き換える
ことを指示する信号を出力する。この計数回路１１は、
遅延回路９における出力ポートＱ1 〜Ｑ7 からのそれぞ
れ１〜７ビット分シフトした遅延信号の論理積をとる７
入力論理積（ＡＮＤ）回路１２と、遅延回路９における
出力ポートＱ8 からの８ビット分シフトした遅延信号及
びクロック信号ＣＬＫの論理積をとる２入力論理積（Ａ
ＮＤ）回路１３と、遅延回路９における出力ポートＱ8
からの遅延信号及び後述するフリップフロップ１７の否
定出力ポート（Ｑのインバース）からの否定信号の論理
積をとる２入力論理積（ＡＮＤ）回路１４と、各論理積
（ＡＮＤ）回路１３，１４からの出力をそれぞれデータ
入力用ポートＤ，反転信号入力用ポート（Ｒのインバー
ス）から入力し、論理積（ＡＮＤ）回路１３からの出力
をカウントした結果を７ビット分の出力ポートＱ1 〜Ｑ
7 からそれぞれ出力し、論理積（ＡＮＤ）回路１４の値
が０となったときにリセットされるカウンタ１５と、カ
ウンタ１５における出力ポートＱ1 〜Ｑ7 からの７ビッ
ト分の出力が所定の個数（ここでは９３）を示す値とな
ったとき１を出力する組み合わせ回路１６と、組み合わ
せ回路１６からの出力，クロック信号ＣＬＫをそれぞれ
データ入力用ポートＤ，クロック入力用ポートＣから入
力し、組み合わせ回路１６の出力を１ビット分遅延させ
て否定出力ポート（Ｑのインバース）から否定信号とし
て出力するフリップフロップ１７と、組み合わせ回路１
６からの出力と論理積（ＡＮＤ）回路１２の出力との否
定論理積をとり、これらの出力が共に１のときに０を出
力する２入力否定論理積（ＮＡＮＤ）回路１８とから成
っている。
【００２０】マスク回路１０は、計数回路１１より１が
所定数連続したことを示す信号を受け取ると、遅延回路
９の出力する８ビット分遅延された１の値のデータを０
に書き換えて時分割スイッチ（ＴＤＳＷ）４ａへ送力す
る。マスク回路１０は、計数回路１１から１が所定数連
続したことを示す信号が出力されない場合、遅延回路９
の出力を書き換えないで時分割スイッチ（ＴＤＳＷ）４
ａへ送力する。このマスク回路１０は、２入力否定論理
積（ＮＡＮＤ）回路１８からの出力と遅延回路９におけ
る出力ポートＱ8 からの８ビット分シフトした遅延信号
との論理積をとる２入力論理積（ＡＮＤ）回路１９と、
この論理積（ＡＮＤ）回路１９からの出力，クロック信
号ＣＬＫをそれぞれデータ入力用ポートＤ，クロック入
力用ポートＣから入力して論理積（ＡＮＤ）回路１９の
出力を整形して出力ポートＱから出力するフリップフロ
ップ２０とから成っている。
所定数連続したことを示す信号を受け取ると、遅延回路
９の出力する８ビット分遅延された１の値のデータを０
に書き換えて時分割スイッチ（ＴＤＳＷ）４ａへ送力す
る。マスク回路１０は、計数回路１１から１が所定数連
続したことを示す信号が出力されない場合、遅延回路９
の出力を書き換えないで時分割スイッチ（ＴＤＳＷ）４
ａへ送力する。このマスク回路１０は、２入力否定論理
積（ＮＡＮＤ）回路１８からの出力と遅延回路９におけ
る出力ポートＱ8 からの８ビット分シフトした遅延信号
との論理積をとる２入力論理積（ＡＮＤ）回路１９と、
この論理積（ＡＮＤ）回路１９からの出力，クロック信
号ＣＬＫをそれぞれデータ入力用ポートＤ，クロック入
力用ポートＣから入力して論理積（ＡＮＤ）回路１９の
出力を整形して出力ポートＱから出力するフリップフロ
ップ２０とから成っている。
【００２１】因みに、ここではフリップフロップ１７の
出力ポートＱとフリップフロップ２０の反転出力ポート
（Ｑのインバース）とは未使用状態としている。
出力ポートＱとフリップフロップ２０の反転出力ポート
（Ｑのインバース）とは未使用状態としている。
【００２２】ＨＤＬＣ手順の場合、１が連続して７個以
上連続すると、無効フレームとして処理される。又、デ
ジタル専用線の主信号全１の検出は、回線上のエラー発
生を考慮して特定の値以上０が無いとき、主信号全１と
する。例えば１０００ビット中に０が３個以下（１０-3
のエラーレート）ならば、主信号全１と判断する。
上連続すると、無効フレームとして処理される。又、デ
ジタル専用線の主信号全１の検出は、回線上のエラー発
生を考慮して特定の値以上０が無いとき、主信号全１と
する。例えば１０００ビット中に０が３個以下（１０-3
のエラーレート）ならば、主信号全１と判断する。
【００２３】従って、図５に示したデータ伝送システム
を参照すれば、送信側のデータ端末１ａが１を連続して
１００個出力した場合、一つの１を０に書き換えるよう
にすると、デジタル専用線用インターフェース回路５ｂ
は主信号全１と検出しない（１０００ビット中、０が１
０ビットとなる）ようになり、対局にある受信側のデー
タ端末１ｂは無効フレームと処理する。
を参照すれば、送信側のデータ端末１ａが１を連続して
１００個出力した場合、一つの１を０に書き換えるよう
にすると、デジタル専用線用インターフェース回路５ｂ
は主信号全１と検出しない（１０００ビット中、０が１
０ビットとなる）ようになり、対局にある受信側のデー
タ端末１ｂは無効フレームと処理する。
【００２４】図２は、このデータ端末用インターフェー
ス回路３ａによるデータ伝送システムにおけるデータの
置き換え処理を例示したもので、同図（ａ）はデータ端
末１ａからの送出データに対する一処理状態に関するも
の，同図（ｂ）はデータ端末１ａからの送出データに対
する他の処理状態に関するものである。但し、ここでの
データの置き換え処理は、０に書き換えた直後にデータ
端末１ａが正常状態に復帰し、開始フラグの０が到来し
た場合に書き換えられた０により正常フレームが廃棄処
理されることを防ぐため、所定の個数（この場合１００
個）１が続いた場合に９３個目の１を０に書き換えるも
のとする。
ス回路３ａによるデータ伝送システムにおけるデータの
置き換え処理を例示したもので、同図（ａ）はデータ端
末１ａからの送出データに対する一処理状態に関するも
の，同図（ｂ）はデータ端末１ａからの送出データに対
する他の処理状態に関するものである。但し、ここでの
データの置き換え処理は、０に書き換えた直後にデータ
端末１ａが正常状態に復帰し、開始フラグの０が到来し
た場合に書き換えられた０により正常フレームが廃棄処
理されることを防ぐため、所定の個数（この場合１００
個）１が続いた場合に９３個目の１を０に書き換えるも
のとする。
【００２５】図２（ａ）では、９３個目の０に書き換え
ても、開始フラグの０が到来する前に７個の１があるた
め、この１によりアボートされ、開始フラグは正常に処
理されることを示している。
ても、開始フラグの０が到来する前に７個の１があるた
め、この１によりアボートされ、開始フラグは正常に処
理されることを示している。
【００２６】図２（ｂ）では、１００個目が０であるた
め、９３個目の１を０に書き換えてしまうと開始フラグ
が位置を誤ってしまうため、０に書き換えていないこと
を示している。
め、９３個目の１を０に書き換えてしまうと開始フラグ
が位置を誤ってしまうため、０に書き換えていないこと
を示している。
【００２７】そこで、以下はこのデータ端末用インター
フェース回路３ａによる処理動作を説明する。
フェース回路３ａによる処理動作を説明する。
【００２８】図１を参照すると、データ端末用インター
フェース回路３ａでは、遅延回路９がデータ端末１ａか
らの送出データを１〜８ビット分シフトさせる。論理積
（ＡＮＤ）回路１３によりシフトレジスタ９の８ビット
分シフトしたデータが１のときにのみ、カウンタ１５の
値が一つ増加される。組み合わせ回路１６では、カウン
タ１５の出力が所定値（ここでは９３とする）を示すと
き、１を出力する。論理積（ＡＮＤ）回路１２は、遅延
回路９の１〜７ビット分シフトしたデータが全て１のと
きに１を出力する。
フェース回路３ａでは、遅延回路９がデータ端末１ａか
らの送出データを１〜８ビット分シフトさせる。論理積
（ＡＮＤ）回路１３によりシフトレジスタ９の８ビット
分シフトしたデータが１のときにのみ、カウンタ１５の
値が一つ増加される。組み合わせ回路１６では、カウン
タ１５の出力が所定値（ここでは９３とする）を示すと
き、１を出力する。論理積（ＡＮＤ）回路１２は、遅延
回路９の１〜７ビット分シフトしたデータが全て１のと
きに１を出力する。
【００２９】否定論理積（ＮＡＮＤ）回路１８では、論
理積（ＡＮＤ）回路１２の出力が１であって、且つ組み
合わせ回路１６の出力が１のときにのみ０を出力するの
で、データ端末１ａが１を連続して１００個出力した場
合、否定論理積（ＮＡＮＤ）回路１８の出力は０とな
る。論理積（ＡＮＤ）回路１９により、否定論理積（Ｎ
ＡＮＤ）回路１８の出力が０のとき、遅延回路９の８ビ
ット分シフトしたデータは０と書き換えられる。フリッ
プフロップ２０により組み合わせ回路１６，論理積（Ａ
ＮＤ）回路１２，否定論理積（ＮＡＮＤ）回路１８，及
び論理積（ＡＮＤ）回路１９の各回路の遅延により生ず
るノイズ（グリッチ・ノイズ）を除去した上、送信デー
タを時分割スイッチ（ＴＤＳＷ）４ａへ出力する。
理積（ＡＮＤ）回路１２の出力が１であって、且つ組み
合わせ回路１６の出力が１のときにのみ０を出力するの
で、データ端末１ａが１を連続して１００個出力した場
合、否定論理積（ＮＡＮＤ）回路１８の出力は０とな
る。論理積（ＡＮＤ）回路１９により、否定論理積（Ｎ
ＡＮＤ）回路１８の出力が０のとき、遅延回路９の８ビ
ット分シフトしたデータは０と書き換えられる。フリッ
プフロップ２０により組み合わせ回路１６，論理積（Ａ
ＮＤ）回路１２，否定論理積（ＮＡＮＤ）回路１８，及
び論理積（ＡＮＤ）回路１９の各回路の遅延により生ず
るノイズ（グリッチ・ノイズ）を除去した上、送信デー
タを時分割スイッチ（ＴＤＳＷ）４ａへ出力する。
【００３０】一方、フリップフロップ１７は組み合わせ
回路１６の出力する値を１クロック分遅延させる。論理
積（ＡＮＤ）回路１４により遅延回路９の８ビット分シ
フトしたデータが０の場合とフリップフロップ１７の否
定出力の値が０の場合とに関してカウンタ１５がリセッ
トされるため、カウンタ１５は１の９３個連続をカウン
トできる。
回路１６の出力する値を１クロック分遅延させる。論理
積（ＡＮＤ）回路１４により遅延回路９の８ビット分シ
フトしたデータが０の場合とフリップフロップ１７の否
定出力の値が０の場合とに関してカウンタ１５がリセッ
トされるため、カウンタ１５は１の９３個連続をカウン
トできる。
【００３１】図３は、本発明の他の実施例に係るデータ
端末用インターフェース回路３ａ´の基本構成を示した
回路ブロック図である。
端末用インターフェース回路３ａ´の基本構成を示した
回路ブロック図である。
【００３２】先の一実施例のデータ端末用インターフェ
ース回路３ａでは、０に書き換えた直後にデータ端末１
ａが正常状態に復帰し、開始フラグの０が到来した場合
に書き換えられた０により正常フレームが廃棄処理され
ることを防ぐため、所定の個数（この場合１００個）１
が続いた場合に９３個目の１を０に書き換えるものとし
たが、このデータ端末用インターフェース回路３ａ´で
は、このような場合に正常フレームが廃棄処理されて
も、そのときにはデータ端末１ａの再送機能によるもの
とし、１の連続が所定の個数に達した場合にそのときの
データを０に書き換える場合を示す。
ース回路３ａでは、０に書き換えた直後にデータ端末１
ａが正常状態に復帰し、開始フラグの０が到来した場合
に書き換えられた０により正常フレームが廃棄処理され
ることを防ぐため、所定の個数（この場合１００個）１
が続いた場合に９３個目の１を０に書き換えるものとし
たが、このデータ端末用インターフェース回路３ａ´で
は、このような場合に正常フレームが廃棄処理されて
も、そのときにはデータ端末１ａの再送機能によるもの
とし、１の連続が所定の個数に達した場合にそのときの
データを０に書き換える場合を示す。
【００３３】即ち、ここでのデータ端末用インターフェ
ース回路３ａ´は、データ端末１ａの送出するデータの
１の連続が所定の個数に達したことを検出する計数手段
としてのカウンタ２１を有する他、そのときにデータ端
末１ａの送出するデータを０に書き換えるマスク機能を
計測するマスク回路１０を有する。
ース回路３ａ´は、データ端末１ａの送出するデータの
１の連続が所定の個数に達したことを検出する計数手段
としてのカウンタ２１を有する他、そのときにデータ端
末１ａの送出するデータを０に書き換えるマスク機能を
計測するマスク回路１０を有する。
【００３４】図４は、本発明の別の実施例に係るデジタ
ル専用線用インターフェース回路５ａの基本構成を示し
た回路ブロック図である。参照する。
ル専用線用インターフェース回路５ａの基本構成を示し
た回路ブロック図である。参照する。
【００３５】先の各実施例では、データ端末１ａの送出
するデータの１の連続を検出してこれを０に書き換える
機能をデータ端末用インターフェース回路３ａに持たせ
たが、ここでは同様な機能をデジタル専用線用インター
フェース回路５ａに持たせたものである。
するデータの１の連続を検出してこれを０に書き換える
機能をデータ端末用インターフェース回路３ａに持たせ
たが、ここでは同様な機能をデジタル専用線用インター
フェース回路５ａに持たせたものである。
【００３６】即ち、このデジタル専用線用インターフェ
ース回路５ａは、従来のままのデータ端末用インターフ
ェース回路３ａを介して時分割スイッチ（ＴＤＳＷ）４
ａからデータが入力され、このデータを１〜８ビット分
遅延させる遅延回路９と、遅延回路９の出力する１の個
数を数える計数回路１１と、計数回路１１の出力により
遅延回路９の８ビット分遅延させたデータを０に書き換
えるマスク回路１０とから構成される。ここでのマスク
回路１０から出力される送出データは、回線終端装置
（ＤＳＵ）６ａへと伝送される。
ース回路５ａは、従来のままのデータ端末用インターフ
ェース回路３ａを介して時分割スイッチ（ＴＤＳＷ）４
ａからデータが入力され、このデータを１〜８ビット分
遅延させる遅延回路９と、遅延回路９の出力する１の個
数を数える計数回路１１と、計数回路１１の出力により
遅延回路９の８ビット分遅延させたデータを０に書き換
えるマスク回路１０とから構成される。ここでのマスク
回路１０から出力される送出データは、回線終端装置
（ＤＳＵ）６ａへと伝送される。
【００３７】
【発明の効果】以上に述べた通り、本発明の電子式交換
機用インターフェース回路によれば、データ端末から送
出されるデータに関して１が所定数連続した場合に１の
値を０に置き換えるためのデータ置換手段を持たせ、デ
ータ端末が送信側でアボート／休止手順により１の連続
データを出力している場合であっても、受信側でデジタ
ル専用線の障害と誤検出することを回避し得るようにな
る。この結果、従来では主信号全一を検出した場合であ
ってもデータ端末が１の連続データを送出している場合
があったが、本発明ではこのような事態が避けられ、障
害の切り分けの容易化が計られるようになる。又、障害
時に通信をＩＳＤＮ回線へ切り替えるようにしたネット
ワークでは、従来のようにデータ端末が１の連続データ
を送出する場合であってもＩＳＤＮ回線へ切り替えてし
まうような誤検出が防止されるため、無駄な通信費用が
かかること無く運用できるようになる。
機用インターフェース回路によれば、データ端末から送
出されるデータに関して１が所定数連続した場合に１の
値を０に置き換えるためのデータ置換手段を持たせ、デ
ータ端末が送信側でアボート／休止手順により１の連続
データを出力している場合であっても、受信側でデジタ
ル専用線の障害と誤検出することを回避し得るようにな
る。この結果、従来では主信号全一を検出した場合であ
ってもデータ端末が１の連続データを送出している場合
があったが、本発明ではこのような事態が避けられ、障
害の切り分けの容易化が計られるようになる。又、障害
時に通信をＩＳＤＮ回線へ切り替えるようにしたネット
ワークでは、従来のようにデータ端末が１の連続データ
を送出する場合であってもＩＳＤＮ回線へ切り替えてし
まうような誤検出が防止されるため、無駄な通信費用が
かかること無く運用できるようになる。
【図１】本発明の一実施例に係るデータ端末用インター
フェース回路の基本構成を示した回路ブロック図であ
る。
フェース回路の基本構成を示した回路ブロック図であ
る。
【図２】図１に示すデータ端末用インターフェース回路
によるデータ伝送システムにおけるデータの置き換え処
理を例示したもので、（ａ）は送信側のデータ端末から
の送出データに対する一処理状態に関するもの，（ｂ）
は送信側のデータ端末からの送出データに対する他の処
理状態に関するものである。
によるデータ伝送システムにおけるデータの置き換え処
理を例示したもので、（ａ）は送信側のデータ端末から
の送出データに対する一処理状態に関するもの，（ｂ）
は送信側のデータ端末からの送出データに対する他の処
理状態に関するものである。
【図３】本発明の他の実施例に係るデータ端末用インタ
ーフェース回路の基本構成を示した回路ブロック図であ
る。
ーフェース回路の基本構成を示した回路ブロック図であ
る。
【図４】本発明の別の実施例に係るデジタル専用線用イ
ンターフェース回路の基本構成を示した回路ブロック図
である。
ンターフェース回路の基本構成を示した回路ブロック図
である。
【図５】従来のデータ端末用インターフェース回路を含
むデータ伝送システムの基本構成を示したブロック図で
ある。
むデータ伝送システムの基本構成を示したブロック図で
ある。
１ａ，１ｂ データ端末 ２ａ，２ｂ 電子式交換機（ＰＢＸ） ３ａ，３ａ´，３ｂ データ端末用インターフェース回
路 ４ａ，４ｂ 時分割スイッチ（ＴＤＳＷ） ５ａ，５ｂ デジタル専用線インターフェース回路 ６ａ，６ｂ 回線終端装置（ＤＳＵ） ７ａ，７ｂ 終端装置（ＬＴ） ８ 主信号全１検出回路 ９ 遅延回路（シフトレジスタ） １０ マスク回路 １１ 計数回路 １２，１３，１４，１９ 論理積（ＡＮＤ）回路 １５，２１ カウンタ １６ 組み合わせ回路 １７，２０ フリップ・フロップ １８ 否定論理積（ＮＡＮＤ）回路
路 ４ａ，４ｂ 時分割スイッチ（ＴＤＳＷ） ５ａ，５ｂ デジタル専用線インターフェース回路 ６ａ，６ｂ 回線終端装置（ＤＳＵ） ７ａ，７ｂ 終端装置（ＬＴ） ８ 主信号全１検出回路 ９ 遅延回路（シフトレジスタ） １０ マスク回路 １１ 計数回路 １２，１３，１４，１９ 論理積（ＡＮＤ）回路 １５，２１ カウンタ １６ 組み合わせ回路 １７，２０ フリップ・フロップ １８ 否定論理積（ＮＡＮＤ）回路
Claims (4)
- 【請求項１】 データを送出する送信側のデータ端末に
接続される電子式交換機に備えられる電子式交換機用イ
ンターフェース回路において、前記データ端末から送出
されるデータに関して１が所定数連続した場合に該１の
値を０に置き換えるためのデータ置換手段を有すること
を特徴とする電子式交換機用インターフェース回路。 - 【請求項２】 請求項１記載の電子式交換機用インター
フェース回路において、前記データ置換手段は、前記デ
ータ端末からのデータを１〜８ビット分遅延させる遅延
手段と、前記８ビット分遅延させた値に前記１が所定数
連続し，且つ１〜７ビット分まで遅延した値が全て該１
であることを計数検出して計数信号を得る計数手段と、
前記計数信号に基づいて前記８ビット分遅延した前記１
の値を０に書き換えるデータ書き換え手段とから成るこ
とを特徴とする電子式交換機用インターフェース回路。 - 【請求項３】 請求項１又は２記載の電子式交換機用イ
ンターフェース回路において、前記データ端末側に配備
されたデータ端末用インターフェース回路であることを
特徴とする電子式交換機用インターフェース回路。 - 【請求項４】 請求項１又は２記載の電子式交換機用イ
ンターフェース回路において、前記データ端末側から時
分割切り替え手段を介して隔てて配備されたデジタル専
用線用インターフェース回路であることを特徴とする電
子式交換機用インターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163395A JP2924950B2 (ja) | 1996-06-24 | 1996-06-24 | 電子式交換機用インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8163395A JP2924950B2 (ja) | 1996-06-24 | 1996-06-24 | 電子式交換機用インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013866A true JPH1013866A (ja) | 1998-01-16 |
| JP2924950B2 JP2924950B2 (ja) | 1999-07-26 |
Family
ID=15773082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8163395A Expired - Fee Related JP2924950B2 (ja) | 1996-06-24 | 1996-06-24 | 電子式交換機用インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924950B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318603A (ja) * | 2006-05-29 | 2007-12-06 | Nec Engineering Ltd | 多重化装置 |
-
1996
- 1996-06-24 JP JP8163395A patent/JP2924950B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318603A (ja) * | 2006-05-29 | 2007-12-06 | Nec Engineering Ltd | 多重化装置 |
| JP4572177B2 (ja) * | 2006-05-29 | 2010-10-27 | Ｎｅｃエンジニアリング株式会社 | 多重化装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924950B2 (ja) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990407 |
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