JPH1013230A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH1013230A JPH1013230A JP16776496A JP16776496A JPH1013230A JP H1013230 A JPH1013230 A JP H1013230A JP 16776496 A JP16776496 A JP 16776496A JP 16776496 A JP16776496 A JP 16776496A JP H1013230 A JPH1013230 A JP H1013230A
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Abstract
(57)【要約】
【課題】Ａ／Ｄ変換器の変換処理速度の向上ならびに低
消費電力化を図る。 【解決手段】基準電圧端子８と接地点との間に直列接続
される補助抵抗ストリング１およびアナログ・スイッチ
２と、基準電圧端子８と接地点との間に接続される抵抗
ストリング３と、補助抵抗ストリング１の抵抗接続点の
電圧を制御信号１０２により選択し、抵抗ストリング３
の抵抗接続点に伝達するアナログ・スイッチ４と、抵抗
ストリング３の抵抗接続点の電圧を、制御信号１０３に
より選択し比較信号１０１を出力するアナログ・スイッ
チ５と、比較信号１０１の電圧レベルとアナログ電圧Ｖ
inの電圧レベルとを比較する比較器６と、比較器６から
の比較結果信号１０４の入力を受けて、アナログ・スイ
ッチ４に対する制御信号１０２およびアナログ・スイッ
チ５に対する制御信号１０３を出力するとともに、Ａ／
Ｄ変換されたデジタル電圧Ｖout を出力する制御部７と
を備えて構成される。
消費電力化を図る。 【解決手段】基準電圧端子８と接地点との間に直列接続
される補助抵抗ストリング１およびアナログ・スイッチ
２と、基準電圧端子８と接地点との間に接続される抵抗
ストリング３と、補助抵抗ストリング１の抵抗接続点の
電圧を制御信号１０２により選択し、抵抗ストリング３
の抵抗接続点に伝達するアナログ・スイッチ４と、抵抗
ストリング３の抵抗接続点の電圧を、制御信号１０３に
より選択し比較信号１０１を出力するアナログ・スイッ
チ５と、比較信号１０１の電圧レベルとアナログ電圧Ｖ
inの電圧レベルとを比較する比較器６と、比較器６から
の比較結果信号１０４の入力を受けて、アナログ・スイ
ッチ４に対する制御信号１０２およびアナログ・スイッ
チ５に対する制御信号１０３を出力するとともに、Ａ／
Ｄ変換されたデジタル電圧Ｖout を出力する制御部７と
を備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換器に関
し、特に抵抗ストリング方式によるＡ／Ｄ変換器に関す
る。
し、特に抵抗ストリング方式によるＡ／Ｄ変換器に関す
る。
【０００２】
【従来の技術】従来の抵抗ストリング方式によるＡ／Ｄ
変換器の構成が図４に示される。この従来例は、図４に
示されるように、基準電圧端子２０より所定の基準電圧
Ｖrefを入力し、入力端子２１より入力されるアナログ
電圧ＶinをＡ／Ｄ変換して、出力端子２２より８ビット
のデジタル電圧Ｖout として出力する８ビットのＡ／Ｄ
変換器の１構成例であり、基準電圧端子２０と接地点と
の間に直列接続される複数の抵抗より成る抵抗ストリン
グ１６と、制御信号１０６により選択出力される抵抗ス
トリング１６の各抵抗の接続点の電圧レベルを、比較信
号１０５として出力するアナログ・スイッチ１７と、ア
ナログ・スイッチ１７より出力される比較信号１０５の
電圧レベルとアナログ電圧Ｖinの電圧レベルとを比較し
て比較結果信号１０７を出力する比較器１８と、比較器
１８より出力される比較結果信号１０７の入力を受け
て、アナログ・スイッチ１７の切替制御を行う制御信号
１０６を出力するとともに、Ａ／Ｄ変換されたデジタル
電圧Ｖout を、出力端子２２を介して外部に出力する制
御部１９とを備えて構成される。
変換器の構成が図４に示される。この従来例は、図４に
示されるように、基準電圧端子２０より所定の基準電圧
Ｖrefを入力し、入力端子２１より入力されるアナログ
電圧ＶinをＡ／Ｄ変換して、出力端子２２より８ビット
のデジタル電圧Ｖout として出力する８ビットのＡ／Ｄ
変換器の１構成例であり、基準電圧端子２０と接地点と
の間に直列接続される複数の抵抗より成る抵抗ストリン
グ１６と、制御信号１０６により選択出力される抵抗ス
トリング１６の各抵抗の接続点の電圧レベルを、比較信
号１０５として出力するアナログ・スイッチ１７と、ア
ナログ・スイッチ１７より出力される比較信号１０５の
電圧レベルとアナログ電圧Ｖinの電圧レベルとを比較し
て比較結果信号１０７を出力する比較器１８と、比較器
１８より出力される比較結果信号１０７の入力を受け
て、アナログ・スイッチ１７の切替制御を行う制御信号
１０６を出力するとともに、Ａ／Ｄ変換されたデジタル
電圧Ｖout を、出力端子２２を介して外部に出力する制
御部１９とを備えて構成される。
【０００３】図４において、本従来例においては、入力
端子２１に入力されるアナログ電圧Ｖinは、アナログ・
スイッチ１７より出力される比較信号１０５と比較器１
８においてレベル比較され、その比較結果信号１０７は
制御部１９に入力される。比較結果信号１０７の入力を
受けて、制御部１９より出力される制御信号１０６によ
り、アナログ・スイッチ１７が切替え制御され、これに
より抵抗ストリング１６により分圧された電圧が適宜選
択されて、選択された電圧レベルの比較信号１０５とし
て出力される。Ｄ／Ａ変換の開始直後においては、制御
部１９より出力される制御信号１０６により、アナログ
・スイッチ１７により選択出力される比較信号１０５の
電圧レベルは、基準電圧Ｖref の１／２の電圧レベルと
なるように制御される。その際に、制御部１９において
は、比較器１８より出力される比較結果信号１０７を参
照することにより、入力端子２１より入力されるアナロ
グ電圧Ｖinが、基準電圧Ｖref の１／２の電圧レベルよ
りも高レベルであるか、または低レベルであるかが判定
されて、出力端子２２より出力されるデジタル電圧Ｖ
out の最上位ビットの値が決定される。即ち、前記最上
位ビットの値は、Ｖin＞Ｖref ／２の場合には“１”と
なり、Ｖin≦Ｖref ／２の場合には“０”となる。
端子２１に入力されるアナログ電圧Ｖinは、アナログ・
スイッチ１７より出力される比較信号１０５と比較器１
８においてレベル比較され、その比較結果信号１０７は
制御部１９に入力される。比較結果信号１０７の入力を
受けて、制御部１９より出力される制御信号１０６によ
り、アナログ・スイッチ１７が切替え制御され、これに
より抵抗ストリング１６により分圧された電圧が適宜選
択されて、選択された電圧レベルの比較信号１０５とし
て出力される。Ｄ／Ａ変換の開始直後においては、制御
部１９より出力される制御信号１０６により、アナログ
・スイッチ１７により選択出力される比較信号１０５の
電圧レベルは、基準電圧Ｖref の１／２の電圧レベルと
なるように制御される。その際に、制御部１９において
は、比較器１８より出力される比較結果信号１０７を参
照することにより、入力端子２１より入力されるアナロ
グ電圧Ｖinが、基準電圧Ｖref の１／２の電圧レベルよ
りも高レベルであるか、または低レベルであるかが判定
されて、出力端子２２より出力されるデジタル電圧Ｖ
out の最上位ビットの値が決定される。即ち、前記最上
位ビットの値は、Ｖin＞Ｖref ／２の場合には“１”と
なり、Ｖin≦Ｖref ／２の場合には“０”となる。
【０００４】次に、上記の電圧レベル判定において、ア
ナログ電圧Ｖinが、基準電圧Ｖrefの１／２の電圧レベ
ルよりも高レベルである場合（最上位ビットの値が
“１”）には、制御部１９より出力される制御信号１０
６により制御されて、アナログ・スイッチ１７により選
択出力される比較信号１０５の電圧レベルは３Ｖref ／
４に設定され、比較器１８に入力される。また、上記の
電圧レベル判定において、アナログ電圧Ｖinが、基準電
圧Ｖref の１／２の電圧レベルよりも低レベルの場合
（最上位ビットの値が“０”）には、制御信号１０６に
より制御されて、アナログ・スイッチ１７により選択出
力される比較信号１０５の電圧レベルはＶref／４に設
定されて比較器１８に入力される。制御部１９において
は、比較器１８における比較結果信号１０７の入力を受
けて、最上位ビットの値が“１”の場合には、アナログ
電圧Ｖinが基準電圧Ｖref の３／４の電圧レベルよりも
高レベルであるか、または低レベルであるかが判定さ
れ、また、最上位ビットの値が“０”の場合には、アナ
ログ電圧Ｖinが基準電圧Ｖref の１／４の電圧レベルよ
りも高レベルであるか、または低レベルであるかが判定
される。即ち、制御部１９においては、アナログ電圧Ｖ
inのレベルが、０〜Ｖref ／４、Ｖref ／４〜Ｖref／
２、Ｖref ／２〜３Ｖref ／４、３Ｖref ／４〜Ｖref
の何れのレベル範囲内にあるかが判定されて、デジタル
電圧Ｖout の前記最上位ビットの次のビットの値が決定
される。このようにして、デジタル電圧Ｖout の出力の
最下位ビットに至るまでの値が順次決定される。
ナログ電圧Ｖinが、基準電圧Ｖrefの１／２の電圧レベ
ルよりも高レベルである場合（最上位ビットの値が
“１”）には、制御部１９より出力される制御信号１０
６により制御されて、アナログ・スイッチ１７により選
択出力される比較信号１０５の電圧レベルは３Ｖref ／
４に設定され、比較器１８に入力される。また、上記の
電圧レベル判定において、アナログ電圧Ｖinが、基準電
圧Ｖref の１／２の電圧レベルよりも低レベルの場合
（最上位ビットの値が“０”）には、制御信号１０６に
より制御されて、アナログ・スイッチ１７により選択出
力される比較信号１０５の電圧レベルはＶref／４に設
定されて比較器１８に入力される。制御部１９において
は、比較器１８における比較結果信号１０７の入力を受
けて、最上位ビットの値が“１”の場合には、アナログ
電圧Ｖinが基準電圧Ｖref の３／４の電圧レベルよりも
高レベルであるか、または低レベルであるかが判定さ
れ、また、最上位ビットの値が“０”の場合には、アナ
ログ電圧Ｖinが基準電圧Ｖref の１／４の電圧レベルよ
りも高レベルであるか、または低レベルであるかが判定
される。即ち、制御部１９においては、アナログ電圧Ｖ
inのレベルが、０〜Ｖref ／４、Ｖref ／４〜Ｖref／
２、Ｖref ／２〜３Ｖref ／４、３Ｖref ／４〜Ｖref
の何れのレベル範囲内にあるかが判定されて、デジタル
電圧Ｖout の前記最上位ビットの次のビットの値が決定
される。このようにして、デジタル電圧Ｖout の出力の
最下位ビットに至るまでの値が順次決定される。
【０００５】なお、図５は、当該従来例において、Ａ／
Ｄ変換開始の時点から変換終了の時点に至るまでの、入
力端子２１におけるアナログ電圧Ｖinおよび比較信号１
０５の電圧レベルの変化の具合を示した図であり、目標
電圧は、比較信号１０５の理想電圧波形を示している。
なお、図５は、説明を簡略化して分かり易くするため
に、４ビット長のＡ／Ｄ変換器における電圧レベル変化
の推移が示されている。Ａ／Ｄ変換開始直後において、
最上位ビットを決定するために、アナログ・スイッチ１
７により選択出力される比較信号１０５の電圧レベル
は、Ｖref ／２の目標電圧に設定される。そして変換開
始から一定時間経過後において、比較信号１０５の電圧
はＡ／Ｄ変換の必要精度の範囲内の電圧レベルに上昇
し、この状態において、アナログ電圧Ｖinと比較信号１
０５の電圧が比較器１８において比較され、最上位ビッ
トの値が決定される（図５のタイミングＴ1 ）。図５に
おいては、アナログ電圧Ｖinのレベルが比較信号１０５
の電圧レベルよりも高レベルであるために、最上位ビッ
トの値は“１”となる。このタイミングにおいて、次の
ビットの値を決定するために、目標電圧を変えて、再度
比較信号１０５の電圧を急速に上昇させる。そして、一
定時間経過後において、比較信号１０５の電圧が必要精
度の範囲内の電圧レベルに上昇し、この状態において、
アナログ電圧Ｖinと比較信号１０５の電圧が比較器１８
において比較されて２ビット目のビット値が決定される
（タイミングＴ2 ）。図５においては、アナログ電圧Ｖ
inのレベルが比較信号１０５の比較電圧レベルよりも低
レベルであるために、２ビット目のビット値は“０”と
なる。そして、このタイミングにおいて、次のビットの
値を決定するために目標電圧が変えられる。そして、一
定時間後において、比較回路６において比較信号１０５
の比較電圧とアナログ電圧Ｖinの電圧が比較され、次の
３ビット目のビット値が決定される。図５の例において
は、アナログ電圧Ｖinのレベルが比較信号１０５の比較
電圧レベルよりも高レベルであるために、３ビット目の
ビット値は“１”となる（タイミングＴ3 ）。そして、
タイミングＴ3 において、次の４ビット目、即ち最下位
ビットの値を決定するために目標電圧が変えられる。そ
して、一定時間後において、比較回路１８において比較
信号１０５の比較電圧とアナログ電圧Ｖinの電圧が比較
され、最下位ビットのビット値が決定される。図５の例
においては、アナログ電圧Ｖinのレベルが比較信号１０
５の比較電圧レベルよりも低レベルであるために、最下
位ビットのビット値は“０”となる（タイミング
Ｔ4 ）。
Ｄ変換開始の時点から変換終了の時点に至るまでの、入
力端子２１におけるアナログ電圧Ｖinおよび比較信号１
０５の電圧レベルの変化の具合を示した図であり、目標
電圧は、比較信号１０５の理想電圧波形を示している。
なお、図５は、説明を簡略化して分かり易くするため
に、４ビット長のＡ／Ｄ変換器における電圧レベル変化
の推移が示されている。Ａ／Ｄ変換開始直後において、
最上位ビットを決定するために、アナログ・スイッチ１
７により選択出力される比較信号１０５の電圧レベル
は、Ｖref ／２の目標電圧に設定される。そして変換開
始から一定時間経過後において、比較信号１０５の電圧
はＡ／Ｄ変換の必要精度の範囲内の電圧レベルに上昇
し、この状態において、アナログ電圧Ｖinと比較信号１
０５の電圧が比較器１８において比較され、最上位ビッ
トの値が決定される（図５のタイミングＴ1 ）。図５に
おいては、アナログ電圧Ｖinのレベルが比較信号１０５
の電圧レベルよりも高レベルであるために、最上位ビッ
トの値は“１”となる。このタイミングにおいて、次の
ビットの値を決定するために、目標電圧を変えて、再度
比較信号１０５の電圧を急速に上昇させる。そして、一
定時間経過後において、比較信号１０５の電圧が必要精
度の範囲内の電圧レベルに上昇し、この状態において、
アナログ電圧Ｖinと比較信号１０５の電圧が比較器１８
において比較されて２ビット目のビット値が決定される
（タイミングＴ2 ）。図５においては、アナログ電圧Ｖ
inのレベルが比較信号１０５の比較電圧レベルよりも低
レベルであるために、２ビット目のビット値は“０”と
なる。そして、このタイミングにおいて、次のビットの
値を決定するために目標電圧が変えられる。そして、一
定時間後において、比較回路６において比較信号１０５
の比較電圧とアナログ電圧Ｖinの電圧が比較され、次の
３ビット目のビット値が決定される。図５の例において
は、アナログ電圧Ｖinのレベルが比較信号１０５の比較
電圧レベルよりも高レベルであるために、３ビット目の
ビット値は“１”となる（タイミングＴ3 ）。そして、
タイミングＴ3 において、次の４ビット目、即ち最下位
ビットの値を決定するために目標電圧が変えられる。そ
して、一定時間後において、比較回路１８において比較
信号１０５の比較電圧とアナログ電圧Ｖinの電圧が比較
され、最下位ビットのビット値が決定される。図５の例
においては、アナログ電圧Ｖinのレベルが比較信号１０
５の比較電圧レベルよりも低レベルであるために、最下
位ビットのビット値は“０”となる（タイミング
Ｔ4 ）。
【０００６】また、特開昭６２−３１２２４号公報に提
案されているＤ／Ａ変換器においては、２本の抵抗スト
リングが使用されており、１回のＤ／Ａ変換処理を行う
際に、当該変換の前半においては、前記２本の抵抗スト
リングを並列接続して使用することにより高速のＤ／Ａ
変換処理を実現し、また後半の変換においては、その内
の１本の抵抗ストリングのみを使用し、他の１本の抵抗
ストリングは電源より切離すことによって低消費電力を
実現するという構成がとられている。この種のＤ／Ａ変
換器の構成をＡ／Ｄ変換器に応用する場合には、Ａ／Ｄ
変換における１ビットの値を決定するために、１回のＤ
／Ａ変換動作が行われることになり、これにより、Ａ／
Ｄ変換処理におけるビット数に対応する回数のＤ／Ａ変
換を行って、全ビットを決定するという構成をとること
になる。
案されているＤ／Ａ変換器においては、２本の抵抗スト
リングが使用されており、１回のＤ／Ａ変換処理を行う
際に、当該変換の前半においては、前記２本の抵抗スト
リングを並列接続して使用することにより高速のＤ／Ａ
変換処理を実現し、また後半の変換においては、その内
の１本の抵抗ストリングのみを使用し、他の１本の抵抗
ストリングは電源より切離すことによって低消費電力を
実現するという構成がとられている。この種のＤ／Ａ変
換器の構成をＡ／Ｄ変換器に応用する場合には、Ａ／Ｄ
変換における１ビットの値を決定するために、１回のＤ
／Ａ変換動作が行われることになり、これにより、Ａ／
Ｄ変換処理におけるビット数に対応する回数のＤ／Ａ変
換を行って、全ビットを決定するという構成をとること
になる。
【０００７】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換器においては、Ａ／Ｄ変換に要する時間を短縮して
変換速度を上げるためには、アナログ・スイッチにより
切替え選択されて、比較器に入力される比較信号の電圧
が、規定電圧±１／２ビットに相当する変換精度に見合
う電圧レベル以内に収まるまでの所要時間を短縮するこ
とが必要となる。この所要時間は、抵抗ストリングの抵
抗値と配線容量の値による影響を受けるために、当該時
間を短縮するためには、抵抗ストリングを構成する抵抗
の抵抗値をより低い値とし、また配線容量を低減するこ
とが求められるが、抵抗ストリングの抵抗値を下げるこ
とにより、当該抵抗ストリングにより多くの電流が流入
し、結果として消費電力が増大するという欠点がある。
変換器においては、Ａ／Ｄ変換に要する時間を短縮して
変換速度を上げるためには、アナログ・スイッチにより
切替え選択されて、比較器に入力される比較信号の電圧
が、規定電圧±１／２ビットに相当する変換精度に見合
う電圧レベル以内に収まるまでの所要時間を短縮するこ
とが必要となる。この所要時間は、抵抗ストリングの抵
抗値と配線容量の値による影響を受けるために、当該時
間を短縮するためには、抵抗ストリングを構成する抵抗
の抵抗値をより低い値とし、また配線容量を低減するこ
とが求められるが、抵抗ストリングの抵抗値を下げるこ
とにより、当該抵抗ストリングにより多くの電流が流入
し、結果として消費電力が増大するという欠点がある。
【０００８】逆に、消費電力の増大を抑制するために、
抵抗ストリングの抵抗値を大きくすると、比較器に対し
て入力される比較結果信号の電圧レベルが、規定電圧±
１／２ビットに相当する電圧レベル以内に到達するまで
の時間が延伸し、Ａ／Ｄ変換の変換速度が低下するとい
う欠点がある。
抵抗ストリングの抵抗値を大きくすると、比較器に対し
て入力される比較結果信号の電圧レベルが、規定電圧±
１／２ビットに相当する電圧レベル以内に到達するまで
の時間が延伸し、Ａ／Ｄ変換の変換速度が低下するとい
う欠点がある。
【０００９】また、前述の特開昭６２−３１２２４号公
報に提案されているＤ／Ａ変換器の適用については、Ａ
／Ｄ変換の前半において、目標電圧の変化が大きい場合
には、１ビットの決定中にアナログ・スイッチを切替え
るタイミングを設定することが必要となるが、このため
には、当該時間制御のための制御回路の構成が複雑化
し、実用に適さないという欠点がある。また、Ａ／Ｄ変
換の後半においては、目標電圧の変化が小さい場合に
は、比較信号の電圧が必要精度の範囲内の電圧レベルに
上昇するまでの時間に余裕があるために、この間におい
てアナログ・スイッチを切替えることにより消費電力が
増大し、消費電力低減の改善効果が得られないという欠
点がある。
報に提案されているＤ／Ａ変換器の適用については、Ａ
／Ｄ変換の前半において、目標電圧の変化が大きい場合
には、１ビットの決定中にアナログ・スイッチを切替え
るタイミングを設定することが必要となるが、このため
には、当該時間制御のための制御回路の構成が複雑化
し、実用に適さないという欠点がある。また、Ａ／Ｄ変
換の後半においては、目標電圧の変化が小さい場合に
は、比較信号の電圧が必要精度の範囲内の電圧レベルに
上昇するまでの時間に余裕があるために、この間におい
てアナログ・スイッチを切替えることにより消費電力が
増大し、消費電力低減の改善効果が得られないという欠
点がある。
【００１０】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、アナログ電圧を複数ビットのデジタル信号に変換す
るＡ／Ｄ変換器において、直列接続される複数の抵抗に
より形成され、前記複数の抵抗の接続点において所定の
基準電圧の分圧電圧値を生成する第１の抵抗ストリング
と、所定の第１の制御信号により切替え制御されて、前
記第１の抵抗ストリングにおける分圧電圧値を任意に選
択して出力する第１のアナログ・スイッチと、直列接続
される複数の抵抗により形成され、前記複数の抵抗の接
続点において所定の基準電圧の分圧電圧値を生成する第
２の抵抗ストリングと、前記第２の抵抗ストリングの低
電位側の終端と接地点との間に接続され、所定の第２の
制御信号により開閉制御されて、前記第２の抵抗ストリ
ングの低電位側の終端と接地点との間の接続を任意に
「接」または「断」とする第２のアナログ・スイッチ
と、前記第２のアナログ・スイッチが「接」の状態にお
いて、前記第２の制御信号により切替え制御されて、前
記第２の抵抗ストリングにおける分圧電圧値を任意に選
択して、前記第１の抵抗ストリングにおける所定の分圧
点に伝達する第３のアナログ・スイッチと、前記アナロ
グ電圧のレベルと、前記第１のアナログ・スイッチより
選択出力される比較信号の比較電圧のレベルとを比較す
る比較器と、前記比較器より出力される比較結果信号の
入力を受けて、前記第１および第２の制御信号を生成し
て出力するとともに、前記アナログ電圧に対応するデジ
タル信号の各ビット値を決定して出力する制御部と、を
少なくとも備えて構成される。なお、前記第１の抵抗ス
トリングは、Ａ／Ｄ変換ビット数がｘの場合に直列接続
される２x 個の抵抗により形成し、前記第２の抵抗スト
リングは、高速Ａ／Ｄ変換ビット数がｙの場合に直列接
続される２y 個の抵抗により形成するようにしてもよ
い。
は、アナログ電圧を複数ビットのデジタル信号に変換す
るＡ／Ｄ変換器において、直列接続される複数の抵抗に
より形成され、前記複数の抵抗の接続点において所定の
基準電圧の分圧電圧値を生成する第１の抵抗ストリング
と、所定の第１の制御信号により切替え制御されて、前
記第１の抵抗ストリングにおける分圧電圧値を任意に選
択して出力する第１のアナログ・スイッチと、直列接続
される複数の抵抗により形成され、前記複数の抵抗の接
続点において所定の基準電圧の分圧電圧値を生成する第
２の抵抗ストリングと、前記第２の抵抗ストリングの低
電位側の終端と接地点との間に接続され、所定の第２の
制御信号により開閉制御されて、前記第２の抵抗ストリ
ングの低電位側の終端と接地点との間の接続を任意に
「接」または「断」とする第２のアナログ・スイッチ
と、前記第２のアナログ・スイッチが「接」の状態にお
いて、前記第２の制御信号により切替え制御されて、前
記第２の抵抗ストリングにおける分圧電圧値を任意に選
択して、前記第１の抵抗ストリングにおける所定の分圧
点に伝達する第３のアナログ・スイッチと、前記アナロ
グ電圧のレベルと、前記第１のアナログ・スイッチより
選択出力される比較信号の比較電圧のレベルとを比較す
る比較器と、前記比較器より出力される比較結果信号の
入力を受けて、前記第１および第２の制御信号を生成し
て出力するとともに、前記アナログ電圧に対応するデジ
タル信号の各ビット値を決定して出力する制御部と、を
少なくとも備えて構成される。なお、前記第１の抵抗ス
トリングは、Ａ／Ｄ変換ビット数がｘの場合に直列接続
される２x 個の抵抗により形成し、前記第２の抵抗スト
リングは、高速Ａ／Ｄ変換ビット数がｙの場合に直列接
続される２y 個の抵抗により形成するようにしてもよ
い。
【００１１】また、前記制御部は、Ａ／Ｄ変換開始時に
最上位ビットのビット値のみが設定されるシフト・レジ
スタと、Ａ／Ｄ変換処理過程において逐次変換出力され
るビット値を順次ラッチして格納保持する結果レジスタ
と、前記シフト・レジスタの出力値と前記結果レジスタ
の出力値との論理和をとり、前記第１の制御信号として
出力する第１のＯＲ回路と、前記結果レジスタの出力値
と前記第１のＯＲ回路より出力される第１の制御信号の
値とを入力し、前記比較結果信号のレベル値に依存する
選択制御作用を介して何れか一方の値を選択して、前記
結果レジスタに出力するデータ・セレクタと、前記シフ
ト・レジスタの出力値の論理和をとり、前記第２の制御
信号として出力する第２のＯＲ回路とを備えて構成し、
Ａ／Ｄ変換終了時に、前記結果レジスタにラッチされて
いるＡ／Ｄ変換結果のデジタル信号を出力するようにし
てもよく、更に、前記比較結果信号のレベル値が“１”
レベルの場合には、前記データ・セレクタにおいて、前
記第１のＯＲ回路の出力値が選択されて結果レジスタに
ラッチされ、対応するデジタル信号のビット値が“１”
として決定されるともに、前記比較結果信号のレベル値
が“０”レベルの場合には、前記データ・セレクタにお
いて、前記結果レジスタの出力値が選択されて結果レジ
スタにラッチされ、対応するデジタル信号のビット値が
“０”として決定されるようにしてもよい。
最上位ビットのビット値のみが設定されるシフト・レジ
スタと、Ａ／Ｄ変換処理過程において逐次変換出力され
るビット値を順次ラッチして格納保持する結果レジスタ
と、前記シフト・レジスタの出力値と前記結果レジスタ
の出力値との論理和をとり、前記第１の制御信号として
出力する第１のＯＲ回路と、前記結果レジスタの出力値
と前記第１のＯＲ回路より出力される第１の制御信号の
値とを入力し、前記比較結果信号のレベル値に依存する
選択制御作用を介して何れか一方の値を選択して、前記
結果レジスタに出力するデータ・セレクタと、前記シフ
ト・レジスタの出力値の論理和をとり、前記第２の制御
信号として出力する第２のＯＲ回路とを備えて構成し、
Ａ／Ｄ変換終了時に、前記結果レジスタにラッチされて
いるＡ／Ｄ変換結果のデジタル信号を出力するようにし
てもよく、更に、前記比較結果信号のレベル値が“１”
レベルの場合には、前記データ・セレクタにおいて、前
記第１のＯＲ回路の出力値が選択されて結果レジスタに
ラッチされ、対応するデジタル信号のビット値が“１”
として決定されるともに、前記比較結果信号のレベル値
が“０”レベルの場合には、前記データ・セレクタにお
いて、前記結果レジスタの出力値が選択されて結果レジ
スタにラッチされ、対応するデジタル信号のビット値が
“０”として決定されるようにしてもよい。
【００１２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１３】図１は本発明の１実施形態を示すブロック
図である。図１に示されるように、本実施形態は、基準
電圧端子８より所定の基準電圧Ｖref を入力し、入力端
子９より入力されるアナログ電圧ＶinをＡ／Ｄ変換し、
出力端子１０より８ビットのデジタル電圧Ｖout として
出力する８ビットのＡ／Ｄ変換器の１構成例であり、基
準電圧端子８と接地点との間に直列に接続される補助抵
抗ストリング１および制御信号１０２により開閉制御さ
れるアナログ・スイッチ２と、基準電圧端子８と接地点
との間に接続される抵抗ストリング３と、補助抵抗スト
リング１の各抵抗の接続点の電圧レベルを、制御信号１
０２により選択出力して抵抗ストリング３の対応する抵
抗接続点に伝達するアナログ・スイッチ４と、抵抗スト
リング３の各抵抗の接続点の電圧レベルを、制御信号１
０３により選択出力して比較信号１０１として出力する
アナログ・スイッチ５と、アナログ・スイッチ５より出
力される比較信号１０１の電圧レベルとアナログ電圧Ｖ
inの電圧レベルとを比較して比較結果信号１０４を出力
する比較器６と、比較器６より出力される比較結果信号
１０４の入力を受けて、アナログ・スイッチ４に対する
制御信号１０２およびアナログ・スイッチ５に対する制
御信号１０３を出力するとともに、Ａ／Ｄ変換されたデ
ジタル電圧Ｖout を出力する制御部７とを備えて構成さ
れる。
図である。図１に示されるように、本実施形態は、基準
電圧端子８より所定の基準電圧Ｖref を入力し、入力端
子９より入力されるアナログ電圧ＶinをＡ／Ｄ変換し、
出力端子１０より８ビットのデジタル電圧Ｖout として
出力する８ビットのＡ／Ｄ変換器の１構成例であり、基
準電圧端子８と接地点との間に直列に接続される補助抵
抗ストリング１および制御信号１０２により開閉制御さ
れるアナログ・スイッチ２と、基準電圧端子８と接地点
との間に接続される抵抗ストリング３と、補助抵抗スト
リング１の各抵抗の接続点の電圧レベルを、制御信号１
０２により選択出力して抵抗ストリング３の対応する抵
抗接続点に伝達するアナログ・スイッチ４と、抵抗スト
リング３の各抵抗の接続点の電圧レベルを、制御信号１
０３により選択出力して比較信号１０１として出力する
アナログ・スイッチ５と、アナログ・スイッチ５より出
力される比較信号１０１の電圧レベルとアナログ電圧Ｖ
inの電圧レベルとを比較して比較結果信号１０４を出力
する比較器６と、比較器６より出力される比較結果信号
１０４の入力を受けて、アナログ・スイッチ４に対する
制御信号１０２およびアナログ・スイッチ５に対する制
御信号１０３を出力するとともに、Ａ／Ｄ変換されたデ
ジタル電圧Ｖout を出力する制御部７とを備えて構成さ
れる。
【００１４】また、図２は、制御部７の１実施形態の構
成を示すブロック図であり、比較結果信号１０４の入力
に対応して、データ・セレクタ１１と、結果レジスタ１
２と、シフト・レジスタ１３と、ＯＲ回路１４および１
５とを備えて構成される。そして、図３は、本実施形態
の１具体例として、８ビットのＡ／Ｄ変換器の場合に、
Ａ／Ｄ変換開始の時点から変換終了の時点に至るまで
の、入力端子９におけるアナログ電圧Ｖinおよび比較信
号１０１の電圧レベルの変化の推移を示した図であり、
前述の図５の場合と同様に、目標電圧は、比較信号１０
１の理想電圧波形を示している。なお、図１において、
比較信号１０１は、基準電圧Ｖref を、補助抵抗ストリ
ング１と抵抗ストリング３により分圧して生成される複
数の電圧出力レベルから、アナログ・スイッチ２、アナ
ログ・スイッチ４およびアナログ・スイッチ５により選
択出力される電圧レベルの信号として出力される。ま
た、抵抗ストリンク３を構成する抵抗の数は２x （ｘは
変換ビット数）であり、補助抵抗ストリング１を構成す
る抵抗の数は２y （ｙは高速変換を行うビット数）であ
る。
成を示すブロック図であり、比較結果信号１０４の入力
に対応して、データ・セレクタ１１と、結果レジスタ１
２と、シフト・レジスタ１３と、ＯＲ回路１４および１
５とを備えて構成される。そして、図３は、本実施形態
の１具体例として、８ビットのＡ／Ｄ変換器の場合に、
Ａ／Ｄ変換開始の時点から変換終了の時点に至るまで
の、入力端子９におけるアナログ電圧Ｖinおよび比較信
号１０１の電圧レベルの変化の推移を示した図であり、
前述の図５の場合と同様に、目標電圧は、比較信号１０
１の理想電圧波形を示している。なお、図１において、
比較信号１０１は、基準電圧Ｖref を、補助抵抗ストリ
ング１と抵抗ストリング３により分圧して生成される複
数の電圧出力レベルから、アナログ・スイッチ２、アナ
ログ・スイッチ４およびアナログ・スイッチ５により選
択出力される電圧レベルの信号として出力される。ま
た、抵抗ストリンク３を構成する抵抗の数は２x （ｘは
変換ビット数）であり、補助抵抗ストリング１を構成す
る抵抗の数は２y （ｙは高速変換を行うビット数）であ
る。
【００１５】次に、図１、図２および図３を参照して、
本実施形態の動作について説明する。Ａ／Ｄ変換開始直
後に、図２に示される制御部７においては、最上位ビッ
トを決定するために、シフト・レジスタ１３には、最上
位ビットのみがセットされた値が設定され、結果レジス
タ１２の値は全てクリアされる。このような状態設定に
おいて、シフト・レジスタ１３および結果レジスタ１２
の値は、ＯＲ回路１４において論理和がとられ、その論
理和出力が制御信号１０３として出力されて、アナログ
・スイッチ５に入力され、また同時に、シフト・レジス
タ１３の値が、ＯＲ回路１５を経由して制御信号１０２
として出力されて、アナログ・スイッチ２および４に入
力される。この制御信号１０２による制御作用を介し
て、アナログ・スイッチ２および４は「接」の状態とな
り、またアナログ・スイッチ５は制御信号１０３により
切替え制御される。この状態において、抵抗ストリング
３およびアナログ・スイッチ５を介して、電圧レベルが
Ｖref ／２のレベルに設定されて出力される比較信号１
０１は、比較器６の負極入力端子に入力される。比較器
６においては、当該Ｖref ／２のレベルと、入力端子９
を介して入力されるアナログ電圧Ｖinのレベルが比較さ
れ、Ｖin＞Ｖref ／２の時には比較結果信号１０４が
“１”レベルにて出力されて制御部７に入力される。図
２に示される制御部７においては、上記の“１”レベル
の比較結果信号１０４の入力を受けて、データ・セレク
タ１１によりＯＲ回路１４の出力、即ち制御信号１０３
が選択され、結果レジスタ１２にラッチされて、アナロ
グ電圧ＶinのＡ／Ｄ変換後の最上位ビットの値は“１”
として決定される。他方において、Ｖin＜Ｖref ／２の
時には比較結果信号１０４が“０”レベルにて出力され
て制御部７に入力される。この場合には、データ・セレ
クタ１１により結果レジスタ１２の出力が選択され、当
該結果レジスタ１２にラッチされて、アナログ電圧Ｖin
のＡ／Ｄ変換後の最上位ビットの値は“０”として決定
される。このようにして、アナログ電圧ＶinのＡ／Ｄ変
換後の最上位ビットの値は“１”または“０”に決定さ
れる。次いで、シフト・レジスタ１３は右サイドに１ビ
ットシフトされ、この状態において、アナログ・スイッ
チ５より切替え出力される比較信号１０１の電圧レベル
は、最上位ビットの値が“１”の時には３Ｖref ／４の
レベルで比較器６に入力され、また最上位ビットの値が
“０”の時にはＶref ／４のレベルで比較器６に入力さ
れる。この時には、アナログ・スイッチ２および４は
「接」の状態となっており、制御部７に含まれるＯＲ回
路１４より出力される制御信号１０３により制御され
て、アナログ・スイッチ５による回路切替動作は高速に
て行われ、これにより、出力される比較信号１０１の電
圧レベルは高速にて変化する状態となる。
本実施形態の動作について説明する。Ａ／Ｄ変換開始直
後に、図２に示される制御部７においては、最上位ビッ
トを決定するために、シフト・レジスタ１３には、最上
位ビットのみがセットされた値が設定され、結果レジス
タ１２の値は全てクリアされる。このような状態設定に
おいて、シフト・レジスタ１３および結果レジスタ１２
の値は、ＯＲ回路１４において論理和がとられ、その論
理和出力が制御信号１０３として出力されて、アナログ
・スイッチ５に入力され、また同時に、シフト・レジス
タ１３の値が、ＯＲ回路１５を経由して制御信号１０２
として出力されて、アナログ・スイッチ２および４に入
力される。この制御信号１０２による制御作用を介し
て、アナログ・スイッチ２および４は「接」の状態とな
り、またアナログ・スイッチ５は制御信号１０３により
切替え制御される。この状態において、抵抗ストリング
３およびアナログ・スイッチ５を介して、電圧レベルが
Ｖref ／２のレベルに設定されて出力される比較信号１
０１は、比較器６の負極入力端子に入力される。比較器
６においては、当該Ｖref ／２のレベルと、入力端子９
を介して入力されるアナログ電圧Ｖinのレベルが比較さ
れ、Ｖin＞Ｖref ／２の時には比較結果信号１０４が
“１”レベルにて出力されて制御部７に入力される。図
２に示される制御部７においては、上記の“１”レベル
の比較結果信号１０４の入力を受けて、データ・セレク
タ１１によりＯＲ回路１４の出力、即ち制御信号１０３
が選択され、結果レジスタ１２にラッチされて、アナロ
グ電圧ＶinのＡ／Ｄ変換後の最上位ビットの値は“１”
として決定される。他方において、Ｖin＜Ｖref ／２の
時には比較結果信号１０４が“０”レベルにて出力され
て制御部７に入力される。この場合には、データ・セレ
クタ１１により結果レジスタ１２の出力が選択され、当
該結果レジスタ１２にラッチされて、アナログ電圧Ｖin
のＡ／Ｄ変換後の最上位ビットの値は“０”として決定
される。このようにして、アナログ電圧ＶinのＡ／Ｄ変
換後の最上位ビットの値は“１”または“０”に決定さ
れる。次いで、シフト・レジスタ１３は右サイドに１ビ
ットシフトされ、この状態において、アナログ・スイッ
チ５より切替え出力される比較信号１０１の電圧レベル
は、最上位ビットの値が“１”の時には３Ｖref ／４の
レベルで比較器６に入力され、また最上位ビットの値が
“０”の時にはＶref ／４のレベルで比較器６に入力さ
れる。この時には、アナログ・スイッチ２および４は
「接」の状態となっており、制御部７に含まれるＯＲ回
路１４より出力される制御信号１０３により制御され
て、アナログ・スイッチ５による回路切替動作は高速に
て行われ、これにより、出力される比較信号１０１の電
圧レベルは高速にて変化する状態となる。
【００１６】次に、比較器６においては、上記の比較信
号１０１の電圧レベル３Ｖref ／４またはＶref ／４
と、入力端子９を介して入力されるアナログ電圧Ｖinの
レベルが比較され、Ｖin＞３Ｖref ／４またはＶin＞Ｖ
ref ／４の時には、比較結果信号１０４が“１”レベル
にて出力されて制御部７に入力される。図２に示される
制御部７においては、上記の“１”レベルの比較結果信
号１０４の入力を受けて、データ・セレクタ１１により
ＯＲ回路１４より出力される制御信号１０３が選択さ
れ、結果レジスタ１２にラッチされて、アナログ電圧Ｖ
inのＡ／Ｄ変換後の２ビット目のビット値は“１”とし
て決定される。また、Ｖin＜３Ｖref ／４またはＶin＜
Ｖref ／４の時には、比較結果信号１０４が“０”レベ
ルにて出力されて制御部７に入力される。この場合に
は、データ・セレクタ１１により結果レジスタ１２の出
力が選択され、当該結果レジスタ１２にラッチされて、
アナログ電圧ＶinのＡ／Ｄ変換後の２ビット目のビット
値は“０”として決定される。こうして、アナログ電圧
ＶinのＡ／Ｄ変換後の２ビット目のビット値は“１”ま
たは“０”に決定される。このようにして、順次、アナ
ログ電圧ＶinのＡ／Ｄ変換後の最下位ビットの値まで決
定されてＡ／Ｄ変換処理が終了する。
号１０１の電圧レベル３Ｖref ／４またはＶref ／４
と、入力端子９を介して入力されるアナログ電圧Ｖinの
レベルが比較され、Ｖin＞３Ｖref ／４またはＶin＞Ｖ
ref ／４の時には、比較結果信号１０４が“１”レベル
にて出力されて制御部７に入力される。図２に示される
制御部７においては、上記の“１”レベルの比較結果信
号１０４の入力を受けて、データ・セレクタ１１により
ＯＲ回路１４より出力される制御信号１０３が選択さ
れ、結果レジスタ１２にラッチされて、アナログ電圧Ｖ
inのＡ／Ｄ変換後の２ビット目のビット値は“１”とし
て決定される。また、Ｖin＜３Ｖref ／４またはＶin＜
Ｖref ／４の時には、比較結果信号１０４が“０”レベ
ルにて出力されて制御部７に入力される。この場合に
は、データ・セレクタ１１により結果レジスタ１２の出
力が選択され、当該結果レジスタ１２にラッチされて、
アナログ電圧ＶinのＡ／Ｄ変換後の２ビット目のビット
値は“０”として決定される。こうして、アナログ電圧
ＶinのＡ／Ｄ変換後の２ビット目のビット値は“１”ま
たは“０”に決定される。このようにして、順次、アナ
ログ電圧ＶinのＡ／Ｄ変換後の最下位ビットの値まで決
定されてＡ／Ｄ変換処理が終了する。
【００１７】なお、制御部７におけるＯＲ回路１５にお
いては、シフト・レジスタ１３より出力される信号の入
力を受けて論理和がとられ、Ａ／Ｄ変換されて出力され
る８ビットのデータを決定する際に、当該８ビットのデ
ータの前半の５ビットの値が決定される間においては制
御信号１０２が“１”レベルで出力され、また後半の３
ビットが決定される間においては制御信号１０２が
“０”レベルで出力されている。この制御信号１０２に
より、アナログ・スイッチ２および４は、８ビットのデ
ータの前半の５ビットの値が決定される間においては
「接」の状態となり、また、後半の３ビットが決定され
る間においては「断」の状態となる。即ち、本発明にお
いては、Ａ／Ｄ変換処理過程において、適宜抵抗ストリ
ングの切替選択を行うことが可能となり、これにより、
Ａ／Ｄ変換処理の高速化を図ることができるとともに、
抵抗ストリングに消費される電流を抑制することが可能
となり、消費電力を低減することができる。
いては、シフト・レジスタ１３より出力される信号の入
力を受けて論理和がとられ、Ａ／Ｄ変換されて出力され
る８ビットのデータを決定する際に、当該８ビットのデ
ータの前半の５ビットの値が決定される間においては制
御信号１０２が“１”レベルで出力され、また後半の３
ビットが決定される間においては制御信号１０２が
“０”レベルで出力されている。この制御信号１０２に
より、アナログ・スイッチ２および４は、８ビットのデ
ータの前半の５ビットの値が決定される間においては
「接」の状態となり、また、後半の３ビットが決定され
る間においては「断」の状態となる。即ち、本発明にお
いては、Ａ／Ｄ変換処理過程において、適宜抵抗ストリ
ングの切替選択を行うことが可能となり、これにより、
Ａ／Ｄ変換処理の高速化を図ることができるとともに、
抵抗ストリングに消費される電流を抑制することが可能
となり、消費電力を低減することができる。
【００１８】次に、図３のアナログ電圧Ｖinおよび比較
信号１０１の比較電圧のレベル変化の推移を示す図を参
照して、本実施形態の動作について敷延して説明する。
なお、図３は、説明を簡略化して分かり易くするため
に、本実施形態の１具体例として、４ビット長のＡ／Ｄ
変換器における電圧レベル変化の推移が示されている。
まず、Ａ／Ｄ変換開始直後において、最上位ビットを決
定するために、目標電圧がＶref ／２に設定される。こ
の時、アナログ・スイッチ２および４を「接」として、
アナログ・スイッチ５より出力される比較信号１０１の
レベルを急速に上昇させる。そして変換開始から一定時
間経過後において、比較信号１０１の電圧はＡ／Ｄ変換
の必要精度の範囲内の電圧レベルに上昇し、この状態に
おいて、アナログ電圧Ｖinと比較信号１０１の電圧が比
較器６において比較されて最上位ビットの値が決定され
る（タイミングＴ1 ）。図３においては、アナログ電圧
Ｖinのレベルが比較信号１０１の電圧レベルよりも高レ
ベルであるために、最上位ビットの値は“１”となる。
このタイミングにおいて、次のビットの値を決定するた
めに、目標電圧を変えて、再度比較信号１０１の電圧を
急速に上昇させる。そして、一定時間経過後において、
比較信号１０１の電圧が必要精度の範囲内の電圧レベル
に上昇し、この状態において、アナログ電圧Ｖinと比較
信号１０１の電圧が比較器６において比較されて２ビッ
ト目のビット値が決定される（タイミングＴ2 ）。図３
において、アナログ電圧Ｖinのレベルが比較信号１０１
の比較電圧レベルよりも低レベルであるために、２ビッ
ト目のビット値は“０”となる。そして、このタイミン
グにおいて、次のビットの値を決定するために目標電圧
が変えられる。図３の例においては、この時点におい
て、現在の目標電圧の値と変更後における目標電圧の値
との差異が小さいために、一定時間後に比較電圧を必要
精度の範囲内に入れるために、アナログ・スイッチ２お
よビ４を「接」の状態にしておくことは不要であり、こ
れにより、このタイミングにおいては、アナログ・スイ
ッチ２および４は「断」の状態に設定される。このこと
により、従来のＡ／Ｄ変換器においては、抵抗ストリン
グ１６（図４参照）の抵抗値を変更する手段がないため
に、比較信号１０５（図３において、細い線にて示され
る）の比較電圧が急激に下降しているのに対比して、本
実施形態においては、比較信号１０５の電圧よりもに緩
やかに下降する。そして、一定時間後において、比較回
路６において比較信号１０１の比較電圧とアナログ電圧
Ｖinの電圧が比較され、次ぎの３ビット目のビット値が
決定される。図３の例においては、アナログ電圧Ｖinの
レベルが比較信号１０１の比較電圧レベルよりも高レベ
ルであるために、３ビット目のビット値は“１”となる
（図３のタイミングＴ3 ）。そして、このタイミングＴ
3 において、次の４ビット目、即ち最下位ビットの値を
決定するために目標電圧を変える。この場合、アナログ
・スイッチ２および４が「断」の状態に設定されている
ために、比較信号１０１の比較電圧は、前述のタイミン
グＴ3以降の場合と同様の理由により、従来のＡ／Ｄ変
換器における比較信号１０５（図３において、細い線に
て示される）の比較電圧よりも緩やかに上昇する。そし
て、一定時間後において、比較回路６において比較信号
１０１の比較電圧とアナログ電圧Ｖinの電圧が比較さ
れ、最下位ビットのビット値が決定される。図３の例に
おいては、アナログ電圧Ｖinのレベルが比較信号１０１
の比較電圧レベルよりも低レベルであるために、最下位
ビットのビット値は“０”となる（図３のタイミングＴ
4 ）。
信号１０１の比較電圧のレベル変化の推移を示す図を参
照して、本実施形態の動作について敷延して説明する。
なお、図３は、説明を簡略化して分かり易くするため
に、本実施形態の１具体例として、４ビット長のＡ／Ｄ
変換器における電圧レベル変化の推移が示されている。
まず、Ａ／Ｄ変換開始直後において、最上位ビットを決
定するために、目標電圧がＶref ／２に設定される。こ
の時、アナログ・スイッチ２および４を「接」として、
アナログ・スイッチ５より出力される比較信号１０１の
レベルを急速に上昇させる。そして変換開始から一定時
間経過後において、比較信号１０１の電圧はＡ／Ｄ変換
の必要精度の範囲内の電圧レベルに上昇し、この状態に
おいて、アナログ電圧Ｖinと比較信号１０１の電圧が比
較器６において比較されて最上位ビットの値が決定され
る（タイミングＴ1 ）。図３においては、アナログ電圧
Ｖinのレベルが比較信号１０１の電圧レベルよりも高レ
ベルであるために、最上位ビットの値は“１”となる。
このタイミングにおいて、次のビットの値を決定するた
めに、目標電圧を変えて、再度比較信号１０１の電圧を
急速に上昇させる。そして、一定時間経過後において、
比較信号１０１の電圧が必要精度の範囲内の電圧レベル
に上昇し、この状態において、アナログ電圧Ｖinと比較
信号１０１の電圧が比較器６において比較されて２ビッ
ト目のビット値が決定される（タイミングＴ2 ）。図３
において、アナログ電圧Ｖinのレベルが比較信号１０１
の比較電圧レベルよりも低レベルであるために、２ビッ
ト目のビット値は“０”となる。そして、このタイミン
グにおいて、次のビットの値を決定するために目標電圧
が変えられる。図３の例においては、この時点におい
て、現在の目標電圧の値と変更後における目標電圧の値
との差異が小さいために、一定時間後に比較電圧を必要
精度の範囲内に入れるために、アナログ・スイッチ２お
よビ４を「接」の状態にしておくことは不要であり、こ
れにより、このタイミングにおいては、アナログ・スイ
ッチ２および４は「断」の状態に設定される。このこと
により、従来のＡ／Ｄ変換器においては、抵抗ストリン
グ１６（図４参照）の抵抗値を変更する手段がないため
に、比較信号１０５（図３において、細い線にて示され
る）の比較電圧が急激に下降しているのに対比して、本
実施形態においては、比較信号１０５の電圧よりもに緩
やかに下降する。そして、一定時間後において、比較回
路６において比較信号１０１の比較電圧とアナログ電圧
Ｖinの電圧が比較され、次ぎの３ビット目のビット値が
決定される。図３の例においては、アナログ電圧Ｖinの
レベルが比較信号１０１の比較電圧レベルよりも高レベ
ルであるために、３ビット目のビット値は“１”となる
（図３のタイミングＴ3 ）。そして、このタイミングＴ
3 において、次の４ビット目、即ち最下位ビットの値を
決定するために目標電圧を変える。この場合、アナログ
・スイッチ２および４が「断」の状態に設定されている
ために、比較信号１０１の比較電圧は、前述のタイミン
グＴ3以降の場合と同様の理由により、従来のＡ／Ｄ変
換器における比較信号１０５（図３において、細い線に
て示される）の比較電圧よりも緩やかに上昇する。そし
て、一定時間後において、比較回路６において比較信号
１０１の比較電圧とアナログ電圧Ｖinの電圧が比較さ
れ、最下位ビットのビット値が決定される。図３の例に
おいては、アナログ電圧Ｖinのレベルが比較信号１０１
の比較電圧レベルよりも低レベルであるために、最下位
ビットのビット値は“０”となる（図３のタイミングＴ
4 ）。
【００１９】以上のようにして、１回目のＡ／Ｄ変換処
理が行われる。なお、上記の説明において参照している
図３は、前述のように、説明の簡略化のために４ビット
長のＡ／Ｄ変換器の場合の動作例が示されているが、云
うまでもなく、他のビット長のＡ／Ｄ変換器の場合にお
いても、この場合と同様にＡ／Ｄ変換動作が行われる。
また、回路構成によっても変化はあるが、抵抗ストリン
グ３および補助抵抗ストリング１を使用してＡ／Ｄ変換
を行う際のビット数ｙと、抵抗ストリング３のみを使用
してＡ／Ｄ変換を行う際のビット数ｚとの比が１：１乃
至２：１で、抵抗ストリング３の抵抗値と補助抵抗スト
リングの抵抗値との比が１：１乃至１：２の場合が、消
費電力および変換速度の双方の点において有利である。
理が行われる。なお、上記の説明において参照している
図３は、前述のように、説明の簡略化のために４ビット
長のＡ／Ｄ変換器の場合の動作例が示されているが、云
うまでもなく、他のビット長のＡ／Ｄ変換器の場合にお
いても、この場合と同様にＡ／Ｄ変換動作が行われる。
また、回路構成によっても変化はあるが、抵抗ストリン
グ３および補助抵抗ストリング１を使用してＡ／Ｄ変換
を行う際のビット数ｙと、抵抗ストリング３のみを使用
してＡ／Ｄ変換を行う際のビット数ｚとの比が１：１乃
至２：１で、抵抗ストリング３の抵抗値と補助抵抗スト
リングの抵抗値との比が１：１乃至１：２の場合が、消
費電力および変換速度の双方の点において有利である。
【００２０】
【発明の効果】以上説明したように、本発明は、主たる
抵抗ストリングに加えて補助的な抵抗ストリングを設け
ることにより、Ａ／Ｄ変換処理の動作途中過程において
前記補助抵抗ストリングを適宜切替えることにより、変
換処理の開始直後においては、振幅レベルの大きい内部
信号に対応して抵抗ストリングの抵抗値を下げ、変換処
理の進行に伴ない振幅レベルが小さくなってゆく内部信
号に対応して抵抗ストリングの抵抗値を上げることによ
り、無為の消費電力を抑制して消費電力の低減を図るこ
とができる効果がある。
抵抗ストリングに加えて補助的な抵抗ストリングを設け
ることにより、Ａ／Ｄ変換処理の動作途中過程において
前記補助抵抗ストリングを適宜切替えることにより、変
換処理の開始直後においては、振幅レベルの大きい内部
信号に対応して抵抗ストリングの抵抗値を下げ、変換処
理の進行に伴ない振幅レベルが小さくなってゆく内部信
号に対応して抵抗ストリングの抵抗値を上げることによ
り、無為の消費電力を抑制して消費電力の低減を図るこ
とができる効果がある。
【００２１】また、同一の消費電力を条件とする場合に
は、抵抗ストリングの動作抵抗値を小さい値に選択する
ことができるために、Ａ／Ｄ変換処理速度が向上される
という効果がある。
は、抵抗ストリングの動作抵抗値を小さい値に選択する
ことができるために、Ａ／Ｄ変換処理速度が向上される
という効果がある。
【図１】本発明の１実施形態を示すブロック図である。
【図２】前記実施形態における制御部の１実施形態を示
すブロック図である。
すブロック図である。
【図３】前記実施形態におけるＡ／Ｄ変換過程の電圧推
移を示す図である。
移を示す図である。
【図４】従来例を示すブロック図である。
【図５】前記従来例におけるＡ／Ｄ変換過程の電圧推移
を示す図である。
を示す図である。
１ 補助抵抗ストリング ２、４、５、１７ アナログ・スイッチ ３、１６ 抵抗ストリング ６、１８ 比較器 ７、１９ 制御部 ８、２０ 基準電圧端子 ９、２１ 入力端子 １０、２２ 出力端子 １１、２３ データ・セレクタ １２、２４ 結果レジスタ １３、２５ シフト・レジスタ １４、１５、２６ ＯＲ回路 １０１、１０５ 比較信号 １０２、１０３、１０６ 制御信号 １０４、１０７ 比較結果信号 Ｖref 基準電圧 Ｖin アナログ電圧 Ｖout デジタル電圧
Claims (4)
- 【請求項１】 アナログ電圧を複数ビットのデジタル信
号に変換するＡ／Ｄ変換器において、 直列接続される複数の抵抗により形成され、前記複数の
抵抗の接続点において所定の基準電圧の分圧電圧値を生
成する第１の抵抗ストリングと、 所定の第１の制御信号により切替え制御されて、前記第
１の抵抗ストリングにおける分圧電圧値を任意に選択し
て出力する第１のアナログ・スイッチと、 直列接続される複数の抵抗により形成され、前記複数の
抵抗の接続点において所定の基準電圧の分圧電圧値を生
成する第２の抵抗ストリングと、 前記第２の抵抗ストリングの低電位側の終端と接地点と
の間に接続され、所定の第２の制御信号により開閉制御
されて、前記第２の抵抗ストリングの低電位側の終端と
接地点との間の接続を任意に「接」または「断」とする
第２のアナログ・スイッチと、 前記第２のアナログ・スイッチが「接」の状態におい
て、前記第２の制御信号により切替え制御されて、前記
第２の抵抗ストリングにおける分圧電圧値を任意に選択
して、前記第１の抵抗ストリングにおける所定の分圧点
に伝達する第３のアナログ・スイッチと、 前記アナログ電圧のレベルと、前記第１のアナログ・ス
イッチより選択出力される比較信号の比較電圧のレベル
とを比較する比較器と、 前記比較器より出力される比較結果信号の入力を受け
て、前記第１および第２の制御信号を生成して出力する
とともに、前記アナログ電圧に対応するデジタル信号の
各ビット値を決定して出力する制御部と、 を少なくとも備えて構成されることを特徴とするＡ／Ｄ
変換器。 - 【請求項２】 前記第１の抵抗ストリングが、Ａ／Ｄ変
換ビット数がｘの場合に直列接続される２x 個の抵抗に
より形成され、前記第２の抵抗ストリングが、高速Ａ／
Ｄ変換ビット数がｙの場合に直列接続される２y 個の抵
抗により形成される請求項１記載のＡ／Ｄ変換器。 - 【請求項３】 前記制御部が、Ａ／Ｄ変換開始時に最上
位ビットのビット値のみが設定されるシフト・レジスタ
と、 Ａ／Ｄ変換処理過程において逐次変換出力されるビット
値を順次ラッチして格納保持する結果レジスタと、 前記シフト・レジスタの出力値と前記結果レジスタの出
力値との論理和をとり、前記第１の制御信号として出力
する第１のＯＲ回路と、 前記結果レジスタの出力値と前記第１のＯＲ回路より出
力される第１の制御信号の値とを入力し、前記比較結果
信号のレベル値に依存する選択制御作用を介して何れか
一方の値を選択して、前記結果レジスタに出力するデー
タ・セレクタと、 前記シフト・レジスタの出力値の論理和をとり、前記第
２の制御信号として出力する第２のＯＲ回路と、 を備えて構成され、Ａ／Ｄ変換終了時に、前記結果レジ
スタにラッチされているＡ／Ｄ変換結果のデジタル信号
を出力することを特徴とする請求項１または請求項２記
載のＡ／Ｄ変換器。 - 【請求項４】 前記比較結果信号のレベル値が“１”レ
ベルの場合には、前記データ・セレクタにおいて、前記
第１のＯＲ回路の出力値が選択されて結果レジスタにラ
ッチされ、対応するデジタル信号のビット値が“１”と
して決定されるとともに、前記比較結果信号のレベル値
が“０”レベルの場合には、前記データ・セレクタにお
いて、前記結果レジスタの出力値が選択されて結果レジ
スタにラッチされ、対応するデジタル信号のビット値が
“０”として決定される請求項３記載のＡ／Ｄ変革器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16776496A JP2880953B2 (ja) | 1996-06-27 | 1996-06-27 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16776496A JP2880953B2 (ja) | 1996-06-27 | 1996-06-27 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013230A true JPH1013230A (ja) | 1998-01-16 |
| JP2880953B2 JP2880953B2 (ja) | 1999-04-12 |
Family
ID=15855671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16776496A Expired - Fee Related JP2880953B2 (ja) | 1996-06-27 | 1996-06-27 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880953B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319613A (ja) * | 2003-04-14 | 2004-11-11 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及びそれを内蔵した半導体装置並びにそれらの製造方法 |
| CN114696832A (zh) * | 2020-12-29 | 2022-07-01 | 圣邦微电子（北京）股份有限公司 | 模数转换器及模数转换方法 |
-
1996
- 1996-06-27 JP JP16776496A patent/JP2880953B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319613A (ja) * | 2003-04-14 | 2004-11-11 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及びそれを内蔵した半導体装置並びにそれらの製造方法 |
| JP4511803B2 (ja) * | 2003-04-14 | 2010-07-28 | 株式会社半導体エネルギー研究所 | Ｄ／ａ変換回路及びそれを内蔵した半導体装置の製造方法 |
| CN114696832A (zh) * | 2020-12-29 | 2022-07-01 | 圣邦微电子（北京）股份有限公司 | 模数转换器及模数转换方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2880953B2 (ja) | 1999-04-12 |
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