JPH1013207A - ドライバー回路における貫通電流防止回路 - Google Patents
ドライバー回路における貫通電流防止回路Info
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- JPH1013207A JPH1013207A JP8167407A JP16740796A JPH1013207A JP H1013207 A JPH1013207 A JP H1013207A JP 8167407 A JP8167407 A JP 8167407A JP 16740796 A JP16740796 A JP 16740796A JP H1013207 A JPH1013207 A JP H1013207A
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Abstract
(57)【要約】
【課題】本発明は貫通電流の発生を防止することができ
るドライバー回路における貫通電流防止回路を提供する
ことを目的とする。 【解決手段】ドライバー回路１における貫通電流防止回
路４０を、負荷１００を駆動し、互いのドレイン端が接
続されたＰｃｈ及びＮｃｈトランジスタ３，７の双方が
オン状態となる０からピーク電圧間の中間電位部分が、
同一レベル波形同士で時間的に重ならない関係にある２
入力信号の一方をＰｃｈトランジスタ３のゲート端に供
給し、他方をＮｃｈトランジスタ７のゲート端に供給す
るように構成し、中間電位部分が重ならないような関係
にある同一レベルの２つの波形が個別にＰｃｈ及びＮｃ
ｈトランジスタ３，７に供給されることによってＰｃｈ
及びＮｃｈトランジスタ３，７が同時にオン状態となる
ことがなくなり、これによって貫通電流が流れることが
なくなるように構成する。
るドライバー回路における貫通電流防止回路を提供する
ことを目的とする。 【解決手段】ドライバー回路１における貫通電流防止回
路４０を、負荷１００を駆動し、互いのドレイン端が接
続されたＰｃｈ及びＮｃｈトランジスタ３，７の双方が
オン状態となる０からピーク電圧間の中間電位部分が、
同一レベル波形同士で時間的に重ならない関係にある２
入力信号の一方をＰｃｈトランジスタ３のゲート端に供
給し、他方をＮｃｈトランジスタ７のゲート端に供給す
るように構成し、中間電位部分が重ならないような関係
にある同一レベルの２つの波形が個別にＰｃｈ及びＮｃ
ｈトランジスタ３，７に供給されることによってＰｃｈ
及びＮｃｈトランジスタ３，７が同時にオン状態となる
ことがなくなり、これによって貫通電流が流れることが
なくなるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はドライバー回路にお
ける貫通電流防止回路に関する。この貫通電流防止回路
は、例えば２線時分割伝送方式の通信システムにおける
回線終端装置内のＬＳＩ内部に構成されるドライバー回
路に用いられるものである。
ける貫通電流防止回路に関する。この貫通電流防止回路
は、例えば２線時分割伝送方式の通信システムにおける
回線終端装置内のＬＳＩ内部に構成されるドライバー回
路に用いられるものである。
【０００２】
【従来の技術】図５に従来のドライバー回路の構成を示
し、その説明を行う。この図に示すドライバー回路１
は、ＬＳＩ内部に構成されたものであり、符号３，５で
示すＰチャネルトランジスタ（Ｐｃｈトランジスタ）
と、７，９で示すＮチャネルトランジスタ（Ｎｃｈトラ
ンジスタ）と、１１，１３で示すインバータを具備して
構成されている。
し、その説明を行う。この図に示すドライバー回路１
は、ＬＳＩ内部に構成されたものであり、符号３，５で
示すＰチャネルトランジスタ（Ｐｃｈトランジスタ）
と、７，９で示すＮチャネルトランジスタ（Ｎｃｈトラ
ンジスタ）と、１１，１３で示すインバータを具備して
構成されている。
【０００３】インバータ１１の出力端は、Ｐｃｈトラン
ジスタ３及びＮｃｈトランジスタ７のゲート端に接続さ
れ、インバータ１３の出力端は、Ｐｃｈトランジスタ５
及びＮｃｈトランジスタ９のゲート端に接続されてい
る。
ジスタ３及びＮｃｈトランジスタ７のゲート端に接続さ
れ、インバータ１３の出力端は、Ｐｃｈトランジスタ５
及びＮｃｈトランジスタ９のゲート端に接続されてい
る。
【０００４】Ｐｃｈトランジスタ３のソース端は、５Ｖ
の電源＋Ｖに接続され、ドレイン端はＬＳＩの外部端子
１５に接続されている。Ｎｃｈトランジスタ７のドレイ
ン端は外部端子１７に、ソース端は接地されている。ま
た、Ｐｃｈトランジスタ５のソース端は、電源＋Ｖに接
続され、ドレイン端は外部端子１９に接続され、Ｎｃｈ
トランジスタ９のドレイン端は外部端子２１に、ソース
端は接地されている。
の電源＋Ｖに接続され、ドレイン端はＬＳＩの外部端子
１５に接続されている。Ｎｃｈトランジスタ７のドレイ
ン端は外部端子１７に、ソース端は接地されている。ま
た、Ｐｃｈトランジスタ５のソース端は、電源＋Ｖに接
続され、ドレイン端は外部端子１９に接続され、Ｎｃｈ
トランジスタ９のドレイン端は外部端子２１に、ソース
端は接地されている。
【０００５】更に、外部端子１５と１７とはマッチング
抵抗器２３を介して接続され、更に外部端子１５はトラ
ンス２５の１次側コイルの一端に接続されている。外部
端子１９と２１とはマッチング抵抗器２７を介して接続
され、更に外部端子１９はトランス２５の１次側コイル
の他端に接続されている。
抵抗器２３を介して接続され、更に外部端子１５はトラ
ンス２５の１次側コイルの一端に接続されている。外部
端子１９と２１とはマッチング抵抗器２７を介して接続
され、更に外部端子１９はトランス２５の１次側コイル
の他端に接続されている。
【０００６】トランス２５の２次側コイルの両端は、端
子２９，３０を介して加入者線である２ワイヤーメタリ
ックケーブル３２，３３に接続されている。上述した構
成のドライバー回路１は、加入者線３２，３３に＋５
Ｖ、０Ｖ、−５Ｖの３値のＡＭＩ波形を発生し、トラン
ス２５は、そのＡＭＩ波形の±５Ｖを加入者線に必要な
電圧の±６Ｖに昇圧するようになっている。
子２９，３０を介して加入者線である２ワイヤーメタリ
ックケーブル３２，３３に接続されている。上述した構
成のドライバー回路１は、加入者線３２，３３に＋５
Ｖ、０Ｖ、−５Ｖの３値のＡＭＩ波形を発生し、トラン
ス２５は、そのＡＭＩ波形の±５Ｖを加入者線に必要な
電圧の±６Ｖに昇圧するようになっている。
【０００７】ここで、インバータ１１，１３に、時刻ｔ
１〜ｔ２間において入力信号Ｄ１の「Ｌ」レベル、入力
信号Ｄ２の「Ｈ」レベルが供給されると、Ｐｃｈトラン
ジスタ３がオフ、Ｎｃｈトランジスタ７がオン、Ｐｃｈ
トランジスタ５がオン、Ｎｃｈトランジスタ９がオフと
なり、この結果、Ｐｃｈトランジスタ５からトランス２
５、抵抗器２３を介してＮｃｈトランジスタ７へ電流が
流れ、この際の−５Ｖの電圧がトランス２５で−６Ｖに
変圧されて加入者線へ出力される。
１〜ｔ２間において入力信号Ｄ１の「Ｌ」レベル、入力
信号Ｄ２の「Ｈ」レベルが供給されると、Ｐｃｈトラン
ジスタ３がオフ、Ｎｃｈトランジスタ７がオン、Ｐｃｈ
トランジスタ５がオン、Ｎｃｈトランジスタ９がオフと
なり、この結果、Ｐｃｈトランジスタ５からトランス２
５、抵抗器２３を介してＮｃｈトランジスタ７へ電流が
流れ、この際の−５Ｖの電圧がトランス２５で−６Ｖに
変圧されて加入者線へ出力される。
【０００８】次に、時刻ｔ２〜ｔ３間において入力信号
Ｄ１，Ｄ２双方の「Ｈ」レベルが供給されると、Ｐｃｈ
トランジスタ３がオン、Ｎｃｈトランジスタ７がオフ、
Ｐｃｈトランジスタ５がオン、Ｎｃｈトランジスタ９が
オフとなり、この結果、各トランジスタ３，７，５，９
には電流が流れないので、この際は０Ｖの電圧が加入者
線へ出力される。
Ｄ１，Ｄ２双方の「Ｈ」レベルが供給されると、Ｐｃｈ
トランジスタ３がオン、Ｎｃｈトランジスタ７がオフ、
Ｐｃｈトランジスタ５がオン、Ｎｃｈトランジスタ９が
オフとなり、この結果、各トランジスタ３，７，５，９
には電流が流れないので、この際は０Ｖの電圧が加入者
線へ出力される。
【０００９】次に、時刻ｔ３〜ｔ４間において入力信号
Ｄ１の「Ｈ」レベル、入力信号Ｄ２の「Ｌ」レベルが供
給されると、Ｐｃｈトランジスタ３がオン、Ｎｃｈトラ
ンジスタ７がオフ、Ｐｃｈトランジスタ５がオフ、Ｎｃ
ｈトランジスタ９がオンとなり、この結果、Ｐｃｈトラ
ンジスタ３からトランス２５、抵抗器２７を介してＮｃ
ｈトランジスタ９へ電流が流れ、この際の＋５Ｖの電圧
がトランス２５で＋６Ｖに変圧されて加入者線へ出力さ
れる。
Ｄ１の「Ｈ」レベル、入力信号Ｄ２の「Ｌ」レベルが供
給されると、Ｐｃｈトランジスタ３がオン、Ｎｃｈトラ
ンジスタ７がオフ、Ｐｃｈトランジスタ５がオフ、Ｎｃ
ｈトランジスタ９がオンとなり、この結果、Ｐｃｈトラ
ンジスタ３からトランス２５、抵抗器２７を介してＮｃ
ｈトランジスタ９へ電流が流れ、この際の＋５Ｖの電圧
がトランス２５で＋６Ｖに変圧されて加入者線へ出力さ
れる。
【００１０】即ち、上述したＡＭＩ波形がトランス２５
を介して加入者線へ出力されることになる。
を介して加入者線へ出力されることになる。
【００１１】
【発明が解決しようとする課題】ところで、上述した従
来のドライバー回路においては、以下に図６を参照して
説明する貫通電流が流れる問題があった。但し、図６は
図５のドライバー回路１のＰｃｈトランジスタ３とＮｃ
ｈトランジスタ７の組み合わせ回路を取り出したもので
ある。
来のドライバー回路においては、以下に図６を参照して
説明する貫通電流が流れる問題があった。但し、図６は
図５のドライバー回路１のＰｃｈトランジスタ３とＮｃ
ｈトランジスタ７の組み合わせ回路を取り出したもので
ある。
【００１２】インバータ１１の入力信号Ｄ１が図示する
ような「Ｌ」レベル波形である場合、Ｐｃｈトランジス
タのゲート端には符号Ｄ３で示す「Ｈ」レベル波形が入
力され、Ｎｃｈトランジスタ７のゲート端には符号Ｄ４
で示す「Ｈ」レベル波形が入力されることになる。
ような「Ｌ」レベル波形である場合、Ｐｃｈトランジス
タのゲート端には符号Ｄ３で示す「Ｈ」レベル波形が入
力され、Ｎｃｈトランジスタ７のゲート端には符号Ｄ４
で示す「Ｈ」レベル波形が入力されることになる。
【００１３】Ｐｃｈトランジスタ３は、「Ｈ」レベル波
形Ｄ３の所定電位の閾値ＴＨ１を境にオン／オフし、Ｎ
ｃｈトランジスタ７は「Ｈ」レベル波形Ｄ４の所定電位
の閾値ＴＨ２を境にＰｃｈトランジスタ３がオンの場合
にオフ、オフの場合にオンするようになっている。
形Ｄ３の所定電位の閾値ＴＨ１を境にオン／オフし、Ｎ
ｃｈトランジスタ７は「Ｈ」レベル波形Ｄ４の所定電位
の閾値ＴＨ２を境にＰｃｈトランジスタ３がオンの場合
にオフ、オフの場合にオンするようになっている。
【００１４】しかし、「Ｈ」レベル波形Ｄ３，Ｄ４の立
ち上がりエッジ及び立ち下がりエッジにおける矢印幅３
５及び３７で示す中間電位付近で、双方のトランジスタ
３，７が同時に低インピーダンス状態となることによっ
て同時にオンする状態が発生する。
ち上がりエッジ及び立ち下がりエッジにおける矢印幅３
５及び３７で示す中間電位付近で、双方のトランジスタ
３，７が同時に低インピーダンス状態となることによっ
て同時にオンする状態が発生する。
【００１５】このように双方のトランジスタ３，７が同
時にオンした場合、Ｐｃｈトランジスタ３からＮｃｈト
ランジスタ７へ符号Ｉ１で示す電流値の大きい貫通電流
が流れる問題があった。このような貫通電流Ｉ１が流れ
た場合、消費電流が増加し、またノイズが発生して近傍
回路に影響を与えることになる。
時にオンした場合、Ｐｃｈトランジスタ３からＮｃｈト
ランジスタ７へ符号Ｉ１で示す電流値の大きい貫通電流
が流れる問題があった。このような貫通電流Ｉ１が流れ
た場合、消費電流が増加し、またノイズが発生して近傍
回路に影響を与えることになる。
【００１６】本発明は、このような点に鑑みてなされた
ものであり、貫通電流の発生を防止することができるド
ライバー回路における貫通電流防止回路を提供すること
を目的としている。
ものであり、貫通電流の発生を防止することができるド
ライバー回路における貫通電流防止回路を提供すること
を目的としている。
【００１７】
【課題を解決するための手段】図１に本発明の原理図を
示す。この図に示すドライバー回路１における貫通電流
防止回路４０は、負荷１００を駆動し、互いのドレイン
端が接続されたＰｃｈ及びＮｃｈトランジスタ３，７の
双方がオン状態となる０からピーク電圧間の中間電位部
分が、同一レベル波形同士で時間的に重ならない関係に
ある２入力信号の一方をＰｃｈトランジスタ３のゲート
端に供給し、他方をＮｃｈトランジスタ７のゲート端に
供給するように構成したものである。
示す。この図に示すドライバー回路１における貫通電流
防止回路４０は、負荷１００を駆動し、互いのドレイン
端が接続されたＰｃｈ及びＮｃｈトランジスタ３，７の
双方がオン状態となる０からピーク電圧間の中間電位部
分が、同一レベル波形同士で時間的に重ならない関係に
ある２入力信号の一方をＰｃｈトランジスタ３のゲート
端に供給し、他方をＮｃｈトランジスタ７のゲート端に
供給するように構成したものである。
【００１８】このような構成によれば、トランジスタが
オン状態となる中間電位部分が重ならないような関係に
ある同一レベルの２つの波形が個別に双方のトランジス
タ３，７に供給されるので、双方のトランジスタ３，７
が同時にオン状態となることがなくなり、これによって
同時にオンすることによって発生する貫通電流が流れる
ことがなくなる。
オン状態となる中間電位部分が重ならないような関係に
ある同一レベルの２つの波形が個別に双方のトランジス
タ３，７に供給されるので、双方のトランジスタ３，７
が同時にオン状態となることがなくなり、これによって
同時にオンすることによって発生する貫通電流が流れる
ことがなくなる。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図２は本発明の一実施形態
によるドライバー回路における貫通電流防止回路の構成
を示す図である。この図において図５に示した従来例の
各部に対応する部分には同一符号を付し、その説明を省
略する。
施の形態について説明する。図２は本発明の一実施形態
によるドライバー回路における貫通電流防止回路の構成
を示す図である。この図において図５に示した従来例の
各部に対応する部分には同一符号を付し、その説明を省
略する。
【００２０】図２に示す一実施形態が図５に示した従来
例と異なる点は、ドライバー回路１に符号４０，４２で
示す第１及び第２貫通電流防止回路を設けたことにあ
る。図５に示した従来例のドライバー回路１において
は、図６を参照して説明したように、互いにドレイン端
が接続されたＰｃｈトランジスタ３とＮｃｈトランジス
タ７のゲート端にインバータ１１を介して同一波形の入
力信号Ｄ１を入力していた。
例と異なる点は、ドライバー回路１に符号４０，４２で
示す第１及び第２貫通電流防止回路を設けたことにあ
る。図５に示した従来例のドライバー回路１において
は、図６を参照して説明したように、互いにドレイン端
が接続されたＰｃｈトランジスタ３とＮｃｈトランジス
タ７のゲート端にインバータ１１を介して同一波形の入
力信号Ｄ１を入力していた。
【００２１】しかし、本実施形態においては、図３に示
すように、インバータ５０，５２を介してＰｃｈトラン
ジスタ３とＮｃｈトランジスタ７に異なる波形の入力信
号Ｄ６及びＤ７を供給するようにした。
すように、インバータ５０，５２を介してＰｃｈトラン
ジスタ３とＮｃｈトランジスタ７に異なる波形の入力信
号Ｄ６及びＤ７を供給するようにした。
【００２２】各入力信号Ｄ６，Ｄ７の波形は、各々の波
形の立ち上がりエッジ及び立ち下がりエッジにおいてト
ランジスタが低インピーダンス状態となってオンとなる
矢印幅４５，４６，４７，４８で示す中間電位部分が、
互いの波形同士で時間的に重ならないようにインバータ
５０，５２を介して各トランジスタ３，７に入力される
ようになっている。
形の立ち上がりエッジ及び立ち下がりエッジにおいてト
ランジスタが低インピーダンス状態となってオンとなる
矢印幅４５，４６，４７，４８で示す中間電位部分が、
互いの波形同士で時間的に重ならないようにインバータ
５０，５２を介して各トランジスタ３，７に入力される
ようになっている。
【００２３】即ち、インバータ５０の出力端からＰｃｈ
トランジスタ３へ供給される信号Ｄ８は、時刻ｔ１で示
す０Ｖの立ち上がり点から時刻ｔ２で示す「Ｌ」レベル
と「Ｈ」レベルとの閾値ＴＨ３までの間と、時刻ｔ５で
示す閾値ＴＨ３から時刻ｔ６で示す立ち下がって０Ｖと
なる点までの間が、Ｐｃｈトランジスタ３をオンとする
領域である。
トランジスタ３へ供給される信号Ｄ８は、時刻ｔ１で示
す０Ｖの立ち上がり点から時刻ｔ２で示す「Ｌ」レベル
と「Ｈ」レベルとの閾値ＴＨ３までの間と、時刻ｔ５で
示す閾値ＴＨ３から時刻ｔ６で示す立ち下がって０Ｖと
なる点までの間が、Ｐｃｈトランジスタ３をオンとする
領域である。
【００２４】また、インバータ５２の出力端からＮｃｈ
トランジスタ７へ供給される信号Ｄ９は、時刻ｔ１〜ｔ
２間及び時刻ｔ５〜ｔ６間に重ならない時刻ｔ３〜ｔ４
間の閾値ＴＨ４以上の「Ｈ」レベル部分が、Ｎｃｈトラ
ンジスタ７をオンとする領域である。
トランジスタ７へ供給される信号Ｄ９は、時刻ｔ１〜ｔ
２間及び時刻ｔ５〜ｔ６間に重ならない時刻ｔ３〜ｔ４
間の閾値ＴＨ４以上の「Ｈ」レベル部分が、Ｎｃｈトラ
ンジスタ７をオンとする領域である。
【００２５】つまり、従来のようにＰｃｈトランジスタ
３及びＮｃｈトランジスタ７に入力される信号のトラン
ジスタをオンとする中間電位部分が互いに重ならないよ
うになっているので、双方のトランジスタ３，７が同時
にオンすることにより貫通電流が流れない制御を行うよ
うになっている。
３及びＮｃｈトランジスタ７に入力される信号のトラン
ジスタをオンとする中間電位部分が互いに重ならないよ
うになっているので、双方のトランジスタ３，７が同時
にオンすることにより貫通電流が流れない制御を行うよ
うになっている。
【００２６】このような信号入力制御を行う第１及び第
２貫通電流防止回路４０，４２を図２を参照して説明す
る。但し、第１及び第２貫通電流防止回路４０，４２は
何れも同構成なので、第２貫通電流防止回路４２の構成
要素及び入出力信号には第１貫通電流防止回路４０の構
成要素及び入出力信号に付す符号に′記号を付してその
区別を行い、必要以外は第１貫通電流防止回路４０の説
明のみを行う。
２貫通電流防止回路４０，４２を図２を参照して説明す
る。但し、第１及び第２貫通電流防止回路４０，４２は
何れも同構成なので、第２貫通電流防止回路４２の構成
要素及び入出力信号には第１貫通電流防止回路４０の構
成要素及び入出力信号に付す符号に′記号を付してその
区別を行い、必要以外は第１貫通電流防止回路４０の説
明のみを行う。
【００２７】第１貫通電流防止回路４０において、符号
６０はインバータ、６２，６４，６６，６８はクリア機
能付きフリップフロップ（ＦＦ）、７０は２入力ナンド
回路である。また、７２はクリア信号ＣＬが入力される
クリア入力端子、７４は入力データＤＴ１が入力される
データ入力端子、７６はクロック信号ＣＫが入力される
クロック入力端子である。
６０はインバータ、６２，６４，６６，６８はクリア機
能付きフリップフロップ（ＦＦ）、７０は２入力ナンド
回路である。また、７２はクリア信号ＣＬが入力される
クリア入力端子、７４は入力データＤＴ１が入力される
データ入力端子、７６はクロック信号ＣＫが入力される
クロック入力端子である。
【００２８】クリア入力端子７２及びクロック入力端子
７６は第１及び第２貫通電流防止回路４０，４２に共通
に用いられるが、データ入力端子７４は、各回路４０，
４２で異なるタイミングで入力データＤＴ１，ＤＴ２が
入力されるので、符号７４′で示すように個別に設けら
れている。
７６は第１及び第２貫通電流防止回路４０，４２に共通
に用いられるが、データ入力端子７４は、各回路４０，
４２で異なるタイミングで入力データＤＴ１，ＤＴ２が
入力されるので、符号７４′で示すように個別に設けら
れている。
【００２９】クリア入力端子７２は各ＦＦ６２，６４，
６６，６８のクリア端ＣＬＴに接続され、データ入力端
子７４は各ＦＦ６２，６４，６６，６８のクロック端Ｃ
ＫＴに接続され、データ入力端子７４はインバータ６０
を介してＦＦ６２のデータ入力端Ｄに接続されている。
６６，６８のクリア端ＣＬＴに接続され、データ入力端
子７４は各ＦＦ６２，６４，６６，６８のクロック端Ｃ
ＫＴに接続され、データ入力端子７４はインバータ６０
を介してＦＦ６２のデータ入力端Ｄに接続されている。
【００３０】ＦＦ６２のデータ出力端ＱはＦＦ６４のデ
ータ入力端Ｄに接続され、反転データ出力端ＸＱはナン
ド回路７０の一入力端に接続され、ＦＦ６４のデータ出
力端ＱはＦＦ６６のデータ入力端Ｄに、ＦＦ６６の反転
データ出力端ＸＱはナンド回路７０の他入力端及びイン
バータ５０に接続され、ナンド回路７０の出力端はＦＦ
６８のデータ入力端Ｄに接続され、その反転データ出力
端ＸＱはインバータ５２に接続されている。
ータ入力端Ｄに接続され、反転データ出力端ＸＱはナン
ド回路７０の一入力端に接続され、ＦＦ６４のデータ出
力端ＱはＦＦ６６のデータ入力端Ｄに、ＦＦ６６の反転
データ出力端ＸＱはナンド回路７０の他入力端及びイン
バータ５０に接続され、ナンド回路７０の出力端はＦＦ
６８のデータ入力端Ｄに接続され、その反転データ出力
端ＸＱはインバータ５２に接続されている。
【００３１】この他、第２貫通電流防止回路４２におい
ては、データ入力端子７４′がインバータ６０′を介し
てＦＦ６２′のデータ入力端Ｄに接続され、ＦＦ６６′
の反転データ出力端ＸＱがインバータ５４に、ＦＦ６
８′の反転データ出力端ＸＱがインバータ５６に接続さ
れている。またインバータ５４はＮｃｈトランジスタ９
に、インバータ５６はＰｃｈトランジスタ５に接続され
ている。
ては、データ入力端子７４′がインバータ６０′を介し
てＦＦ６２′のデータ入力端Ｄに接続され、ＦＦ６６′
の反転データ出力端ＸＱがインバータ５４に、ＦＦ６
８′の反転データ出力端ＸＱがインバータ５６に接続さ
れている。またインバータ５４はＮｃｈトランジスタ９
に、インバータ５６はＰｃｈトランジスタ５に接続され
ている。
【００３２】このような構成の第１及び第２貫通電流防
止回路４０，４２の動作を第１貫通電流防止回路４０を
代表し、図４のタイミングチャートを参照して説明す
る。図４の時刻ｔ１において、データ入力端子７４に入
力される入力データＤＴ１が「Ｈ」から「Ｌ」になる
と、この「Ｌ」がインバータ６０で「Ｈ」に反転され、
ＦＦ６２のデータ入力端Ｄに供給される。
止回路４０，４２の動作を第１貫通電流防止回路４０を
代表し、図４のタイミングチャートを参照して説明す
る。図４の時刻ｔ１において、データ入力端子７４に入
力される入力データＤＴ１が「Ｈ」から「Ｌ」になる
と、この「Ｌ」がインバータ６０で「Ｈ」に反転され、
ＦＦ６２のデータ入力端Ｄに供給される。
【００３３】時刻ｔ２において、クロック信号ＣＫが立
ち上がると、この立ち上がりエッジでＦＦ６２がトリガ
され、データ入力端Ｄに供給された「Ｈ」が保持され、
この結果、ＦＦ６２のデータ出力端Ｑの出力データＤ１
１が「Ｈ」、反転データ出力端ＸＱの出力データＤ１２
が「Ｌ」となる。
ち上がると、この立ち上がりエッジでＦＦ６２がトリガ
され、データ入力端Ｄに供給された「Ｈ」が保持され、
この結果、ＦＦ６２のデータ出力端Ｑの出力データＤ１
１が「Ｈ」、反転データ出力端ＸＱの出力データＤ１２
が「Ｌ」となる。
【００３４】出力データＤ１２が「Ｌ」となると、それ
までＦＦ６６の反転データ出力端ＸＱの出力データの
「Ｈ」及び出力データＤ１２の「Ｈ」が供給されていた
ナンド回路７０の出力データＤ１４が「Ｈ」となる。
までＦＦ６６の反転データ出力端ＸＱの出力データの
「Ｈ」及び出力データＤ１２の「Ｈ」が供給されていた
ナンド回路７０の出力データＤ１４が「Ｈ」となる。
【００３５】次に、時刻ｔ３において、クロック信号Ｃ
Ｋが立ち上がると、ＦＦ６４に供給されていた「Ｈ」の
データＤ１１が保持され、この結果、ＦＦ６４の出力デ
ータＤ１３が「Ｈ」となり、また、ナンド回路７０の出
力データＤ１４の「Ｈ」がＦＦ６８でトリガされて保持
され、この結果、ＦＦ６８の反転データ出力端ＸＱの出
力データＤ６が「Ｌ」となり、インバータ５２を介して
Ｐｃｈトランジスタ３のゲート端に供給される。
Ｋが立ち上がると、ＦＦ６４に供給されていた「Ｈ」の
データＤ１１が保持され、この結果、ＦＦ６４の出力デ
ータＤ１３が「Ｈ」となり、また、ナンド回路７０の出
力データＤ１４の「Ｈ」がＦＦ６８でトリガされて保持
され、この結果、ＦＦ６８の反転データ出力端ＸＱの出
力データＤ６が「Ｌ」となり、インバータ５２を介して
Ｐｃｈトランジスタ３のゲート端に供給される。
【００３６】時刻ｔ４において、クロック信号ＣＫが立
ち上がると、ＦＦ６６に供給されていたデータＤ１３の
「Ｈ」が保持され、この結果、ＦＦ６６の反転データ出
力端ＸＱの出力データＤ７が「Ｌ」となり、インバータ
５０を介してＮｃｈトランジスタ７のゲート端に供給さ
れる。
ち上がると、ＦＦ６６に供給されていたデータＤ１３の
「Ｈ」が保持され、この結果、ＦＦ６６の反転データ出
力端ＸＱの出力データＤ７が「Ｌ」となり、インバータ
５０を介してＮｃｈトランジスタ７のゲート端に供給さ
れる。
【００３７】ここで、時刻ｔ３とｔ４間の時間幅は前述
で図３を参照して説明したように、Ｐｃｈトランジスタ
３及びＮｃｈトランジスタ７をオンとする中間電位部分
が互いに重ならないような時間幅となっている。
で図３を参照して説明したように、Ｐｃｈトランジスタ
３及びＮｃｈトランジスタ７をオンとする中間電位部分
が互いに重ならないような時間幅となっている。
【００３８】次に、時刻ｔ５において、入力データＤＴ
１が「Ｌ」から「Ｈ」になり、時刻ｔ６において、クロ
ック信号ＣＫが立ち上がると、ＦＦ６２にインバータ６
０を介して供給された「Ｌ」が保持され、この結果、Ｆ
Ｆ６２のデータ出力端Ｑの出力データＤ１１が「Ｌ」、
反転データ出力端ＸＱの出力データＤ１２が「Ｈ」とな
る。
１が「Ｌ」から「Ｈ」になり、時刻ｔ６において、クロ
ック信号ＣＫが立ち上がると、ＦＦ６２にインバータ６
０を介して供給された「Ｌ」が保持され、この結果、Ｆ
Ｆ６２のデータ出力端Ｑの出力データＤ１１が「Ｌ」、
反転データ出力端ＸＱの出力データＤ１２が「Ｈ」とな
る。
【００３９】次に、時刻ｔ７において、クロック信号Ｃ
Ｋが立ち上がると、ＦＦ６４に供給されていた「Ｌ」の
データＤ１１が保持され、この結果、ＦＦ６４の出力デ
ータＤ１３が「Ｌ」となる。
Ｋが立ち上がると、ＦＦ６４に供給されていた「Ｌ」の
データＤ１１が保持され、この結果、ＦＦ６４の出力デ
ータＤ１３が「Ｌ」となる。
【００４０】時刻ｔ８において、クロック信号ＣＫが立
ち上がると、ＦＦ６６に供給されていたデータＤ１３の
「Ｌ」が保持され、この結果、ＦＦ６６の反転データ出
力端ＸＱの出力データＤ７が「Ｈ」となり、インバータ
５０を介してＮｃｈトランジスタ７のゲート端に供給さ
れる。また、時刻ｔ５で供給された出力データＤ１２の
「Ｈ」が一端に供給されたナンド回路７０に、出力デー
タＤ７の「Ｈ」が供給されるので、ナンド回路７０の出
力データＤ１４が「Ｌ」となる。
ち上がると、ＦＦ６６に供給されていたデータＤ１３の
「Ｌ」が保持され、この結果、ＦＦ６６の反転データ出
力端ＸＱの出力データＤ７が「Ｈ」となり、インバータ
５０を介してＮｃｈトランジスタ７のゲート端に供給さ
れる。また、時刻ｔ５で供給された出力データＤ１２の
「Ｈ」が一端に供給されたナンド回路７０に、出力デー
タＤ７の「Ｈ」が供給されるので、ナンド回路７０の出
力データＤ１４が「Ｌ」となる。
【００４１】そして時刻ｔ９において、クロック信号Ｃ
Ｋが立ち上がると、データＤ１４の「Ｌ」がＦＦ６８に
保持され、この結果、データＤ６が「Ｈ」となり、イン
バータ５２を介してＰｃｈトランジスタのゲート端に供
給される。
Ｋが立ち上がると、データＤ１４の「Ｌ」がＦＦ６８に
保持され、この結果、データＤ６が「Ｈ」となり、イン
バータ５２を介してＰｃｈトランジスタのゲート端に供
給される。
【００４２】ここで、時刻ｔ８とｔ９間の時間幅は前述
で図３を参照して説明したように、Ｐｃｈトランジスタ
３及びＮｃｈトランジスタ７をオンとする中間電位部分
が互いに重ならないような時間幅となっている。
で図３を参照して説明したように、Ｐｃｈトランジスタ
３及びＮｃｈトランジスタ７をオンとする中間電位部分
が互いに重ならないような時間幅となっている。
【００４３】以上説明した一実施形態の貫通電流防止回
路によれば、双方のトランジスタ３，７が同時に低イン
ピーダンス状態となることによって同時にオンとなるこ
とがなくなるので、従来のように、双方のトランジスタ
３，７が同時にオンした場合にＰｃｈトランジスタ３か
らＮｃｈトランジスタ７へ電流値の大きい貫通電流が流
れることがなくなり、これによって、消費電流が増加
し、またノイズが発生して近傍回路に影響を与えるとい
ったことがなくなる。
路によれば、双方のトランジスタ３，７が同時に低イン
ピーダンス状態となることによって同時にオンとなるこ
とがなくなるので、従来のように、双方のトランジスタ
３，７が同時にオンした場合にＰｃｈトランジスタ３か
らＮｃｈトランジスタ７へ電流値の大きい貫通電流が流
れることがなくなり、これによって、消費電流が増加
し、またノイズが発生して近傍回路に影響を与えるとい
ったことがなくなる。
【００４４】
【発明の効果】以上説明したように、本発明のドライバ
ー回路における貫通電流防止回路によれば、Ｐｃｈ及び
Ｎｃｈトランジスタ間に流れる貫通電流の発生を防止す
ることができる効果がある。
ー回路における貫通電流防止回路によれば、Ｐｃｈ及び
Ｎｃｈトランジスタ間に流れる貫通電流の発生を防止す
ることができる効果がある。
【図１】本発明の原理図である。
【図２】本発明の一実施形態によるドライバー回路にお
ける貫通電流防止回路の構成を示す図である。
ける貫通電流防止回路の構成を示す図である。
【図３】貫通電流防止動作説明図である。
【図４】図２に示す貫通電流防止回路の動作説明タイミ
ングチャートである。
ングチャートである。
【図５】従来例によるドライバー回路における貫通電流
防止回路の構成を示す図である。
防止回路の構成を示す図である。
【図６】貫通電流発生説明図である。
【符号の説明】 １ ドライバー回路 ３ Ｐｃｈトランジスタ ７ Ｎｃｈトランジスタ ４０ 貫通電流防止回路 １００ 負荷
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/49 Ｈ０３Ｋ 17/687 Ｅ // Ｈ０３Ｆ 1/52 Ｆ 19/094 Ｂ
Claims (1)
- 【請求項１】 負荷を駆動し、互いのドレイン端が接続
されたＰｃｈ及びＮｃｈトランジスタの双方がオン状態
となる０からピーク電圧間の中間電位部分が、同一レベ
ル波形同士で時間的に重ならない関係にある２入力信号
の一方を該Ｐｃｈトランジスタのゲート端に供給し、他
方を該Ｎｃｈトランジスタのゲート端に供給することを
特徴とするドライバー回路における貫通電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167407A JPH1013207A (ja) | 1996-06-27 | 1996-06-27 | ドライバー回路における貫通電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8167407A JPH1013207A (ja) | 1996-06-27 | 1996-06-27 | ドライバー回路における貫通電流防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013207A true JPH1013207A (ja) | 1998-01-16 |
Family
ID=15849129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8167407A Withdrawn JPH1013207A (ja) | 1996-06-27 | 1996-06-27 | ドライバー回路における貫通電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1013207A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109919A1 (ja) * | 2003-06-05 | 2004-12-16 | Seiko Epson Corporation | デジタル差動増幅制御装置 |
-
1996
- 1996-06-27 JP JP8167407A patent/JPH1013207A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004109919A1 (ja) * | 2003-06-05 | 2004-12-16 | Seiko Epson Corporation | デジタル差動増幅制御装置 |
| CN100405740C (zh) * | 2003-06-05 | 2008-07-23 | 精工爱普生株式会社 | 数字差动放大控制装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |