JPH1012675A - シールド付き表面実装部品 - Google Patents

シールド付き表面実装部品

Info

Publication number
JPH1012675A
JPH1012675A JP8181167A JP18116796A JPH1012675A JP H1012675 A JPH1012675 A JP H1012675A JP 8181167 A JP8181167 A JP 8181167A JP 18116796 A JP18116796 A JP 18116796A JP H1012675 A JPH1012675 A JP H1012675A
Authority
JP
Japan
Prior art keywords
circuit board
connection terminals
chip
component
shielded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8181167A
Other languages
English (en)
Other versions
JP2940478B2 (ja
Inventor
Yuhei Kosugi
勇平 小杉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8181167A priority Critical patent/JP2940478B2/ja
Publication of JPH1012675A publication Critical patent/JPH1012675A/ja
Application granted granted Critical
Publication of JP2940478B2 publication Critical patent/JP2940478B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components

Landscapes

  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】最小の部品構成で電磁波放射の小さい回路基板
の実装構造の提供。 【解決手段】回路の形成されている部品以外を導電膜で
覆いシールドされた、ＬＳＩ、抵抗チップ、キャパシタ
チップ等の表面実装部品の端部周辺に複数のＧＮＤ接続
端子を備え、これらのＧＮＤ接続端子の内側に信号接続
端子を設け、表面実装部品が搭載される回路基板側は表
面を、部品の載る端子部を除いて導体で覆い、配線は全
て内層で行うことにより、最小の構成で部品と回路基板
のシールドを実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電気部品の回路基板
実装技術に関し、特にシールドケースの不要な表面実装
部品とその実装構造に関する。
【０００２】
【従来の技術】コンピュータ及び通信機器等に代表され
る情報処理機器の増加と共に、機器の電磁環境適合性
（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉ
ｂｉｌｉｔｙ；「ＥＭＣ」という）の重要度は高まって
きている。ＥＭＣは電磁波エネルギーの伝播によるもの
と、ケーブル等を伝導することによるものとに大別され
る。
【０００３】このうち、ケーブル伝導によるものは、一
般に、フィルタを機器内に実装することにより不要信号
やノイズを減衰させることができることから、比較的容
易にＥＭＣ対策を施すことができる。
【０００４】一方、電磁波輻射によるものは、空間を飛
ぶ（伝播する）ものであり、その抑制は、一般に、シー
ルドにより行われる。すなわち、機器をシールド・エン
クロージャに収容し、輻射による結合を小さくするもの
である。しかしながら、この方法は、シールド・エンク
ロージャが大きくなるという問題点を有している。
【０００５】さらに、別の問題点として、回路基板から
一旦その外に電磁波エネルギーが漏れ出すと、シールド
・エンクロージャ内で他の回路やケーブルにノイズが乗
ることになり、そうなると、シールド・エンクロージャ
で厳重に覆っても、ケーブルからノイズが出ることにな
る。従って、根本的な対策としては、回路基板の段階で
不要な電磁放射を極力小さなレベルに抑制する、という
ことになる。
【０００６】そこで、従来より、この方針に沿った対策
は種々行われている。まず、行われた対策としては、回
路基板の表面を導電体を印刷することで覆い、回路パタ
ーンからのエネルギー輻射を小さくしようというもので
あり、例えば特開平３−７４８９７号公報（発明の名
称：「電磁波シールド付き回路基板」）などがその代表
例である。ちなみに、同公報には、配線パターンから輻
射される電磁波はシールド用導電層で反射、吸収され不
要輻射を減少させ、配線パターン間のクロストークをシ
ールド用導電層で覆うことによって防止し、さらに配線
パターンに接続される回路部品のインピーダンスの小さ
い側を中心にシールド用導電層を形成し、デジタル信号
の遷移時の不要電磁波の輻射を抑制するようにした構成
が提案されている。
【０００７】しかしながら、上記公報記載の従来の方法
は、表面に配線のある回路基板について配線部分を絶縁
された導体でカバーすることにより輻射を小さくしよう
とするものであって、この従来の方法としては、基板に
実装された部品については全くシールド効果は得られな
い。
【０００８】それならば、基板に実装された部品をシー
ルドカバーで覆えばよいと考えるのは当然のことであ
る。この方法は、例えば特開昭６２−２５０６４８号公
報（発明の名称：「混成集積回路」）に提案されてお
り、図５に、その構成を断面図にて示す（特開昭６２−
２５０６４８号公報、第１図）。図５を参照して、フリ
ップチップ５０の上面を金属ベース基板５５で覆うこと
でシールド効果を得ている。なお、図５において、５２
は基板、５３は高熱伝導性樹脂、５１ａ、５１ｂは突起
電極、５４は配線パターン、５９、６０はチップ部品、
６１はリード線をそれぞれ示しており、金属ベース基板
５５は、下面に金属ベース５６が形成され、その上部に
は絶縁面５７を介して所定の金属部からなる配線パター
ン５８が形成されてなるものである。
【０００９】しかしながら、このような構造を取ること
で、複雑となりコストも上昇する。
【００１０】
【発明が解決しようとする課題】上記したように、上記
従来の方法は、回路基板を他の付加的手段によって覆
い、シールドするという手法によるものであり、不要な
電磁波の輻射を抑制する対策としては、対症療法的であ
り、完全な対策でなく、かつ費用もかかる、という問題
点を有している。
【００１１】さらに、上記従来の方法においては、部品
のシールド用に付加的手段を設けるものであるため、部
品ないし機器の寸法（サイズ）が大となり、機器の小型
化には適さない、という問題点を有している。
【００１２】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、電磁波輻射を部品と回
路基板のレベルで本質的に解決するようにした手段を提
供することにある。すなわち、本発明は、付加的な手段
を必要とせずに、回路基板と部品のみで不要輻射を抑制
可能とし、その結果として、最小の寸法を実現し、面積
も厚みもミニマムになり、機器の小型軽量化に貢献する
ところ極めて大の部品及びシールド構造を提供するもの
である。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るシールド付き表面実装部品は、回路の
形成されている領域以外を導電性被膜で覆った表面実装
部品の縁端部に複数の接地接続端子を備え、これらの接
地接続端子の内側部分に信号接続端子を配設したことを
特徴とする。
【００１４】また、本発明に係る回路基板シールド構造
は、回路の形成されている領域以外を導電性被膜で覆っ
た表面実装部品の縁端部に複数の接地接続端子を備え、
これらの接地接続端子の内側部分に信号接続端子を配設
してなるシールド付き表面実装部品と、前記シールド付
き表面実装部品を搭載する回路基板であって、その表面
を、該部品が搭載される端子部を除いて導体で覆い、配
線は全て内層に形成してなる回路基板と、を備えてなる
ことを特徴とする。
【００１５】
【発明の実施の形態】以下に、本発明の好ましい実施の
形態及び具体的な実施例を図面を参照して順次説明す
る。本発明の実施の形態においては、それ自身シールド
された半導体（ＩＣ）、抵抗、コンデンサのチップ部品
に、ＧＮＤ接続端子及び信号接続端子を備え、一方、回
路基板の表面は、信号接続端子部を残してＧＮＤ導体ま
たは電源層導体で一面に覆った構造を有している。そし
て、信号層は全て回路基板の内層に配置され、表面には
全く露出していない。
【００１６】本発明においては、信号を回路基板の内層
を通すことで、信号線路からの電磁波輻射（放射）はほ
とんど完全にカットできる。
【００１７】残る問題は、部品そのものからの放射であ
る。図４は、比較例として、従来のＩＣ（パッケージ入
り）４１や、抵抗チップ４２、キャパシタチップ４３を
実装した状態を断面図にて示したものである。特に、Ｉ
Ｃ１はそのリード４１が長いので、放射のレベルが大き
くなる。他のチップも低いレベルながらも放射はあり、
高周波回路では、これさえも問題となる。
【００１８】これに対し、本発明に係る実装構造は、チ
ップ部品自体の周囲をメタライズし、このメタライズ部
と、回路基板の表面のベタパターンを複数の接続点で接
続し、この結果、部品は外部に対して完全にシールドさ
れる。
【００１９】図１は、本発明の好ましい実施の形態を例
示するための図であり、本発明が好適に適用される大型
のＬＳＩの実施例を示している。
【００２０】図１を参照して、本実施例においては、Ｌ
ＳＩのダイ（チップ）１の周辺にはＧＮＤ端子（パッ
ド）が多数設けられており、このＧＮＤ端子はＬＳＩチ
ップの回路のＧＮＤ及びＬＳＩのシリコンダイに接続さ
れている。
【００２１】多数のＧＮＤ接続端子は、「バンプ」と呼
ばれる微小の導体（ロウ材や導電接着剤、あるいは溶融
し易い金属）、すなわち図１に示すＧＮＤ接続バンプ２
にて回路基板１０の表面層１１に接続される。ここで
「ＧＮＤ」とは、必ずしもＧＮＤ電位（接地電位）でな
く、電源層であってもよい。
【００２２】これによって、ＬＳＩ１も回路基板１０も
互いに電気的に接続されることによって、外部空間に対
して完全にシールドされることになる。
【００２３】図１に示した実装構造は、ミニマム（最小
寸法）のシールド構造を実現したものであり、最も単純
な形態であるといえる。
【００２４】信号については、信号接続バンプ３でＬＳ
Ｉ１と回路基板１０とが電気的に接続されるが、信号の
接続経路は、ＧＮＤ接続の内側に入っているため、外部
とはシールドされる。そして、ＬＳＩ（ベアチップ）１
は、その回路面（図１のＩＣ回路面４参照）を下にして
回路基板１０と接続し、チップ１の電極にバンプ等を設
けハンダ等の接続材料を用いて基板１０の電極と接続す
るフリップチップ方式にて実装され、極めて小さなイン
ダクタンスで接続されるので、信号接続部分からの不連
続による放射は極めて小さい。
【００２５】図２は、本発明の別の実施例として、抵抗
チップのシールド構造の一例を示す断面図である。図２
を参照して、抵抗膜２４と信号接続端子２３のセラミッ
ダイ表面は導体２５で覆ってある。導体２５と、回路基
板の表層層１１とは複数のＧＮＤ接続端子２２で接続さ
れ、これらは信号接続端子２３の外側に配設してある。
このため、抵抗膜２４を通る回路部分は、抵抗チップの
セラミックダイ２１の周囲のＧＮＤ被膜２５と回路基板
の表面層１１によってカバーされ、これによりシールド
される。
【００２６】図３は、本発明の更に別の実施例として、
キャパシタ・チップのシールド構造の一例を示す断面図
である。図３を参照すると、本実施例のキャパシタは、
図４（Ｂ）に示したキャパシタ・チップと異なり、電極
が内部の層間ビア（ＶＩＡ）３６で相互接続されて、チ
ップの外側に導出されており、かつ多層セラミックダイ
３１の周囲は、信号接続端子３３を除いてメタライズさ
れている。
【００２７】これを回路基板１０に表面実装すると、キ
ャパシタ周囲のＧＮＤ被膜３５と回路基板表面層１１と
が複数の端子によって接続される。やはり、信号層１２
はキャパシタ外周のＧＮＤと回路基板の表面層１１で囲
まれシールドされる。
【００２８】次に、上記した本発明の実施例において、
シールド性能がなぜ優れているのかを説明する。
【００２９】上記本発明の各実施例において、信号は、
回路基板の内層のストリップライン状の線路回路を伝播
する。この部分は、両面がＧＮＤ層で覆われているの
で、主としてＴＥＭモードが伝播する。そして、線路
は、完全にシールドされており、外部への電磁波エネル
ギーの放射はない。
【００３０】また、上記実施例において、信号接続は、
フリップチップ方式にて行われ、極めて小さなインダク
タンスで接続されるので、この部分からの不連続による
放射は極めて小さい。
【００３１】さらに、ＧＮＤ接続も複数設け、かつイン
ダクタンスが小さいので、ＧＮＤ電流が均一に保たれ、
エネルギー放射が小さい。
【００３２】本発明は、デジタル回路に適用したときに
不要なノイズエネルギーの輻射を小さく抑えられるとい
う特徴を有しているが、マイクロ波やミリ波帯のアナロ
グ回路に用いたときに、その作用効果はさらに大きなも
のとなる。
【００３３】この種のアナログ回路としては、例えば増
幅器やミキサ、周波数逓減器等があるが、チップと回路
とを接続するためのインダクタンスは非常に小さな値が
要求されている。また、同時に、回路シールドは厳重な
レベルが要求され、これはデジタル回路の比ではない。
【００３４】本発明のシールド構造は、極めて高いシー
ルド・アイソレーションが得られることから、マイクロ
波やミリ波回路の応用して好適とされる。
【００３５】また、本発明において、抵抗チップやキャ
パシタチップなど他のチップ部品も、同様にして、単体
でシールドされるので好都合である。従来、この種の回
路は、シールドケースの中に収容することが当然とされ
ていたが、このシールドケースは寸法が大きくかつ取付
に手間がかかり、小型化及び経済性の点で問題を有して
いた。
【００３６】また、本発明においては、フリップチップ
接続により、接続のインダクタンスはミニマムである。
ＧＮＤも信号端子の近くに多数配設できるので、接続イ
ンダクタンスが小さいこととあいまって、インピーダン
ス不連続を小さな値に抑えることができる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
最小限の部品で根本的に不要波の放射を抑制できるシー
ルド構造を実現する、という効果を奏する。
【００３８】この理由は、本発明においては、シールド
されたチップと外表面をベタパターンで覆った回路基板
をフリップチップ接続、バンプ接続等の接続手段で最小
のインダクタンスで接続した、ことによる。
【００３９】また、本発明によれば、抵抗チップ等の部
品に対してシールドケースを用いず、機器の小型化、及
び軽量化を達成するという効果を奏する。
【図面の簡単な説明】
【図１】本発明のシールド付き表面実装部品の一実施例
の実装状態を示す断面図である。
【図２】本発明のシールド付き表面部品を抵抗チップに
適用した実施例を示す断面図である。
【図３】本発明のシールド付き表面部品をキャパシタチ
ップに適用した実施例を示す断面図である。
【図４】従来の表面実装部品の実装状態を示す断面図で
ある。
【図５】従来技術のシールド構造の断面図である。
【符号の説明】
１ ＩＣダイ（チップ） ２ ＧＮＤ接続バンプ ３ 信号接続バンプ １０ 回路基板 １１ 表面層 １２ 信号層 １３ 裏面層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】回路が形成されている領域以外を導電性被
    膜で覆った表面実装部品の縁端部に複数の接地接続端子
    を備え、これらの接地接続端子の内側部分に信号接続端
    子を配設したことを特徴とするシールド付き表面実装部
    品。
  2. 【請求項２】回路が形成されている領域以外を導電性被
    膜で覆った表面実装部品の縁端部に複数の接地接続端子
    を備え、これらの接地接続端子の内側部分に信号接続端
    子を配設してなるシールド付き表面実装部品と、 前記シールド付き表面実装部品が搭載される回路基板で
    あって、その表面を、部品が搭載される端子部を除いて
    導体で覆い、配線はいずれも内層に形成してなる回路基
    板と、 を備えてなることを特徴とする回路基板シールド構造。
  3. 【請求項３】導電性部材にて自身がシールドされてな
    る、半導体、抵抗、及びコンデンサなどのチップ部品に
    ついて、該チップ部品の回路基板と対向する面の縁端部
    に複数の接地接続端子を設けると共に、該複数の接地接
    続端子の内側に信号接続端子を設け、前記チップ部品が
    接続される前記回路基板は、その表面が信号接続端子部
    を除いて導体層にて覆われ、信号配線層は、前記回路基
    板の内層に配置されて該回路基板表面には露出しないよ
    うにした、ことを特徴とする回路基板シールド構造。
JP8181167A 1996-06-21 1996-06-21 シールド付き表面実装部品 Expired - Fee Related JP2940478B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8181167A JP2940478B2 (ja) 1996-06-21 1996-06-21 シールド付き表面実装部品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8181167A JP2940478B2 (ja) 1996-06-21 1996-06-21 シールド付き表面実装部品

Publications (2)

Publication Number Publication Date
JPH1012675A true JPH1012675A (ja) 1998-01-16
JP2940478B2 JP2940478B2 (ja) 1999-08-25

Family

ID=16096065

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8181167A Expired - Fee Related JP2940478B2 (ja) 1996-06-21 1996-06-21 シールド付き表面実装部品

Country Status (1)

Country Link
JP (1) JP2940478B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007524988A (ja) * 2003-02-13 2007-08-30 メドトロニック・インコーポレーテッド フリップチップ構成要素のパッケージング方法及びフリップチップ構成要素
WO2015145623A1 (ja) * 2014-03-26 2015-10-01 三菱電機株式会社 表面実装高周波回路
US9368457B2 (en) 2012-03-07 2016-06-14 Mitsubishi Electric Corporation High-frequency package
CN112133510A (zh) * 2020-09-04 2020-12-25 广东风华高新科技股份有限公司 一种具备信噪屏蔽功能的电阻及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3738755B2 (ja) 2002-08-01 2006-01-25 日本電気株式会社 チップ部品を備える電子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63272059A (ja) * 1987-04-30 1988-11-09 Sumitomo Electric Ind Ltd 半導体装置および半導体装置を基板に実装した装置
JPH0864983A (ja) * 1994-08-25 1996-03-08 Matsushita Electric Ind Co Ltd シールドケース

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63272059A (ja) * 1987-04-30 1988-11-09 Sumitomo Electric Ind Ltd 半導体装置および半導体装置を基板に実装した装置
JPH0864983A (ja) * 1994-08-25 1996-03-08 Matsushita Electric Ind Co Ltd シールドケース

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007524988A (ja) * 2003-02-13 2007-08-30 メドトロニック・インコーポレーテッド フリップチップ構成要素のパッケージング方法及びフリップチップ構成要素
JP4684220B2 (ja) * 2003-02-13 2011-05-18 メドトロニック，インコーポレイテッド フリップチップパッケージング方法及びフリップチップパッケージ体
US9368457B2 (en) 2012-03-07 2016-06-14 Mitsubishi Electric Corporation High-frequency package
WO2015145623A1 (ja) * 2014-03-26 2015-10-01 三菱電機株式会社 表面実装高周波回路
JP5951156B2 (ja) * 2014-03-26 2016-07-13 三菱電機株式会社 表面実装高周波回路
US9691722B2 (en) 2014-03-26 2017-06-27 Mitsubishi Electric Corporation Surface mount high-frequency circuit
CN112133510A (zh) * 2020-09-04 2020-12-25 广东风华高新科技股份有限公司 一种具备信噪屏蔽功能的电阻及其制备方法

Also Published As

Publication number Publication date
JP2940478B2 (ja) 1999-08-25

Similar Documents

Publication Publication Date Title
JP3538045B2 (ja) Ｒｆ回路モジュール
US10490511B2 (en) Microelectronic assembly with electromagnetic shielding
US6218731B1 (en) Tiny ball grid array package
US5486720A (en) EMF shielding of an integrated circuit package
US6949992B2 (en) System and method of providing highly isolated radio frequency interconnections
WO2006001388A1 (ja) 伝送線路基板および半導体パッケージ
JPH065847A (ja) 半導体パワーモジュール
US20080115967A1 (en) Shield For A Microwave Circuit Module
US20030197250A1 (en) Semiconductor device and method of fabricating the same
JP3443408B2 (ja) 配線基板及びそれを用いた半導体装置
JP4222943B2 (ja) 高周波信号伝送に適合する電子デバイス・キャリア
US6717255B2 (en) Chip carrier for a high-frequency electronic package
JP2940478B2 (ja) シールド付き表面実装部品
KR100427111B1 (ko) 에너지 조절 회로 조립체
US6430059B1 (en) Integrated circuit package substrate integrating with decoupling capacitor
KR100698570B1 (ko) 전자파 간섭을 감소시키는 패키지 디바이스
JP2009060092A (ja) 導電性フレームおよびシールドされた高周波回路モジュール
JP2004071772A (ja) 高周波パッケージ
WO2023053762A1 (ja) モジュール
US6563198B1 (en) Adhesive pad having EMC shielding characteristics
US6646343B1 (en) Matched impedance bonding technique in high-speed integrated circuits
JPH09252191A (ja) 回路基板装置
JP2004023074A (ja) 回路基板装置及びその製造方法
JP2661570B2 (ja) 高周波装置
JPH11251490A (ja) 半導体装置および半導体パッケージ

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19981110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990518

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080618

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090618

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100618

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees