JPH10124663A - 二進化補償装置及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】 カメラにより撮影された印刷回路基板の映像
信号を周囲の環境に関係なく二進化補償し得る装置及び
その方法を提供する。 【解決手段】 上記二進化補償装置において、第１及び
第２メモリは二進化補償される電子部品に対する初期基
準輝度レベル及び基準画素数の和をそれぞれ格納する。
比較器回路はアナログ／デジタル変換器により二進化さ
れた上記電子部品の映像信号の画素の各輝度レベルを上
記基準輝度レベルと１次比較する。カウンター回路は上
記初期基準輝度レベルより高い輝度レベルを有する画素
の数をカウントする。制御部はカウントされた上記画素
数を上記第２メモリに格納された上記基準画素数の和と
比較して、この第２比較結果に基いて上記基準輝度レベ
ルを制御する。上記二進化補償装置によれば、映像信号
の二進化処理を二進化基準輝度レベルを変化させながら
行うことで、周囲の環境に関係なく二進化が可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は映像処理システムに
関し、特に、映像処理システムにおいてカメラにより撮
影された印刷回路基板（printed circuit board；ＰＣ
Ｂ）の映像信号を周囲の環境に関係なく二進化補償し得
る装置及びその方法に関する。

【０００２】

【従来の技術】一般的に映像処理装置は、チップマウン
トによりＰＣＢに電子部品を装着した後、カメラを利用
して上記電子部品を撮影して映像データを受信し、上記
映像データに基いて上記電子部品の位置を調整するシス
テムである。

【０００３】１９９０年２月２０日付でヤスオ・ホンゴ
ウに許与されたアメリカ特許第４、９０３、３１６号に
は、光学文字判読機や文字・パターン入力装置に使用さ
れるライングラフィック映像用の二進化装置が開示され
ている。光学文字判読機または文字−グラフィック入力
装置に使用される従来の二進化装置においては、文字ラ
インより広いムラまたは文字ラインの背景が存在するム
ラからライングラフィックを判別することで、鮮明な二
進映像を低対比文字ライン（またはラインセグメント）
から得ることができる。８つの周辺サブウィンドーはタ
ーゲット画素を取り囲むターゲットサブウィンドーの周
りに配置され、文字ラインの幅よりさらに離隔され相互
分離されて、各々のサブウィンドーは３×３画素を有す
る。ヤスオ・ホンゴウの特許では、各サブウィンドーの
平均密度値が計算され、上記ターゲットサブウィンドー
と上記各周辺サブウィンドーの密度値を比較させたり、
各周辺サブウィンドー間の密度値を比較させたりする。
その結果、ターゲット画素が文字ラインに属するかどう
かが判断され二進化が行われる。しかし、ヤスオ・ホン
ゴウの特許は、二進化時の周囲の環境の変化につれて絶
対基準値が調整されなければならないという問題点があ
った。

【０００４】従来の映像処理装置の構成が図１に示され
ている。同図に示すように、従来の映像処理装置１０は
チャージ・カップルド・ディバイス（charge coupled d
evice；ＣＣＤ）カメラ１０２、アナログ／デジタル変
換器（ＡＤＣ）１０４、同期信号分離器１０６、アドレ
スカウンター１０８、フレームメモリ１１０、デジタル
／アナログ変換器（ＤＡＣ）１１２、モニター１１４、
及びマイクロプロセッサー１１６を備える。

【０００５】ＣＣＤカメラ１０２はＰＣＢ上に装着され
た二進化される部品のアナログ映像を撮影してＡＤＣ１
０４及び同期信号分離器１０６に提供する。ＡＤＣ１０
４は上記ＣＣＤカメラ１０２からの上記部品のアナログ
映像信号を図４に示すような絶対基準輝度レベルＡＲを
基準として二進化し、二進化された映像信号をフレーム
メモリ１１０に提供する。つまり、絶対基準輝度レベル
ＡＲ以下の画素は論理０、絶対基準輝度レベルＡＲより
高い画素は論理１として、上記映像が二進化される。同
期信号分離器１０６は上記ＣＣＤカメラ１０２からの上
記部品のアナログ映像信号から同期信号を分離してアド
レスカウンター１０８、フレームメモリ１１０、及びＤ
ＡＣ１１２に提供する。アドレスカウンター１０８は、
上記同期信号分離器１０６からの同期信号に同期されて
メモリアドレスを発生する。上記メモリアドレスは、上
記フレームメモリ１１０に入力される。上記フレームメ
モリ１１０はマイクロプロセッサー１１６の制御下で上
記ＡＤＣ１０４からの二進化された映像信号を上記アド
レスカウンター１０８からのアドレスに格納する。

【０００６】ＤＡＣ１１２は、上記フレームメモリ１１
０に格納された二進化映像信号を上記同期信号分離器１
０６からの同期信号に同期させてアナログ信号に変換
し、モニター１１４に提供する。モニター１１４はＤＡ
Ｃ１１２からの上記アナログ信号をディスプレーする。
マイクロプロセッサー１１６は上記フレームメモリ１１
０の動作を制御する。

【０００７】図２は二進化処理される映像を示してお
り、図３は図１における従来の映像処理装置による二進
化方法を説明するための映像の輝度特性を説明してい
る。また、図４は図１における従来の映像処理装置によ
り二進化された図２の部品の映像の二進化状態を示して
いる。上記のように、従来の映像処理装置はＣＣＤカメ
ラにより撮影された部品の映像を絶対基準値を基準とし
て二進化する。部品の映像を二進化する時の周囲の環境
の変化に応じて絶対基準値を調整しなければならないた
め、二進化過程は遅延される。従って従来の映像処理装
置では、絶対基準値が調整されなかった場合、図４に示
すような二進化された映像が図２の元の映像とは異なっ
て二進化されることがあるわけである。

【０００８】

【発明が解決しようとする課題】本発明は上記のような
問題点に鑑みてなされたものであり、本発明の目的は、
多数の画素から形成された電子部品の二進化された映像
を、外部の影響を受けない映像として補償するための装
置及びその方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、二進化補償される電子部品に対する初
期基準輝度レベル及び基準画素数の和をそれぞれ格納す
るための第１及び第２メモリ；アナログ／デジタル変換
器により二進化された上記電子部品の映像信号の画素の
各輝度レベルを上記初期基準輝度レベルと１次比較する
ための比較器回路；上記１次比較結果に基いて、上記初
期基準輝度レベルより高い輝度レベルを有する画素の数
をカウントするためのカウンター回路；及び上記カウン
ター回路によりカウントされた上記画素数を上記第２メ
モリに格納された上記基準画素数の和と比較して、上記
２次比較結果に基いて上記初期基準輝度レベルを制御す
るための制御部；を含むことを特徴とする二進化補償装
置を提供する。

【００１０】本発明はまた、（ａ）二進化補償される電
子部品に対する初期基準輝度レベル及び基準画素数の和
を格納する段階； （ｂ）上記電子部品の二進化映像信号の入力を受けて、
上記二進化映像信号の画素の各輝度レベルを上記初期基
準輝度レベルと１次比較する段階； （ｃ）上記段階（ｂ）の１次比較結果に基いて上記初期
基準輝度レベルより高い輝度レベルを有する画素数をカ
ウントする段階； （ｄ）上記段階（ａ）で格納された上記基準画素数の和
を段階（ｃ）でカウントされた上記画素数と２次比較す
る段階；及び （ｅ）上記段階（ｄ）の２次比較結果に基いて上記初期
基準輝度レベルを制御する段階；を含むことを特徴とす
る二進化補償方法を提供する。

【００１１】本発明によれば、映像信号の二進化処理を
二進化基準輝度レベルを変化させながら実施するので、
周囲の環境に影響を受けることなく二進化を行うことが
できる。

【００１２】

【発明の実施の形態】以下、添付図面を参照しながら本
発明をより詳しく説明する。

【００１３】図５は本発明の実施例による二進化補償装
置を備えた映像処理システムの構成を示す図である。同
図に示すように、上記映像処理システム５０は、ＣＣＤ
カメラ５０２、ＡＤＣ５０４、同期信号分離機５０６、
アドレスカウンター５０８、二進化補償装置６０、フレ
ームメモリ５１０、ＤＡＣ５１２、モニタ５１４、及び
マイクロプロセッサー５１６を備える。

【００１４】ＣＣＤカメラ５０２は、ＰＣＢに挿入され
た二進化される部品のアナログ映像を撮影してＡＤＣ５
０４及び同期信号分離機５０６に提供する。ＡＤＣ５０
４は、上記ＣＣＤカメラ５０２からの上記部品のアナロ
グ映像信号を二進化映像信号に変換して二進化補償装置
６０に提供する。同期信号分離機５０６は、上記ＣＣＤ
カメラ５０２からの上記部品のアナログ映像信号から同
期信号を分離して、アドレスカウンター５０８、二進化
補償装置６０及びＤＡＣ５１２に提供する。アドレスカ
ウンター５０８は、上記同期信号分離機５０６からの同
期信号をカウントしてフレームメモリ５１０に提供する
メモリアドレスを発生する。上記メモリアドレスは上記
フレームメモリ５１０に入力される。

【００１５】二進化補償装置６０は、上記ＡＤＣ５０４
からの上記二進化された映像を上記同期信号分離機５０
６からの同期信号に同期させて補償し、上記二進化補償
された映像信号をフレームメモリ５１０に提供する。フ
レームメモリ５１０は、マイクロプロセッサー５１６の
制御下で上記二進化補償装置６０からの上記二進化補償
された映像信号を、上記アドレスカウンター５０８から
のメモリアドレスに格納する。ＤＡＣ５１２は、上記フ
レームメモリ５１０に格納された二進化補償された映像
信号を上記同期信号分離機５０６からの同期信号に同期
させてアナログ信号に変換し、モニタ５１４に提供す
る。モニタ５１４はＤＡＣ５１２からの上記アナログ信
号をディスプレーする。マイクロプロセッサー５１６は
上記フレームメモリ５１０の動作を制御する。

【００１６】図６は、図５の二進化補償装置６０の一例
を示す。上記二進化補償装置６０は第１メモリ６０２ａ
及び第２メモリ６０２ｂ、比較器回路６０４、カウンタ
ー回路６０６、及び制御部６０８を含む。

【００１７】第１メモリ６０２ａには二進化補償される
電子部品に対する初期基準輝度レベルＩＲが格納されて
いる。第２メモリ６０２ｂには二進化補償される電子部
品に対する基準画素数の和ＰＳが格納されている。比較
器回路６０４は、図５のＡＤＣ５０４により二進化され
た電子部品の映像信号の画素の各輝度レベルを上記初期
基準輝度レベルＩＲと１次比較し、１次比較結果信号Ｃ
Ｒ１をカウンター回路６０６及びスイッチ６１０に出力
する。上記映像信号の各輝度レベルが上記初期基準輝度
レベルより高い場合、上記比較器回路６０４はハイレベ
ルの１次比較結果信号ＣＲ１をカウンター回路６０６及
びスイッチ６１０に出力する。反対に、上記映像信号の
各輝度レベルが上記初期基準輝度レベル以下である場
合、上記比較器回路６０４はローレベルの１次比較結果
信号ＣＲ１をカウンター回路６０６及びスイッチ６１０
に出力する。

【００１８】カウンター回路６０６は第１アンドゲート
６０６ａ及びカウンター６０６ｂを含み、上記比較器回
路６０４の１次比較結果に基いて上記基準輝度レベルよ
り高い輝度レベルを有する画素の数をカウントする。上
記第１アンドゲート６０６ａは上記比較器回路６０４の
出力信号とＡＤＣ５０４からのアナログ／デジタル変換
器クロックＡＤＣＣＬＫを１次論理和して所定のクロッ
ク信号ＡＮＤ１をカウンター６０６ｂに出力する。上記
カウンター６０６ｂは上記第１アンドゲート６０６ａの
出力端子に連結され、図５の上記同期信号分離機５０６
からの垂直同期信号によりクリアされて、上記第１アン
ドゲート６０６ａにより発生した上記所定のクロック信
号ＡＮＤ１をカウントしてカウント信号ＣＳを発生す
る。上記カウント信号ＣＳは制御部６０８に入力され
る。

【００１９】制御部６０８は、上記カウント回路６０６
によりカウントされた上記画素数ＣＳと上記第２メモリ
６０２ｂに格納された上記基準画素数の和ＰＳを２次比
較して、上記２次比較結果に基いて上記基準輝度レベル
を制御する。上記制御部６０８は第１レジスター６０８
ａ、減算器６０８ｂ、比較器６０８ｃ、遅延回路６０８
ｄ、Ｄフリップフロップ６０８ｅ、第２アンドゲート６
０８ｆ、及び第２レジスター６０８ｇを含む。

【００２０】第１レジスター６０８ａは上記第１メモリ
６０２ａの出力端子に連結され、上記第１メモリ６０２
ａに格納された上記初期基準輝度レベルＩＲを読取って
一時的に格納する。減算器６０８ｂは上記第１レジスタ
ー６０８ａに格納された上記初期基準輝度レベルＩＲか
ら所定の減算値ＳＶを減算して、上記初期基準輝度レベ
ルＩＲを制御する。本発明の実施例では、上記第１レジ
スター６０８ａに格納された上記初期基準輝度レベルＩ
Ｒは上記所定の減算値ＳＶより大きいのが望ましい。比
較器６０８ｃは上記カウンター回路６０６からの上記カ
ウント信号ＣＳと上記第２メモリ６０２ｂに格納された
基準画素数の和ＰＳを３次比較して第２比較結果信号Ｃ
Ｒ２を遅延回路６０８ｄに出力する。遅延回路６０８ｄ
は上記比較器６０８ｃの出力端子に連結され上記比較器
６０８ｃからの上記第２比較結果信号ＣＲ２を所定の時
間間隔で遅延して遅延信号Ｄ１をＤフリップフロップ６
０８ｅに出力する。

【００２１】Ｄフリップフロップ６０８ｅは上記遅延回
路６０８ｄからの上記遅延信号Ｄ１を上記同期信号分離
機５０６からの垂直同期信号Ｖ．ｓｙｎｃに応答してラ
ッチングする。上記ラッチングされた信号Ｑ１は第２ア
ンドゲート６０８ｆに入力される。Ｄフリップフロップ
６０８ｅは上記同期信号分離機５０６からの垂直同期信
号Ｖ．ｓｙｎｃを受信するためのクロック端子ＣＬＫ、
上記遅延回路６０８ｄからの上記遅延信号Ｄ１を受信す
るためのデータ入力端子Ｄ、及び出力端子Ｑを備える。
Ｄフリップフロップ６０８ｅの出力信号Ｑ１は初期には
ハイである。時点ｔ１及び時点ｔ２で垂直同期信号Ｖ．
ｓｙｎｃが０から１に変われば、出力信号Ｑ１はデータ
入力端子Ｄに存在する。即ち、上記遅延信号Ｄ１が依然
としてハイであるため、上記出力信号Ｑ１は時点ｔ１及
び時点ｔ２にハイを保持する。時点ｔ２と時点ｔ５の間
で上記遅延信号Ｄ１がハイからローに変わるが、出力信
号Ｑ１は変わらない。時点ｔ５で垂直同期信号Ｖ．ｓｙ
ｎｃが１から０に変われば、上記遅延信号Ｄ１はローで
あるため、出力信号Ｑ１はハイからローに変わる。

【００２２】第２アンドゲート６０８ｆは、上記Ｄフリ
ップフロップ６０８ｅからの上記ラッチング信号Ｑ１と
上記同期信号分離機５０６からの垂直同期信号Ｖ．ｓｙ
ｎｃを２次論理和して上記減算器６０８ｂを制御するた
めの信号ＡＮＤ２を発生する。上記減算器制御信号ＡＮ
Ｄ２は上記減算器６０８ｂのエネイブル端子ＥＮに入力
される。第２アンドゲート６０８ｆは、Ｄフリップフロ
ップ６０８ｅの出力信号Ｑ１を受信するための第１入力
端子、上記同期信号分離機５０６からの垂直同期信号
Ｖ．ｓｙｎｃを受信するための第２入力端子、及び上記
減算器６０８ｂのエネイブル端子ＥＮに連結された出力
端子を備える。スイッチ６１０は上記ＡＤＣ５０４から
の上記二進化された映像信号及び上記比較器回路６０４
からの最適基準輝度レベルをスイッチングしてフレーム
メモリ５１０に提供する。

【００２３】図７は図６の二進化補償装置の動作タイミ
ング図である。図７の（Ａ）に示すように、ＡＤＣＣＬ
ＫはＡＤＣ５０４の出力するアナログ／デジタル変換器
クロックであって、第１アンドゲート６０６ａの第２入
力端子に入力される。

【００２４】図７の（Ｂ）に示すように、ＣＲ１は比較
器回路６０４の出力信号であって、第１アンドゲート６
０６ａの第１入力端子及びスイッチ６１０に入力され
る。

【００２５】図７の（Ｃ）に示すように、ＡＮＤ１は第
１アンドゲート６０６ａの出力信号であって、カウンタ
ー６０６ｂに入力される。

【００２６】図７の（Ｄ）に示すように、ＣＲ２は比較
器６０８ｃの出力信号であって、遅延回路６０８ｄに入
力される。

【００２７】図７の（Ｅ）に示すように、Ｄ１は遅延回
路６０８ｄの出力信号であって、Ｄフリップフロップ６
０８ｅのデータ入力端子Ｄに入力される。

【００２８】図７の（Ｆ）に示すように、Ｖ．ｓｙｎｃ
は同期信号分離機５０６の出力信号であって、Ｄフリッ
プフロップ６０８ｅのクロック端子ＣＬＫ及び第２アン
ドゲート６０８ｆの第２入力端子に入力される。

【００２９】図７の（Ｇ）に示すように、Ｑ１はＤフリ
ップフロップ６０８ｅの出力信号であって、第２アンド
ゲート６０８ｆの第１入力端子に入力される。

【００３０】図７の（Ｈ）に示すように、ＡＮＤ２は第
２アンドゲート６０８ｆの出力信号であって、減算器６
０８ｂのエネイブル端子ＥＮに入力される。

【００３１】図８の（Ａ）は、図６の二進化補償装置に
より補償される前の図２の映像の輝度特性を説明してい
る。ＩＲは第１メモリ６０２ａに格納された初期基準輝
度レベルである。第１領域Ａはローレベルを有する第１
画素を、第２領域Ｂはハイレベルを有する第２画素を、
それぞれ表わす。図８の（Ｂ）は、図６の二進化補償装
置により補償された後の図２の映像の輝度特性を説明し
ている。ＣＢは本発明により調整された最適基準輝度レ
ベルである。第３領域Ａ２はローレベルを有する第１画
素の補償された画素を、また、第４領域Ｂ２はハイレベ
ルを有する第２画素の補償された画素を、それぞれ表わ
す。

【００３２】図９の（Ａ）及び（Ｂ）は、それぞれ図６
の二進化補償装置により二進化補償される前及び二進化
補償された後の図２の部品の映像二進化状態を示してい
る。本発明により二進化補償された後の図９の（Ｂ）の
映像は、二進化補償される前の図９の（Ａ）の映像より
図２に示す元の映像と類似していることがわかる。

【００３３】以下、図１０を参照しながら、本発明の実
施例による二進化補償装置の動作及び二進化補償方法を
説明する。

【００３４】図１０には本発明の実施例による二進化補
償方法が説明されている。

【００３５】二進化補償を行う前に、段階Ｓ９０１で、
二進化補償される電子部品に対する初期基準輝度レベル
ＩＲ、基準画素数の和ＰＳ、所定の減算値ＳＶは、それ
ぞれ第１メモリ６０２ａ、第２メモリ６０２ｂ、及び第
２レジスター６０８ｇに格納される。図５のＡＤＣ５０
４からの二進化補償される部品の二進化された映像信号
が比較器回路６０２の第１入力端子に入力されれば（段
階Ｓ９０２）、第１レジスター６０８ａは第１メモリ６
０２ａから第１メモリ６０２ａに格納された初期基準輝
度レベルＩＲを読取って比較器回路６０２の第２入力端
子及び減算器６０８ｂの第１入力端子に提供する（段階
Ｓ９０３）。

【００３６】段階Ｓ９０４で、比較器回路６０４はＡＤ
Ｃ５０４からの二進化された映像信号の画素の各輝度レ
ベルを第１レジスター６０８ａからの上記初期基準輝度
レベルＩＲと１次比較する。段階Ｓ９０４での比較の結
果、上記映像信号の各輝度レベルが上記初期基準輝度レ
ベルより高い場合、上記比較器回路６０４はハイレベル
の１次比較結果信号ＣＲ１をカウンター回路６０６の第
１アンドゲート６０６ａ及びスイッチ６１０に出力する
（段階Ｓ９０５）。これとは反対に、上記映像信号の各
輝度レベルが上記初期基準輝度レベル以下である場合、
上記比較器回路６０４はローレベルの１次比較結果信号
ＣＲ１をカウンター回路６０６の第１アンドゲート６０
６ａ及びスイッチ６１０に出力する（段階Ｓ９０６）。

【００３７】段階Ｓ９０７で、第１アンドゲート６０６
ａは上記比較器回路６０４の１次比較結果信号ＣＲ１
と、図８の（Ａ）に示すＡＤＣ５０４からのアナログ／
デジタル変換器クロックＡＤＣＣＬＫを論理和してクロ
ック信号ＡＮＤ１をカウンター６０６ｂに出力する。段
階Ｓ９０８で、カウンター６０６ｂは第１アンドゲート
６０６ａからクロック信号ＡＮＤ１を受信し、同期信号
分離機５０６から分離された垂直同期信号Ｖ．ｓｙｎｃ
に応答してクロック信号ＡＮＤ１をカウントし、カウン
ト信号ＣＳを制御部６０８の比較器６０８ｃの第２入力
端子に出力する。段階Ｓ９０９で、比較器６０８ｃは上
記第２メモリ６０２ｂに格納された基準画素数の和ＰＳ
を読取り、上記読取った基準画素数の和ＰＳとカウンタ
ー６０６ｂからのカウント信号ＣＳを比較して、第２比
較結果信号ＣＲ２を出力する。段階Ｓ９０９での比較の
結果、上記基準画素数の和ＰＳが上記カウント信号ＣＳ
より大きい場合、比較器６０８ｃはハイレベルの第２比
較結果信号ＣＲ２を遅延回路６０８ｄに出力する（段階
Ｓ９１０）。これとは反対に、上記基準画素数の和ＰＳ
が上記カウント信号ＣＳ以下である場合、比較器６０８
ｃはローレベルの第２比較結果信号ＣＲ２を遅延回路６
０８ｄに出力して（段階Ｓ９１１）、全体の動作を完了
する。

【００３８】段階Ｓ９１２で、上記遅延回路６０８ｄは
比較器６０８ｃからの第２比較結果信号ＣＲ２を所定の
時間間隔で遅延させて遅延信号Ｄ１をＤフリップフロッ
プ６０８ｅのデータ入力端子Ｄに提供する。段階Ｓ９１
３で、Ｄフリップフロップ６０８ｅは遅延回路６０８ｄ
からの上記遅延信号Ｄ１を同期信号分離機５０６からの
垂直同期信号Ｖ．ｓｙｎｃに応答してラッチングし、ラ
ッチング信号Ｑ１を第２アンドゲート６０８ｆの第１入
力端子に出力する。段階Ｓ９１４で、第２アンドゲート
６０８ｆはＤフリップフロップ６０８ｅからの上記ラッ
チング信号Ｑ１及び同期信号分離機５０６からの垂直同
期信号Ｖ．ｓｙｎｃを受信し論理和して、上記減算器６
０８ｂのエネイブルを制御するためのエネイブル信号Ａ
ＮＤ２を減算器６０８ｂのエネイブル端子ＥＮに出力す
る。段階Ｓ９１５で、減算器６０８ｂは上記第２アンド
ゲート６０８ｆからの上記エネイブル信号ＡＮＤ２がハ
イレベルであるかどうかを判断する。

【００３９】段階Ｓ９１５で上記エネイブル信号ＡＮＤ
２がハイ論理信号であると判断された場合、減算器６０
８ｂは上記第１レジスター６０８ａからの上記初期基準
輝度レベルＩＲから第２レジスター６０８ｇからの上記
所定の減算値ＳＶを減算して、減算結果値ＩＲ−ＳＶを
第１レジスター６０８ａに提供する（段階Ｓ９１６）。
これとは反対に、上記エネイブル信号ＡＮＤ２がロー論
理信号であると判断された場合、減算器６０８ｂは動作
を停止し（段階Ｓ９１７）、全体の動作を完了する。

【００４０】段階Ｓ９１８で、第１レジスター６０８ａ
は上記減算器６０８ｂからの上記減算結果値ＩＲ−ＳＶ
を新しい基準輝度レベルとして設定して比較器回路６０
４の第２入力端子及び減算器６０８ｂの第１入力端子に
提供する。処理ルーチンは段階Ｓ９０３に復帰する。上
記初期基準輝度レベルが最適基準輝度レベルに達するま
で、上記処理ルーチンは繰返される。つまり、カウンタ
ー６０６ｂの出力が第２メモリに格納された基準画素数
の和ＰＳ以上となるまで、上記処理ルーチンは繰返され
る。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
映像信号の二進化処理を二進化基準輝度レベルを変化さ
せながら行うことにより、周囲の環境に影響を受けるこ
となく二進化を行うことができる。その結果、中心位置
検出時の信頼性を向上させ、部品の検出時間を短縮する
ことができる。

【００４２】以上、本発明を望ましい実施例に基づいて
具体的に説明したが、本発明はこれに限定されるもので
はなく、本発明の要旨を逸脱しない範囲内で変更及び改
良が可能なことは勿論である。

【図面の簡単な説明】

【図１】従来の映像処理装置の構成を示すブロック図で
ある。

【図２】二進化処理される映像を示す図である。

【図３】図１の従来の映像処理装置による二進化方法を
説明するために、図２の映像の輝度特性を示す図であ
る。

【図４】図１の従来の映像処理装置により二進化された
図２の部品の映像二進化状態を示す図である。

【図５】本発明の実施例による二進化補償装置を備えた
映像処理システムの構成を示すブロック図である。

【図６】図５の二進化補償装置の一例を示す回路図であ
る。

【図７】図６の二進化補償装置の動作タイミングを示す
図である。

【図８】（Ａ）及び（Ｂ）はそれぞれ、図６の二進化補
償装置により補償される前及び補償された後の図２の部
品の映像の輝度特性を説明するための図である。

【図９】（Ａ）及び（Ｂ）はそれぞれ、図６の二進化補
償装置により二進化補償される前及び補償された後の図
２の部品の映像二進化状態を示す図である。

【図１０】本発明の実施例による二進化補償方法を説明
するためのフローチャートである。

【符号の説明】

５０ 映像処理システム ６０ 二進化補償装置 ５０２ ＣＣＤカメラ ５０４ ＡＤＣ ５０６ 同期信号分離機 ５０８ アドレスカウンター ５１０ フレームメモリ ５１２ ＤＡＣ ５１４ モニタ ５１６ マイクロプロセッサー ６０２ａ 第１メモリ ６０２ｂ 第２メモリ ６０４ 比較器回路 ６０６ カウンター回路 ６０８ 制御部

Claims (10)

【特許請求の範囲】
1. 【請求項１】 二進化補償される電子部品に対する初期
   基準輝度レベル及び基準画素数の和をそれぞれ格納する
   ための第１及び第２メモリ；アナログ／デジタル変換器
   により二進化された上記電子部品の映像信号の画素の各
   輝度レベルを上記初期基準輝度レベルと１次比較するた
   めの比較器回路；上記１次比較結果に基いて、上記初期
   基準輝度レベルより高い輝度レベルを有する画素の数を
   カウントするためのカウンター回路；及び上記カウンタ
   ー回路によりカウントされた上記画素数を上記第２メモ
   リに格納された上記基準画素数の和と比較して、上記２
   次比較結果に基いて上記初期基準輝度レベルを制御する
   ための制御部；を含むことを特徴とする二進化補償装
   置。
2. 【請求項２】 上記比較器回路は、上記二進化映像信号
   の画素の各輝度レベルが上記初期基準輝度レベルより大
   きい場合はハイ論理信号を出力し、上記二進化映像信号
   の画素の各輝度レベルが上記初期基準輝度レベル以下で
   ある場合はロー論理信号を出力することを特徴とする請
   求項１に記載の二進化補償装置。
3. 【請求項３】 上記カウンター回路は、上記比較器回路
   の出力信号と上記アナログ／デジタル変換器からのアナ
   ログ／デジタル変換器クロックを１次論理演算して所定
   のクロック信号を発生するための第１論理ゲート；及び
   上記第１論理ゲートにより発生された上記所定のクロッ
   ク信号をカウントしてカウント信号を発生するためのカ
   ウンター；を含むことを特徴とする請求項１に記載の二
   進化補償装置。
4. 【請求項４】 上記制御部は、上記第１メモリに格納さ
   れた上記初期基準輝度レベルを読取って一時的に格納す
   るための第１レジスター；上記第１レジスターに格納さ
   れた上記初期基準輝度レベルから所定の減算値を減算し
   て、上記初期基準輝度レベルを制御するための減算器；
   上記メモリに格納された基準画素数の和を上記カウンタ
   ー回路からの上記カウント信号と３次比較して、比較結
   果信号を出力するための比較器；上記比較器からの上記
   比較結果信号を所定の時間間隔で遅延させるための遅延
   回路；上記遅延回路からの上記遅延信号を上記同期信号
   分離機からの垂直同期信号に応答してラッチングするた
   めのＤフリップフロップ；及び上記Ｄフリップフロップ
   からの上記ラッチング信号と上記垂直同期信号を２次論
   理演算して、上記減算器を制御するための信号を発生す
   る第２論理ゲート；を含むことを特徴とする請求項１に
   記載の二進化補償装置。
5. 【請求項５】 上記比較器は、３次比較の結果、上記格
   納された基準画素数の和が上記カウントされた画素数よ
   り大きい場合はハイ論理信号を出力し、上記格納された
   基準画素数の和が上記カウントされた画素数以下である
   場合はロー論理信号を出力することを特徴とする請求項
   ４に記載の二進化補償装置。
6. 【請求項６】 （ａ）二進化補償される電子部品に対す
   る初期基準輝度レベル及び基準画素数の和を格納する段
   階； （ｂ）上記電子部品の二進化映像信号の入力を受けて、
   上記二進化映像信号の画素の各輝度レベルを上記初期基
   準輝度レベルと１次比較する段階； （ｃ）上記段階（ｂ）の１次比較結果に基いて上記初期
   基準輝度レベルより高い輝度レベルを有する画素数をカ
   ウントする段階； （ｄ）上記段階（ａ）で格納された上記基準画素数の和
   を段階（ｃ）でカウントされた上記画素数と２次比較す
   る段階；及び （ｅ）上記段階（ｄ）の２次比較結果に基いて上記初期
   基準輝度レベルを制御する段階；を含むことを特徴とす
   る二進化補償方法。
7. 【請求項７】 上記段階（ｂ）の１次比較の結果、上記
   二進化映像信号の画素の各輝度レベルが上記初期基準輝
   度レベルより高い場合はハイ論理信号を出力し、上記二
   進化映像信号の画素の各輝度レベルが上記初期基準輝度
   レベル以下である場合はロー論理信号を出力することを
   特徴とする請求項６に記載の二進化補償方法。
8. 【請求項８】 上記段階（ｄ）の２次比較の結果、上記
   格納された基準画素数の和が上記カウントされた画素数
   より大きい場合はハイ論理信号を出力し、上記格納され
   た基準画素数の和が上記カウントされた画素数以下であ
   る場合はロー論理信号を出力することを特徴とする請求
   項６に記載の二進化補償方法。
9. 【請求項９】 上記段階（ｅ）は、 （ｅ−１）段階（ｄ）の比較結果信号を所定の時間間隔
   で遅延させ、遅延した信号を出力する段階； （ｅ−２）上記遅延した信号を垂直同期信号に応答して
   ラッチングし、ラッチングされた信号を出力する段階； （ｅ−３）上記ラッチングされた信号と上記垂直同期信
   号を論理演算し、上記初期基準輝度レベルを制御するた
   めの信号を発生する段階；及び （ｅ−４）上記初期基準輝度レベルの制御信号の論理状
   態に応じて、上記初期基準輝度レベルから所定の減算値
   を減算する動作を制御する段階；を含むことを特徴とす
   る請求項６に記載の二進化補償方法。
10. 【請求項１０】 上記段階（ｅ−４）は、上記初期基準
    輝度レベルの制御信号が論理ローの場合は減算動作を停
    止し、上記初期基準輝度レベルの制御信号が論理ハイの
    場合は上記初期基準輝度レベルから上記所定の減算値を
    減算する段階；及び上記減算による減算結果値を新しい
    二進化基準輝度レベルとして設定し、上記二進化映像信
    号の画素の各輝度レベルを上記新しい基準輝度レベルと
    比較する段階に復帰する段階；を含むことを特徴とする
    請求項９に記載の二進化補償方法。