JPH10112612A - 高周波発振回路 - Google Patents

Abstract

(57)【要約】 【解決手段】 ＦＥＴ２のゲート端子２ａには、マイク
ロストリップ線路３と誘電体共振器６等からなる帯域反
射型の共振回路を接続する。ＦＥＴ２のドレイン端子２
ｃは、バイアス端子９から直流バイアス電圧を印加する
と共に高周波的にほぼ接地状態とする。さらに、ソース
端子２ｂには、抵抗２７により自己バイアスを加えると
共に、インダクタンス素子２１、キャパシタンス素子２
２及び抵抗素子２３からなる出力整合回路２４を介して
発振出力を出力するようにする。発振条件の調整は、出
力整合回路２４の各素子定数を調整することにより行な
う。 【効果】 共振回路を除いて半導体チップ上に集積一体
化することができ、マイクロ波発振回路を小型化するこ
とができる。また、インダクタンス素子やキャパシタン
ス素子の素子定数を調整することにより発振条件を簡単
に調整できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロ波帯（１０
ＧＨｚ程度）で発振する高周波発振回路に関する。特に
ＢＳ（Broadcasting Satellite）／ＣＳ（Communicatio
n Satellite）通信用ダウンコンバータ、マイクロ波受
信器、マイクロ波通信機等に用いられる局部発振器（Do
ubly Resonant Oscillator）のような高周波発振回路に
関する。

【０００２】

【従来の技術】図７は従来におけるＦＥＴを用いた高周
波発振回路１を示す回路図である。従来の高周波発振回
路１にあっては、高周波用の３端子半導体素子、マイク
ロストリップ線路３、スタブ４，５、誘電体共振器６な
どにより構成されており、３端子半導体素子はＦＥＴ
（電界効果トランジスタ）２またはバイポーラトランジ
スタが主流である。ＦＥＴ２を用いる場合には、高周波
的にはドレイン接地とし、ゲート端子２ａに誘電体共振
器６からなる共振回路を接続し、ソース端子２ｂから負
荷側へ発振出力を取り出すようになっている。

【０００３】すなわち、このマイクロ波発振回路１で
は、ＦＥＴ２のドレイン端子２ｃに、発振周波数の約１
／４波長の終端開放スタブ４が接続されている。また、
ドレイン端子２ｃには、インダクタンス素子８が接続さ
れており、インダクタンス素子８の他端はバイアス電圧
を供給するためのバイアス端子９となっている。また、
ゲート端子２ａには、終端が抵抗素子１０を介して接地
されることによって無反射終端となっているマイクロス
トリップ線路３が接続されている。そして、マイクロス
トリップ線路３の近傍に誘電体共振器６を配置すること
によって両者を結合して共振回路を構成し、ゲート端子
２ａに共振回路を付加している。また、ソース端子２ｂ
には、終端開放のスタブ５が設けられたマイクロストリ
ップ線路７とキャパシタンス素子１１を介して出力端子
１２が接続され、さらに、ソース端子２ｂは、インダク
タンス素子１３と抵抗素子１４を介して接地されてい
る。

【０００４】ＦＥＴを含む回路におけるゲート端子側の
入力反射係数Γa及びこれと接続する共振回路の反射係
数Гrは、各反射係数の大きさを｜Γa｜，｜Γr｜と
し、位相をθa，θrとすると、 Γa＝｜Γa｜exp（ｊθa） Гr＝｜Γr｜exp（ｊθr） となる。ここで、高周波発振回路１が発振を開始する発
振立ち上がり条件は、 ｜Γa・Γr｜² ＞ １ で表わされる（ｊは虚数単位）。また、発振が定常状態
となる発振安定化条件は、 ｜Γa｜・｜Γr｜ ＝ １ θa＋θr ＝ ２ｎπ （ｎは整数） となる。従って、高周波発振回路１の組立て調整時に
は、この条件を満たすようにドレイン端子２ｃに接続さ
れたスタブ４のスタブ長ｃを微調し、適当なリアクタン
スを与える。スタブ４による調整ができない場合には、
さらにソース端子２ｂに接続されたスタブ５のマイクロ
ストリップ線路７の端からの距離（以下、スタブ位置と
いう）ｂとスタブ長ａを調整することにより、発振立ち
上がり条件と発振安定条件を満足させている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の高周波発振回路１にあっては、マイクロストリップ
線路７やスタブ５を用いているため、半導体チップ上に
集積化する場合、スタブ５やマイクロストリップ線路７
の占める面積のためにチップ面積が大きくなる。

【０００６】また、発振条件を満足するように発振回路
を調整するためには、ドレイン端子２ｃに接続されたス
タブ４のスタブ長ｃ、ソース端子２ｂに接続されたスタ
ブ５のスタブ位置ｂ及びスタブ長ａを調整する必要があ
る。その場合にはスタブ長ａやスタブ位置ｂ等の変更に
伴って、実装基板面積や集積化した半導体チップのチッ
プ面積を変更したり、発振器を構成するキャビティまで
変更しなければならない場合があり、発振条件の調整が
極めて難しかった。

【０００７】さらに、負荷変動による高周波発振回路へ
の影響を低減するため、減衰器を出力側に付加しなけれ
ばならない場合があり、余分な面積が必要となるという
問題点があった。

【０００８】本発明は叙上の従来例の欠点に鑑みてなさ
れたものであり、その目的とするところは、実装部品の
半導体チップへの小型集積化を促進して、発振回路を小
型化し、また、発振条件の調整を容易に行なえるように
することにある。

【０００９】

【発明の開示】請求項１に記載の高周波発振回路は、３
端子半導体素子を使用した発振回路であって、前記３端
子半導体素子の制御用端子に帯域反射型の共振回路を接
続し、前記３端子半導体素子の出力用端子にインダクタ
ンス素子及びキャパシタンス素子からなる出力整合回路
を接続し、前記３端子半導体素子の接地用端子を少なく
とも高周波的にほぼ接地状態としたことを特徴としてい
る。ここで、３端子半導体素子とは、高周波用の電界効
果トランジスタ（ＧａＡｓ ＭＥＳＦＥＴ、ＨＥＭＴ、
その他）やバイポーラトランジスタ（ＢＪＴ）等であ
る。また、出力整合回路の構成要素としては、インダク
タンス素子やキャパシタンス素子以外にも抵抗素子が含
まれていてもよい。

【００１０】請求項１に記載の高周波発振回路にあって
は、３端子半導体素子の出力用端子にインダクタンス素
子及びキャパシタンス素子からなる出力整合回路を接続
する構成としているので、出力側端子にスタブやマイク
ロストリップ線路を実装する必要がなくなり、半導体チ
ップへのさらなる小型集積化が可能となる。また、出力
整合回路のインダクタンス素子、キャパシタンス素子の
各素子定数を変更するだけで発振条件（発振立ち上がり
条件、発振安定化条件）の調整が可能となる。よって、
実装面積やチップ面積を変更することなく、半導体チッ
プに形成する各素子の素子定数を変更するだけで、容易
に発振条件等の回路特性を最適化することができる。

【００１１】請求項２に記載の実施態様は、請求項１に
記載の高周波発振回路において、前記インダクタンス素
子及びキャパシタンス素子からなる出力整合回路を半導
体チップ上に形成したことを特徴としている。

【００１２】本発明の高周波発振回路は、出力整合回路
をインダクタンス素子とキャパシタンス素子によって形
成しているので、この出力整合回路を３端子半導体素子
の作製された半導体チップ上に一体に作り込むことがで
き、その場合でもスタブ等を半導体チップに設ける場合
のように半導体チップの面積が大きくならない。従っ
て、高周波発振回路の集積度をより高めて高周波発振回
路を一層小型化することができる。また、出力整合回路
がインダクタンス素子とキャパシタンス素子によって構
成されているので、発振条件の調整を出力整合回路の定
数によって調整しても出力整合回路の占める面積が変化
せず、半導体チップの大きさを変更する必要がなく、発
振条件の調整を簡易に行なえる。

【００１３】請求項３に記載の実施態様は、請求項１又
は２に記載の高周波発振回路において、前記半導体チッ
プ上に形成されたキャパシタンス素子とボンディングワ
イヤにより、前記３端子半導体素子の接地用端子を高周
波的にほぼ接地状態としたことを特徴としている。

【００１４】請求項３に記載の高周波発振回路にあって
は、前記半導体チップ上に形成されたキャパシタンス素
子とボンディングワイヤにより、前記３端子半導体素子
の接地用端子を高周波的にほぼ接地状態としているの
で、スタブその他の専用個別部品が不要となり、共振回
路以外を半導体チップに小型集積化することができる。
また、半導体チップのボンディングワイヤを、接地用端
子を接地するためのリアクタンス成分として利用するこ
とによって、部品点数を削減し、チップ面積を縮小する
ことができる。

【００１５】請求項４に記載の実施態様は、請求項１又
は２に記載の高周波発振回路において、約１／４波長の
長さを有するオープンスタブを前記接地用端子に接続す
ることにより、前記接地用端子を高周波的にほぼ接地状
態としたことを特徴としている。

【００１６】請求項４に記載の実施態様のように、前記
３端子半導体素子の接地用端子を高周波的にほぼ接地状
態とするため、接地用端子に、約１／４の波長の長さを
有するオープンスタブを接続する構成としてもよい。こ
こで、オープンスタブとは、無負荷で終端された終端開
放スタブである。

【００１７】

【発明の実施の形態】

（第１の実施形態）図１は本発明の一実施形態によるマ
イクロ波発振回路２０を示す回路図である。このマイク
ロ波発振回路２０にあっては、ＦＥＴ２のソース端子
（出力用端子）２ｂに、インダクタンス素子２１、キャ
パシタンス素子２２及び抵抗素子２３を並列接続した出
力整合回路２４が接続されている。さらに、ＦＥＴ２の
ゲート端子（制御用端子）２ａに帯域反射型の共振回路
を接続し、ＦＥＴ２のドレイン端子（接地用端子）２ｃ
を少なくとも高周波的にほぼ接地状態としている。な
お、以下の実施形態では、従来と同様の部材には同符号
を付してあり、ＦＥＴ２として高周波用の電界効果トラ
ンジスタ（ＧａＡｓ ＭＥＳＦＥＴ）が用いられている
が、これに限るものではなく、発振周波数帯域等によっ
ては、バイポーラトランジスタ（ＢＪＴ）が好適であっ
て、同様の作用効果を奏する。以下、このマイクロ波発
振回路２０を詳しく説明する。

【００１８】ＦＥＴ２のゲート端子２ａには、抵抗素子
１０によって無反射終端されたマイクロストリップ線路
３が接続され、このマイクロストリップ線路３の上に誘
電体共振器６が配置されている。これによって、マイク
ロストリップ線路３と誘電体共振器６とが電磁界結合
し、帯域反射型の共振回路が構成される。

【００１９】ＦＥＴ２のドレイン端子２ｃにはインダク
タンス素子８が接続され、その先端がドレイン端子２ｃ
に直流バイアス電圧を供給するためのバイアス端子９と
なっている。バイアス端子９とドレイン端子２ｃの間に
挿入されているインダクタンス素子８は、バイアス電圧
に乗って流入出する交流成分をカットしている。一方、
ドレイン端子２ｃはキャパシタンス素子２８を介してグ
ランドに接地されており、ドレイン端子２ｃは高周波的
にほぼ接地状態となっている。なお、インダクタンスＬ
₁はキャパシタンス素子２８とグランドの間に寄生する
リアクタンス成分である。

【００２０】ＦＥＴ２のソース端子２ｂには、出力整合
回路２４と直流カット用のキャパシタンス素子２５が直
列に接続されており、キャパシタンス素子２５の先端が
発振出力を送り出すための出力端子１２となっている。
出力整合回路２４は、インダクタンス素子２１、キャパ
シタンス素子２２及び抵抗素子２３を並列に接続したも
のである。

【００２１】さらに、ソース端子２ｂは、直列に接続さ
れたインダクタンス素子２６及び自己バイアス用の抵抗
素子２７を介してグランドに接地されている。インダク
タンス素子２６はソース端子２ｂの発振出力がグランド
に漏れないように高周波成分を遮断している。また、ソ
ース端子２ｂからグランドへは抵抗素子２７を通って直
流電流が流れるので、抵抗素子２７によってＦＥＴ２の
自己バイアス回路が構成されている。

【００２２】このマイクロ波発振回路２０においては、
出力整合回路２４のインダクタンス素子２１及びキャパ
シタンス素子２２の素子定数を調整することにより、発
振条件を満足する周波数範囲の調整が容易となる。ま
た、出力整合回路２４の抵抗素子２３の素子定数を適宜
設定することにより負荷変動を抑制し、減衰器として作
用させることができる。従って、マイクロ波発振回路２
０内に出力整合回路２４を設けることによって、負荷と
の間に別途整合回路や減衰器が不要となるので、マイク
ロ波発振回路２０を小型化することができる。

【００２３】図２に示す回路図は、上記実施形態のマイ
クロ波発振回路２０から出力整合回路を省略した比較例
のマイクロ波発振回路２９を示している。一般的に、マ
イクロ波帯では回路間の整合を確保するため、回路の入
出力インピーダンスを５０Ωとしているから、マイクロ
波発振回路２９に接続される負荷インピーダンスも一般
的に５０Ωとなる。従って、負荷インピーダンスを５０
Ωとし、図２のようなマイクロ波発振回路２９を例えば
１０.７ＧＨｚで安定して発振させるためには、マイク
ロ波発振回路２９の出力端子と負荷の間に別途整合回路
を挿入し、ソース端子２ｂから負荷側を見たインピーダ
ンスが例えば一例として示した図３のスミスチャートに
示す範囲に納まるように整合回路を設定する必要があ
る。この図３は負荷側を見たインピーダンス範囲を示す
スミスチャートであって、発振周波数が１０.７ＧＨｚ
の場合には、ソース端子２ｂから負荷（あるいは、整合
回路）側をみたインピーダンスが図３の点線領域Ｒ１内
に調整することによりマイクロ波発振回路２９を発振さ
せることができ、図３の実線範囲Ｒ２内に調整すること
により、安定した発振を持続させることができる。

【００２４】従って、出力整合回路２４を一体に構成さ
れている本実施形態のマイクロ波発振回路２０にあって
も、ソース端子２ｂから出力整合回路２４を見たインピ
ーダンスが例えば一例として示した図３の実線範囲Ｒ２
に納まるように出力整合回路２４の各素子定数を調整す
ることにより、マイクロ波発振回路２０を安定に発振さ
せることができる。具体的には、発振周波数が１０.７
ＧＨｚ、負荷インピーダンス５０Ωとすると、インダク
タンス素子２１のインダクタンスが１.５ｎＨ、キャパ
シタンス素子２２のキャパシタンスが０.３ｐＦ、抵抗
素子２３の抵抗値が４０Ω程度となる。

【００２５】しかしながら、上記比較例のマイクロ波発
振回路２９では、出力端子１２に別途整合回路を外付け
する必要があるので、発振回路全体が大きくなり、小型
化が困難になる。これに対し、本発明のマイクロ波発振
回路２０にあっては、その内部に一体に出力整合回路２
４を含んでいるので、ＦＥＴ２が形成されている半導体
チップに一体に出力整合回路２４を構成する各素子２１
〜２３を組み込むことが可能になり、マイクロ波発振回
路２０の小型化を図ることができる。また、出力側にス
タブ５を備えたマイクロ波発振回路１と比べても、半導
体チップ上での占有面積を小さくすることができ、より
小型集積化が可能となる。

【００２６】さらに、出力整合回路２４のインダクタン
ス素子２１、キャパシタンス素子２２の素子定数を変更
するだけで発振条件を調整することができるので、スタ
ブ位置やスタブ長を調整する方法と比較しても、調整作
業を簡易に行える。

【００２７】（第２の実施形態）図４は本発明の別な実
施形態によるマイクロ波発振回路３０を示す回路図であ
る。このマイクロ波発振回路３０にあっては、第１の実
施形態のマイクロ波発振回路２０において、ドレイン端
子２ｃとバイアス端子９との間に、インダクタンス素子
８に代えて、インダクタンス素子３１ａとキャパシタン
ス素子３２ａが並列接続された並列共振回路３３ａが接
続されている。さらに、ソース端子２ｂとグランドの間
に、インダクタンス素子２６に代えて、インダクタンス
素子３１ｂとキャパシタンス素子３２ｂが並列接続され
た並列共振回路３３ｂが接続され、並列共振回路３３ｂ
とグランドの間には自己バイアス用の抵抗素子２７が接
続されている。

【００２８】このドレイン端子２ｃ側の並列共振回路３
３ａ及びソース端子２ｂ側の並列共振回路３３ｂは、当
該マイクロ波発振回路３０の発振周波数で透過率が最小
になるように調整されており、発振周波数の信号を通過
させない。従って、出力端子１２から出力されるべき発
振出力が抵抗素子２７を通ってグランドへ漏れたり、ド
レイン端子２ｃを通ってバイアス端子９へ漏れたりし
て、出力端子１２から出力される発振出力が微弱になる
のを防止できる。

【００２９】図５は上記実施形態によるマイクロ波発振
回路３０（ゲート側の共振回路を除く）をＭＭＩＣ（マ
イクロ波モノシリックＩＣ）チップ３４上に具体化した
様子を示す平面図である。このＭＭＩＣチップ３４は、
半導体基板３５上に、ＦＥＴ２、スパイラルインダクタ
によって構成されたインダクタンス素子２１，３１ａ，
３１ｂ、ＭＩＭキャパシタによって形成されたキャパシ
タンス素子２２，２５，２８，３２ａ，３２ｂ、薄膜抵
抗によって形成された抵抗素子２３，２７及びそれらを
つなぐ導体回路３６が作りつけられた構成となってい
る。

【００３０】ＦＥＴ２の電極構造は、ソース端子（ソー
ス電極）２ｂとゲート端子（ゲート電極）２ａとドレイ
ン端子（ドレイン電極）２ｃが交互に配置された構造と
なっており、３箇所のドレイン端子２ｃは例えばゲート
端子２ａ及びソース端子２ｂを跨ぐように形成されたエ
アブリッジ配線３７などによって接続されている。ま
た、ゲート端子２ａからは引き出し配線部３８の端に設
けられたボンディングパッド３９からボンディングワイ
ヤ４０を介してゲート引き出し端子４１が設けられてお
り、共振回路を構成するマイクロストリップ線路３等は
ＭＭＩＣチップ３４上に形成することなく、当該ゲート
引き出し端子４１に接続されるようになっている。

【００３１】出力端子１２は、キャパシタンス素子２５
の一方電極に接続したボンディングパッド４８からボン
ディングワイヤ４２によって引き出されており、バイア
ス端子９はインダクタンス素子３１ａ及びキャパシタン
ス素子３２ａを接続されたボンディングパッド４３から
ボンディングワイヤ４４を介して引き出されている。ま
た、抵抗素子２７を接続されたボンディングパッド４５
及びキャパシタンス素子２８の一方電極が接続されたボ
ンディングパッド４９は、それぞれボンディングワイヤ
４６，４７を介して接地されている。なお、図３に示し
たインダクタンスＬ₁は、このボンディングワイヤ４７
等のリアクタンス成分である。

【００３２】このような構造では、共振回路だけが外付
けとなり、共振回路以外の素子を半導体チップ３５上に
まとめることができるので、マイクロ波発振回路３０の
集積度を高めて、一層の小型化を図ることができる。ま
た、ドレイン端子２ｃを接地するためのボンディングワ
イヤ４７をドレイン端子２ｃに付加するリアクタンス成
分として利用しているので、部品点数を減らしてより小
型化を図ることができる。

【００３３】（第３の実施形態）図６は本発明のさらに
別な実施形態によるマイクロ波発振回路５０の回路図で
ある。この実施形態は、ドレイン端子の別な接地方法を
示すものである。このマイクロ波発振回路５０にあって
は、終端開放スタブ５１によりドレイン端子２ｃを高周
波的にほぼ接地状態としており、ドレイン端子２ｃには
インダクタンス素子８を介してバイアス端子９からバイ
アス電圧を供給するようにしている。

【００３４】終端開放スタブ５１は、発振周波数の約１
／４波長の長さを有しており、一端がドレイン端子２ｃ
に接続され、他端は非接続となっている。この実施形態
では、終端開放スタブ８１のスタブ長を変更することに
よって、ドレイン端子２ｃに付加するリアクタンス成分
を調整できる。

【００３５】このような構成であっても、スタブ５１以
外の素子、例えばインダクタンス素子８などは半導体チ
ップ上に作製することができるので、マイクロ波発振回
路５０を小型化できる。なお、スタブ５１は半導体チッ
プ上に形成しても、あるいは共振回路と同様、半導体チ
ップを実装する回路基板上に形成しても、いずれでもよ
い。半導体チップ上に形成すれば、マイクロ波発振回路
全体を小型化できる利点があり、回路基板上に設けれ
ば、スタブ長などを調整しても半導体チップの大きさに
影響を与えない。

【００３６】なお、上記実施形態においては、出力整合
回路２４は、インダクタンス素子２１、キャパシタンス
素子２２及び抵抗素子２３の並列回路によって構成され
ていたが、必ずしも並列回路となっている必要はない。
また、抵抗素子２３はなくても差し支えない。

【図面の簡単な説明】

【図１】本発明の一実施形態によるマイクロ波発振回路
を示す回路図である。

【図２】比較例のマイクロ波発振回路を示す回路図であ
る。

【図３】同上の高周波発振回路を１０.７ＧＨ_Zで安定し
て発振させるときの負荷側のインピーダンス範囲を例示
するスミスチャートである。

【図４】本発明の別な実施形態によるマイクロ波発振回
路を示す回路図である。

【図５】同上のマイクロ波発振回路をＭＭＩＣチップ上
に具体化した構成の一例を示す平面図である。

【図６】本発明のさらに別な実施形態によるマイクロ波
発振回路の回路図である。

【図７】従来例のマイクロ波発振回路を示す回路図であ
る。

【符号の説明】

２ ＦＥＴ ３ マイクロストリップ線路 ６ 誘電体共振器 ２１ インダクタンス素子 ２２ キャパシタンス素子 ２３ 抵抗素子 ２４ 出力整合回路 ５０ ＭＭＩＣチップ ５１ 終端開放スタブ（オープンスタブ）

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ３端子半導体素子を使用した発振回路で
   あって、 前記３端子半導体素子の制御用端子に帯域反射型の共振
   回路を接続し、 前記３端子半導体素子の出力用端子にインダクタンス素
   子及びキャパシタンス素子からなる出力整合回路を接続
   し、 前記３端子半導体素子の接地用端子を少なくとも高周波
   的にほぼ接地状態としたことを特徴とする高周波発振回
   路。
2. 【請求項２】 前記インダクタンス素子及びキャパシタ
   ンス素子からなる出力整合回路を半導体チップ上に形成
   したことを特徴とする、請求項１に記載の高周波発振回
   路。
3. 【請求項３】 前記半導体チップ上に形成されたキャパ
   シタンス素子とボンディングワイヤにより、前記３端子
   半導体素子の接地用端子を高周波的にほぼ接地状態とし
   たことを特徴とする、請求項１又は２に記載の高周波発
   振回路。
4. 【請求項４】 約１／４波長の長さを有するオープンス
   タブを前記接地用端子に接続することにより、前記接地
   用端子を高周波的にほぼ接地状態としたことを特徴とす
   る、請求項１又は２に記載の高周波発振回路。