JPH10111680A

JPH10111680A - データ順位決定装置

Info

Publication number: JPH10111680A
Application number: JP8266841A
Authority: JP
Inventors: Muneo Yokoyama; 宗生横山
Original assignee: SNK Corp
Current assignee: SNK Corp
Priority date: 1996-10-08
Filing date: 1996-10-08
Publication date: 1998-04-28
Also published as: TW347500B; WO1998015892A1

Abstract

(57)【要約】【課題】簡易な構成でありながら、ＣＰＵの負担を十
分に軽減し、処理の高速化を確実に実現することができ
るデータ比較装置、データ順位決定装置および画像表示
制御装置の提供。【解決手段】比較単位回路１０に与えられるデータは
第２ラッチ１２に取り込まれ、第１ラッチ１１に記憶さ
れているデータと、比較器１３において比較される。そ
して、たとえばより小さい値がセレクタ１４を通じて比
較単位回路１０から出力される。第１ラッチ１１に記憶
されていたデータが出力された場合、第２ラッチ１２内
のデータが第１ラッチ１１に記憶、保持される。比較単
位回路１０から出力されたデータは比較単位回路２０内
の第２ラッチ２２に取り込まれ、同様に第１ラッチ２１
内のデータと比較される。こうして、より小さい値が順
次、隣接する比較単位回路に出力され、最終的により大
きいデータから順に各比較単位回路に記憶される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ順位決定装置
に関し、特に入力されたデータと記憶されているデータ
とを比較し、設定されている優先順位規則に基づいてデ
ータの出力を行なうデータ順位決定装置に関する。

【０００２】

【従来の技術】３次元の物体を２次元の表示画面に表わ
す場合、画面上、手前に位置する画像は、奥に位置する
画像をさえぎった状態で表示させる必要がある。すなわ
ち、画像が重なった部分の奥の画像は、隠れ部分として
画面上に表示されないように処理しなければならない。

【０００３】このため、キャラクタＲＯＭ内に記憶され
た画像データを、表示画素に対応した表示用メモリに書
き込む際、奥に位置する画像のデータから順に上書き行
なう。この上書きによって、画像が重なった部分は隠れ
部分として画面上に表示されない。

【０００４】図９に従来の画面表示制御のブロックを示
す。ＣＰＵはプログラムにしたがいパラメータ制御回路
５１内のパラメータメモリ（項目記憶手段）５４にパラ
メータを書き込む。ＣＰＵは、バスライン５０を通じて
書き込みのアドレスを指定し、バスライン４９を通じて
指定したアドレスへデータを記憶する。

【０００５】たとえば、図８Ａに示すような画面表示を
行なうため、図１０Ａの内容のパレメータをパラメータ
メモリ５４に書き込んだとする。キャラクタ９１、９
２、９３は、それぞれ「Ｘ座標、Ｙ座標、キャラクタコ
ード、カラー」のデータによって構成されている。

【０００６】パラメータメモリ５４のパラメータを読み
出して表示を行なう場合、パラメータメモリ５４内に記
憶されている先頭のアドレスのデータから順に取り出さ
れる。すなわち、図１０Ａに示すデータ中「０００１
Ｈ」、「０００５Ｈ」、「０００７Ｈ」、「０００３
Ｈ」・・・・「００４８Ｈ」、「００１ｆＨ」、「００
３０Ｈ」・・・・の順で読み出される。

【０００７】パラメータメモリ５４からの読み出しは、
カウンタ回路５５からのカウンタ信号に基づいて行なわ
れる。カウンタ回路５５からのカウンタ信号は、セレク
タ回路５６を介してパラメータメモリ５４に与えられ
る。そして、パラメータメモリ５４はこのカウンタ信号
にしたがって先頭アドレスのデータから順に出力し、セ
レクタ回路５７を介して表示制御回路５２内の表示回路
５８にデータを与える。

【０００８】表示回路５８は受けたデータにしたがって
表示用メモリ６０に各キャラクタの書き込みを行なう。
それぞれのキャラクタ内容はキャラクタＲＯＭ５９に予
め記憶されており、与えられたデータ中のキャラクタコ
ードを参照して表示用メモリ６０への書き込みを行な
う。表示用メモリ６０に書き込まれたデータは表示器６
１に出力され表示される。

【０００９】パラメータメモリ５４から読み出されるデ
ータはキャラクタ９１、９２、９３の順であり（図１０
Ａ参照）、表示用メモリ６０には上書き処理が行なわれ
る。このため、表示器６１に図８Ａに示すような表示を
行なうことができる。すなわち、キャラクタ９２が重な
ったキャラクタ９１の部分は隠れ部分として表示され
ず、キャラクタ９３が重なったキャラクタ９２の部分は
隠れ部分として表示されない。

【００１０】ここで、たとえば図８Ａに示すような表示
を図８Ｂに示す表示に変更する場合、ＣＰＵはパラメー
タメモリ５４内のデータ中、キャラクタ９１に関するデ
ータとキャラクタ９３に関するデータとを入れ換える
（図１０Ｂ参照）。この後、読み出し命令を与えると上
述のように先頭アドレスのデータから順に読み出され上
書き処理が行なわれるため、表示器６１には図８Ｂに示
すような表示が行なわれる。

【００１１】以上のように、画像表示においては画面
上、奥に位置する画像から順に書き込み、上書き処理を
行なうことによって隠れ部分を表示させないようにす
る。この書き込みの優先順位の決定に、データの並べ換
え行なうソーティング処理を用いることがある。ソーテ
ィング処理の従来例として米国特許第４５８４６６４号
に開示されているソーティング装置がある。このソーテ
ィング装置の構成を図１１に示す。

【００１２】セル８１にはラインＸ０、Ｘ１を通じて２
つの値が与えられる。そして、セル８１は両値を比較
し、大きな値をセル８３に向けて出力し、小さな値をセ
ル８４に向けて出力する。また、セル８２にもラインＸ
２、Ｘ３を通じて２つの値が与えられており、セル８２
は両値を比較し、大きな値をセル８３に、小さな値をセ
ル８４に向けて出力する。

【００１３】次に、セル８３は与えられた両値を比較
し、大きな値を記憶回路８６に記憶し、小さな値をセル
８５に向けて出力する。また、セル８４は与えられた両
値を比較し、大きな値をセル８５に向けて出力し、小さ
な値を記憶回路８７に記憶する。

【００１４】そして、セル８５は与えられた両値を比較
し、大きな値をＹ１を通じて出力し、小さな値をＹ２を
通じて出力する。また、記憶回路８６に記憶されている
値はラインＹ０を通じて出力され、記憶回路８７に記憶
されている値はラインＹ３を通じて出力される。以上の
ように、ラインＸ０、Ｘ１、Ｘ２、Ｘ３を通じて与えら
れた値は、大きい値から順に並べ換えられてラインＹ
０、Ｙ１、Ｙ２、Ｙ３を通じて出力される。

【００１５】なお、画像表示における隠れ部分の処理の
従来例としては、特開昭６１−１３３４８２号公報、特
開昭６１−１８７０８３号公報、特開昭６４−２６９３
６号公報、特開平２−１６６５７３号公報、特表平４−
５０６７１７号公報（国際公開ＷＯ９０／０２９９
０）、特開平６−４４３８２号公報、特開平６−３３３
０６４号公報、特開平７−１０５４０４号公報および特
開平８−１９０３７０号公報にそれぞれ開示されている
技術がある。

【００１６】また、ソーティング処理の従来例として
は、特開平１−１０３７８５号公報、特開平２−２２４
０１８号公報、特開平６−２０３１７２号公報および特
開平７−２９６１８６号公報に開示されている技術があ
る。

【００１７】

【発明が解決しようとする課題】上記従来の技術には次
のような問題があった。図８Ａに示すような表示を図８
Ｂに示す表示に変更する場合、上述のようにＣＰＵはパ
ラメータメモリ５４内のデータ中、キャラクタ９１に関
するデータとキャラクタ９３に関するデータとを入れ換
える（図１０Ｂ参照）。

【００１８】このようにキャラクタ表示の重なりを変更
する場合、ＣＰＵは各キャラクタに関する全てのデータ
（図８の例ではＸ座標、Ｙ座標、キャラクタコード、カ
ラーのデータ）を入れ換える必要がある。このため、重
なり変更のキャラクタ数が多い場合、ＣＰＵの負担が増
大し、ＣＰＵが行なう処理全体の高速性が妨げられると
いう問題がある。特に、より高速な処理が要求される場
合（たとえばゲームソフトの処理等の場合）、ＣＰＵの
処理速度の低下が大きな問題となる。

【００１９】また、図１１に示したソーティング装置に
おいては、ラインＸ０、Ｘ１、Ｘ２、Ｘ３を通じて与え
られた４つの比較対象値の並べ換えが例示されている。
このソーティング装置の構成では、比較対象値の数が増
えた場合、飛躍的にセルを増設する必要があり、構成が
複雑化するという問題がある。

【００２０】なお、特開昭６１−１３３４８２号公報、
特開昭６１−１８７０８３号公報、特開昭６４−２６９
３６号公報、特開平２−１６６５７３号公報、特表平４
−５０６７１７号公報、特開平６−４４３８２号公報、
特開平６−３３３０６４号公報、特開平７−１０５４０
４号公報および特開平８−１９０３７０号公報には、そ
れぞれ種々の画像表示における隠れ部分の処理が示され
ているが、いずれもＣＰＵの負担を十分に軽減し、処理
の高速化を確実に実現できる隠れ部分の処理は開示され
ていない。

【００２１】また、特開平１−１０３７８５号公報、特
開平２−２２４０１８号公報、特開平６−２０３１７２
号公報および特開平７−２９６１８６号公報には、それ
ぞれ種々のソーティング処理が示されているが、いずれ
も簡易な構成で、しかも処理の高速化を実現できるソー
ティング処理は開示されていない。

【００２２】そこで本発明は、簡易な構成でありなが
ら、ＣＰＵ等の処理手段の負担を十分に軽減し、処理の
高速化を確実に実現することができるデータ比較装置、
データ順位決定装置および画像表示制御装置の提供を目
的としている。

【００２３】

【課題を解決するための手段】請求項１に係るデータ比
較装置は、第１データを記憶する第１記憶回路、外部か
ら入力された第２データを記憶する第２記憶回路、第１
データと第２データとを取り込み、設定されている優先
順位規則にしたがって第１データと第２データとを比較
し、比較結果に応じて比較信号を出力する比較回路、前
記比較回路からの比較信号を受け、当該比較信号に基づ
いて、第１データまたは第２データを選択して外部に出
力する選択回路、を備えており、前記選択回路が第１デ
ータを外部に出力した場合、第２データを第１データと
して第１記憶回路に記憶する、ことを特徴としている。

【００２４】請求項２に係るデータ順位決定装置は、請
求項１に係るデータ比較装置が直列的に複数接続された
データ順位決定装置であって、前記選択回路が出力した
第１データまたは第２データは、隣接するデータ比較装
置に第２データとして入力され、各データ比較装置の第
１記憶回路に最終的に記憶されている第１データにした
がってデータの順位が決定される、ことを特徴としてい
る。

【００２５】請求項３に係るデータ順位決定装置は、請
求項２に係るデータ順位決定装置において、各々のデー
タ比較装置の処理動作は並列して行なわれる、ことを特
徴としている。

【００２６】請求項４に係る画像表示制御装置は、請求
項２または請求項３に係るデータ順位決定装置を備えた
画像表示制御装置であって、前記第１データおよび前記
第２データは、重なり表示優先順位値であり、各重なり
表示優先順位値には画像データが対応しており、データ
順位決定装置によって決定された重なり表示優先順位値
の順位に基づいて、画像データを重ねて表示画面に表示
する表示手段、前記画像データを処理する処理手段、を
備えたことを特徴としている。

【００２７】請求項５に係る画像表示制御装置は、請求
項４に係る画像表示制御装置において、前記重なり表示
優先順位値および前記画像データを所定アドレスの領域
に記憶する記憶手段、前記重なり表示優先順位値に対
し、前記記憶手段中における当該重なり表示優先順位値
のアドレスを合成する合成手段、を備えており、前記デ
ータ順位決定装置によって重なり表示優先順位値の順位
を決定するとともに、前記合成手段によって合成されて
いるアドレスに基づいて画像データを検索し、当該画像
データを重ねて前記表示画面に表示する、ことを特徴と
している。

【００２８】

【発明の効果】請求項１に係るデータ比較装置において
は、比較回路は、第１データと第２データとを取り込
み、設定されている優先順位規則にしたがって第１デー
タと第２データとを比較し、比較結果に応じて比較信号
を出力する。また、選択回路は、比較回路からの比較信
号を受け、当該比較信号に基づいて、第１データまたは
第２データを選択して外部に出力する。そして、選択回
路が第１データを外部に出力した場合、第２データを第
１データとして第１記憶回路に記憶する。

【００２９】このように、第１記憶回路に記憶された第
１データと、外部から入力され第２記憶回路に記憶され
た第２データとが比較され、優先順位規則にしたがって
選択されてデータ出力が行なわれる。このため、簡易な
構成でありながら、外部から入力されるデータを優先順
位規則に基づいて規則的に出力することができる。

【００３０】また、各動作は回路を用いて実現され、ソ
フトウエアによる処理ではないため、高速処理が可能で
あり、かつデータ比較に関するＣＰＵ等の負担を軽減す
ることができる。

【００３１】請求項２に係るデータ順位決定装置におい
ては、請求項１に係るデータ比較装置が直列的に複数接
続されており、選択回路が出力した第１データまたは第
２データは、隣接するデータ比較装置に第２データとし
て入力される。そして、各データ比較装置の第１記憶回
路に最終的に記憶されている第１データにしたがってデ
ータの順位が決定される。

【００３２】したがって、簡易な構成でありながら、優
先順位規則にしたがってデータの並べ換えを行なうこと
ができる。また、各動作は回路を用いて実現され、ソフ
トウエアによる処理ではないため、高速処理が可能であ
り、かつデータ比較に関するＣＰＵ等の負担を軽減する
ことができる。

【００３３】請求項３に係るデータ順位決定装置におい
ては、各々のデータ比較装置の処理動作は並列して行な
われる。したがって、時間的に効率のよい処理を行なう
ことができ、さらに高速な処理が可能になる。

【００３４】請求項４に係る画像表示制御装置において
は、請求項２または請求項３に係るデータ順位決定装置
を備えており、第１データおよび第２データは、重なり
表示優先順位値である。そして、各重なり表示優先順位
値には画像データが対応しており、表示手段は、データ
順位決定装置によって決定された重なり表示優先順位値
の順位に基づいて、画像データを重ねて表示画面に表示
する。また、処理手段は、画像データを処理する。

【００３５】したがって、簡易な構成でありながら、優
先順位規則にしたがって表示優先順位値の並べ換えを行
ない、並べ換えた表示優先順位値に基づいて画像データ
の重ね表示を行なうことができる。

【００３６】また、重なり表示優先順位の決定は回路を
用いて実現され、ソフトウエアによる処理ではないた
め、高速処理が可能であり、さらに重なり表示優先順位
の決定に関するＣＰＵ等の処理手段の負担を軽減するこ
とができる。特に動画等の画像表示については、迅速か
つ確実な処理が要求されるため、ＣＰＵ等の処理手段の
処理から独立して、回路が独自に重なり表示優先順位を
決定し、画面表示を行なうことによって、画像表示処理
の効率化を飛躍的に高めることができる。

【００３７】さらに、画像データは処理手段が処理する
ため、処理内容を変更するだけで画像データを容易に変
更させることができる。

【００３８】このように、回路によって重なり表示優先
順位を決定し、かつＣＰＵ等の処理手段によって画像デ
ータを処理するため、高速処理を実現しつつ、画像デー
タの変更に柔軟に対応することができる。

【００３９】請求項５に係る画像表示制御装置において
は、重なり表示優先順位値および画像データは、それぞ
れ記憶手段の所定アドレスの領域に記憶されており、重
なり表示優先順位値に対し、記憶手段中における当該重
なり表示優先順位値のアドレスが合成手段によって合成
される。そして、データ順位決定装置によって重なり表
示優先順位値の順位を決定し、合成されているアドレス
に基づいて画像データを検索し、当該画像データを重ね
て表示画面に表示する。

【００４０】このように、重なり表示優先順位値に対
し、重なり表示優先順位値のアドレスが合成手段によっ
て合成され、重なり表示優先順位値の順位を決定し、こ
のアドレスに基づいて画像データを検索する。すなわ
ち、画像データそのものを直接、重なり表示優先順位値
に対応させる必要がなく、重なり表示優先順位値のアド
レスを対応させるだけでよい。このため、より効率的な
処理を行なうことができる。

【００４１】

【発明の実施の形態】本発明に係るデータ比較装置、デ
ータ順位決定装置および画像表示制御装置の一実施形態
を図面に基づいて説明する。以下に、データ比較装置の
一例である比較単位回路、データ順位決定装置の一例で
あり複数の比較単位回路から構成されるソーティング装
置、このソーティング装置を用いた画像表示制御装置を
順次、詳述する。

【００４２】［比較単位回路］図１に本発明に係るデー
タ比較装置の一実施形態としての比較単位回路２０を示
す。この比較単位回路２０は第１ラッチ２１（第１記憶
回路）、第２ラッチ２２（第２記憶回路）、比較器２３
（比較回路）およびセレクタ２４（選択回路）を備えて
いる。本実施形態における比較単位回路２０は、比較す
る両データのうち、より小さな値のデータを外部に出力
するようになっている（優先順位規則）。

【００４３】図１中、データライン２５、２６、２７、
バスライン３５は複数のラインによって構成されてい
る。データライン、バスラインの構成ライン数を変える
ことによって、扱えるデータの最大値を任意に設定する
ことができる。

【００４４】第１ラッチ２１、第２ラッチ２２の真理値
表を図２Ａに掲げる。この真理値表に示されているよう
に、ラッチはイネーブル端子（２１Ｆ、２２Ｆ）がＬで
あることを条件に、クロック信号の立ち上がり時の入力
端子Ｄの値を出力端子Ｑに保持する。また、イネーブル
端子（２１Ｆ、２２Ｆ）がＨであれば、クロック信号の
入力にかかわらず、出力端子Ｑの値がそのまま保持され
る。なお、クロック信号は、クロック信号ライン５を通
じて、第１ラッチ２１、第２ラッチ２２のクロック信号
入力端子２１Ｇ、２２Ｇからに与えられている。

【００４５】また、図２Ｂはセレクタ２４の真理値表で
ある。セレクト入力端子にＬ信号が与えられた場合、セ
レクタ２４は入力端子Ｂのデータを出力端子Ｙから出力
し、セレクト入力端子にＨ信号が与えられた場合、セレ
クタ２４は入力端子Ａのデータを出力端子Ｙから出力す
る。

【００４６】さらに図２Ｃは比較器２３の真理値表であ
る。この真理値表に示されるように、比較器２３は入力
端子Ａのデータの値が入力端子Ｂのデータの値よりも大
きい場合は出力端子ＹからＬ信号（比較信号）を出力す
る。また、入力端子Ａのデータの値が入力端子Ｂのデー
タの値よりも小さい場合は出力端子ＹからＨ信号（比較
信号）を出力する。

【００４７】なお、本実施形態では、入力端子Ａのデー
タの値と、入力端子Ｂのデータの値とが等しい場合は、
出力端子ＹからＨ信号を出力するようになっている。し
かし、双方の値が等しい場合は比較単位回路２０からい
ずれの値を出力しても同じであるので、出力端子Ｙから
Ｌ信号を出力するようにしてもよい。

【００４８】図１に示すように、比較単位回路２０の外
部からデータライン２５を通じて与えられたデータ（第
２データ）は第２ラッチ２２の入力端子Ｄに取り込まれ
る。第２ラッチ２２のイネーブル端子２２Ｆは常時、Ｌ
であるので、クロック信号入力端子２２Ｇにクロック信
号の立ち上がりが与えられた時点で、入力端子Ｄの値が
出力端子Ｑに保持される。また、第１ラッチ２１の出力
端子Ｑには前回までの処理で記憶されたデータ（第１デ
ータ）が保持されている。

【００４９】図３は比較単位回路２０のタイムチャート
である。今、かりに図３のタイミングＴ１に示すよう
に、データライン２５を通じて値３のデータ（２進数で
００・・・００１１）が第２ラッチ２２の入力端子Ｄに
取り込まれたとする。クロック信号入力端子２２Ｇにク
ロック信号の立ち上がりが与えられた時点で、入力端子
Ｄの値３は出力端子Ｑに保持されデータライン２６に出
力される（タイミングＴ２）。なお、タイミングＴ２に
おいて、データライン２５を通じて次の値５のデータが
第２ラッチ２２の入力端子Ｄに取り込まれる。

【００５０】タイミングＴ２の時点では、第１ラッチ２
１の出力端子Ｑ、すなわちデータライン２７のデータは
０であり、イネーブル端子２１Ｆには比較器２３からＨ
信号が与えられている。比較器２３の入力端子Ａにはデ
ータライン２６を介して第２ラッチ２２から値３のデー
タが与えられ、比較器２３の入力端子Ｂにはデータライ
ン２７を介して第１ラッチ２１から値０のデータが与え
られる。そして、比較器２３は両データの値を比較す
る。この場合、入力端子Ａの値の方が入力端子Ｂの値よ
りも大きいので、上述のように比較器２３は出力端子Ｙ
からＬ信号を出力する（図２Ｃ参照）。

【００５１】この比較器２３が出力したＬ信号は、比較
信号ライン２８を介してセレクタ２４のセレクト入力端
子Ｓに取り込まれる。このとき、セレクタ２４の入力端
子Ａにはデータライン２６を介して第２ラッチ２２から
値３のデータが与えられており、セレクタ２４の入力端
子Ｂにはデータライン２７を介して第１ラッチ２１から
値０のデータが与えられている。

【００５２】セレクタ２４はセレクト入力端子ＳにＬ信
号を受け、これによって入力端子Ｂの値０のデータを選
択し（図２Ｂ参照）、出力端子Ｙからバスライン３５を
通じて外部に出力する。なお、比較器２３が出力したＬ
信号は第１ラッチ２１のイネーブル端子２１Ｆにも取り
込まれている。

【００５３】第１ラッチ２１のイネーブル端子２１Ｆに
Ｌ信号が与えられることによって、第１ラッチ２１はク
ロック信号入力端子２１Ｇに次のクロック信号の立ち上
がり（タイミングＴ３）を受けた時点で、入力端子Ｄの
値、すなわちデータライン２６の値３のデータを出力端
子Ｑに保持しデータライン２７に出力する。そして、こ
のタイミングＴ３において、第２ラッチ２２は入力端子
Ｄの値５のデータを出力端子Ｑに保持しデータライン２
６に出力する。なお、タイミングＴ３において、データ
ライン２５を通じて次の値２のデータが第２ラッチ２２
の入力端子Ｄに取り込まれる。

【００５４】タイミングＴ３において、比較器２３は入
力端子Ａの値５と入力端子Ｂの値３とを比較する。この
場合も前回のタイミングＴ２と同様、入力端子Ａの値の
方が入力端子Ｂの値よりも大きいので、比較器２３は出
力端子ＹからＬ信号を出力する（図２Ｃ参照）。このＬ
信号を受けてセレクタ２４は、入力端子Ｂの値３のデー
タを選択し（図２Ｂ参照）、出力端子Ｙからバスライン
３５を通じて外部に出力する。

【００５５】続いて、図３のタイミングＴ４では、デー
タライン２６の値５のデータが第１ラッチ２１の出力端
子Ｑに保持されデータライン２７に出力され、データラ
イン２５の値２のデータが第２ラッチ２２の出力端子Ｑ
に保持されデータライン２６に出力される。そして、比
較器２３は両データの値を比較する。この場合、入力端
子Ａの値の方が入力端子Ｂの値よりも小さいので、比較
器２３は出力端子Ｙから１信号を出力する（図２Ｃ参
照）。

【００５６】セレクタ２４はこのＨ信号を受け、入力端
子Ａの値２のデータを選択し（図２Ｂ参照）、出力端子
Ｙからバスライン３５を通じて外部に出力する。このと
き、比較器２３からのＨ信号は第１ラッチ２１のイネー
ブル端子２１Ｆにも与えられており、第１ラッチ２１は
出力端子Ｑの値５のデータをそのまま保持する。保持さ
れた値５のデータは次のタイミングＴ５で、データライ
ン２６の値８のデータと比較される。

【００５７】以上のように本実施形態における比較単位
回路２０では、第１ラッチ２１に記憶されたデータと、
外部から入力され第２ラッチ２２に記憶されたデータと
が比較され、優先順位規則にしたがって選択されてデー
タ出力が行なわれる。このため、外部から入力されるデ
ータを優先順位規則に基づいて規則的に出力することが
できる。

【００５８】なお、上記実施形態では比較する両データ
のうち小さい値のデータを出力するようにしているが、
比較器２３やセレクタ２４の論理を変更し、大きい値の
データを出力するようにしてもよい。

【００５９】また、各動作は回路を用いて実現され、ソ
フトウエアによる処理ではないため、高速処理が可能で
あり、かつデータ比較に関するＣＰＵ等の処理手段の負
担を軽減することができる。

【００６０】［データ順位決定装置］図４に本発明に係
るデータ順位決定装置の一実施形態の回路構成を示す。
このデータ順位決定装置は、複数の比較単位回路が直列
に接続されて構成されている。

【００６１】比較単位回路は、比較するデータ量に対応
して設けられており、先頭の比較単位回路に順次与えら
れるデータを所定の優先順位規則にしたがって各々の比
較単位回路で比較しながら隣接する比較単位回路に出力
する。そして、最終的に各比較単位回路に優先順位規則
にしたがってデータを記憶する。

【００６２】図４には、４つの比較単位回路１０、２
０、３０、４０が示されている。比較単位回路１０、２
０、３０、４０は、第１ラッチ１１、２１、３１、４
１、第２ラッチ１２、２２、３２、４２、比較器１３、
２３、３３、４３、セレクタ１４、２４、３４、４４を
備えている。各比較単位回路の構成、動作は図１に基づ
いてすでに説明したものと同様であるので詳細は省略す
る。

【００６３】本実施形態においても、比較単位回路は上
述のように比較するデータのうち、より小さな値のデー
タを外部に出力するようになっている。すなわち、本実
施形態では優先順位規則として降順規則を採用し、最終
的に先頭の比較単位回路に最も大きい値のデータを記憶
し、以後の比較単位回路に順に小さな値のデータを記憶
する。

【００６４】図５は比較単位回路１０、２０、３０、４
０のデータの流れを例示した表である。たとえば、先頭
の比較単位回路１０に、値「３」、値「５」、値
「２」、値「８」の各データを順次、入力する。そし
て、これら４つの値を降順に並べ換える。

【００６５】まず、タイミングＴ１において比較単位回
路１０の第２ラッチ１２の入力端子Ｄに値「３」のデー
タが与えられ（図３参照）、図５に示すようにタイミン
グＴ２において第２ラッチ１２からこの値「３」のデー
タが出力される。この時点では、比較単位回路１０の第
１ラッチ１１からの出力は「０」であるので、セレクタ
１４からの出力も「０」となる。なお、タイミングＴ２
において、比較単位回路１０の第２ラッチ１２の入力端
子Ｄには次の値「５」のデータが与えられている。

【００６６】次にタイミングＴ３において、第２ラッチ
１２からは値「５」のデータが出力され、比較器１３の
比較信号に基づいて、セレクタ１４からは小さい値であ
る「３」のデータが出力される。この値「３」のデータ
は、隣接する比較単位回路２０の第２ラッチ２２の入力
端子Ｄに与えられる。

【００６７】タイミングＴ３において、比較単位回路１
０のセレクタ１４から値「３」のデータが出力されたた
め、第２ラッチ１２からの出力（値「５」のデータ）が
タイミングＴ４において第１ラッチ１１に保持され第１
ラッチ１１からの出力となる。そして、このタイミング
Ｔ４時点の第２ラッチ１２からの出力である値「２」の
データと比較され、セレクタ１４からは小さい値である
「２」のデータが出力される。この値「３」のデータ
は、隣接する比較単位回路２０の第２ラッチ２２の入力
端子に与えられる。

【００６８】タイミングＴ４では、セレクタ１４によっ
て第２ラッチ１２からの出力データが選択されて出力さ
れたため、第１ラッチ１１からの出力はタイミングＴ５
においても引き続き値「５」のデータとなる。そして、
タイミングＴ５では値「８」のデータと比較され、セレ
クタ１４からは値「５」のデータが出力される。この
後、第１ラッチ１１には値「８」のデータが保持され、
タイミングＴ６以後は第１ラッチ１１に値「８」のデー
タが記憶された状態となる。

【００６９】一方、比較単位回路２０については、上述
のようにタイミングＴ３において第２ラッチ１２の入力
端子に値「３」のデータが与えられ、タミングＴ４にお
いて第２ラッチ１２からこの値「３」のデータが出力さ
れる。この時点では、比較単位回路２０の第１ラッチ２
１からの出力は「０」であるので、セレクタ２４からの
出力も「０」となる。なお、タイミングＴ４において、
比較単位回路２０の第２ラッチ２２の入力端子Ｄには次
の値「２」のデータが比較単位回路１０から与えられて
いる。

【００７０】次にタイミングＴ５において、第２ラッチ
２２からは値「２」のデータが出力され、比較器２３の
比較信号に基づいて、セレクタ２４からは小さい値であ
る「２」のデータが出力される。この値「２」のデータ
は、隣接する比較単位回路３０の第２ラッチ３２の入力
端子Ｄに与えられる。

【００７１】タイミングＴ５では、セレクタ２４によっ
て第２ラッチ２２からの出力データが選択されて出力さ
れたため、第１ラッチ２１からの出力はタイミングＴ６
においても引き続き値「３」のデータとなる。そして、
タイミングＴ６では値「５」のデータと比較され、セレ
クタ２４からは値「３」のデータが出力される。この
後、第１ラッチ２１には値「５」のデータが保持され、
タイミングＴ７以後は第１ラッチ２１に値「５」のデー
タが記憶された状態となる。

【００７２】また、比較単位回路３０については、上述
のようにタイミングＴ５において第２ラッチ３２の入力
端子に値「２」のデータが与えられ、タミングＴ６にお
いて第２ラッチ３２からこの値「２」のデータが出力さ
れる。この時点では、比較単位回路３０の第１ラッチ３
１からの出力は「０」であるので、セレクタ３４からの
出力も「０」となる。なお、タイミングＴ５において、
比較単位回路３０の第２ラッチ３２の入力端子Ｄには次
の値「３」のデータが比較単位回路２０から与えられて
いる。

【００７３】次にタイミングＴ７において、第２ラッチ
３２からは値「３」のデータが出力され、比較器３３の
比較信号に基づいて、セレクタ３４からは小さい値であ
る「２」のデータが出力される。この値「２」のデータ
は、隣接する比較単位回路４０の第２ラッチ４２の入力
端子Ｄに与えられる。

【００７４】タイミングＴ７において、比較単位回路３
０のセレクタ３４から値「２」のデータが出力されたた
め、第２ラッチ３２からの出力（値「３」のデータ）が
タイミングＴ８において第１ラッチ３１に保持され第１
ラッチ３１からの出力となる。この後、第１ラッチ３１
には値「３」のデータが保持され、タイミングＴ８以後
は第１ラッチ３１に値「３」のデータが記憶された状態
となる。

【００７５】また、比較単位回路４０については、上述
のようにタイミングＴ７において第２ラッチ４２の入力
端子Ｄに値「２」のデータが与えられ、タミングＴ８に
おいて第２ラッチ４２からこの値「２」のデータが出力
される。この時点では、比較単位回路４０の第１ラッチ
４１からの出力は「０」であるので、セレクタ４４から
の出力も「０」となる。そして、タイミングＴ９におい
て比較単位回路４０の第１ラッチ４１には値「２」のデ
ータが保持され記憶される以上のようにして、最終的
（図５、タイミングＴ９）に比較単位回路１０、２０、
３０、４０の各第１セレクタには、値「８」、値
「５」、値「３」、値「２」のデータが記憶され、与え
られたデータが降順に並べ換えられる。

【００７６】［画像表示制御装置］続いて、本発明に係
る画像表示制御装置の一実施形態を説明する。本実施形
態では、上述のデータ順位決定装置を用いて画像表示制
御装置を構成している。画像表示制御装置のブロック図
を図６に示す。

【００７７】ＣＰＵはプログラムにしたがい、パラメー
タ制御回路５１内のパラメータメモリ５４にパラメータ
を書き込む。ＣＰＵは、バスライン５０を通じて書き込
みのアドレスを指定し、バスライン４９を通じて指定し
たアドレスへの書き込みデータを与える。

【００７８】たとえば、図８Ａに示すような画面表示を
行なうため、ＣＰＵはセレクタ回路５６を介して図７Ａ
の内容のパレメータをパラメータメモリ５４に書き込ん
だとする。キャラクタ９１、９２、９３は、それぞれ
「Ｘ座標、Ｙ座標、キャラクタコード、カラー」のデー
タによって構成されており、さらに各画像データには
「優先順位」が付与されている。

【００７９】すなわち、「優先順位」に対応して「Ｘ座
標、Ｙ座標、キャラクタコード、カラー」の画像データ
がパラメータメモリ５４内に記憶されている。なお、優
先順位が本実施形態における重なり表示優先順位値であ
る。また、Ｘ座標、Ｙ座標は画面表示におけるキャラク
タの左上のドット位置を基準に決定されている。

【００８０】優先順位は画面表示を行なう際の表示用ラ
インメモリ６５への書き込みの順番を示している。優先
順位の値が小さいものから順に書き込みを行なうように
なっている。すなわち、図８Ａに示す表示を行なうため
には、キャラクタ９１、９２、９３の順にデータを読み
出し表示用ラインメモリ６５へ上書きを行なうため、こ
の読み出しの優先順位を各キャラクタに付与している。

【００８１】ＣＰＵはパラメータメモリ５４への書き込
みを終えた後、セレクタ回路５６に信号を与えて、セレ
クタ回路５６の接続をカウンタ回路５５側に切り換え
る。そして、セレクタ回路５６はカウンタ回路５５から
のカウンタ信号を受け、パラメータメモリ５４内の優先
順位とＹ座標が記憶されているアドレスを指定する。

【００８２】すなわち、セレクタ回路５６は受けたカウ
ンタ信号を修飾してパラメータメモリ５４に出力し、ア
ドレス「０Ｘ００００Ｈ」、「０Ｘ０００２Ｈ」、「０
Ｘ０００５Ｈ」、「０Ｘ０００７Ｈ」、「０Ｘ０００ａ
Ｈ」、「０Ｘ０００ｃＨ」・・・を指定する（図７Ａ参
照）。このアドレスは同時にデータ合成回路６７にも与
えられている。

【００８３】そして、パラメータメモリ５４はセレクタ
回路５６からのアドレスにしたがって、該当する優先順
位、Ｙ座標を順次出力する。具体的には優先順位「０Ｘ
００００Ｈ」、Ｙ座標「０Ｘ０００５Ｈ」、優先順位
「０Ｘ０００１Ｈ」、Ｙ座標「０Ｘ０００２Ｈ」、優先
順位「０Ｘ０００２Ｈ」、Ｙ座標「０Ｘ０００４Ｈ」・
・・が出力される。

【００８４】これらの優先順位、Ｙ座標はパラメータメ
モリ５４から表示可不可判定回路７９に与えられる。そ
して、表示可不可判定回路７９は受けた各Ｙ座標に基づ
いて、処理対象となっている表示ラインに当該キャラク
タが表示可能か否かを判定する。

【００８５】たとえば、表示開始ライン（第０ライン
目）にキャラクタ９１が表示可能か否かを判定する場
合、対象ライン番号「０」からキャラクタ９１のＹ座標
「０Ｘ０００５Ｈ」を減算する。仮に、キャラクタの大
きさがＹ座標方向に１６ドットであるとすると、減算結
果の値が０〜１５の範囲であるかを判断する。

【００８６】そして、この範囲内であれば表示可能であ
り、範囲外であれば表示可能ではないと判定する。この
場合、減算結果は「−５」であり０〜１５の範囲外であ
るため、表示可能ではないと判定する。なお、判定のた
めの数値範囲は、キャラクタのＹ座標方向のドット数に
対応して異なり、たとえば３２ドットの場合は０〜３
１、４８ドットの場合は０〜４７となる。

【００８７】表示可不可判定回路７９には、図７Ａに示
すキャラクタ９１、９２、９３・・・の優先順位も順
次、与えられており、表示可不可判定回路７９を経た優
先順位は、データ合成回路６７に与えられる。データ合
成回路６７には上記のようにセレクタ回路５６からアド
レスも与えられており、このアドレスと対応する優先順
位とを対として合成データを作成する。この場合、優先
順位が前にアドレスが後に位置するように合成し、合成
データ中で大きい桁を優先順位で構成するように作成す
る。

【００８８】データ合成回路６７で作成された合成デー
タは、セレクタ回路６８を介してデータ順位決定回路６
９に取り込まれる。ここで、コントロール回路７０は、
上述の表示可不可判定回路７９の判定結果に基づいてデ
ータ順位決定回路６９への入力をコントロールする。

【００８９】すなわち、表示可不可判定回路７９におい
て第０ライン目に表示可能と判定されたキャラクタの合
成データのみをデータ順位決定回路６９に与え、第０ラ
イン目に表示可能でないキャラクタの合成データはデー
タ順位決定回路６９に与えないように制御する。

【００９０】セレクタ回路５６を通じてパラメータメモ
リ５４内の最後の優先順位のアドレスを指定した後、モ
ード切り換え回路９５はカウンタ回路５５から信号を受
け、セレクタ回路５６の接続をカウンタ回路５５側から
加算器７１側に切り換える。また、同時にセレクタ回路
５７の接続を表示可不可判定回路７９側から表示制御回
路５２内の表示回路５８側に切り換える。

【００９１】こうして、処理対象となっている表示ライ
ンに表示可能なキャラクタの合成データのみがデータ順
位決定回路６９に与えられる。今仮に、第６ライン目の
処理が行なわれているものとする。この場合、表示可不
可判定回路７９において図７Ａに示すキャラクタ９１、
９２、９３が第６ライン目に表示可能であると判定さ
れ、それぞれの優先順位がデータ順位決定回路６９に与
えられる。

【００９２】データ順位決定回路６９の構成について
は、上記図４に基づいて詳述したものと同様であり、比
較単位回路に順次、与えられるデータは比較単位回路内
で比較され、値の小さいものが隣接する比較単位回路に
出力される。こうして、最終的に値の大きな合成データ
から順にそれぞれの比較単位回路に記憶されることにな
る。

【００９３】ここで、上述のように合成データ中で大き
い桁が優先順位によって構成され、小さい桁はアドレス
で構成されているため、結果的にアドレスの値の大小に
かかわらず、優先順位の大きい合成データから順に並べ
られることになる。

【００９４】合成データの並べ換えを行なった後、ソー
ティング制御回路５３内のコントロール回路７０は、優
先順位の小さい合成データから順にアドレスのみを取り
出しパラメータ制御回路５１内の加算器７１に与える。
ソーティング制御回路５３内のコントロール回路７０は
同一のアドレスを４回続けて出力するようになってい
る。図７Ｂに示す例では、コントロール回路７０はアド
レス「０Ｘ００００Ｈ」を取り出し、４回続けて加算器
７１に与える。

【００９５】加算器７１はアドレスを受けた場合、アド
レスの値に順次「１」、「２」、「３」、「４」を加算
して出力する。すなわち、加算器７１は順次、アドレス
「０Ｘ０００１Ｈ」、「０Ｘ０００２Ｈ」、「０Ｘ００
０３Ｈ」、「０Ｘ０００４Ｈ」を出力する。

【００９６】加算器７１からの出力はセレクタ回路５６
を介してパラメータメモリ５４に与えられ、パラメータ
メモリ５４は指定されたアドレスに対応するデータを出
力する。この場合、パラメータメモリ５４はアドレス
「０Ｘ０００１Ｈ」、「０Ｘ０００２Ｈ」、「０Ｘ００
０３Ｈ」、「０Ｘ０００４Ｈ」に記憶されているデー
タ、すなわちキャラクタ９１に関する「Ｘ座標、Ｙ座
標、キャラクタコード、カラー」のデータを出力する。

【００９７】ソーティング制御回路５３内のコントロー
ル回路７０は最初の合成データ中のアドレスを４回続け
て出力した後、２番目の合成データ中のアドレス「０Ｘ
０００５Ｈ」を取り出す。そして、同様に４回続けて出
力する。このアドレス「０Ｘ０００５Ｈ」は、加算器７
１によって順次加算されてパラメータメモリ５４に与え
られる。これによって、キャラクタ９２に関する「Ｘ座
標、Ｙ座標、キャラクタコード、カラー」のデータが出
力される。同様にしてキャラクタ９３に関する「Ｘ座
標、Ｙ座標、キャラクタコード、カラー」のデータも出
力される。

【００９８】パラメータメモリ５４から出力された各キ
ャラクタのデータはセレクタ回路５７を介して表示制御
回路５２内の表示回路５８に与えられる。本実施形態で
は必要なメモリ容量を少なくするためラインメモリを用
いており、表示回路５８は受けたデータに基づいてこの
表示用ラインメモリ６５に各キャラクタの書き込みを行
なう。それぞれのキャラクタ内容はキャラクタＲＯＭ５
９に予め記憶されており、与えられたデータ中のキャラ
クタコードを参照して表示用ラインメモリ６５への書き
込みが行なわれる。

【００９９】表示回路５８は与えられる各キャラクタの
画像データを、順次、表示用ラインメモリ６５に上書き
する。表示回路５８には、上述のように第６ライン目に
表示可能なキャラクタの画像データのみが与えられてお
り、表示用ラインメモリ６５には第６ライン目の表示デ
ータが書き込まれる。そして、第６ライン目のデータを
表示器６１に表示し、次のデータ書き込みに備えて表示
用ラインメモリ６５をクリアする。

【０１００】本実施形態では表示用ラインメモリへの書
き込みを効率的に行なうため、２つの表示用ラインメモ
リ６５、６６を設け、交互に書き込みを行なって表示器
６１に出力する。表示器６１に第６ライン目のデータを
表示している間に、表示用ラインメモリ６６に次の第７
ライン目のデータ処理を行なう。

【０１０１】第７ライン目の表示処理も上記と同様であ
る。すなわち、表示可不可判定回路７９は、各キャラク
タが第７ライン目に表示可能か否かを判定する。そし
て、この判定結果に基づいて、コントロール回路７０は
データ順位決定回路６９への合成データの入力をコント
ロールし、第７ライン目に表示可能なキャラクタの合成
データのみをデータ順位決定回路６９に与える。

【０１０２】データ順位決定回路６９は受けた合成デー
タを並び換える。そして、優先順位１番目のキャラクタ
のデータがキャラクタＲＯＭ５９から読み出され、第７
ライン目の表示データとして表示用ラインメモリ６６に
書き込まれる。この場合も、優先順位第１番目のデータ
から順に書き込まれ、各データは上書きされる。表示回
路５８は、この第７ライン目のデータを表示器６１に表
示し、次のデータ書き込みに備えてメモリをクリアす
る。そして、第８ライン目の表示処理が行なわれ、第８
ライン目のデータが表示用ラインメモリ６５に書き込ま
れる。

【０１０３】以上のような処理が繰り返され、表示器６
１には１画面の表示が行なわれる。表示画面における１
ラインごとにデータ順位決定回路６９による並べ換えを
行ない、表示処理を実行するため、画面表示のライン数
が多い場合にも対応することができる。

【０１０４】ＣＰＵがパラメータメモリ５４内のデータ
を書き換える場合は、ＣＰＵがセレクタ回路５６に指令
を与え、セレクタ回路５６の接続をバスライン５０に切
り換える。なお、ソフトエウアによって、１画面分の表
示処理が終了するまでＣＰＵがパラメータメモリ５４内
のデータを書き換えないようになっている。

【０１０５】本実施形態では表示用ラインメモリを用い
ているが、表示用ラインメモリの代わりに１画面分のフ
レームメモリを用いてもよい。フレームメモリを用いる
ことによって、より効率的な処理を行なうことができ
る。

【０１０６】ここで、たとえば図８Ａに示すような表示
を図８Ｂに示す表示に変更する場合、ＣＰＵはパラメー
タメモリ５４内の優先順位のみを書き換えるだけでよ
い。すなわち、読み出し順位は優先順位によって決定さ
れるため、各キャラクタについてのＸ座標、Ｙ座標、キ
ャラクタコード、カラーの各データについては書き換え
を行なう必要がない。

【０１０７】ＣＰＵはキャラクタ９１についての優先順
位「０Ｘ００００Ｈ」を「０Ｘ０００２Ｈ」と書き換
え、キャラクタ９３につての「０Ｘ０００２Ｈ」を「０
Ｘ００００Ｈ」と書き換えるだけでよい（図７Ｃ参
照）。図７Ｃに示すようにパラメータメモリ５４内のデ
ータを書き換えた後、読み出しを行なう場合、上述のデ
ータ合成回路６７によって合成される合成データは図７
Ｄのようになる。

【０１０８】この図７Ｄの合成データが順次、ソーティ
ング制御回路５３内のデータ順位決定回路６９に与えら
れ、並び換えが行なわれた場合、図７Ｅのようになる。
図７Ｅに示すように、コントロール回路７０によって最
初に取り出されるアドレスは「０Ｘ０００ａＨ」であ
り、キャラクタ９３に関するデータ（図７Ｃ参照）がパ
ラメータメモリ５４から出力される。

【０１０９】その後、コントロール回路７０はアドレス
「０Ｘ０００５Ｈ」を取り出し、これによってキャラク
タ９２に関するデータがパラメータメモリ５４から出力
され、表示用ラインメモリ６５において上書きされる。
続いて、コントロール回路７０はアドレス「０Ｘ０００
０Ｈ」を取り出し、キャラクタ９１に関するデータがパ
ラメータメモリ５４から出力され、さらに表示用ライン
メモリ６５において上書きされる。

【０１１０】以上のようにして、図８Ｂに示すような表
示が行なわれる。このように、図８Ａに示す表示を図８
Ｂに示す表示に変更する場合であっても、ＣＰＵは変更
対象となるキャラクタの優先順位のみを書き換えればよ
く、しかも以後のソーティング処理から表示に至るまで
の処理はＣＰＵが関与することなく進行する。このた
め、ＣＰＵの処理手段の負担を大幅に軽減することがで
き、処理速度の高速化を図ることができる。

【０１１１】特に、コンピュータゲームに関する処理に
適用した場合、有効である。すなわち、コンピュータゲ
ームにおいては、画面上でのキャラクタの動作が激しい
場合が多く、高速処理が必要である。このため、処理速
度の高速化を図ることができる本発明を適用した場合、
特に効果的である。

【図面の簡単な説明】

【図１】本発明に係るデータ比較装置の一実施形態であ
る比較単位回路２０の回路構成を示す図である。

【図２】ラッチ（第１ラッチ２１、第２ラッチ２２）、
セレクタ２４および比較器２３の真理値表である。

【図３】比較単位回路２０のタイムチャートである。

【図４】本発明に係るデータ順位決定装置の一実施形態
を示す回路構成図である。

【図５】図４に示す比較単位回路１０、２０、３０、４
０のデータの流れを例示した表である。

【図６】本発明に係る画像表示制御装置のブロック図で
ある

【図７】図６に示すパラメータメモリ５４の内容、およ
びデータ合成回路６７が作成する合成データの内容を示
す図である。

【図８】キャラクタの画面表示を示す図である

【図９】従来の画面表示制御のブロックである。

【図１０】図９に示す５４の内容を示す図である。

【図１１】従来のソーティング装置のブロック図であ
る。

【符号の説明】

１０、２０、３０・・・・・比較単位回路１１、２１、３１・・・・・第１ラッチ１２、２２、３２・・・・・第２ラッチ１３、２３、３３・・・・・比較器１４、２４、３４・・・・・セレクタ５４・・・・・パラメータメモリ６７・・・・・データ合成回路６９・・・・・データ順位決定回路

Claims

【特許請求の範囲】

【請求項１】第１データを記憶する第１記憶回路、外部から入力された第２データを記憶する第２記憶回
路、第１データと第２データとを取り込み、設定されている
優先順位規則にしたがって第１データと第２データとを
比較し、比較結果に応じて比較信号を出力する比較回
路、前記比較回路からの比較信号を受け、当該比較信号に基
づいて、第１データまたは第２データを選択して外部に
出力する選択回路、を備えており、前記選択回路が第１データを外部に出力した場合、第２
データを第１データとして第１記憶回路に記憶する、ことを特徴とするデータ比較装置。
【請求項２】請求項１に係るデータ比較装置が直列的に
複数接続されたデータ順位決定装置であって、前記選択回路が出力した第１データまたは第２データ
は、隣接するデータ比較装置に第２データとして入力さ
れ、各データ比較装置の第１記憶回路に最終的に記憶されて
いる第１データにしたがってデータの順位が決定され
る、ことを特徴とするデータ順位決定装置。
【請求項３】請求項２に係るデータ順位決定装置におい
て、各々のデータ比較装置の処理動作は並列して行なわれ
る、ことを特徴とするデータ順位決定装置。
【請求項４】請求項２または請求項３に係るデータ順位
決定装置を備えた画像表示制御装置であって、前記第１データおよび前記第２データは、重なり表示優
先順位値であり、各重なり表示優先順位値には画像データが対応してお
り、データ順位決定装置によって決定された重なり表示優先
順位値の順位に基づいて、画像データを重ねて表示画面
に表示する表示手段、前記画像データを処理する処理手段、を備えたことを特徴とする画像表示制御装置。
【請求項５】請求項４に係る画像表示制御装置におい
て、前記重なり表示優先順位値および前記画像データを所定
アドレスの領域に記憶する記憶手段、前記重なり表示優先順位値に対し、前記記憶手段中にお
ける当該重なり表示優先順位値のアドレスを合成する合
成手段、を備えており、前記データ順位決定装置によって重なり表示優先順位値
の順位を決定するとともに、前記合成手段によって合成
されているアドレスに基づいて画像データを検索し、当
該画像データを重ねて前記表示画面に表示する、ことを特徴とする画像表示制御装置。