JPH10111369A - 時間計数回路及びｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 時間計数回路において、電源電圧変動等によ
る影響を緩和して高精度な時間測定を実現可能にする。 【解決手段】リング状に接続された奇数個のインバータ
からなり発振するインバータリング３の発振周波数は、
フェーズロックループ（ＰＬＬ）によって安定制御され
ている。第１のフリップフロップ列５は測定対象のパル
ス信号の遷移のタイミングでインバータリング３の出力
信号を保持し、この信号を基に第１のエンコーダ８及び
第１の信号処理回路９によってパルス間隔を表す時間デ
ータが演算される。第２のフリップフロップ列１７はＰ
ＬＬ制御の基準となる基準クロック信号の遷移のタイミ
ングでインバータリング３の出力信号を保持し、この信
号を基に第２のエンコーダ１９及び第２の信号処理回路
２０によってインバータリング３の発振周波数のずれを
表す補正用データが演算され、この補正用データを用い
て前記時間データが補正される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】パルス信号のパルス間隔等の
時間を測定する時間計数回路に関する。

【０００２】

【従来の技術】パルス信号のパルス間隔等の時間を測定
する時間計数回路は、ディジタル通信等の様々な分野に
おいて利用されている。また、更なる精度の向上及び動
作の安定化によって，周波数変調（ＦＭ）信号の復調や
ＬＳＩのバス信号の復調等の分野における応用が期待さ
れている。

【０００３】特にＦＭ信号の復調については、従来はバ
イポーラトランジスタからなるアナログ回路によって行
われていたが、ＦＭ復調回路に時間計数回路を用いる
と、時間計数回路はＣＭＯＳトランジスタによって構成
可能であるのでＦＭ復調回路を他のディジタル回路と同
一チップ上に配置することができる。これにより、半導
体デバイスのコストを大幅に削減することができる。

【０００４】また、微小時間を正確且つ安定して測定可
能な時間計数回路をＬＳＩのバス信号の復調に利用でき
るようになった場合、ＬＳＩのバス数を大幅に削減する
ことができる。

【０００５】図１４は従来の時間計数回路の一例の構成
を示す回路図である。図１４において、８０は基準クロ
ック信号が入力される端子、８１は位相比較回路、８２
は発振周波数制御回路、８３は電源回路、８４はカウン
タ回路、８５は測定対象のパルス信号が入力される端
子、８６はリング状に接続された奇数個のインバータか
らなるインバータリング、８７はフリップフロップ列、
８８はエンコーダ、８９は信号処理回路、９０は前記測
定対象のパルス信号のパルス間隔等を表す時間データが
出力される端子である。

【０００６】図１４において、インバータリング８６は
奇数個のインバータがリング状に接続されているため発
振し、この結果、信号の遷移が時間の経過と共に循環す
る。インバータリング８６の出力信号は、端子８５に入
力された測定対象のパルス信号の遷移のタイミングでフ
リップフロップ列８７によって保持される。すなわち、
フリップフロップ列８７の出力信号は、測定対象のパル
ス信号の遷移のタイミングにおける，インバータリング
８６における信号遷移の位置を示す。したがって、フリ
ップフロップ列８７の出力信号から測定対象のパルス信
号のパルス間隔等を求めることができる。フリップフロ
ップ列８７の出力信号は、エンコーダ８８によってイン
バータリング８６における信号遷移の位置を表す２進数
データに変換される。また、カウンタ回路８４は、イン
バータリング８６を循環する信号遷移の周回数を計数す
る。信号処理回路８９は、エンコーダ８８から出力され
た２進数データ及びカウンタ回路８４から出力された計
数データを基にして、測定対象のパルス信号のパルス間
隔等を表す時間データを演算して出力する（電子情報通
信学会，信学技報，ＩＣＤ９３−７７（１９９３−０
８），“時間／数値変換ＬＳＩ”参照）。

【０００７】

【発明が解決しようとする課題】ところが、従来の時間
計数回路には以下のような問題がある。

【０００８】図１４に示す従来の時間計数回路では、イ
ンバータリング８６は、外部から与えられた電圧により
遅延時間を制御可能なインバータによって構成されてお
り、いわゆる電圧制御発振器（Voltage Controlled Osc
illator ，以下「ＶＣＯ」という）になっている。そし
て、インバータリング８６における信号遷移の伝達時間
を安定させるために（ＶＣＯの発振周波数を安定させる
ために）、インバータリング８６と、位相比較回路８
１，発振周波数制御回路８２及び電源回路８３とによっ
てフェーズロックループ（Phase Locked Loop ，以下
「ＰＬＬ」という）が構成されている。

【０００９】このＰＬＬは、端子８０に入力された基準
クロック信号とインバータリング８６の最終段のインバ
ータの出力信号との位相差が小さくなるように、インバ
ータリング８６を構成する各インバータの遅延時間を制
御している。言い換えると、このＰＬＬは、インバータ
リング８６の発振周波数が基準クロック信号の周波数と
等しくなるようインバータリング８６を制御している。
このＰＬＬの制御によってインバータリング８６の発振
周波数は安定し、インバータリング８６を構成する各イ
ンバータの遅延時間は、温度やトランジスタ・パラメー
タの変動があっても基準クロック信号の周期をインバー
タの全段数の２倍で割った値になるよう制御される。し
たがって、より高精度の時間測定を行うことができる。

【００１０】ところが、我々が時間計数回路の応用を考
えている分野においては、従来のＰＬＬによる制御で
は、動作速度及び動作精度の点で必ずしも充分ではな
い。

【００１１】図１５は従来のＰＬＬ回路の構成を示すブ
ロック図である。図１５において、９０は基準クロック
信号の入力端子、９１は位相比較回路、９２はチャージ
ポンプ回路、９３はローパスフィルタ（Low Pass Filte
r ，以下「ＬＰＦ」という）、９４は制御回路、９５は
電源回路、９６はＶＣＯである。ＰＬＬの動作について
は既に精力的に解析がなされており多数の文献で説明さ
れているので、詳しい説明は行わない。ここでは、時間
計数回路にＰＬＬを構成した場合に焦点を絞ってその問
題を説明する。時間計数回路にＰＬＬを構成した場合に
は、図１５におけるＶＣＯ９６がインバータリング（遅
延回路リング）に相当し、またチャージポンプ回路９
２，ＬＰＦ９３及び制御回路９４が発振周波数制御回路
に相当することになる。

【００１２】図１６（ａ）は、電源電圧Ｖ_DD及び制御回
路９４からＶＣＯ９６に入力される制御電圧Ｖ_c の変化
を示すグラフである。図１６（ａ）において、縦軸は電
圧、横軸は時間である。また、ΔＶ_I はＶＣＯ９６の発
振周波数を決定する電圧であり、ΔＶ_I ＝Ｖ_DD−Ｖ_c で
ある。電源回路９５は電源電圧Ｖ_DDに対する依存性が低
いので、電源電圧Ｖ_DDが変化しても電圧ΔＶ_I は一定値
を保とうとする。しかし、電源回路９５の動作特性の限
界から、電圧ΔＶ_I は電源電圧Ｖ_DDの速い変化に対して
は変動してしまう。図１６（ａ）に示すように、実際の
ＰＬＬでは、電圧ΔＶ_I は電源電圧Ｖ_DDの変動ほどは変
化しないが、電源回路９５の動作特性の限界からわずか
に変動してしまう。

【００１３】図１６（ｂ）は、時間計数回路にＰＬＬを
構成した場合すなわちＶＣＯ９６をインバータリングで
構成した場合において、電源電圧Ｖ_DDが変動したときの
インバータリングを構成する各インバータの遅延時間の
変化を示すグラフである。図１６（ｂ）において、縦軸
は遅延時間、横軸は時間であり、横軸は図１６（ａ）の
横軸と一致している。また、時間ｔ_c はインバータリン
グの発振周波数が基準クロック信号の周波数に一致した
ときの各インバータの遅延時間である。図１６（ｂ）に
示すように、電源電圧Ｖ_DDの変動により電圧ΔＶ_I が変
化すると、インバータリングを構成するインバータの遅
延時間は変化し、時間ｔ_c から外れてしまう。このイン
バータの遅延時間のずれは、ＰＬＬの制御によって修正
される。

【００１４】図１７（ａ）は時間ｔ_c から外れたインバ
ータの遅延時間がＰＬＬの制御によって修正されるとき
のインバータの遅延時間の変化を示すグラフである。イ
ンバータの遅延時間が時間ｔ_c に戻るのに要する時間及
びその戻り方は、制御を行うＰＬＬの構成要素であるＬ
ＰＦ９３の特性によって決定される。図１７（ａ）はＬ
ＰＦ９３が２次のＬＰＦである場合のインバータの遅延
時間の変化を示している。また、図１７（ｂ）は典型的
な２次のＬＰＦの回路構成を示している。

【００１５】図１７（ａ）に示すように、まず、時刻ｔ
₁ において遅延時間が修正され、時刻ｔ₁ 以前における
遅延時間のずれΔｔ₀₁が時刻ｔ₁ 以後においてより小さ
くなり、その値は０に近付きΔｔ_a になる。この修正は
短い時間で行われることが特徴であり、修正期間は時刻
ｔ₁ の近傍の局所的な時間に限られる。さらに、時刻ｔ
₂ において遅延時間が修正され、時刻ｔ₂ 以前における
遅延時間のずれΔｔ_aが時刻ｔ₂ 以後においてより小さ
くなり、Δｔ_b になる。また、修正期間は時刻ｔ₂ 近傍
の局所的な時間に限られる。

【００１６】２次のＬＰＦをＰＬＬに用いた場合、修正
期間が短く且つ修正量が大きくなるので、ＶＣＯの発振
周波数を基準クロック信号の周波数に一致させるのには
適している。このため、デジタル通信分野においてクロ
ックパルスの再生回路や周波数逓倍回路等に用いられる
一般的なＰＬＬでは、その構成要素として２次のＬＰＦ
を用いることが多い。

【００１７】しかしこの場合、図１７（ａ）から分かる
ように、インバータの遅延時間は修正期間において大き
く変化する。このため、２次のＬＰＦを用いたＰＬＬを
時間計数回路に構成する場合には、インバータリングを
構成する各インバータの遅延時間に均一性がなくなり、
実時間と時間計数値の間の線形性が著しく劣化するとい
う問題が生じる。

【００１８】前述のクロックパルスの再生回路や周波数
逓倍回路ではインバータリングを構成する一のインバー
タの出力信号を制御すればよい（すなわち、全インバー
タの遅延時間の積分値が制御の対象となる）ので、各イ
ンバータの遅延時間の不均一性は問題にはならない。と
ころが、時間計数回路ではインバータリングを構成する
複数のインバータの出力信号を用いるため、各インバー
タの遅延時間の均一性（遅延時間の微分値が小さいこ
と）が必要になる。

【００１９】このように、従来のＰＬＬによる制御で
は、動作速度及び動作精度の点で必ずしも充分ではな
い。時間計数回路は他の大規模ディジタル回路との集積
化が望まれているので、ディジタル回路が誘発する電源
電圧変動の影響を緩和して高精度な時間計測を実現可能
にすることは、今後の極めて重要な課題となる。

【００２０】前記の問題に鑑み、本発明は、時間計数回
路において、電源電圧変動等による影響を緩和して高精
度な時間測定を実現可能にすることを課題とする。

【００２１】

【課題を解決するための手段】前記の課題を解決するた
め、本発明が講じた手段について説明する。

【００２２】まず、第１の手段は、時間計数回路に構成
するＰＬＬにＬＰＦとして１次のＬＰＦを用いるもので
ある。

【００２３】図１８（ａ）はインバータの遅延時間が時
間ｔ_c から外れてＰＬＬの制御によって修正されるとき
の変化を示すグラフであり、ＬＰＦとして１次のＬＰＦ
を用いた場合を示している。また、図１８（ｂ）は典型
的な１次のＬＰＦの構成を示す回路図である。

【００２４】図１８（ａ）を図１７（ａ）と比較すると
分かるように、ＬＰＦとして１次のＬＰＦを用いた場
合、遅延時間のずれは時間ｔ₁ ，ｔ₂ 以後においてわず
かに修正されるだけであり、単位時間当たりの遅延時間
の修正量は小さい。また、１次のＬＰＦは２次のＬＰＦ
と比べて出力電圧の変化が緩やかなので、修正期間は２
次のＬＰＦのように局所的でなく全域にわたる反面、修
正期間における遅延時間の変化は小さい。

【００２５】ＰＬＬに１次のＬＰＦを用いた場合、重要
な性能指数であるクロックジッタが劣化するので、時間
計数回路以外の回路では１次のＬＰＦを用いたＰＬＬは
あまり構成されなかった。しかし、時間計数回路に構成
するＰＬＬにＬＰＦとして１次のＬＰＦを用いることに
よって、インバータリングのインバータの遅延時間の不
均一性が抑制され、局所的な変化の大きい期間がなくな
る（微分値が良くなる）。したがって、実時間と時間デ
ータとの関係において線形性の精度が向上する。

【００２６】第２の手段は、インバータの遅延時間を決
定する電流源を、ＰＬＬの制御回路によって制御される
電流源と定電圧電源回路によって制御される電流源とで
構成するものである。この構成によって、電源電圧の変
動による遅延時間の変動を抑制することができる。

【００２７】ＰＬＬにはインバータの遅延時間を制御す
る制御回路があるが、この制御回路から出力される制御
電圧は電源電圧変動による影響を受けやすい。前記の構
成によって、インバータの遅延時間を制御する電流の一
部を定電圧電源回路によって制御された電流とすること
ができ、これにより電源電圧変動による遅延時間の変化
が小さくなる。

【００２８】このときインバータの遅延時間はその制御
範囲が限定されることになるが、この限定は、例えば周
波数帯域の広いクロック信号の再生回路では問題になる
が、時間計数回路の場合には特に問題とならない。第２
の手段によって、電源電圧変動による遅延時間の変化が
小さくなり、実時間と時間データとの関係において線形
性の精度が向上する。

【００２９】前記第１及び第２の手段はいずれもＰＬＬ
に着目したものであった。第３の手段は、基準クロック
信号の周波数とインバータリングの発振周波数とのずれ
を求め、このずれに応じて時間データを補正するもので
ある。

【００３０】すなわち、測定対象のパルス信号の遷移の
タイミングをインバータリングから求めこれにより時間
データを演算すると共に、基準クロック信号の遷移のタ
イミングをインバータリングから求めこれにより補正用
データを求める。前記補正用データは、基準クロック信
号の周波数とインバータリングの周波数とのずれを表す
ので、前記時間データを前記補正用データを用いて補正
することにより、時間データの精度が向上する。

【００３１】請求項１の発明が講じた解決手段は、前記
第３の手段に対応するものであり、リング状に接続され
た複数の遅延回路からなり，発振によって信号の遷移が
循環する遅延回路リングを備え、測定対象のパルス信号
の遷移のタイミングにおける前記遅延回路リングの各遅
延回路の出力信号を基にして、前記測定対象のパルス信
号のパルス間隔等を表す時間データを演算する時間計数
回路において、周波数が一定である基準クロック信号を
基準にして前記遅延回路リングの発振周波数を安定制御
するＰＬＬ（フェーズロックループ）が構成されてお
り、前記基準クロック信号の遷移のタイミングにおける
前記遅延回路リングの各遅延回路の出力信号を基にして
前記時間データの補正に用いる補正用データを演算し、
演算した補正用データを用いて前記時間データを補正す
るものである。

【００３２】請求項１の発明によると、補正用データ
は、基準クロック信号を基準にした場合の遅延回路リン
グの発振周波数のずれ（遅延回路リングを構成する各遅
延回路の遅延時間のずれ）を表すので、この補正用デー
タを用いて時間データを補正することにより、電源電圧
変動等により遅延回路リングの発振周波数がずれても、
時間測定精度が低下することはなく実時間と時間データ
との直線性が補償され、高精度な時間データを安定して
得ることができる。

【００３３】請求項２の発明が講じた解決手段は、前記
第３の手段を具体化したものであり、時間計数回路とし
て、リング状に接続された複数の遅延回路からなり発振
によって信号の遷移が循環する遅延回路リングと、前記
遅延回路リングを構成する各遅延回路の出力信号を測定
対象のパルス信号の遷移のタイミングで保持して出力す
る複数の保持回路からなる第１の保持回路列と、前記第
１の保持回路列の出力信号を基にして、前記測定対象の
パルス信号のパルス間隔等を表す時間データを演算する
第１の演算回路と、周波数が一定である基準クロック信
号と前記遅延回路リングの発振出力信号との位相を比較
し、前記基準クロック信号と前記遅延回路リングの発振
出力信号との位相差を表す位相差検出信号を出力する位
相比較回路と、前記位相比較回路から出力された位相差
検出信号に従って、前記遅延回路リングの発振周波数を
制御する発振周波数制御回路とを備え、前記位相比較回
路，発振周波数制御回路及び遅延回路リングによって、
前記基準クロック信号を基準にして前記遅延回路リング
の発振周波数を安定制御するＰＬＬ（フェーズロックル
ープ）が構成されており、さらに、前記遅延回路リング
を構成する各遅延回路の出力信号を前記基準クロック信
号の遷移のタイミングで保持して出力する複数の保持回
路からなる第２の保持回路列と、前記第２の保持回路列
の出力信号を基にして前記第１の演算回路により演算さ
れた時間データの補正に用いる補正用データを演算する
第２の演算回路と、前記第１の演算回路により演算され
た時間データを、前記第２の演算回路により演算された
補正用データを用いて補正する補正回路とを備えている
ものとする。

【００３４】請求項２の発明によると、発振によって信
号の遷移が循環する遅延回路リングを構成する各遅延回
路の出力信号が、第１の保持回路列によって測定対象の
パルス信号の遷移のタイミングで保持され、この保持さ
れた信号を基にして、第１の演算回路によって前記測定
対象のパルス信号のパルス間隔等を表す時間データが演
算される。また、周波数が一定である基準クロック信号
と前記遅延回路リングの発振出力信号との位相を比較す
る位相比較回路と、前記位相比較回路から出力される位
相差比較信号を基にして前記遅延回路リングの発振周波
数を制御する発振周波数制御回路とを含むＰＬＬ（フェ
イズロックループ）が構成されており、このＰＬＬによ
って前記遅延回路リングの発振周波数は前記基準クロッ
ク信号を基準にして安定制御される。そしてさらに、第
２の保持回路列によって前記遅延回路リングを構成する
各遅延回路の出力信号が前記基準クロック信号の遷移の
タイミングで保持され、前記第２の演算回路によって前
記時間データの補正に用いる補正用データが演算され
る。この補正用データは、前記基準クロック信号を基準
にした場合の前記遅延回路リングの発振周波数のずれ
（前記遅延回路リングを構成する各遅延回路の遅延時間
のずれ）を表す。補正回路によって、この補正用データ
を用いて前記第１の演算回路により演算された時間デー
タを補正する。このため、電源電圧変動等により遅延回
路リングの発振周波数がずれても、時間測定精度が低下
することはなく実時間と時間データとの直線性が補償さ
れるので、高精度な時間データを安定して得ることがで
きる。

【００３５】そして、請求項３の発明では、前記請求項
２の時間計数回路における補正回路は、補正のための演
算に用いるデータを、前記第２の演算回路により求めら
れる補正用データに対してそれぞれ予め記憶している記
憶手段を備えているものとする。

【００３６】請求項３の発明によると、補正回路の回路
構成が簡単になり、回路規模が小さくなる。

【００３７】また、請求項４の発明が講じた解決手段
は、前記第１の手段を具体化したものであり、リング状
に接続された複数の遅延回路からなり，発振によって信
号の遷移が循環する遅延回路リングと、この遅延回路リ
ングを構成する各遅延回路の出力信号を測定対象のパル
ス信号の遷移のタイミングで保持する複数の保持回路か
らなる保持回路列とを備え、前記保持回路列が保持した
前記各遅延回路の出力信号を基にして前記測定対象のパ
ルス信号のパルス間隔等を表す時間データを演算する時
間計数回路において、周波数が一定である基準クロック
信号を基準にして前記遅延回路リングの発振周波数を安
定制御するＰＬＬ（フェーズロックループ）が構成され
ており、前記ＰＬＬを構成するローパスフィルタは、１
次のローパスフィルタであるものである。

【００３８】請求項４の発明によると、遅延回路リング
の発振周波数が正常動作時の周波数からずれたとき、Ｐ
ＬＬによって正常動作時の周波数に戻される。このと
き、ＰＬＬを構成するローパスフィルタは１次のローパ
スフィルタであるので、２次のローパスフィルタを用い
る場合と比較すると、ＰＬＬの動作速度は遅く基の周波
数に戻るまでの時間は長くなるが、遅延回路リングを構
成する各遅延回路の遅延時間の局所的な変化がなくなり
平均化される。言い換えれば、各遅延回路の遅延時間の
微分非直線性が小さくなり、時間データの精度が向上す
る。

【００３９】また、請求項５の発明が講じた解決手段
は、前記第２の手段を具体化したものであり、リング状
に接続された複数の遅延回路からなり発振によって信号
の遷移が循環する遅延回路リングと、この遅延回路リン
グを構成する各遅延回路の出力信号を測定対象のパルス
信号の遷移のタイミングで保持する複数の保持回路から
なる保持回路列とを備え、前記保持回路列が保持した前
記各遅延回路の出力信号を基にして前記測定対象のパル
ス信号のパルス間隔等を表す時間データを演算する時間
計数回路において、周波数が一定である基準クロック信
号と前記遅延回路リングの発振出力信号との位相を比較
し、前記基準クロック信号と前記遅延回路リングの発振
出力信号との位相差を表す位相差検出信号を出力する位
相比較回路と、前記位相比較回路から出力された位相差
検出信号に従って前記遅延回路リングの発振周波数を制
御する発振周波数制御回路とを備え、前記位相比較回
路，発振周波数制御回路及び遅延回路リングによって、
前記基準クロック信号を基準にして前記遅延回路リング
の発振周波数を安定制御するＰＬＬ（フェーズロックル
ープ）が構成されており、前記遅延回路リングを構成す
る各遅延回路は、第１及び第２の電流源を有しており、
この第１及び第２の電流源の電流量の和によって遅延時
間が決定されるものであり、前記第１の電流源は前記Ｐ
ＬＬを構成する発振周波数制御回路によって電流量が制
御される一方、前記第２の電流源は定電圧電源回路によ
って電流量が制御されるものである。

【００４０】請求項５の発明によると、遅延回路リング
を構成する各遅延回路の遅延時間は、ＰＬＬを構成する
発振周波数制御回路によって電流量が制御される第１の
電流源及び定電圧電源回路によって電流量が制御される
第２の電流源の電流量の和によって決定される。電源電
圧が変動しても第２の電流源の電流量は変化しないの
で、電源電圧の変動等に起因する遅延回路リングの発振
周波数の変化を小さく抑えることができる。したがっ
て、実時間と時間データとの線形性が向上し、時間デー
タの精度が向上する。

【００４１】そして、請求項６の発明では、前記請求項
５の時間計数回路において、前記遅延回路リングを構成
する各遅延回路は、前記発振周波数制御回路の出力電圧
をゲート電圧とするトランジスタを前記第１の電流源と
して有すると共に，前記定電圧電源回路の出力電圧をゲ
ート電圧とするトランジスタを前記第２の電流源として
有する差動インバータであるものとする。

【００４２】また、請求項７の発明が講じた解決手段
は、リング状に接続された複数の遅延回路からなり発振
によって信号の遷移が循環する遅延回路リングと、この
遅延回路リングを構成する各遅延回路の出力信号を測定
対象のパルス信号の遷移のタイミングで保持する複数の
保持回路からなる保持回路列とを備え、前記保持回路列
が保持した前記各遅延回路の出力信号を基にして前記測
定対象のパルス信号のパルス間隔等を表す時間データを
演算する時間計数回路において、周波数が一定である基
準クロック信号を基準にして前記遅延回路リングの発振
周波数を安定制御するＰＬＬ（フェーズロックループ）
が構成されており、前記遅延回路リングを構成する各遅
延回路は、電流源とこの電流源の出力電流に対する抵抗
となる負荷抵抗素子とを有しており、前記電流源の電流
量及び前記負荷抵抗素子の抵抗値によって遅延時間が決
定されるものであり、前記ＰＬＬは、前記基準クロック
信号と前記遅延回路リングの発振出力信号との位相を比
較し、前記基準クロック信号と前記遅延回路リングの発
振出力信号との位相差を表す位相差検出信号を出力する
位相比較回路と、前記位相比較回路から出力された位相
差検出信号を基にして、前記遅延回路リングを構成する
各遅延回路が有する電流源の電流量を制御する第１の制
御回路と、前記遅延回路リング及び前記第１の制御回路
に与えられる電圧の変動を検知し、この電圧の変動によ
る前記遅延回路リングの発振周波数の変化が抑制される
よう，前記遅延回路リングを構成する各遅延回路が有す
る負荷抵抗素子の抵抗値を制御する第２の制御回路とを
備えているものとする。

【００４３】請求項７の発明によると、遅延回路リング
を構成する各遅延回路の遅延時間は、第１の制御回路に
より制御される電流源の電流量及び第２の制御回路によ
り制御される負荷抵抗素子の抵抗値によって決定され
る。ここで、第２の制御回路は、遅延回路リング及び第
１の制御回路に与えられる電圧の変動を検知し、この電
圧の変動による前記遅延回路リングの発振周波数の変化
が抑制されるよう，前記負荷抵抗素子の抵抗値を制御す
るので、電源電圧の変動等に起因する遅延回路リングの
発振周波数の変化を小さく抑えることができる。したが
って、実時間と時間データとの線形性が向上し、時間デ
ータの精度が向上する。

【００４４】そして、請求項８の発明では、前記請求項
７の時間計数回路において、前記遅延回路リングの各遅
延回路は、前記第１の制御回路の出力電圧をゲート電圧
とするトランジスタを前記電流源として有すると共に，
前記第２の制御回路の出力電圧をゲート電圧とするトラ
ンジスタを前記負荷抵抗素子として有する差動インバー
タであるものとする。

【００４５】また、請求項９の発明が講じた解決手段
は、時間計数回路として、リング状に接続された複数の
遅延回路からなり発振によって信号の遷移が循環する遅
延回路リングと、前記遅延回路リングを構成する各遅延
回路の出力信号を測定対象のパルス信号の遷移のタイミ
ングで保持して出力する複数の保持回路からなる第１の
保持回路列と、前記第１の保持回路列の出力信号を基に
して前記測定対象のパルス信号のパルス間隔等を表す時
間データを演算する第１の演算回路と、前記遅延回路リ
ングを構成する各遅延回路の出力信号を周波数が一定で
ある基準クロック信号の遷移のタイミングで保持して出
力する複数の保持回路からなる第２の保持回路列と、前
記第２の保持回路列の出力信号を基にして前記第１の演
算回路により演算された時間データの補正に用いる補正
用データを演算する第２の演算回路と、前記第１の演算
回路により求められた時間データを前記第２の演算回路
により求められた補正用データを用いて補正する補正回
路とを備えているものとする。

【００４６】また、請求項１０の発明が講じた解決手段
は、電圧制御発振器の発振周波数を安定制御するＰＬＬ
（フェーズロックループ）回路として、周波数が一定で
ある基準クロック信号と前記電圧制御発振器の発振出力
信号との位相を比較し、前記基準クロック信号と前記電
圧制御発振器の発振出力信号との位相差を表す位相差検
出信号を出力する位相比較回路と、前記位相比較回路か
ら出力された位相差検出信号を基にして前記電圧制御発
振器の周波数を制御する発振周波数制御回路とを備え、
前記電圧制御発振器は、第１及び第２の電流源を有して
おり、この第１及び第２の電流源の電流量の和によって
遅延時間が決定されるものであり、前記第１の電流源は
前記発振周波数制御回路によって電流量が制御される一
方、前記第２の電流源は定電圧電源回路によって電流量
が制御されるものである。

【００４７】また、請求項１１の発明が講じた解決手段
は、電圧制御発振器の発振周波数を安定制御するＰＬＬ
（フェーズロックループ）回路として、前記電圧制御発
振器は、電流源とこの電流源の出力電流に対する抵抗と
なる負荷抵抗素子とを有しており、前記電流源の電流量
及び前記負荷抵抗素子の抵抗値によって遅延時間が決定
されるものであり、周波数が一定である基準クロック信
号と前記電圧制御発振器の発振出力信号との位相を比較
し、前記基準クロック信号と前記電圧制御発振器の発振
出力信号との位相差を表す位相差検出信号を出力する位
相比較回路と、前記位相比較回路から出力された位相差
検出信号を基にして前記電圧制御発振器が有する電流源
の電流量を制御する第１の制御回路と、前記電圧制御発
振器及び前記第１の制御回路に与えられる電圧の変動を
検知し、この電圧の変動による前記電圧制御発振器の発
振周波数の変化が抑制されるよう，前記電圧制御発振器
が有する負荷抵抗素子の抵抗値を制御する第２の制御回
路とを備えているものである。

【００４８】

【発明の実施の形態】

（第１の実施形態）図１は本発明の第１の実施形態に係
る時間計数回路の構成図である。図１において、１は測
定対象のパルス信号の入力端子、２はバッファ回路、３
は奇数個のインバータがリング状に接続された遅延回路
リングとしてのインバータリング、４はインバータリン
グ３を構成するインバータの出力信号を各々入力とする
複数のバッファ回路からなる第１のバッファ回路列、５
は入力端子１に入力された測定対象のパルス信号の遷移
のタイミングで第１のバッファ回路列４の出力信号を保
持する第１の保持回路列としての第１のフリップフロッ
プ列、６はインバータリング３における信号の周回数を
計数するカウンタ回路、７は入力端子１に入力された測
定対象のパルス信号の遷移のタイミングでカウンタ回路
６の計数データを保持する保持回路、８は第１のフリッ
プフロップ列５の出力信号をデータに変換する第１のエ
ンコーダ、９は第１のエンコーダ８の出力データ及び保
持回路７の保持データを入力とし、前記測定対象のパル
ス信号のパルス間隔等を表す時間データを演算する第１
の信号処理回路である。第１のエンコーダ８及び第１の
信号処理回路９によって第１の演算回路が構成されてい
る。

【００４９】また、１１はインバータリング３の発振周
波数の基準となる基準クロック信号の入力端子、１２は
バッファ回路、１３は基準クロック信号とインバータリ
ング３の発振出力信号との位相を比較する位相比較回
路、１４は位相比較回路１３から出力された，基準クロ
ック信号とインバータリング３の発振出力信号との位相
差を表す位相差検出信号を基にしてインバータリング３
の各インバータの遅延時間を制御する発振周波数制御回
路、１５は発振周波数制御回路１４に一定電圧を供給す
る電源回路であり、インバータリング３を電圧制御発振
器とするフェーズロックループ（ＰＬＬ）が構成されて
いる。

【００５０】１６はインバータリング３を構成するイン
バータの出力信号を各々入力とする複数のバッファ回路
からなる第２のバッファ回路列、１７は入力端子１１に
入力された基準クロック信号の遷移のタイミングで第２
のバッファ回路列１６の出力信号を保持する第２の保持
回路列としての第２のフリップフロップ列、１８は入力
端子１１に入力された基準クロック信号の遷移のタイミ
ングでカウンタ回路６の計数データを保持する保持回
路、１９は第２のフリップフロップ列１７の出力信号を
データに変換する第２のエンコーダ、２０は第２のエン
コーダ１９の出力データ及び保持回路１８の保持データ
を入力とし、第１の信号処理回路９によって演算された
時間データを補正するために用いる補正用データを演算
する第２の信号処理回路である。第２のエンコーダ１９
及び第２の信号処理回路２０によって第２の演算回路が
構成されている。

【００５１】２１は基準クロック信号に同期して入力さ
れた前記第２の信号処理回路２０の出力データを測定対
象のパルス信号に同期して出力する第１の同期回路、２
２は第１の信号処理回路９によって演算された時間デー
タを第１の同期回路２１の出力データを用いて補正する
補正回路としての第３の信号処理回路、２３は外部クロ
ックの入力端子、２４はバッファ回路、２５は測定対象
のパルス信号に同期して前記第３の信号処理回路２２か
ら出力された補正後の時間データを，入力端子２３に入
力された外部クロックのエッジのタイミングで出力する
第２の同期回路、２６は補正後の時間データが出力され
る出力端子である。

【００５２】図１に示す本実施形態に係る時間計数回路
について、まず、基本的な動作を説明する。

【００５３】インバータリング３は、奇数個のインバー
タがリング状に接続されているので、発振が起こり、信
号の遷移が循環する。

【００５４】

【表１】

【００５５】表１はインバータリング３における信号遷
移の循環を示す表である。表１において、左欄は量子化
された時間を、中欄は各時間におけるインバータリング
３の出力信号を、右欄はインバータリング３の出力信号
から得られた第１のエンコーダ８又は第２のエンコーダ
１９の出力データを示している。時間は連続的に変化す
るものであるが、時間計数回路は連続的に変化する時間
を量子化し所定の階調に分割するものであり、表１に示
すように、図１に示す時間計数回路では時間を９階調に
分割している。

【００５６】なお、ここでは説明を簡単にするために、
インバータリング３を構成する各インバータの遅延時間
が１ｎｓであるものとする。すなわち、表１における時
間刻みが１ｎｓになる。また、インバータリング３の出
力信号において、“Ｌ”は論理回路におけるローレベル
を表し、“Ｈ”は論理回路におけるハイレベルを表す。

【００５７】表１に示すように、時間０において、イン
バータリング３の出力信号は“ＬＨＬＨＬＨＬＨＬ”で
ある。第１段及び第９段のインバータの出力信号が共に
“Ｌ”であることから、インバータリング３を循環する
信号は第１段のインバータに達しているといえる。表１
では、隣り合うインバータの出力信号が同じレベルにな
る箇所に下線を付している。時間０から１ｎｓが経過す
ると時間１になり、インバータリング３を循環する信号
は次段のインバータに伝達されて第１段及び第２段のイ
ンバータの出力信号が共に“Ｈ”になる。さらに１ｎｓ
が経過すると時間２になり、第２段及び第３段のインバ
ータの出力信号が共に“Ｌ”になる。このように、イン
バータリング３を循環する信号は１ｎｓ経過する毎に次
段のインバータに伝達される。ただし、隣り合うインバ
ータの出力信号が共に“Ｈ”のときと共に“Ｌ”のとき
とが、時間的に交互に現れる。第１のエンコーダ８及び
第２のエンコーダ１９は、インバータリング３の出力信
号を右欄に示すような２進数の４ビットデータに変換す
る。

【００５８】表１では時間は９階調に分割されているた
め、時間刻みが１ｎｓであるとすると最大計測時間は９
ｎｓとなる。そこで、さらに長い時間を計測可能にする
ために、図１に示す時間計数回路ではインバータリング
３における信号遷移の周回数を計数するカウンタ回路６
を設けている。

【００５９】

【表２】

【００６０】表２は図１に示す時間計数回路によって演
算した時間データを示す表である。表２に示すように、
３ビットのカウンタ回路６を用いることによって時間０
から時間７１までの７２階調の時間データを計測するこ
とが可能になる。

【００６１】本実施形態に係る時間計数回路の特徴は、
基準クロック信号を用いて時間データを補正する点にあ
る。

【００６２】ここで、本実施形態における時間補正の原
理を図２を参照して説明する。図２は、本実施形態に係
る時間補正の原理を概念的に表した図である。

【００６３】入力端子１１に入力された基準クロック信
号は第２のフリップフロップ列１７に入力され、第２の
フリップフロップ列１７は基準クロック信号の遷移のタ
イミングでインバータリング３の出力信号を保持する。
図２では、基準クロック信号の立ち下がりのタイミング
でインバータリング３の出力信号は保持されるものとし
ている。

【００６４】また図２では、インバータリング３におけ
る信号遷移の循環をクロック信号の形で表している。ク
ロック信号の遷移点に付した数字はインバータリング３
において信号遷移の到達したインバータの段数を示して
おり、例えば４が付された遷移点は第４段のインバータ
に信号遷移が到達したことを示している。したがって、
クロックパルス信号のパルス幅はインバータリング３に
おける各インバータの遅延時間に相当する。パルス幅の
ばらつきは、電源電圧の変動等による各インバータの遅
延時間の変化を示している。

【００６５】図２に示すように、基準クロック信号の立
ち下がりである時刻ｔ₁ において、インバータリング３
における信号遷移は第５段のインバータに到達してい
る。このとき、時間τ_n-1 は「５」に量子化される（第
１段のインバータを基準に量子化している）。また、基
準クロック信号の次の立ち下がりである時刻ｔ₂ におい
て、時間τ_n は「８」に量子化される。基準クロック信
号の周期をＴ_R 、インバータリング３における一のイン
バータの出力信号の周期（以下「インバータリング３の
周期」という）をＴ_n とすると、時間τ_n-1 ，τ_n と周
期Ｔ_n ，Ｔ_R との間には次のような関係がある。 Ｔ_n ＝Ｔ_R −τ_n-1 ＋τ_n …（１） ここで、時間τ_n-1 ，τ_n を量子化した値（ここでは
「５」と「８」である）をＭ_n-1 ，Ｍ_n とする。また、
基準クロック信号の周期Ｔ_R の量子化値はインバータリ
ング３を構成するインバータの段数Ｎ（ここでは９であ
る）の２倍になる。したがって、インバータリング３の
周期Ｔ_n の量子化値をＰ_n とすると、Ｐ_n は次のような
式で表される。 Ｐ_n ＝２Ｎ−Ｍ_n-1 ＋Ｍ_n …（２） 補正前の時間データをＤ_n とすると、補正後の時間デー
タＣ_n は次のような式で表される。 Ｃ_n ＝Ｄ_n ＋Ｄ_n ・（Ｍ_n −Ｍ_n-1 ）／Ｐ_n ＝Ｄ_n ＋Ｄ_n ・（Ｍ_n −Ｍ_n-1 ）／（２Ｎ−Ｍ_n ＋Ｍ_n-1 ） …（３） すなわち、時間データＤ_n は、量子化値Ｍ_n-1 ，Ｍ_n を
求めて式（３）を演算することによって補正することが
できる。式（３）の右辺におけるＮの値は、ＰＬＬの動
作特性と電源に重畳するノイズに応じて最適化するよう
にしてもよいが、特に最適化を必要としないならインバ
ータリング３のインバータの接続段数とする。

【００６６】量子化値Ｍ_n-1 ，Ｍ_n は、基準クロック信
号の遷移のタイミングで第２のフリップフロップ列１７
によって保持された信号から、第２の信号処理回路２０
によって求められる。また、式（３）の演算は、第３の
信号処理回路２２によって主として実行される。

【００６７】具体的な数値を例にとって説明する。図２
に示すような場合、Ｍ_n-1 ＝５，Ｍ_n ＝８，Ｎ＝９とな
り、インバータリング３の周期の量子化値Ｐ_n は、式
（２）から、 Ｐ_n ＝２×９−５＋８＝２１ となる。補正前の時間データＤ_n ＝２５とすると、補正
後の時間データＣ_n は式（３）から、 Ｃ_n ＝２５＋２５×（８−５）／２１ ＝２９（小数点以下四捨五入） となる。

【００６８】図３は第１の信号処理回路９の構成を示す
回路図である。第１の信号処理回路９は、第１のエンコ
ーダ８から入力された４ビット・データ及びカウンタ回
路６から保持回路７を介して入力された３ビット・デー
タから、補正前の時間データを演算する。

【００６９】図３において、端子ａ₁ にはカウンタ回路
６から保持回路７を介して出力された３ビット・データ
が入力されると共に、端子ａ₂ には第１のエンコーダ８
から出力された４ビット・データが入力される。また、
端子ａ₃ には測定対象のパルス信号が入力され、端子ａ
₄ からは演算された補正前の時間データが出力される。

【００７０】３１ａ，３１ｂは３ビット・データを保持
するフリップ・フロップであり、端子ａ₁ に入力された
データを保持し出力する。３２ａ，３２ｂは４ビット・
データを保持するフリップ・フロップであり、端子ａ₂
に入力されたデータを保持し出力する。３３はデータ変
換回路であり、フリップフロップ３１ｂから端子Ｄに入
力された３ビット・データを、その上位に“０”を付加
することによって４ビット・データに変換して端子Ｑか
ら出力する。例えば“０１１”はデータ変換回路３３に
よって“００１１”に変換される。

【００７１】３４は加算回路であり、端子Ａにデータ変
換回路３３から入力された４ビット・データと端子Ｂに
フリップフロップ３２ｂから入力された４ビット・デー
タとを加算して、加算結果である５ビット・データのう
ち上位２ビットを端子Ｑ₁ から出力すると共に下位３ビ
ットを端子Ｑ₂ から出力する。３５はデータ変換回路で
あり、端子Ｄに加算回路３４の端子Ｑ₁ から入力された
２ビット・データを、その上位に“０”を付加すること
によって３ビット・データに変換して端子Ｑから出力す
る。例えば“０１”はデータ変換回路３５によって“０
０１”に変換される。

【００７２】３６は加算回路であり、フリップフロップ
３１ｂから端子Ａに入力された３ビット・データとデー
タ変換回路３５から端子Ｂに入力された３ビット・デー
タとを加算して、加算結果である４ビット・データを端
子Ｑから出力する。３７はデータ変換回路であり、加算
回路３６から端子Ａに入力された４ビット・データを上
位ビットとし，かつ加算回路３４の端子Ｑ₂ から端子Ｂ
に入力された３ビット・データを下位ビットとする７ビ
ット・データを端子Ｑから出力する。例えば、端子Ａに
入力されたデータが“００１１”であり端子Ｂに入力さ
れた３ビット・データが“００１”であるとすると、端
子Ｑから出力されるデータは“００１１００１”とな
る。

【００７３】３８は７ビット・データを保持するフリッ
プ・フロップであり、データ変換回路３７から出力され
た７ビット・データを保持し出力する。３９は減算回路
であり、端子Ａにフリップフロップ３８から入力された
７ビット・データから、端子Ｂにデータ変換回路３７か
ら入力された７ビット・データを減算する。

【００７４】図３に示す第１の信号処理回路９の動作
を、時間１１の場合を例にとって説明する。

【００７５】表２に示すように、時間１１において、端
子ａ₁ に入力されるカウンタ回路６の出力データは“０
０１”であり、また第１のエンコーダ８の出力データは
“００１０”である。データ変換回路３３は、入力され
たカウンタ回路６の出力データ“００１”を“０００
１”に変換する。加算回路３４は、端子Ａに入力された
“０００１”と端子Ｂに入力された第１のエンコーダ８
の出力データ“００１０”とを加算する。加算結果であ
る５ビット・データは“０００１１”となるので、加算
回路３４は、端子Ｑ₁ から５ビット・データの上位２ビ
ット“００”を出力すると共に端子Ｑ₂ から５ビット・
データの下位３ビット“０１１”を出力する。データ変
換回路３５は、加算回路３４の端子Ｑ₁ から入力された
データ“００”を“０００”に変換する。加算回路３６
は、端子Ａに入力された“００１”と端子Ｂに入力され
た“０００”とを加算し、加算結果として“０００１”
を出力する。データ変換回路３７は、端子Ａに入力され
た“０００１”を上位ビットとし端子Ｂに入力された
“０１１”を下位ビットとする７ビットデータ“０００
１０１１”を出力する。この７ビットデータ“０００１
０１１”は、表２に示すように時間１１のときの時間デ
ータになる。

【００７６】減算回路３９は、端子Ａにフリップフロッ
プ３８から入力された７ビット・データから、端子Ｂに
データ変換回路３７から入力された７ビット・データを
減算して出力する。フリップフロップ３８はデータ変換
回路３７から入力された時間データを一旦保持している
ので、減算回路３９から出力された時間データは、測定
対象のパルス信号の遷移点間の時間を表すことになる。
端子Ａに前述のデータ“０００１０１１”が入力され、
端子Ｂに次の時間データである“０００００１１”が入
力されたとすると、減算回路３９の出力データは“００
０１０００”になる。このような動作の結果、端子ａ₄
から測定対象のパルス信号のパルス間隔等の時間を表す
時間データが出力される。

【００７７】図４は第２の信号処理回路２０の構成を示
す回路図である。図４において、４１は前記式（３）の
右辺の第２項（以下「補正項」という）の係数の計算に
用いるデータＭ_n ，Ｍ_n-1 を演算する信号処理回路、４
２，４３は７ビット・データを保持するフリップフロッ
プ、４４は端子Ｄ₁ に入力されたデータと端子Ｄ₂ に入
力されたデータとの差を演算する減算回路、４５は７ビ
ット・データを保持するフリップフロップである。

【００７８】第２のエンコーダ１９は第１のエンコーダ
８と同様に動作し、第２のフリップフロップ列１７から
出力されたインバータリング３の出力信号を２進数のデ
ータに変換して出力する。

【００７９】図４において、端子ｂ₁ にはカウンタ回路
６から保持回路１８を介して出力された３ビット・デー
タが入力されると共に、端子ｂ₂ には第２のエンコーダ
１９から出力された４ビット・データが入力される。ま
た、端子ｂ₃ には基準クロック信号が入力される。

【００８０】信号処理回路４１は、第１の信号処理回路
９とほぼ同様に動作し、端子ａ₁ 及ａ₂ に入力されたデ
ータから補正用の時間データを演算して端子ａ₄ から出
力する。すなわち、基準クロック信号の遷移のタイミン
グで、式（３）における量子化値Ｍ_n-1 ，Ｍ_n に相当す
る７ビット・データが信号処理回路４１から出力され
る。

【００８１】減算回路４４は、端子Ｄ₁ にフリップフロ
ップ４２から入力されたデータとフリップフロップ４３
によって１クロック分（すなわち基準クロック信号の遷
移１回分）遅延されて端子Ｄ₂ に入力されたデータとの
差を演算する。すなわち、式（３）における（Ｍ_n −Ｍ
_n-1 ）を演算する。演算結果のデータは、フリップフロ
ップ４５を介して端子ｂ₄ から出力される。

【００８２】図５は第３の信号処理回路２２の構成を示
す回路図である。図５において、端子Ｃ₁ には第２の信
号処理回路２０から出力された補正用の７ビット・デー
タ（Ｍ_n −Ｍ_n-1 ）が第１の同期回路２１によってタイ
ミングを修正された上で（測定対象のパルス信号に同期
して）入力される。端子Ｃ₂ には第１の信号処理回路９
から出力された７ビットの補正前の時間データが測定対
象のパルス信号に同期して入力される。また、端子Ｃ₃
には測定対象のパルス信号が入力される。

【００８３】５１ａ〜５１ｅ，５２，５４及び５５はフ
リップ・フロップ、５３は式（３）における補正項の演
算を行う乗算回路、５６は乗算回路５３の出力データを
用いて式（３）の演算を行う加算回路である。フリップ
フロップ５１ａ〜５１ｄは、乗算回路５３において演算
されるデータのタイミングを合わせるために端子Ｃ₁に
入力されたデータを遅延させるものである。

【００８４】フリップフロップ５１ｅの出力データは、
時間補正のために用いるデータ（Ｍ_n −Ｍ_n-1 ）であり
第２の信号処理回路２０によって演算されたものであ
る。またフリップフロップ５２の出力データは、補正前
の時間計数データＤ_n であり、第１の信号処理回路９に
よって演算されたものである。ここで、フリップフロッ
プ５１ｅの出力データを“０００００１１”とする。フ
リップフロップ５１ｅの出力データにおいて、最上位ビ
ットがデータの正負を表すものとし、最上位ビットが
“０”のときはデータは正、“１”のときはデータは負
であるものとする。また、フリップフロップ５２の出力
データを“００１１００１”とする。

【００８５】乗算回路５３は、フリップフロップ５１ｅ
の出力データ及びフリップフロップ５２の出力データを
用いて補正項Ｄ_n ・（Ｍ_n −Ｍ_n-1 ）／（Ｎ−Ｍ_n ＋Ｍ
_n-1）を演算する。図１に示す時間計数回路ではＮ＝１
００１（２進数表現，１０進数では「９」）であるの
で、Ｎ−Ｍ_n ＋Ｍ_n-1 ＝１１００となり、補正項の演算
結果として“１１０１”を出力する。Ｄ_n ・（Ｍ_n −Ｍ
_n-1 ）／（Ｎ−Ｍ_n ＋Ｍ_n-1 ）は１０進数では１２．５
となるが、ここでは小数点以下は四捨五入して１３とし
た。

【００８６】加算回路５６は、フリップフロップ５４か
ら端子Ａに入力されたデータ“００１１００１”と乗算
回路５３からフリップフロップ５５を介して端子Ｂに入
力されたデータ“１１０１”とを加算して、加算結果デ
ータ“０１００１１０”を出力する。加算回路５６の出
力データは、補正された時間計数データとして端子Ｃ₄
から出力される。

【００８７】また第１の同期回路２１は、第２の信号処
理回路２０から基準クロック信号の遷移のタイミングで
出力された７ビット・データが測定対象のパルス信号の
遷移のタイミングで第３の信号処理回路２２に入力され
るよう、データの出力タイミングを変更する機能を持つ
ものである。

【００８８】図６（ａ）は第１の同期回路２１の詳細な
構成を示す回路図である。図６（ａ）において、ｎはデ
ータの入力端子、ｐはデータの出力端子、ｏは第１のク
ロック信号ＣＬＫ₁ の入力端子、ｑは第２のクロック信
号ＣＬＫ₂ の入力端子である。第１の同期回路２１で
は、基準クロック信号が第１のクロック信号ＣＬＫ₁ に
相当し、測定対象のパルス信号が第２のクロック信号Ｃ
ＬＫ₂ に相当する。また、６１，６５は端子Ｃに入力さ
れるクロック信号に従って動作する７ビットのフリップ
フロップ、６２，６６は端子Ｃに入力されるクロック信
号に従って動作し，かつ端子Ｒに“Ｈ”の信号が入力さ
れると出力信号を“Ｌ”に初期化するリセット型フリッ
プフロップ、６３，６７は論理回路、６４，６８は遅延
回路である。フリップフロップ６１及びリセット型フリ
ップフロップ６２は端子ｏに入力された第１のクロック
信号ＣＬＫ₁ に従って動作し、リセット型フリップフロ
ップ６６は端子ｑに入力された第２のクロック信号ＣＬ
Ｋ₂ に従って動作する。

【００８９】図６（ａ）に示す第１の同期回路２１の動
作を、図６（ｂ）に示すタイミングチャートを参照して
説明する。

【００９０】端子ｎには、第２の信号処理回路２０か
ら、基準クロック信号（すなわち第１のクロック信号Ｃ
ＬＫ₁ ）の遷移のタイミングで７ビット・データが入力
される。端子ｏに入力された第１のクロック信号ＣＬＫ
₁ が立ち上がると、フリップフロップ６１は端子ｎに入
力されたデータを保持する。また、リセット型フリップ
フロップ６２は、端子Ｄの電位が常に“Ｈ”なので端子
Ｑから“Ｈ”の信号を出力する。すなわち節点Ａの信号
電位は“Ｈ”になる。端子Ｂの信号電位は、端子Ａの信
号電位を遅延させたものになる。

【００９１】端子ｑに入力された測定対象のパルス信号
（すなわち第２のクロック信号ＣＬＫ₂ ）が立ち上がる
と、リセット型フリップフロップ６６は節点Ａの信号を
保持して端子Ｑから出力する。これにより、節点Ｄの信
号電位は“Ｈ”に変化し、フリップフロップ６１の出力
データがフリップフロップ６５によって保持され、端子
ｐから出力される。このとき、節点Ｂ，Ｄの信号電位は
共に“Ｈ”になるので論理回路６３の出力信号は“Ｈ”
になり、リセット型フリップフロップ６２は初期化され
る。また、リセット型フリップフロップ６６は第２のク
ロック信号ＣＬＫ₂ の立ち下がりで初期化される。した
がって、第１の同期回路２１は初期状態に戻る。

【００９２】このような動作によって、図６（ｂ）に示
すように、第１の同期回路２０は、第１のクロック信号
ＣＬＫ₁ （基準クロック信号）の遷移のタイミングで入
力されたデータを第２のクロック信号ＣＬＫ₂ （測定対
象のパルス信号）のタイミングで出力することができ
る。

【００９３】また、第２の同期回路２５は、第３の信号
処理回路２２から測定対象のパルス信号の遷移のタイミ
ングで出力された，補正された時間計数データが、入力
端子２３に入力された外部クロックのタイミングで端子
２６から出力されるよう、データの出力タイミングを変
更する機能を持っている。回路の構成は図６（ａ）に示
す第１の同期回路２１と同様であり、第１のクロック信
号ＣＬＫ₁ として端子ｏに測定対象のパルス信号が与え
られると共に第２のクロック信号ＣＬＫ₂ として端子ｑ
に外部クロックが与えられる。

【００９４】図７は第３の信号処理回路の他の構成例を
示すブロック図である。図７に示す第３の信号処理回路
２２Ａの特徴は、端子ｃ₁ に第２の信号処理回路２０か
ら入力された補正用データ（Ｍ_n −Ｍ_n-1 ）に対する補
正項の値をテーブル形式で記憶した、記憶手段としての
ＲＯＭ５８を備えている点である。すなわちＲＯＭ５８
は、次式に示す１／Ｑ_n の値をテーブル形式で記憶して
いる。 １／Ｑ_n ＝（Ｍ_n −Ｍ_n-1 ）／（Ｎ−Ｍ_n ＋Ｍ_n-1 ） …（４） 表３はＲＯＭ５８が記憶しているデータの例を示す表で
ある。

【００９５】

【表３】

【００９６】図７において、読み出し回路５７は、端子
ｃ₁ から入力された補正用データ（Ｍ_n −Ｍ_n-1 ）に従
ってＲＯＭ５８から補正項の値を読み出す。乗算回路５
９は、読み出し回路５７によって読み出された補正項１
／Ｑ_n と端子ｃ₁ から入力された補正前の時間データＤ
_n とを乗算する。加算回路６０は、乗算回路５９から入
力された値Ｄ_n ／Ｑ_n と補正前の時間データＤ_n とを加
算して補正された時間データとして端子ｃ₄ から出力す
る。

【００９７】なお、図１に示す時間計数回路ではＰＬＬ
が構成されているが、本発明はＰＬＬが構成された時間
計数回路に限るものでなく、ＰＬＬが構成されていない
時間計数回路にも適用可能である。図８はＰＬＬが構成
されていない本実施形態に係る時間計数回路の構成を示
す回路図であり、図１と共通の構成要素には図１と同一
の符号を付している。図８に示す時間計数回路では、基
準クロック信号は測定対象のパルス信号のパルス間隔等
を表す時間データの補正を行うためにのみ用いられる。

【００９８】（第２の実施形態）図９は本発明の第２の
実施形態に係るＰＬＬ（Phase Locked Loop ，フェーズ
ロックループ）回路の構成を示すブロック図である。図
９において、７０はＶＣＯ（Voltage controlled oscil
lator ，電圧制御発振器）、７１は基準クロック信号が
入力される端子、７２はＶＣＯ７０の発振出力信号と端
子７１に入力された基準クロック信号との位相を比較す
る位相比較回路、７３はチャージポンプ回路、７４はＬ
ＰＦ（Low Pass Filter ，ローパスフィルタ）、７５は
チャージポンプ回路７３から出力されＬＰＦ７４によっ
て高周波成分を除去された電圧を基にしてＶＣＯ７０の
発振周波数を制御する第１の制御回路、７６は電源電圧
変動によるＶＣＯ７０の発振周波数の変化を抑制する第
２の制御回路、７７はチャージポンプ回路７３に一定の
電圧を供給する第１の電源回路、７８は第１の制御回路
７５及びＶＣＯ７０に一定の電圧を供給する定電圧電源
回路としての第２の電源回路である。チャージポンプ回
路７３，ＬＰＦ７４及び第１の制御回路７５によって発
振周波数制御回路が構成されている。

【００９９】図１０は図９に示すＰＬＬ回路におけるＶ
ＣＯ７０の構成を示す回路図である。図１０において、
７９は差動インバータであり、ＶＣＯ７０はリング状に
接続された奇数個（図１０では５個）の差動インバータ
７９からなる差動インバータリングによって構成されて
いる。差動インバータ７９において、Ｄは正転入力端
子、ＤＢは反転入力端子、Ｑは正転出力端子、ＱＢは反
転出力端子であり、各差動インバータ７９，７９，…
は、正転出力端子Ｑが次段の差動インバータの反転入力
端子ＤＢに接続されていると共に反転出力端子ＱＢが次
段の差動インバータの正転入力端子Ｄに接続されてい
る。また、端子Ｆには第１の制御回路７５から供給され
た制御電圧Ｖ_c1が印加されると共に端子Ｈには第２の制
御回路７６から供給された制御電圧Ｖ_c2が印加され、さ
らに端子Ｃには第２の電源回路７８から供給された電圧
Ｖ_d2が印加される。

【０１００】図９及び図１０に示す本実施形態に係るＰ
ＬＬ回路は時間計数回路に適したものであり、このＰＬ
Ｌ回路を時間計数回路に用いる場合には、ＶＣＯ７０を
構成する差動インバータリングを時間計数回路のインバ
ータリングとする。

【０１０１】本実施形態に係るＰＬＬ回路は、従来のＰ
ＬＬ回路との相違点が４つある。

【０１０２】まず１つは、電源回路を２つ設け、チャー
ジポンプ回路７３に第１の電源回路７７によって電圧を
供給する一方、第１の制御回路７５及びＶＣＯ７０に第
２の電源回路７８によって電圧を供給する点である。

【０１０３】２つめの相違点は、ＶＣＯ７０を構成する
各差動インバータ７９における電流源をＰＭＯＳトラン
ジスタＰ１及びＰ２によって構成し、第２の電流源とし
てのＰＭＯＳトランジスタＰ１のゲートに第２の電源回
路７８から供給された電圧Ｖ_d2を印加する一方、第１の
電流源としてのＰＭＯＳトランジスタＰ２のゲートに第
１の制御回路７５から供給された制御電圧Ｖ_c1を印加す
る点である。

【０１０４】３つめの相違点は、負荷トランジスタであ
るＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のう
ち、負荷抵抗素子としてのＮＭＯＳトランジスタＮ２及
びＮ３のゲートに第２の制御回路７６から供給された制
御電圧Ｖ_c2を印加する点である。

【０１０５】そして、４つめの相違点は、時間計数回路
に構成するのに適するよう、ＬＰＦ７４を１次のＬＰＦ
とする点である。

【０１０６】以下、本実施形態に係るＰＬＬ回路の動作
について、従来のＰＬＬ回路との相違点を中心にして説
明する。位相比較回路７２，チャージポンプ回路７３及
び第１の制御回路７５は従来のＰＬＬ回路と同様に動作
するので、詳細な説明はここでは省略する。

【０１０７】図１０に示すＶＣＯ７０の各差動インバー
タ７９において、ＰＭＯＳトランジスタＰ１のゲート電
圧は第２の電源回路７８から供給された電圧Ｖ_d2である
一方、ＰＭＯＳトランジスタＰ２のゲート電圧は第１の
制御回路７５から供給された制御電圧Ｖ_c1である。第２
の電源回路７８の供給電圧Ｖ_d2は電源電圧の変動による
影響をほとんど受けないが、第１の制御回路７５の供給
電圧Ｖ_c1は電源電圧の変動の影響を比較的強く受ける。
このため、電源電圧の変動によるドレイン電流の変化は
ＰＭＯＳトランジスタＰ２の方がＰＭＯＳトランジスタ
Ｐ１よりも大きく、ＰＭＯＳトランジスタＰ１のドレイ
ン電流は電源電圧の変動の影響をほとんど受けない。差
動インバータ７９の信号遅延時間はＰＭＯＳトランジス
タＰ１，Ｐ２のドレイン電流量の和によって決定される
ので、電源電圧変動による差動インバータ７９の信号遅
延時間の変化が従来よりも小さくなり、電源電圧変動の
影響が緩和される。ただしこの場合、差動インバータ７
９の遅延時間の制御範囲は制限されることになる。

【０１０８】本実施形態に係るＰＬＬ回路において従来
よりも電源電圧変動の影響が緩和される理由を、図１１
を用いてさらに詳細に説明する。

【０１０９】図１１（ａ）は従来のＰＬＬの構成の一部
を示している。制御回路９４は、電源回路９５から供給
された電圧Ｖ_d によってバイアスされており、ＬＰＦ９
３の出力信号に従って制御電圧Ｖ_c を変化させる。ここ
で、ＶＣＯ９６は、本実施形態に係るＰＬＬと同様に図
１０に示すような差動インバータリングによって構成さ
れているものとし、電流源となるＰ型ＭＯＳトランジス
タＰ₁ ，Ｐ₂ のゲートには制御回路９４から出力された
制御電圧Ｖ_c が印加されるものとする。このとき、ＶＣ
Ｏ９６を構成する差動インバータの遅延時間τ_d1の変動
量Δτ_d1は、制御電圧Ｖ_c の変動量をΔＶ_c とすると、 Δτ_d1＝ａ₁ ・ΔＶ_c …（１１） となる。ここで、ａ₁ は変化率を表す。

【０１１０】一方、図１１（ｂ）は、本実施形態に係る
ＰＬＬの構成の一部を示している。第１の制御回路７５
は、第２の電源回路７８から供給された電圧Ｖ_d1によっ
てバイアスされており、ＬＰＦ７４の出力信号に従って
制御電圧Ｖ_c1を変化させる。このとき、ＶＣＯ７０を構
成するインバータの遅延時間τ_d2の変動量Δτ_d2は、制
御電圧Ｖ_c1の変動量をΔＶ_c1、第２の電源回路７８から
出力される電圧Ｖ_d2の変動量をΔＶ_d2とすると、 Δτ_d2＝ａ₂ ・ΔＶ_c1＋ａ₃ ・ΔＶ_d2 …（１２） となる。ここで、ａ₂ ，ａ₃ は変化率を表す。

【０１１１】次に、電源電圧の変動による影響を考え
る。電源電圧Ｖ_DDの変動ΔＶ_DDによる制御電圧Ｖ_c の変
化をΔＶ_cnとすると、 ΔＶ_cn＝ａ_n ・ΔＶ_DD …（１３） となる。式（１１）のΔＶ_c に式（１３）のΔＶ_cnを代
入すると、 Δτ_d1＝ａ₁ ・ａ_n ・ΔＶ_DD …（１４） となり、この式（１４）は、電源電圧が変動したときの
従来のＰＬＬにおけるＶＣＯ９６を構成する差動インバ
ータの遅延時間の変動量を表す。

【０１１２】また、式（１２）のΔＶ_c に式（１３）の
ΔＶ_cnを代入すると、 Δτ_d2＝ａ₂ ・ａ_n ・ΔＶ_DD …（１５） となり、この式（１５）は、電源電圧が変動したときの
本実施形態に係るＰＬＬにおけるＶＣＯ７０を構成する
差動インバータの遅延時間の変動量を表す。なお、式
（１５）では、第２の電源回路７８からＶＣＯ７０に供
給される電圧Ｖ_d2の電源電圧変動による変化は十分小さ
いので、右辺の第２項を省略している。

【０１１３】ここで、変化率ａ₁ ，ａ₂ は、差動インバ
ータの電流源を構成するＰ型ＭＯＳトランジスタのゲー
ト・ソース間電圧の変化に対するドレイン電流の変化の
比に依存する。従来のＰＬＬでは、差動インバータの電
流源を構成する２つのＰ型ＭＯＳトランジスタのゲート
には共に制御電圧Ｖ_c が印加される一方、本実施形態の
ＰＬＬでは、差動インバータの電流源を構成する２つの
Ｐ型ＭＯＳトランジスタの一方のみのゲートに制御電圧
Ｖ_c が印加される。このため、次のような関係が成り立
つ。 ａ₁ ＞＞ａ₂ …（１６） 式（１４），（１５）及び（１６）から、 Δτ_d1＞＞Δτ_d2 …（１７） が成り立つ。したがって、本実施形態に係るＰＬＬによ
ると、電源電圧変動による差動インバータの遅延時間の
変化が従来よりも小さくなり、電源電圧変動の影響が緩
和される。

【０１１４】また、図１０に示す本実施形態に係るＰＬ
ＬのＶＣＯ７０において、Ｎ型ＭＯＳトランジスタＮ
２，Ｎ３は差動インバータ７９の負荷抵抗値をゲート電
圧に従って調整する機能を有している。この負荷抵抗値
の変化によって差動インバータ７９の遅延時間を調整す
ることができるので、電源電圧変動による差動インバー
タ７９の遅延時間の変化をＮ型ＭＯＳトランジスタＮ
２，Ｎ３のゲート電圧を制御することによって抑制する
ことができる。

【０１１５】具体的には、第２の制御回路７６から出力
された制御電圧Ｖ_c2が各差動インバータ７９のＮ型ＭＯ
ＳトランジスタＮ２，Ｎ３のゲートに供給されており、
第２の制御回路７６は、第２の電源回路７８の出力電圧
の変動を検知して、この電圧の変動に伴うＶＣＯ７０の
差動インバータ７９における遅延時間の変化が抑制され
るように制御電圧Ｖ_c2を変化させる。

【０１１６】図１２を用いて、第２の制御回路７６によ
るＶＣＯ７０の遅延時間の変化の抑制についてさらに詳
細に説明する。

【０１１７】第２の電源回路７８から第１の制御回路７
５に供給される電圧Ｖ_d1の電源電圧変動による変化量を
ΔＶ_d1とし、第２の電源回路７８からＶＣＯ７０に供給
される電圧Ｖ_d2の電源電圧変動による変化量をΔＶ_d2と
すると、ＶＣＯ７０を構成する差動インバータの遅延時
間の電源電圧変動による変化量Δτ_d3は、 Δτ_d3＝ａ₄ ・ΔＶ_d1＋ａ₅ ・ΔＶ_d2 …（１８） となる。ここで、ａ₄ ，ａ₅ は変化率である。

【０１１８】第２の制御回路７６は、電圧Ｖ_d1，Ｖ_d2を
入力とし、ＶＣＯ７０を構成する差動インバータの遅延
時間をΔτ_d4だけ変化させるよう制御電圧Ｖ_c2を変化さ
せる。ここで、Δτ_d4は、 Δτ_d4＝ａ₆ ・ΔＶ_d1＋ａ₇ ・ΔＶ_d2 …（１９） となる。ａ₆ ，ａ₇ は変化率である。

【０１１９】ＶＣＯ７０の遅延時間の変化を抑制するた
めには、任意の電圧変化量ΔＶ₁ ，ΔＶ₂ に対して、 Δτ_d3＝Δτ_d4 …（２０） が成り立てばよい。式（２０）に式（１８），（１９）
を代入すると、 （ａ₄ −ａ₆ ）・ΔＶ₁ ＋（ａ₅ −ａ₇ ）・ΔＶ₂ ＝０ …（２１） となり、任意のΔＶ₁ ，ΔＶ₂ について式（２１）が成
り立つ条件は、 ａ₄ ＝ａ₆ 且つ ａ₅ ＝ａ₇ …（２２） である。第２の制御回路７６は、変化率ａ₆ ，ａ₇ が式
（２２）を満たすように構成されているので、ＶＣＯ７
０を構成する差動インバータの遅延時間の電源電圧変動
による変化を抑制することができる。

【０１２０】さらに、図９に示す本実施形態に係るＰＬ
Ｌでは、ＬＰＦ７４に１次のローパスフィルタを用いて
いる。ＰＬＬは基準クロック信号とＶＣＯ７０の発振出
力信号との位相差が小さくなるように動作するものであ
り、ＰＬＬの制御速度の特性を決定するものがＬＰＦ７
４である。ＬＰＦ７４に１次のローパスフィルタを用い
ることによって、課題の項で説明したように、制御速度
は低下するが、その反面、制御範囲は拡大して制御量が
滑らかになる。

【０１２１】なお、ＬＰＦ７４は、受動素子のみによる
構成に限るものではなく、能動素子による構成及び能動
素子及び受動素子の両方を用いた構成による，動作速度
の緩やかなローパスフィルタとしてもよい。

【０１２２】もちろん本実施形態に係るＰＬＬ回路を時
間計数回路に適用する場合には、ＶＣＯ７０がインバー
タリングに対応するので、ＶＣＯ７０の差動インバータ
の段数を時間計数回路に必要な段数にする必要がある。

【０１２３】図１３は、本実施形態に係る時間計数回路
の応用例を示す図であり、レーザーディスクに記録され
た信号を読み出す方法を表す概念図である。図１３に示
すように、レーザーディスク１００にレーザー発振器１
０１から照射された光は、レーザーディスク１０１に記
録されたビットに応じて反射又は非反射される。反射又
は非反射された光は正弦波信号１０２に変換されるが、
この正弦波信号１０３のゼロクロス点間の時間ｔ₁ ，ｔ
₂ ，ｔ₃ ，…は、レーザーディスク１００の信号におけ
る同一ビットが連続する回数に対応している。したがっ
て、正弦波信号１０２を増幅して方形波信号１０３に変
換した後、方形波信号１０３の各エッジ間の時間を時間
計数回路によって計数することによって、レーザーディ
スク１００の信号における同一ビットが連続する回数を
求める。

【０１２４】図１３に示すような用途に時間計数回路を
用いる場合、時間分解能が高く且つ計数値と実時間との
一致精度が高い時間計数回路が必要になる。実際のレー
ザーディスクの画像データを再生するためには、時間分
解能が０．３ｎｓであり且つ計数値と実時間との一致精
度が±１０％以内の時間計数回路が必要になる。このよ
うな高い時間分解能及び時間測定精度は、本実施形態に
係る時間計数回路によってはじめて実現することができ
る。

【０１２５】

【発明の効果】以上のように本発明に係る時間計数回路
において、電源電圧変動等により遅延回路リングの発振
周波数がずれても、時間測定精度が低下することはなく
実時間と時間データとの線形制が補償されるので、高精
度な時間データを安定して得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る時間計数回路の
構成を示す回路図である。

【図２】本発明の第１の実施形態における時間補正の方
法を説明するための図である。

【図３】図１に示す時間計数回路における第１の信号処
理回路９の詳細な構成を示す回路図である。

【図４】図１に示す時間計数回路における第２の信号処
理回路２０の詳細な構成を示す回路図である。

【図５】図１に示す時間計数回路における第３の信号処
理回路２２の詳細な構成を示す回路図である。

【図６】図１に示す時間計数回路における第１の同期回
路２１及び第２の同期回路２５を説明するための図であ
って、（ａ）は詳細な構成を示す回路図、（ｂ）は動作
を示すタイミング図である。

【図７】図１に示す時間計数回路における第３の信号処
理回路２２の他の構成を示す回路図である。

【図８】本発明の第１の実施形態に係る時間計数回路の
変形例の構成を示す回路図であり、ＰＬＬが構成されて
いない時間計数回路の例である。

【図９】本発明の第２の実施形態に係るＰＬＬ（Phase
Locked Loop ，フェーズロックループ）回路の構成を示
すブロック図である。

【図１０】図９に示すＰＬＬ回路におけるＶＣＯ（Volt
age Controlled Oscillator ，電圧制御発振器）７０の
詳細な構成を示す回路図である。

【図１１】図９に示すＰＬＬ回路の特徴を説明するため
の図である。

【図１２】図９に示すＰＬＬ回路の特徴を説明するため
の図である。

【図１３】本発明に係る時間計数回路の応用例を示す図
であり、光ディスクに記録された信号を読み出す方法を
説明するための図である。

【図１４】従来の時間計数回路の構成を示す回路図であ
る。

【図１５】従来のＰＬＬ回路の構成を示すブロック図で
ある。

【図１６】電源電圧変動による遅延時間の変化を説明す
るための図であり、（ａ）は電源電圧変動と電流源に与
えられる電圧との関係を示すグラフ、（ｂ）は遅延時間
の変化を示すグラフである。

【図１７】２次のＬＰＦを用いたＰＬＬ回路による遅延
時間の制御を説明するための図である。

【図１８】１次のＬＰＦを用いたＰＬＬ回路による遅延
時間の制御を説明するための図である。

【符号の説明】 ３ インバータリング（遅延回路リング） ５ 第１のフリップフロップ列（第１の保持回路列） ８ 第１のエンコーダ ９ 第１の信号処理回路 １３ 位相比較回路 １４ 発振周波数制御回路 １７ 第２のフリップフロップ列（第２の保持回路列） １９ 第２のエンコーダ ２０ 第２の信号処理回路 ２２，２２Ａ 第３の信号処理回路（補正回路） ５８ ＲＯＭ（記憶手段） ７０ ＶＣＯ（電圧制御発振器） ７２ 位相比較回路 ７３ チャージポンプ回路 ７４ ＬＰＦ（ローパスフィルタ） ７５ 第１の制御回路 ７６ 第２の制御回路 ７８ 第２の電源回路（定電圧電源回路） ７９ 差動インバータ Ｐ１ ＰＭＯＳトランジスタ（第２の電流源） Ｐ２ ＰＭＯＳトランジスタ（第１の電流源） Ｎ２，Ｎ３ ＮＭＯＳトランジスタ（負荷抵抗素子）

Claims (11)

【特許請求の範囲】
1. 【請求項１】 リング状に接続された複数の遅延回路か
   らなり，発振によって信号の遷移が循環する遅延回路リ
   ングを備え、測定対象のパルス信号の遷移のタイミング
   における前記遅延回路リングの各遅延回路の出力信号を
   基にして、前記測定対象のパルス信号のパルス間隔等を
   表す時間データを演算する時間計数回路において、 周波数が一定である基準クロック信号を基準にして前記
   遅延回路リングの発振周波数を安定制御するＰＬＬ（フ
   ェーズロックループ）が構成されており、 前記基準クロック信号の遷移のタイミングにおける前記
   遅延回路リングの各遅延回路の出力信号を基にして前記
   時間データの補正に用いる補正用データを演算し、演算
   した補正用データを用いて前記時間データを補正するこ
   とを特徴とする時間計数回路。
2. 【請求項２】 リング状に接続された複数の遅延回路か
   らなり、発振によって信号の遷移が循環する遅延回路リ
   ングと、 前記遅延回路リングを構成する各遅延回路の出力信号を
   測定対象のパルス信号の遷移のタイミングで保持して出
   力する複数の保持回路からなる第１の保持回路列と、 前記第１の保持回路列の出力信号を基にして、前記測定
   対象のパルス信号のパルス間隔等を表す時間データを演
   算する第１の演算回路と、 周波数が一定である基準クロック信号と前記遅延回路リ
   ングの発振出力信号との位相を比較し、前記基準クロッ
   ク信号と前記遅延回路リングの発振出力信号との位相差
   を表す位相差検出信号を出力する位相比較回路と、 前記位相比較回路から出力された位相差検出信号に従っ
   て、前記遅延回路リングの発振周波数を制御する発振周
   波数制御回路とを備え、 前記位相比較回路，発振周波数制御回路及び遅延回路リ
   ングによって、前記基準クロック信号を基準にして前記
   遅延回路リングの発振周波数を安定制御するＰＬＬ（フ
   ェーズロックループ）が構成されており、さらに、 前記遅延回路リングを構成する各遅延回路の出力信号を
   前記基準クロック信号の遷移のタイミングで保持して出
   力する複数の保持回路からなる第２の保持回路列と、 前記第２の保持回路列の出力信号を基にして、前記第１
   の演算回路により演算された時間データの補正に用いる
   補正用データを演算する第２の演算回路と、 前記第１の演算回路により演算された時間データを、前
   記第２の演算回路により演算された補正用データを用い
   て補正する補正回路とを備えていることを特徴とする時
   間計数回路。
3. 【請求項３】 請求項２に記載の時間計数回路におい
   て、 前記補正回路は、 補正のための演算に用いるデータを、前記第２の演算回
   路により求められる補正用データに対してそれぞれ予め
   記憶している記憶手段を備えていることを特徴とする時
   間計数回路。
4. 【請求項４】 リング状に接続された複数の遅延回路か
   らなり，発振によって信号の遷移が循環する遅延回路リ
   ングと、この遅延回路リングを構成する各遅延回路の出
   力信号を測定対象のパルス信号の遷移のタイミングで保
   持する複数の保持回路からなる保持回路列とを備え、前
   記保持回路列が保持した前記各遅延回路の出力信号を基
   にして前記測定対象のパルス信号のパルス間隔等を表す
   時間データを演算する時間計数回路において、 周波数が一定である基準クロック信号を基準にして前記
   遅延回路リングの発振周波数を安定制御するＰＬＬ（フ
   ェーズロックループ）が構成されており、 前記ＰＬＬを構成するローパスフィルタは、１次のロー
   パスフィルタであることを特徴とする時間計数回路。
5. 【請求項５】 リング状に接続された複数の遅延回路か
   らなり，発振によって信号の遷移が循環する遅延回路リ
   ングと、この遅延回路リングを構成する各遅延回路の出
   力信号を測定対象のパルス信号の遷移のタイミングで保
   持する複数の保持回路からなる保持回路列とを備え、前
   記保持回路列が保持した前記各遅延回路の出力信号を基
   にして前記測定対象のパルス信号のパルス間隔等を表す
   時間データを演算する時間計数回路において、 周波数が一定である基準クロック信号と前記遅延回路リ
   ングの発振出力信号との位相を比較し、前記基準クロッ
   ク信号と前記遅延回路リングの発振出力信号との位相差
   を表す位相差検出信号を出力する位相比較回路と、 前記位相比較回路から出力された位相差検出信号に従っ
   て、前記遅延回路リングの発振周波数を制御する発振周
   波数制御回路とを備え、 前記位相比較回路，発振周波数制御回路及び遅延回路リ
   ングによって、前記基準クロック信号を基準にして前記
   遅延回路リングの発振周波数を安定制御するＰＬＬ（フ
   ェーズロックループ）が構成されており、 前記遅延回路リングを構成する各遅延回路は、第１及び
   第２の電流源を有しており、この第１及び第２の電流源
   の電流量の和によって遅延時間が決定されるものであ
   り、 前記第１の電流源は、前記ＰＬＬを構成する発振周波数
   制御回路によって電流量が制御される一方、前記第２の
   電流源は、定電圧電源回路によって電流量が制御される
   ことを特徴とする時間計数回路。
6. 【請求項６】 請求項５に記載の時間計数回路におい
   て、 前記遅延回路リングを構成する各遅延回路は、前記発振
   周波数制御回路の出力電圧をゲート電圧とするトランジ
   スタを前記第１の電流源として有すると共に前記定電圧
   電源回路の出力電圧をゲート電圧とするトランジスタを
   前記第２の電流源として有する差動インバータであるこ
   とを特徴とする時間計数回路。
7. 【請求項７】 リング状に接続された複数の遅延回路か
   らなり，発振によって信号の遷移が循環する遅延回路リ
   ングと、この遅延回路リングを構成する各遅延回路の出
   力信号を測定対象のパルス信号の遷移のタイミングで保
   持する複数の保持回路からなる保持回路列とを備え、前
   記保持回路列が保持した前記各遅延回路の出力信号を基
   にして前記測定対象のパルス信号のパルス間隔等を表す
   時間データを演算する時間計数回路において、 周波数が一定である基準クロック信号を基準にして前記
   遅延回路リングの発振周波数を安定制御するＰＬＬ（フ
   ェーズロックループ）が構成されており、 前記遅延回路リングを構成する各遅延回路は、電流源と
   この電流源の出力電流に対する抵抗となる負荷抵抗素子
   とを有しており、前記電流源の電流量及び前記負荷抵抗
   素子の抵抗値によって遅延時間が決定されるものであ
   り、 前記ＰＬＬは、 前記基準クロック信号と前記遅延回路リングの発振出力
   信号との位相を比較し、前記基準クロック信号と前記遅
   延回路リングの発振出力信号との位相差を表す位相差検
   出信号を出力する位相比較回路と、 前記位相比較回路から出力された位相差検出信号を基に
   して、前記遅延回路リングを構成する各遅延回路が有す
   る電流源の電流量を制御する第１の制御回路と、 前記遅延回路リング及び前記第１の制御回路に与えられ
   る電圧の変動を検知し、この電圧の変動による前記遅延
   回路リングの発振周波数の変化が抑制されるよう，前記
   遅延回路リングを構成する各遅延回路が有する負荷抵抗
   素子の抵抗値を制御する第２の制御回路とを備えている
   ことを特徴とする時間計数回路。
8. 【請求項８】 請求項７に記載の時間計数回路におい
   て、 前記遅延回路リングの各遅延回路は、前記第１の制御回
   路の出力電圧をゲート電圧とするトランジスタを前記電
   流源として有すると共に前記第２の制御回路の出力電圧
   をゲート電圧とするトランジスタを前記負荷抵抗素子と
   して有する差動インバータであることを特徴とする時間
   計数回路。
9. 【請求項９】 リング状に接続された複数の遅延回路か
   らなり、発振によって信号の遷移が循環する遅延回路リ
   ングと、 前記遅延回路リングを構成する各遅延回路の出力信号を
   測定対象のパルス信号の遷移のタイミングで保持して出
   力する複数の保持回路からなる第１の保持回路列と、 前記第１の保持回路列の出力信号を基にして、前記測定
   対象のパルス信号のパルス間隔等を表す時間データを演
   算する第１の演算回路と、 前記遅延回路リングを構成する各遅延回路の出力信号を
   周波数が一定である基準クロック信号の遷移のタイミン
   グで保持して出力する複数の保持回路からなる第２の保
   持回路列と、 前記第２の保持回路列の出力信号を基にして、前記第１
   の演算回路により演算された時間データの補正に用いる
   補正用データを演算する第２の演算回路と、 前記第１の演算回路により求められた時間データを、前
   記第２の演算回路により求められた補正用データを用い
   て補正する補正回路とを備えていることを特徴とする時
   間計数回路。
10. 【請求項１０】 電圧制御発振器の発振周波数を安定制
    御するＰＬＬ（フェーズロックループ）回路であって、 周波数が一定である基準クロック信号と前記電圧制御発
    振器の発振出力信号との位相を比較し、前記基準クロッ
    ク信号と前記電圧制御発振器の発振出力信号との位相差
    を表す位相差検出信号を出力する位相比較回路と、 前記位相比較回路から出力された位相差検出信号を基に
    して、前記電圧制御発振器の周波数を制御する発振周波
    数制御回路とを備え、 前記電圧制御発振器は、第１及び第２の電流源を有して
    おり、この第１及び第２の電流源の電流量の和によって
    遅延時間が決定されるものであり、 前記第１の電流源は、前記発振周波数制御回路によって
    電流量が制御される一方、前記第２の電流源は、定電圧
    電源回路によって電流量が制御されることを特徴とする
    ＰＬＬ回路。
11. 【請求項１１】 電圧制御発振器の発振周波数を安定制
    御するＰＬＬ（フェーズロックループ）回路であって、 前記電圧制御発振器は、電流源とこの電流源の出力電流
    に対する抵抗となる負荷抵抗素子とを有しており、前記
    電流源の電流量及び前記負荷抵抗素子の抵抗値によって
    遅延時間が決定されるものであり、 周波数が一定である基準クロック信号と前記電圧制御発
    振器の発振出力信号との位相を比較し、前記基準クロッ
    ク信号と前記電圧制御発振器の発振出力信号との位相差
    を表す位相差検出信号を出力する位相比較回路と、 前記位相比較回路から出力された位相差検出信号を基に
    して、前記電圧制御発振器が有する電流源の電流量を制
    御する第１の制御回路と、 前記電圧制御発振器及び前記第１の制御回路に与えられ
    る電圧の変動を検知し、この電圧の変動による前記電圧
    制御発振器の発振周波数の変化が抑制されるよう，前記
    電圧制御発振器が有する負荷抵抗素子の抵抗値を制御す
    る第２の制御回路とを備えていることを特徴とするＰＬ
    Ｌ回路。