JP6687298B1 - 時間デジタル変換器 - Google Patents
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Abstract
時間デジタル変換器（１００，１００ａ，１００ｂ）は、第１のフリップフロップ群（１２１）が有する第１から第Ｎ（Ｎは２以上の自然数）までのＤ型フリップフロップ回路（１２１−１，１２１−２，１２１−３，・・・，１２１−Ｎ）の各Ｄ端子が、位相情報供給部（１１０）が出力するデジタル信号が入力され、第１の遅延素子（１３０−１）の一端に接続され、第１のＤ型フリップフロップ回路（１２１−１）のＣ端子が、第１の遅延素子（１３０−１）の他端に接続され、第１の遅延素子（１３０−１）の他端が、入力端子（１０１）に接続され、Ｎが３以上の自然数である場合、第Ｊ＋１（Ｊは２以上且つＮ−１以下の自然数）のＤ型フリップフロップ回路の各Ｃ端子が、第Ｊの遅延素子の一端に接続され、第２のＤ型フリップフロップ回路（１２１−２）のＣ端子が、第Ｊ−１の遅延素子の一端は、第Ｊの遅延素子の他端に接続されたものである。
Description
この発明は、時間デジタル変換器に関するものである。
時間デジタル変換器は、直列に接続された各遅延素子間の位相情報を、２つの信号が入力された各タイミングにおいて取得し、取得した位相情報が示す２つの信号の位相差から、入力された２つの信号の時間間隔を演算するものである。
時間デジタル変換器の分解能は、使用するインバータ素子のインバータ遅延時間τに基づいて決定される。時間デジタル変換器が、回路に工夫の無い一般的なものである場合、時間デジタル変換器の最小分解能はτとなる。時間デジタル変換器は、使用するトランジスタのゲート長を短くすることにより、より小さい分解能となる。ところが、例えば、トランジスタのゲート長が既に最小のゲート長である場合、時間デジタル変換器は、より小さな半導体プロセスにより製造されたトランジスタを用いる必要がある。
時間デジタル変換器の分解能は、使用するインバータ素子のインバータ遅延時間τに基づいて決定される。時間デジタル変換器が、回路に工夫の無い一般的なものである場合、時間デジタル変換器の最小分解能はτとなる。時間デジタル変換器は、使用するトランジスタのゲート長を短くすることにより、より小さい分解能となる。ところが、例えば、トランジスタのゲート長が既に最小のゲート長である場合、時間デジタル変換器は、より小さな半導体プロセスにより製造されたトランジスタを用いる必要がある。
この問題点を解決するために、特許文献１には、それぞれが、直列に接続された複数の遅延素子を有する２個の遅延列を備え、一方の遅延列に入力される第１の信号を１／２τ分遅延させ、各遅延素子間の位相差を取得することにより分解能を向上させる時間デジタル変換器が開示されている。
しかしながら，特許文献１に開示されている時間デジタル変換器は、遅延列ごとに複数の遅延素子が必要となるため、回路規模が増大してしまうという問題点がある。
この発明は、上述の問題点を解決するためのもので、第１信号と第２信号との間の時間間隔の測定において、回路規模を増大させることなく分解能を向上させることができる時間デジタル変換器を提供することを目的としている。
この発明に係る時間デジタル変換器は、第１信号又は第２信号が入力される入力端子と、インバータ遅延時間を有するインバータ素子を有し、前記インバータ遅延時間に相当する分だけ位相がずれた互いに異なる位相を有する複数のデジタル信号を出力する位相情報供給部と、第１から第Ｎ（Ｎは２以上の自然数）までのＤ型フリップフロップ回路を有する第１のフリップフロップ群と、それぞれが、前記インバータ遅延時間の（Ｎ＋１）／Ｎ倍の時間を遅延させる第１から第Ｎ−１までの遅延素子と、前記第１のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路のそれぞれのＱ端子が出力する値に基づいて、前記入力端子に入力される前記第１信号と前記第２信号との間の時間間隔を演算する演算部と、を備え、前記第１のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記位相情報供給部が出力する複数の前記デジタル信号のうちの１つの前記デジタル信号が入力され、前記第１のフリップフロップ群が有する前記第２のＤ型フリップフロップ回路のＣ端子は、前記第１の遅延素子の一端に接続され、前記第１のフリップフロップ群が有する前記第１のＤ型フリップフロップ回路のＣ端子は、前記第１の遅延素子の他端に接続され、前記第１の遅延素子の他端は、前記入力端子に接続され、Ｎが３以上の自然数である場合、前記第１のフリップフロップ群が有する前記第Ｊ＋１（Ｊは２以上且つＮ−１以下の自然数）のＤ型フリップフロップ回路の各Ｃ端子は、前記第Ｊの遅延素子の一端に接続され、前記第Ｊ−１の遅延素子の一端は、前記第Ｊの遅延素子の他端に接続されている。
この発明によれば、第１信号と第２信号との間の時間間隔の測定において、回路規模を増大させることなく分解能を向上させることができる。
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。
実施の形態１．
図１及び図２を参照して実施の形態１に係る時間デジタル変換器１００について説明する。
図１を参照して、実施の形態１に係る時間デジタル変換器１００の要部の構成の一例を説明する。
図１は、実施の形態１に係る時間デジタル変換器１００の要部の構成の一例を示す図である。
実施の形態１に係る時間デジタル変換器１００は、入力端子１０１と、位相情報供給部１１０、５個のフリップフロップ群１２１，１２２，１２３，１２４，１２５、１個の遅延素子１３０−１、波数計測部１４０、及び演算部１５０を備えるものである。
図１及び図２を参照して実施の形態１に係る時間デジタル変換器１００について説明する。
図１を参照して、実施の形態１に係る時間デジタル変換器１００の要部の構成の一例を説明する。
図１は、実施の形態１に係る時間デジタル変換器１００の要部の構成の一例を示す図である。
実施の形態１に係る時間デジタル変換器１００は、入力端子１０１と、位相情報供給部１１０、５個のフリップフロップ群１２１，１２２，１２３，１２４，１２５、１個の遅延素子１３０−１、波数計測部１４０、及び演算部１５０を備えるものである。
実施の形態１に係る時間デジタル変換器１００は、一例として、第１から第５までの５個のフリップフロップ群１２１，１２２，１２３，１２４，１２５を備えるものである。
時間デジタル変換器１００が備えるフリップフロップ群の数は、５個に限定されるものではなく、２個以上であれば、４個以下でも、６個以上であっても良い。すなわち、時間デジタル変換器１００は、第１から第Ｍ（Ｍは２以上の自然数）までのＭ個のフリップフロップ群を備えるものであれば良い。
時間デジタル変換器１００が備えるフリップフロップ群の数は、５個に限定されるものではなく、２個以上であれば、４個以下でも、６個以上であっても良い。すなわち、時間デジタル変換器１００は、第１から第Ｍ（Ｍは２以上の自然数）までのＭ個のフリップフロップ群を備えるものであれば良い。
図１に示す時間デジタル変換器１００は、一例として、第１から第５までの５個のフリップフロップ群１２１，１２２，１２３，１２４，１２５のそれぞれが、第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、及び第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の２個のＤ型フリップフロップ回路を有するものである。
時間デジタル変換器１００の第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有するＤ型フリップフロップ回路の数は、２個に限定されるものではなく、２個以上であれば、３個以上であっても良い。すなわち、時間デジタル変換器１００は、第１から第ＭまでのＭ個のフリップフロップ群が、それぞれ、第１から第Ｎ（Ｎは２以上の自然数）までのＮ個のＤ型フリップフロップ回路を有するものであれば良い。
時間デジタル変換器１００の第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有するＤ型フリップフロップ回路の数は、２個に限定されるものではなく、２個以上であれば、３個以上であっても良い。すなわち、時間デジタル変換器１００は、第１から第ＭまでのＭ個のフリップフロップ群が、それぞれ、第１から第Ｎ（Ｎは２以上の自然数）までのＮ個のＤ型フリップフロップ回路を有するものであれば良い。
図１に示す時間デジタル変換器１００は、一例として、位相情報供給部１１０が、第１から第５までの５個のインバータ素子１１１，１１２，１１３，１１４，１１５を有するリングオシレータにより構成されたものである。図１に示す位相情報供給部１１０は、第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５のそれぞれのインバータ遅延時間τに相当する分だけ位相がずれた互いに異なる位相を有する第１から第５までのデジタル信号を生成し、生成した第１から第５までのデジタル信号を出力するものである。図１に示す時間デジタル変換器１００は、位相情報供給部１１０が有する第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５にそれぞれ入力される信号が、第１から第５までのデジタル信号として出力される。
リングオシレータにより構成された位相情報供給部１１０が有するインバータ素子の数は、５個に限定されるものでない。位相情報供給部１１０が、入力された信号をインバータ遅延時間τだけ遅延させる１個以上のインバータ素子を有し、インバータ遅延時間τに相当する分だけ位相がずれた互いに異なる位相を有するデジタル信号を、時間デジタル変換器１００が備えるフリップフロップ群の数と同数だけ出力するものであれば、インバータ素子の数は、４個以下であっても６個以上であっても良い。すなわち、位相情報供給部１１０は、フリップフロップ群がＭ個であり、且つ、位相情報供給がリングオシレータにより構成される場合、それぞれの遅延時間が所定時間である第１から第ＭまでのＭ個のインバータ素子を有するものであれば良い。なお、位相情報供給部１１０をリングオシレータにより構成により構成する場合、位相情報供給部１１０が有するインバータ素子の数が奇数であることは言うまでもない。
また、位相情報供給部１１０は、リングオシレータにより構成されたものに限定されるものでもない。具体的には、例えば、位相情報供給部１１０は、不図示のデジタル信号発振器等から入力された所定周期のデジタル信号を用いて、インバータ遅延時間τに相当する分だけ位相がずれた互いに異なる位相を有するデジタル信号を、時間デジタル変換器１００が備えるフリップフロップ群の数と同数だけ出力するものであっても良い。
すなわち、時間デジタル変換器１００がＭ個のフリップフロップ群を備える場合、位相情報供給部１１０は、第１から第Ｍ−１までのＭ−１個のインバータ素子を備え、インバータ遅延時間τである所定時間に相当する分だけ位相がずれた互いに異なる位相を有する第１から第ＭまでのＭ個のデジタル信号を出力するものであれば良い。
すなわち、時間デジタル変換器１００がＭ個のフリップフロップ群を備える場合、位相情報供給部１１０は、第１から第Ｍ−１までのＭ−１個のインバータ素子を備え、インバータ遅延時間τである所定時間に相当する分だけ位相がずれた互いに異なる位相を有する第１から第ＭまでのＭ個のデジタル信号を出力するものであれば良い。
図１に示す時間デジタル変換器１００は、一例として、位相情報供給部１１０が出力した第１から第５までのデジタル信号が、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、及び第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２のＤ端子にそれぞれ入力されるものである。
時間デジタル変換器１００は、フリップフロップ群の数が、５個に限定されるものではなく、また、位相情報供給部１１０が、時間デジタル変換器１００が備えるフリップフロップ群の数と同数だけデジタル信号を出力するものであれば良い。そのため、時間デジタル変換器１００がＭ個のフリップフロップ群の備えたものである場合、時間デジタル変換器１００は、位相情報供給部１１０が出力する第Ｋ（Ｋは１以上且つＭ以下の自然数）のデジタル信号が、第Ｋのフリップフロップ群が有するの第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子に入力されるものであれば良い。
より具体的には、時間デジタル変換器１００がＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、時間デジタル変換器１００は、以下のように構成される。
時間デジタル変換器１００は、それぞれの遅延時間が所定時間である第１から第Ｍ−１までのＭ−１個のインバータ素子を有する。
第２のフリップフロップ群１２２が有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、第１のインバータ素子１１１の一端に接続される。
第１のフリップフロップ群１２１が有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、第１のインバータ素子１１１の他端に接続される。
Ｍが３以上の自然数である場合、第Ｌ＋１（Ｌは２以上且つＭ−１以下の自然数）のフリップフロップ群が有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、第Ｌのインバータ素子の一端に接続される。
Ｍが３以上の自然数である場合、第Ｌ−１のインバータ素子の一端は、第Ｌのインバータ素子の他端と接続される。
時間デジタル変換器１００は、それぞれの遅延時間が所定時間である第１から第Ｍ−１までのＭ−１個のインバータ素子を有する。
第２のフリップフロップ群１２２が有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、第１のインバータ素子１１１の一端に接続される。
第１のフリップフロップ群１２１が有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、第１のインバータ素子１１１の他端に接続される。
Ｍが３以上の自然数である場合、第Ｌ＋１（Ｌは２以上且つＭ−１以下の自然数）のフリップフロップ群が有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、第Ｌのインバータ素子の一端に接続される。
Ｍが３以上の自然数である場合、第Ｌ−１のインバータ素子の一端は、第Ｌのインバータ素子の他端と接続される。
また、フリップフロップ群がＭ個であり、且つ、位相情報供給がリングオシレータにより構成される場合、時間デジタル変換器１００は、上述の構成に加えて、以下のように構成される。
位相情報供給部１１０は、上述のＭ−１個のインバータ素子に加えて、遅延時間が所定時間である第Ｍのインバータ素子を有する。
第Ｍのインバータ素子の一端は、第１のインバータ素子１１１の他端に接続される。
第Ｍのインバータ素子の他端は、第Ｍ−１のインバータ素子の一端に接続される。
以上のように構成することにより、位相情報供給部１１０は、第１から第Ｍのインバータ素子に入力される信号、又は、第１から第Ｍのインバータ素子から出力される信号をデジタル信号として出力することにより、第１から第Ｍのインバータ素子のそれぞれのインバータ遅延時間τに相当する分だけ位相がずれた互いに異なる位相を有する第１から第ＭまでのＭ個のデジタル信号を出力することができる。
位相情報供給部１１０は、上述のＭ−１個のインバータ素子に加えて、遅延時間が所定時間である第Ｍのインバータ素子を有する。
第Ｍのインバータ素子の一端は、第１のインバータ素子１１１の他端に接続される。
第Ｍのインバータ素子の他端は、第Ｍ−１のインバータ素子の一端に接続される。
以上のように構成することにより、位相情報供給部１１０は、第１から第Ｍのインバータ素子に入力される信号、又は、第１から第Ｍのインバータ素子から出力される信号をデジタル信号として出力することにより、第１から第Ｍのインバータ素子のそれぞれのインバータ遅延時間τに相当する分だけ位相がずれた互いに異なる位相を有する第１から第ＭまでのＭ個のデジタル信号を出力することができる。
図１に示す時間デジタル変換器１００は、一例として、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が、それぞれ、第１から第２までの２個のＤ型フリップフロップ回路を有するものであるため、第１の遅延素子１３０−１である遅延素子１３０−１を１個有する。
時間デジタル変換器１００が有する遅延素子１３０−１の数は、１個に限定されるものではなく、少なくとも、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ有するＤ型フリップフロップ回路の数から１を減じた数と同数であれば良い。すなわち、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が、第１から第ＮまでのＮ個のＤ型フリップフロップ回路を有する場合、時間デジタル変換器１００は、直列接続された第１から第Ｎ−１までのＮ−１個の遅延素子を有するものであれば良い。
図１に示す時間デジタル変換器１００は、一例として、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が、それぞれ、第１から第２までの２個のＤ型フリップフロップ回路を有するものであるため、第１の遅延素子１３０−１は、位相情報供給部１１０が有する第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５のそれぞれのインバータ遅延時間τの３／２倍の時間を遅延させるように設定されたものである。
第１の遅延素子１３０−１が遅延させるように設定される時間は、インバータ遅延時間τの３／２倍に限るものではなく、時間デジタル変換器１００が備える第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有するＤ型フリップフロップ回路の数に基づいて決定される。
具体的には、時間デジタル変換器１００が備える第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれＮ個のＤ型フリップフロップ回路を有する場合、第１から第Ｎ−１までの遅延素子のそれぞれが遅延させる時間は、所定時間の（Ｎ＋１）／Ｎ倍の時間であれば良い。より具体的には、時間デジタル変換器１００が備える第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がＮ個のＤ型フリップフロップ回路を有する場合、第１から第Ｎ−１までの遅延素子のそれぞれが遅延させる時間は、位相情報供給部１１０が有する第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５のそれぞれのインバータ遅延時間τの（Ｎ＋１）／Ｎ倍の時間であれば良い。
具体的には、時間デジタル変換器１００が備える第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれＮ個のＤ型フリップフロップ回路を有する場合、第１から第Ｎ−１までの遅延素子のそれぞれが遅延させる時間は、所定時間の（Ｎ＋１）／Ｎ倍の時間であれば良い。より具体的には、時間デジタル変換器１００が備える第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がＮ個のＤ型フリップフロップ回路を有する場合、第１から第Ｎ−１までの遅延素子のそれぞれが遅延させる時間は、位相情報供給部１１０が有する第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５のそれぞれのインバータ遅延時間τの（Ｎ＋１）／Ｎ倍の時間であれば良い。
図１に示す時間デジタル変換器１００は、一例として、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子が、第１の遅延素子１３０−１の一端に接続され、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子が、第１の遅延素子１３０−１の他端に接続されたものである。
時間デジタル変換器１００は、フリップフロップ群の数が、５個に限定されるものではなく、また、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ有するＤ型フリップフロップ回路の数が、２個に限定されるものではない。時間デジタル変換器１００がＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、時間デジタル変換器１００は、第１から第Ｍまでのフリップフロップ群が有する第２のＤ型フリップフロップ回路の各Ｃ端子が、第１の遅延素子１３０−１の一端に接続され、第１から第Ｍまでのフリップフロップ群が有する第１のＤ型フリップフロップ回路の各Ｃ端子が、第１の遅延素子１３０−１の他端に接続され、Ｎが３以上の自然数である場合、第１から第Ｍまでのフリップフロップ群が有する第Ｊ＋１（Ｊは２以上且つＮ−１以下の自然数）のＤ型フリップフロップ回路の各Ｃ端子が、第Ｊの遅延素子の一端に接続されるものであれば良い。
図１に示す波数計測部１４０は、位相情報供給部１１０が出力する第５のデジタル信号を受けて、第１のデジタル信号の波数を計測するものである。波数計測部１４０が波数を計測するためのデジタル信号は、第５のデジタル信号に限定されるものではなく、位相情報供給部１１０が出力する複数のデジタル信号のうちいずれのデジタル信号であっても良い。
図１に示す演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、及び第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子、並びに、波数計測部１４０に接続されている。
時間デジタル変換器１００は、フリップフロップ群の数が、５個に限定されるものではなく、また、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ有するＤ型フリップフロップ回路の数が、２個に限定されるものではない。時間デジタル変換器１００がＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、演算部１５０は、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子に接続されるものであれば良い。
演算部１５０は、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子が出力する値に基づいて、入力端子１０１に入力された第１信号と第２信号との間の時間間隔を演算する。
時間デジタル変換器１００は、フリップフロップ群の数が、５個に限定されるものではなく、また、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ有するＤ型フリップフロップ回路の数が、２個に限定されるものではない。時間デジタル変換器１００がＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、演算部１５０は、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子に接続されるものであれば良い。
演算部１５０は、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子が出力する値に基づいて、入力端子１０１に入力された第１信号と第２信号との間の時間間隔を演算する。
演算部１５０は、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子が出力する値と、波数計測部１４０が計測したデジタル信号の波数とに基づいて、入力端子１０１に入力された第１信号と第２信号との間の時間間隔を演算しても良い。
演算部１５０が、当該Ｄ型フリップフロップ回路の各Ｑ端子が出力する値と、波数計測部１４０が計測したデジタル信号の波数とに基づいて、第１信号と第２信号との間の時間間隔を演算するように構成することで、時間デジタル変換器１００は、第１信号と第２信号との間の時間間隔が、位相情報供給部１１０が出力する第１のデジタル信号等のデジタル信号の周期より長い場合であっても、回路規模を増大させることなく、第１信号と第２信号との間の時間間隔を測定できる。
演算部１５０が、当該Ｄ型フリップフロップ回路の各Ｑ端子が出力する値と、波数計測部１４０が計測したデジタル信号の波数とに基づいて、第１信号と第２信号との間の時間間隔を演算するように構成することで、時間デジタル変換器１００は、第１信号と第２信号との間の時間間隔が、位相情報供給部１１０が出力する第１のデジタル信号等のデジタル信号の周期より長い場合であっても、回路規模を増大させることなく、第１信号と第２信号との間の時間間隔を測定できる。
図２を参照して、図１に示す時間デジタル変換器１００の動作について説明する。
図２は、図１に示す時間デジタル変換器１００における位相情報供給部１１０が出力するデジタル信号の時間変化、並びに、各Ｄ型フリップフロップ回路のＣ端子に入力される第１信号及び第２信号のタイミングの一例を示すタイミングチャートである。
図２は、図１に示す時間デジタル変換器１００における位相情報供給部１１０が出力するデジタル信号の時間変化、並びに、各Ｄ型フリップフロップ回路のＣ端子に入力される第１信号及び第２信号のタイミングの一例を示すタイミングチャートである。
図２の上段に示すタイミングチャートは、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１に入力される第１から第５までのデジタル信号の時間変化を示すものである。また、図２の下段に示すタイミングチャートは、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２に入力される第１から第５までのデジタル信号の時間変化を示すものである。
図１に示す時間デジタル変換器１００は、一例として、第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５を有するリングオシレータにより構成されているため、図２に示す第１から第５までのデジタル信号の状態は、インバータ遅延時間τが経過するごとに、第１から第５までのいずれかのデジタル信号において変化する。
図１に示す時間デジタル変換器１００は、一例として、第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５を有するリングオシレータにより構成されているため、図２に示す第１から第５までのデジタル信号の状態は、インバータ遅延時間τが経過するごとに、第１から第５までのいずれかのデジタル信号において変化する。
以下、第１信号と第２信号との間の時間間隔が１／２τである第１信号及び第２信号が、図２の上段のタイミングチャートに示すタイミングで入力端子１０１に入力された場合について説明する。
第１信号が、図２の上段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子に入力されたとき、第１から第５までのデジタル信号の状態は、それぞれ、０、１、０、１、及び１（以下、「“０１０１１”」のように５ビットのデジタル値にて表記する。）となっている。このため、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値は、０，１，０，１、及び１（以下、「“０１０１１”」のように５ビットのデジタル値にて表記する。）となる。
例えば、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値が“０００００”から“０１０１１”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
第１信号が、図２の上段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子に入力されたとき、第１から第５までのデジタル信号の状態は、それぞれ、０、１、０、１、及び１（以下、「“０１０１１”」のように５ビットのデジタル値にて表記する。）となっている。このため、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値は、０，１，０，１、及び１（以下、「“０１０１１”」のように５ビットのデジタル値にて表記する。）となる。
例えば、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値が“０００００”から“０１０１１”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
次に、第２信号は、第１信号が入力されてから１／２τ後に入力される。第２信号が、図２の上段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子に入力されたとき、第１から第５までのデジタル信号の状態は、“０１０１１”であるため、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値は、“０１０１１”となる。
なお、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子は、第１信号が入力されたときに“０１０１１”を出力しているため、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得することができない。
なお、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子は、第１信号が入力されたときに“０１０１１”を出力しているため、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得することができない。
第１信号及び第２信号は、それぞれ、第１の遅延素子１３０−１により３／２τ遅延させられて、図２の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力される。
第１信号が、図２の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値は、“０１０１０”となる。
例えば、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値が“０００００”から“０１０１０”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
第１信号が、図２の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値は、“０１０１０”となる。
例えば、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値が“０００００”から“０１０１０”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
次に、第２信号は、第１信号が入力されてから１／２τ後に入力される。第２信号が、図２の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値は、“１１０１０”となる。
第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子は、第１信号が入力されたときに“０１０１０”を出力しているため、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値が“０１０１０”から“１１０１０”に変化したことにより、第２信号が入力されたタイミングを取得することができる。
第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子は、第１信号が入力されたときに“０１０１０”を出力しているため、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値が“０１０１０”から“１１０１０”に変化したことにより、第２信号が入力されたタイミングを取得することができる。
演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、及び第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値に基づいて、第１信号と第２信号との間の時間間隔を演算する。
図２に示した例では、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値が“０１０１０”から“１１０１０”に変化したことから、第１信号と第２信号との間の時間間隔が２τ未満であることを判定する。更に、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得できなかったことから、第１信号と第２信号との間の時間間隔がτ未満であることを判定することにより、第１信号と第２信号との間の時間間隔を演算する。
図２に示した例では、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値が“０１０１０”から“１１０１０”に変化したことから、第１信号と第２信号との間の時間間隔が２τ未満であることを判定する。更に、演算部１５０は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得できなかったことから、第１信号と第２信号との間の時間間隔がτ未満であることを判定することにより、第１信号と第２信号との間の時間間隔を演算する。
第１信号及び第２信号は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子への入力に対して、第１の遅延素子１３０−１により３／２τ遅延させられて、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５が有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力されることから、第１信号と第２信号との間の時間間隔が１／２τ以上であれば、演算部１５０は、第１信号及び第２信号が入力されたタイミングを取得することができる。すなわち、時間デジタル変換器１００は、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ２個のＤ型フリップフロップ回路を有する場合、第１信号と第２信号との間の時間間隔を１／２τの分解能で測定することができる。また、時間デジタル変換器１００は、当該場合、第１信号と第２信号との間の時間間隔を１／２τの測定誤差で測定することができる。
実施の形態２．
図３及び図４を参照して実施の形態２に係る時間デジタル変換器１００について説明する。
実施の形態２に係る時間デジタル変換器１００は、実施の形態１に係る時間デジタル変換器１００が、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ２個のＤ型フリップフロップ回路を有するのに対して、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ３個のＤ型フリップフロップ回路を有するものである。
図３及び図４を参照して実施の形態２に係る時間デジタル変換器１００について説明する。
実施の形態２に係る時間デジタル変換器１００は、実施の形態１に係る時間デジタル変換器１００が、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ２個のＤ型フリップフロップ回路を有するのに対して、第１から第５までのフリップフロップ群１２１，１２２，１２３，１２４，１２５がそれぞれ３個のＤ型フリップフロップ回路を有するものである。
図３を参照して、実施の形態２に係る時間デジタル変換器１００の要部の構成の一例を説明する。
図３は、実施の形態２に係る時間デジタル変換器１００の要部の構成の一例を示す図である。
実施の形態２に係る時間デジタル変換器１００の構成において、実施の形態１に係る時間デジタル変換器１００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図１に記載した符号と同じ符号を付した図３の構成については、説明を省略する。
実施の形態２に係る時間デジタル変換器１００ａは、入力端子１０１と、位相情報供給部１１０、５個のフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａ、２個の遅延素子１３０−１，１３０−２、波数計測部１４０、及び演算部１５０ａを備える。
図３は、実施の形態２に係る時間デジタル変換器１００の要部の構成の一例を示す図である。
実施の形態２に係る時間デジタル変換器１００の構成において、実施の形態１に係る時間デジタル変換器１００と同様の構成については、同じ符号を付して重複した説明を省略する。すなわち、図１に記載した符号と同じ符号を付した図３の構成については、説明を省略する。
実施の形態２に係る時間デジタル変換器１００ａは、入力端子１０１と、位相情報供給部１１０、５個のフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａ、２個の遅延素子１３０−１，１３０−２、波数計測部１４０、及び演算部１５０ａを備える。
実施の形態２に係る時間デジタル変換器１００ａは、一例として、第１から第５までの５個のフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａを備えるものである。
時間デジタル変換器１００ａは、第１から第ＭまでのＭ個のフリップフロップ群を備えるものであれば良い。
時間デジタル変換器１００ａは、第１から第ＭまでのＭ個のフリップフロップ群を備えるものであれば良い。
図３に示す時間デジタル変換器１００ａは、一例として、第１から第５までの５個のフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａのそれぞれが、第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２、及び第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の３個のＤ型フリップフロップ回路を有するものである。
時間デジタル変換器１００ａは、第１から第ＭまでのＭ個のフリップフロップ群が、それぞれ、第１から第ＮまでのＮ個のＤ型フリップフロップ回路を有するものであれば良い。
時間デジタル変換器１００ａは、第１から第ＭまでのＭ個のフリップフロップ群が、それぞれ、第１から第ＮまでのＮ個のＤ型フリップフロップ回路を有するものであれば良い。
図３に示す時間デジタル変換器１００ａは、一例として、位相情報供給部１１０が、第１から第５までの５個のインバータ素子１１１，１１２，１１３，１１４，１１５を有するリングオシレータにより構成されたものである。実施の形態２に係る位相情報供給部１１０は、実施の形態１に係る位相情報供給部１１０と同様であるため、説明を省略する。
図３に示す時間デジタル変換器１００ａは、一例として、位相情報供給部１１０が出力した第１から第５までのデジタル信号が、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがそれぞれ有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２、及び第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３のＤ端子にそれぞれ入力されるものである。
時間デジタル変換器１００ａは、時間デジタル変換器１００ａがＭ個のフリップフロップ群の備えたものである場合、位相情報供給部１１０が出力する第Ｋのデジタル信号が、第Ｋのフリップフロップ群が有するの第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子に入力されるものであれば良い。
時間デジタル変換器１００ａがＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合における時間デジタル変換器１００ａの構成は、実施の形態１で説明したため、説明を省略する。
時間デジタル変換器１００ａは、時間デジタル変換器１００ａがＭ個のフリップフロップ群の備えたものである場合、位相情報供給部１１０が出力する第Ｋのデジタル信号が、第Ｋのフリップフロップ群が有するの第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子に入力されるものであれば良い。
時間デジタル変換器１００ａがＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合における時間デジタル変換器１００ａの構成は、実施の形態１で説明したため、説明を省略する。
図３に示す時間デジタル変換器１００ａは、一例として、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが、それぞれ、第１から第３までの３個のＤ型フリップフロップ回路を有するものであるため、直列接続された第１から第２までの２個の遅延素子１３０−１，１３０−２を有する。
第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが第１から第ＮまでのＮ個のＤ型フリップフロップ回路を有する場合、時間デジタル変換器１００ａは、直列接続された第１から第Ｎ−１までのＮ−１個の遅延素子を有するものであれば良い。
第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが第１から第ＮまでのＮ個のＤ型フリップフロップ回路を有する場合、時間デジタル変換器１００ａは、直列接続された第１から第Ｎ−１までのＮ−１個の遅延素子を有するものであれば良い。
図３に示す時間デジタル変換器１００ａは、一例として、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが、それぞれ、第１から第３までの３個のＤ型フリップフロップ回路を有するものであるため、第１の遅延素子１３０−１及び第２の遅延素子１３０−２は、位相情報供給部１１０が有する第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５のそれぞれのインバータ遅延時間τの４／３倍の時間を遅延させるように設定されたものである。
時間デジタル変換器１００ａが備える第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがＮ個のＤ型フリップフロップ回路を有する場合、第１から第Ｎ−１までの遅延素子のそれぞれが遅延させる時間は、所定時間の（Ｎ＋１）／Ｎ倍の時間であれば良い。より具体的には、時間デジタル変換器１００ａが備える第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがＮ個のＤ型フリップフロップ回路を有する場合、第１から第Ｎ−１までの遅延素子のそれぞれが遅延させる時間は、位相情報供給部１１０が有する第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５のそれぞれのインバータ遅延時間τの（Ｎ＋１）／Ｎ倍の時間であれば良い。
時間デジタル変換器１００ａが備える第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがＮ個のＤ型フリップフロップ回路を有する場合、第１から第Ｎ−１までの遅延素子のそれぞれが遅延させる時間は、所定時間の（Ｎ＋１）／Ｎ倍の時間であれば良い。より具体的には、時間デジタル変換器１００ａが備える第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがＮ個のＤ型フリップフロップ回路を有する場合、第１から第Ｎ−１までの遅延素子のそれぞれが遅延させる時間は、位相情報供給部１１０が有する第１から第５までのインバータ素子１１１，１１２，１１３，１１４，１１５のそれぞれのインバータ遅延時間τの（Ｎ＋１）／Ｎ倍の時間であれば良い。
図３に示す時間デジタル変換器１００ａは、一例として、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｃ端子が、第２の遅延素子１３０−２の一端に接続され、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子が、第１の遅延素子１３０−１の一端に接続され、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子が、第１の遅延素子１３０−１の他端に接続されたものである。
時間デジタル変換器１００ａがＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、時間デジタル変換器１００ａは、第１から第Ｍまでのフリップフロップ群が有する第２のＤ型フリップフロップ回路の各Ｃ端子が、第１の遅延素子１３０−１の一端に接続され、第１から第Ｍまでのフリップフロップ群が有する第１のＤ型フリップフロップ回路の各Ｃ端子が、第１の遅延素子１３０−１の他端に接続され、Ｎが３以上の自然数である場合、第１から第Ｍまでのフリップフロップ群が有する第Ｊ＋１のＤ型フリップフロップ回路の各Ｃ端子が、第Ｊの遅延素子１３０−１の一端に接続されるものであれば良い。
図３に示す演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがそれぞれ有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２、及び第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子、並びに、波数計測部１４０に接続されている。
時間デジタル変換器１００ａがＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、演算部１５０ａは、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子に接続されるものであれば良い。また、時間デジタル変換器１００ａがＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、演算部１５０ａは、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子に加えて、波数計測部１４０に接続されたものであっても良い。
演算部１５０ａは、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子が出力する値に基づいて、入力端子１０１に入力された第１信号と第２信号との間の時間間隔を演算する。
時間デジタル変換器１００ａがＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、演算部１５０ａは、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子に接続されるものであれば良い。また、時間デジタル変換器１００ａがＭ個のフリップフロップ群の備え、Ｍ個のフリップフロップ群がそれぞれＮ個のＤ型フリップフロップ回路を有するものである場合、演算部１５０ａは、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子に加えて、波数計測部１４０に接続されたものであっても良い。
演算部１５０ａは、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子が出力する値に基づいて、入力端子１０１に入力された第１信号と第２信号との間の時間間隔を演算する。
演算部１５０ａは、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子が出力する値と、波数計測部１４０が計測したデジタル信号の波数とに基づいて、入力端子１０１に入力された第１信号と第２信号との間の時間間隔を演算しても良い。
図４を参照して、図３に示す時間デジタル変換器１００ａの動作について説明する。
図４は、図３に示す時間デジタル変換器１００ａにおける位相情報供給部１１０が出力するデジタル信号の時間変化、並びに、各Ｄ型フリップフロップ回路のＣ端子に入力される第１信号及び第２信号のタイミングの一例を示すタイミングチャートである。
図４は、図３に示す時間デジタル変換器１００ａにおける位相情報供給部１１０が出力するデジタル信号の時間変化、並びに、各Ｄ型フリップフロップ回路のＣ端子に入力される第１信号及び第２信号のタイミングの一例を示すタイミングチャートである。
図４の上段に示すタイミングチャートは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１に入力される第１から第５までのデジタル信号の時間変化を示すものである。また、図４の中段に示すタイミングチャートは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２に入力される第１から第５までのデジタル信号の時間変化を示すものである。また、図４の下段に示すタイミングチャートは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３に入力される第１から第５までのデジタル信号の時間変化を示すものである。
図３に示す時間デジタル変換器１００ａは、一例として、５個のインバータ素子１１１，１１２，１１３，１１４，１１５を有するリングオシレータにより構成されているため、図４に示す第１から第５までのデジタル信号の状態は、インバータ遅延時間τが経過するごとに、第１から第５までのいずれかのデジタル信号において変化する。
図３に示す時間デジタル変換器１００ａは、一例として、５個のインバータ素子１１１，１１２，１１３，１１４，１１５を有するリングオシレータにより構成されているため、図４に示す第１から第５までのデジタル信号の状態は、インバータ遅延時間τが経過するごとに、第１から第５までのいずれかのデジタル信号において変化する。
以下、第１信号と第２信号との間の時間間隔が１／３τである第１信号及び第２信号が、図４の上段のタイミングチャートに示すタイミングで入力端子１０１に入力された場合について説明する。
第１信号が、図４の上段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値は、“０１０１１”となる。
例えば、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値が“０００００”から“０１０１１”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
第１信号が、図４の上段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値は、“０１０１１”となる。
例えば、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値が“０００００”から“０１０１１”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
次に、第２信号は、第１信号が入力されてから１／３τ後に入力される。第２信号が、図４の上段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値は、“０１０１１”となる。
なお、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子は、第１信号が入力されたときに“０１０１１”を出力しているため、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得することができない。
なお、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子は、第１信号が入力されたときに“０１０１１”を出力しているため、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得することができない。
第１信号及び第２信号は、それぞれ、第１の遅延素子１３０−１により４／３τ遅延させられて、図４の中段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力される。
第１信号が、図４の中段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値は、“０１０１０”となる。
例えば、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値が“０００００”から“０１０１０”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
第１信号が、図４の中段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値は、“０１０１０”となる。
例えば、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値が“０００００”から“０１０１０”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
次に、第２信号は、第１信号が入力されてから１／３τ後に入力される。
第２信号が、図４の中段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値は、“０１０１０”となる。
なお、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子は、第１信号が入力されたときに“０１０１０”を出力しているため、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得することができない。
第２信号が、図４の中段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値は、“０１０１０”となる。
なお、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子は、第１信号が入力されたときに“０１０１０”を出力しているため、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得することができない。
第１信号及び第２信号は、それぞれ、第１の遅延素子１３０−１と第２の遅延素子１３０−２とにより８／３τ遅延させられて、図４の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｃ端子に入力される。
第１信号が、図４の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値は、“１１０１０”となる。
例えば、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値が“０００００”から“１１０１０”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
第１信号が、図４の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値は、“１１０１０”となる。
例えば、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する初期値が全て０となるようにリセットされている場合、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値が“０００００”から“１１０１０”に変化したことにより、第１信号が入力されたタイミングを取得することができる。
次に、第２信号は、第１信号が入力されてから１／３τ後に入力される。
第２信号が、図４の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値は、“１００１０”となる。
第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子は、第１信号が入力されたときに“１１０１０”を出力しているため、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値が“１１０１０”から“１００１０”に変化したことにより、第２信号が入力されたタイミングを取得することができる。
第２信号が、図４の下段のタイミングチャートに示すタイミングで、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｃ端子に入力されたとき、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値は、“１００１０”となる。
第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子は、第１信号が入力されたときに“１１０１０”を出力しているため、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値が“１１０１０”から“１００１０”に変化したことにより、第２信号が入力されたタイミングを取得することができる。
演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２、及び第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値に基づいて、第１信号と第２信号との間の時間間隔を演算する。
図４に示した例では、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｑ端子が出力する値が“０１０１０”から“１１０１０”に変化したことから、第１信号と第２信号との間の時間間隔が２τ未満であることを判定する。更に、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得できなかったことから、第１信号と第２信号との間の時間間隔がτ未満であることを判定する。更に、演算部１５０ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｑ端子が出力する値に基づいて、第２信号が入力されたタイミングを取得できなかったことから、第１信号と第２信号との間の時間間隔が２／３τ未満であることを判定することにより第１信号と第２信号との間の時間間隔を演算する。
第１信号及び第２信号は、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子への入力に対して、第１の遅延素子１３０−１により４／３τ遅延させられて、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２の各Ｃ端子に入力される。また、第１信号及び第２信号は、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１の各Ｃ端子への入力に対して、第１の遅延素子１３０−１により８／３τ遅延させられて、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｃ端子に入力される。
第１信号及び第２信号が、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａが有する第１のＤ型フリップフロップ回路１２１−１，１２２−１，１２３−１，１２４−１，１２５−１、第２のＤ型フリップフロップ回路１２１−２，１２２−２，１２３−２，１２４−２，１２５−２、及び第３のＤ型フリップフロップ回路１２１−３，１２２−３，１２３−３，１２４−３，１２５−３の各Ｃ端子への入力されることから、第１信号と第２信号との間の時間間隔が１／３τ以上であれば、演算部１５０ａは、第１信号及び第２信号が入力されたタイミングを取得することができる。すなわち、時間デジタル変換器１００ａは、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがそれぞれ３個のＤ型フリップフロップ回路を有する場合、第１信号と第２信号との間の時間間隔を１／３τの分解能で測定することができる。また、時間デジタル変換器１００ａは、当該場合、第１信号と第２信号との間の時間間隔を１／３τの測定誤差で測定することができる。
実施の形態１及び実施の形態２で説明したように、時間デジタル変換器１００が、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがそれぞれ２個のＤ型フリップフロップ回路を有する場合、第１信号と第２信号との間の時間間隔を１／２τの分解能で測定することができる。また、時間デジタル変換器１００ａが、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがそれぞれ３個のＤ型フリップフロップ回路を有する場合、第１信号と第２信号との間の時間間隔を１／３τの分解能で測定することができる。
時間デジタル変換器１００又は時間デジタル変換器１００ａが、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがそれぞれＮ個のＤ型フリップフロップ回路を有する場合、実施の形態１又は実施の形態２と同様に考えて、第１信号と第２信号との間の時間間隔を１／Ｎτの分解能で測定することができる。
時間デジタル変換器１００又は時間デジタル変換器１００ａが、第１から第５までのフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａがそれぞれＮ個のＤ型フリップフロップ回路を有する場合、実施の形態１又は実施の形態２と同様に考えて、第１信号と第２信号との間の時間間隔を１／Ｎτの分解能で測定することができる。
以上のように、時間デジタル変換器１００又は時間デジタル変換器１００ａは、デジタル信号である第１信号、又は、デジタル信号である第２信号が入力される入力端子１０１と、デジタル信号を出力する位相情報供給部１１０と、それぞれが、第１から第ＮまでのＤ型フリップフロップ回路を有する第１から第ＭまでのＭ個のフリップフロップ群と、それぞれが、所定時間より長い時間を遅延させる直列接続された第１から第Ｎ−１までの遅延素子と、を備え、位相情報供給部１１０は、所定時間に相当する分だけ位相がずれた互いに異なる位相を有する第１から第Ｍまでのデジタル信号を出力し、第Ｋのフリップフロップ群が有するの第１から第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、位相情報供給部１１０が出力する第Ｋのデジタル信号が入力され、第１から第Ｍまでのフリップフロップ群が有する第２のＤ型フリップフロップ回路の各Ｃ端子は、第１の遅延素子１３０−１の一端に接続され、第１から第Ｍまでのフリップフロップ群が有する第１のＤ型フリップフロップ回路の各Ｃ端子は、第１の遅延素子１３０−１の他端に接続され、Ｎが３以上の自然数である場合、第１から第Ｍまでのフリップフロップ群が有する第Ｊ＋１のＤ型フリップフロップ回路の各Ｃ端子は、第Ｊの遅延素子１３０−１の一端に接続されるように構成した。
このように構成することで、時間デジタル変換器１００又は時間デジタル変換器１００ａは、第１信号と第２信号との間の時間間隔の測定において、回路規模を増大させることなく分解能を向上させることができる。
また、時間デジタル変換器１００又は時間デジタル変換器１００ａは、第１から第Ｎ−１までの遅延素子のそれぞれが所定時間の（Ｎ＋１）／Ｎ倍の時間を遅延させるように構成した。
このように構成することで、時間デジタル変換器１００又は時間デジタル変換器１００ａは、第１信号と第２信号との間の時間間隔の測定において、回路規模を増大させることなく分解能を所定時間の１／Ｎ倍まで向上させることができる。
このように構成することで、時間デジタル変換器１００又は時間デジタル変換器１００ａは、第１信号と第２信号との間の時間間隔の測定において、回路規模を増大させることなく分解能を所定時間の１／Ｎ倍まで向上させることができる。
また、時間デジタル変換器１００又は時間デジタル変換器１００ａは、それぞれの遅延時間が所定時間である第１から第Ｍ−１までのインバータ素子を有する位相情報供給部１１０を備え、位相情報供給部１１０は、第１から第Ｍ−１のインバータ素子に入力される信号、又は、第１から第Ｍ−１のインバータ素子から出力される信号をデジタル信号として出力することにより、第１から第Ｍ−１のインバータ素子のそれぞれのインバータ遅延時間τに相当する分だけ位相がずれた互いに異なる位相を有する第１から第ＭまでのＭ個のデジタル信号を出力するように構成した。
このように構成することで、時間デジタル変換器１００又は時間デジタル変換器１００ａは、第１信号と第２信号との間の時間間隔の測定において、回路規模を増大させることなく分解能を第１から第Ｍ−１のインバータ素子のそれぞれのインバータ遅延時間τの１／Ｎ倍まで向上させることができる。
このように構成することで、時間デジタル変換器１００又は時間デジタル変換器１００ａは、第１信号と第２信号との間の時間間隔の測定において、回路規模を増大させることなく分解能を第１から第Ｍ−１のインバータ素子のそれぞれのインバータ遅延時間τの１／Ｎ倍まで向上させることができる。
時間デジタル変換器１００又は時間デジタル変換器１００ａは、位相情報供給部１１０が出力するデジタル信号の波数を計測する波数計測部１４０を備え、演算部１５０ａが、第１から第Ｍまでのフリップフロップ群がそれぞれ有する第１から第ＮまでのＤ型フリップフロップ回路の各Ｑ端子が出力する値と、波数計測部１４０が計測したデジタル信号の波数とに基づいて、入力端子１０１に入力された第１信号と第２信号と時間間隔を演算するように構成しても良い。
このように構成することで、時間デジタル変換器１００又は時間デジタル変換器１００ａは、第１信号と第２信号との間の時間間隔が、位相情報供給部１１０が出力する第１のデジタル信号等のデジタル信号の周期より長い場合であっても、回路規模を増大させることなく、第１信号と第２信号との間の時間間隔を高い分解能で測定できる。
このように構成することで、時間デジタル変換器１００又は時間デジタル変換器１００ａは、第１信号と第２信号との間の時間間隔が、位相情報供給部１１０が出力する第１のデジタル信号等のデジタル信号の周期より長い場合であっても、回路規模を増大させることなく、第１信号と第２信号との間の時間間隔を高い分解能で測定できる。
図５は、フリップフロップ群を１個だけ備えた時間デジタル変換器１００ｂの要部の構成の一例を示す図である。
これまで説明した実施の形態１に係る時間デジタル変換器１００、及び実施の形態２に係る時間デジタル変換器１００ａは、いずれも複数のフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａを備えたものであったが、時間デジタル変換器１００又は時間デジタル変換器１００ａは、図５に示す時間デジタル変換器１００ｂのように、第１のフリップフロップ群１２１であるフリップフロップ群を１個だけ備えたものであっても良い。
これまで説明した実施の形態１に係る時間デジタル変換器１００、及び実施の形態２に係る時間デジタル変換器１００ａは、いずれも複数のフリップフロップ群１２１ａ，１２２ａ，１２３ａ，１２４ａ，１２５ａを備えたものであったが、時間デジタル変換器１００又は時間デジタル変換器１００ａは、図５に示す時間デジタル変換器１００ｂのように、第１のフリップフロップ群１２１であるフリップフロップ群を１個だけ備えたものであっても良い。
すなわち、時間デジタル変換器１００ｂは、デジタル信号である第１信号、又は、デジタル信号である第２信号が入力される入力端子１０１と、デジタル信号を出力する位相情報供給部１１０と、第１から第ＮまでのＤ型フリップフロップ回路１２１−１，１２１−２，１２１−３，・・・，１２１−Ｎを有する第１のフリップフロップ群１２１ｂと、それぞれが、所定時間より長い時間を遅延させる直列接続された第１から第Ｎ−１までの遅延素子１３０−１，１３０−２，・・・，１３０−Ｎ−１と、を備え、第１のフリップフロップ群１２１ｂが有する第１から第ＮまでのＤ型フリップフロップ回路１２１−１，１２１−２，１２１−３，・・・，１２１−Ｎの各Ｄ端子は、位相情報供給部１１０が出力するデジタル信号が入力され、第１のフリップフロップ群１２１ｂが有する第２のＤ型フリップフロップ回路１２１−２のＣ端子は、第１の遅延素子１３０−１の一端に接続され、第１のフリップフロップ群１２１ｂが有する第１のＤ型フリップフロップ回路１２１−１のＣ端子は、第１の遅延素子１３０−１の他端に接続され、第１の遅延素子１３０−１の他端は、入力端子１０１に接続され、Ｎが３以上の自然数である場合、第１のフリップフロップ群１２１ｂが有する第Ｊ＋１のＤ型フリップフロップ回路の各Ｃ端子は、第Ｊの遅延素子の一端に接続され、第Ｊ−１の遅延素子の一端は、第Ｊの遅延素子の他端に接続されるように構成した。
このように構成することで、時間デジタル変換器１００ｂは、第１信号と第２信号との間の時間間隔の測定において、回路規模を増大させることなく分解能を向上させることができる。
なお、この発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
この発明に係る時間デジタル変換器は、位置、距離、速度、温度、若しくは流量等の物理量を計測する計測機器、又は、Ａ／Ｄ変換器等に適用することができる。
１００，１００ａ，１００ｂ 時間デジタル変換器、１０１ 入力端子、１１０ 位相情報供給部、１１１ 第１のインバータ素子、１１２ 第２のインバータ素子、１１３ 第３のインバータ素子、１１４ 第４のインバータ素子、１１５ 第５のインバータ素子、１２１，１２１ａ，１２１ｂ 第１のフリップフロップ群、１２２，１２２ａ 第２のフリップフロップ群、１２３，１２３ａ 第３のフリップフロップ群、１２４，１２４ａ 第４のフリップフロップ群、１２５，１２５ａ 第５のフリップフロップ群、１２１−１，１２２−１，１２３−１，１２４−１，１２５−１ 第１のＤ型フリップフロップ回路、１２１−２，１２２−２，１２３−２，１２４−２，１２５−２ 第２のＤ型フリップフロップ回路、１２１−３，１２２−３，１２３−３，１２４−３，１２５−３ 第３のＤ型フリップフロップ回路、１２１−Ｎ 第ＮのＤ型フリップフロップ回路、１３０−１ 第１の遅延素子、１３０−２ 第２の遅延素子、１３０−Ｎ−１ 第Ｎ−１の遅延素子、１４０ 波数計測部、１５０，１５０ａ 演算部。
Claims (6)
- 第１信号又は第２信号が入力される入力端子と、
インバータ遅延時間を有するインバータ素子を有し、前記インバータ遅延時間に相当する分だけ位相がずれた互いに異なる位相を有する複数のデジタル信号を出力する位相情報供給部と、
第１から第Ｎ（Ｎは２以上の自然数）までのＤ型フリップフロップ回路を有する第１のフリップフロップ群と、
それぞれが、前記インバータ遅延時間の（Ｎ＋１）／Ｎ倍の時間を遅延させる第１から第Ｎ−１までの遅延素子と、
前記第１のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路のそれぞれのＱ端子が出力する値に基づいて、前記入力端子に入力される前記第１信号と前記第２信号との間の時間間隔を演算する演算部と、
を備え、
前記第１のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記位相情報供給部が出力する複数の前記デジタル信号のうちの１つの前記デジタル信号が入力され、
前記第１のフリップフロップ群が有する前記第２のＤ型フリップフロップ回路のＣ端子は、前記第１の遅延素子の一端に接続され、
前記第１のフリップフロップ群が有する前記第１のＤ型フリップフロップ回路のＣ端子は、前記第１の遅延素子の他端に接続され、
前記第１の遅延素子の他端は、前記入力端子に接続され、
Ｎが３以上の自然数である場合、
前記第１のフリップフロップ群が有する前記第Ｊ＋１（Ｊは２以上且つＮ−１以下の自然数）のＤ型フリップフロップ回路の各Ｃ端子は、前記第Ｊの遅延素子の一端に接続され、
前記第Ｊ−１の遅延素子の一端は、前記第Ｊの遅延素子の他端に接続されること
を特徴とする時間デジタル変換器。 - 前記第１のフリップフロップ群に加えて、それぞれが、第１から第ＮまでのＤ型フリップフロップ回路を有する第２から第Ｍ（Ｍは２以上の自然数）までのフリップフロップ群を備え、
前記位相情報供給部は、前記インバータ遅延時間に相当する分だけ位相がずれた互いに異なる位相を有する第１から第Ｍまでのデジタル信号を出力し、
前記第Ｋ（Ｋは１以上且つＭ以下の自然数）のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記位相情報供給部が出力する前記第Ｋのデジタル信号が入力され、
前記第１から前記第Ｍまでのフリップフロップ群が有する前記第２のＤ型フリップフロップ回路の各Ｃ端子は、前記第１の遅延素子の一端に接続され、
前記第１から前記第Ｍまでのフリップフロップ群が有する前記第１のＤ型フリップフロップ回路の各Ｃ端子は、前記第１の遅延素子の他端に接続され、
Ｎが３以上の自然数である場合、
前記第１から前記第Ｍまでのフリップフロップ群が有する前記第Ｊ＋１のＤ型フリップフロップ回路の各Ｃ端子は、前記第Ｊの遅延素子の一端に接続され、
前記演算部は、前記第１から前記第Ｍまでのフリップフロップ群のそれぞれが有する前記第１から前記第ＮまでのＤ型フリップフロップ回路のそれぞれの前記Ｑ端子が出力する値に基づいて、前記入力端子に入力される前記第１信号と前記第２信号との間の時間間隔を演算すること
を特徴とする請求項１記載の時間デジタル変換器。 - 前記位相情報供給部は、それぞれが前記インバータ遅延時間を有する前記インバータ素子である第１から第Ｍ−１までのインバータ素子を有し、
前記第２のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記第１のインバータ素子の一端に接続され、
前記第１のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記第１のインバータ素子の他端に接続され、
Ｍが３以上の自然数である場合、
前記第Ｌ＋１（Ｌは２以上且つＭ−１以下の自然数）のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記第Ｌのインバータ素子の一端に接続され、
前記第Ｌ−１のインバータ素子の一端は、前記第Ｌのインバータ素子の他端と接続されること
を特徴とする請求項２記載の時間デジタル変換器。 - 前記位相情報供給部は、リングオシレータであること
を特徴とする請求項３記載の時間デジタル変換器。 - 前記位相情報供給部は、前記第１から前記第Ｍ−１までのインバータ素子に加えて、インバータ遅延時間が前記第１から前記第Ｍ−１までのインバータ素子の前記インバータ遅延時間と等しい第Ｍのインバータ素子を有し、
前記第２のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記第１のインバータ素子の一端に接続され、
前記第１のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記第１のインバータ素子の他端に接続され、
前記第Ｍのインバータ素子の一端は、前記第１のインバータ素子の他端に接続され、
前記第Ｍのインバータ素子の他端は、前記第Ｍ−１のインバータ素子の一端に接続され、
Ｍが３以上の自然数である場合、
前記第Ｌ＋１のフリップフロップ群が有する前記第１から前記第ＮまでのＤ型フリップフロップ回路の各Ｄ端子は、前記第Ｌのインバータ素子の一端に接続され、
前記第Ｌ−１のインバータ素子の一端は、前記第Ｌのインバータ素子の他端と接続されること、
を特徴とする請求項４記載の時間デジタル変換器。 - 前記位相情報供給部が出力する前記デジタル信号を受けて、前記デジタル信号の波数を計測する波数計測部を備えたこと
を特徴とする請求項１記載の時間デジタル変換器。
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