JPH10107321A - 半導体素子の電極形成方法 - Google Patents
半導体素子の電極形成方法Info
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- JPH10107321A JPH10107321A JP25419896A JP25419896A JPH10107321A JP H10107321 A JPH10107321 A JP H10107321A JP 25419896 A JP25419896 A JP 25419896A JP 25419896 A JP25419896 A JP 25419896A JP H10107321 A JPH10107321 A JP H10107321A
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Abstract
(57)【要約】
【課題】 反りのある半導体ウエハに、Ｐ型及びＮ型の
電極材料を蒸着すると、極性の異なった電極材料が混入
し、電極のオーミック抵抗の増加やワイヤーボンディン
グ性の低下を引き起こす。 【解決手段】 第一の導電型を持つ半導体基板上に、該
半導体基板と材料組成が異なる半導体結晶を多層積層成
長させ、その最表面層が第一の導電型と異なる導電型を
有し、且つ反りのある半導体素子の電極形成工程におい
て、一方の半導体層側の電極形成後連続して他方の半導
体層側の電極形成を行うことを特徴とするものである。
電極材料を蒸着すると、極性の異なった電極材料が混入
し、電極のオーミック抵抗の増加やワイヤーボンディン
グ性の低下を引き起こす。 【解決手段】 第一の導電型を持つ半導体基板上に、該
半導体基板と材料組成が異なる半導体結晶を多層積層成
長させ、その最表面層が第一の導電型と異なる導電型を
有し、且つ反りのある半導体素子の電極形成工程におい
て、一方の半導体層側の電極形成後連続して他方の半導
体層側の電極形成を行うことを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の電極
形成方法に関し、特に基板と異なった材料組成の結晶を
基板上にエピタキシャル成長させることにより発生した
反りを有する半導体基板への電極形成方法に関する。
形成方法に関し、特に基板と異なった材料組成の結晶を
基板上にエピタキシャル成長させることにより発生した
反りを有する半導体基板への電極形成方法に関する。
【０００２】
【従来の技術】半導体基板とは異なった材料組成の結晶
を成長させて作製する半導体素子の代表的なものに、Ｇ
ａＡｓＰやＧａＡｌＡｓを用いた発光ダイオードがあ
る。ＧａＡｓＰ発光ダイオードはＧａＡｓ基板の上にＧ
ａＡｓＰの結晶を成長させたものと、透明なＧａＰ基板
上にＧａＡｓＰの結晶を成長させたものとがある。一
方、ＧａＡｌＡｓ発光ダイオードはＧａＡｓ基板の上に
ＧａＡｌＡｓの結晶を成長させたものである。
を成長させて作製する半導体素子の代表的なものに、Ｇ
ａＡｓＰやＧａＡｌＡｓを用いた発光ダイオードがあ
る。ＧａＡｓＰ発光ダイオードはＧａＡｓ基板の上にＧ
ａＡｓＰの結晶を成長させたものと、透明なＧａＰ基板
上にＧａＡｓＰの結晶を成長させたものとがある。一
方、ＧａＡｌＡｓ発光ダイオードはＧａＡｓ基板の上に
ＧａＡｌＡｓの結晶を成長させたものである。
【０００３】ＧａＡｓやＧａＡｌＡｓやＧａＡｓＰやＧ
ａＰはそれぞれ熱膨張係数に差があるため、これらの半
導体層を積層し、エピタキシャル成長すると、熱膨張係
数の差と成長厚とにより、基板に対して、凹形または凸
形に反り、時にはウエハの破損に繋がる場合がある。そ
のため、この凹凸度を小さくする提案がなされている。
ａＰはそれぞれ熱膨張係数に差があるため、これらの半
導体層を積層し、エピタキシャル成長すると、熱膨張係
数の差と成長厚とにより、基板に対して、凹形または凸
形に反り、時にはウエハの破損に繋がる場合がある。そ
のため、この凹凸度を小さくする提案がなされている。
【０００４】ＧａＡｓ基板の上にＧａＡｌＡｓの結晶を
成長させた場合のウエハの反りの低減についての先行例
としては、例えば、特開平６−５６５７４号公報（発明
の名称：ＧａＡｌＡｓエピタキシャルウエハの製造方
法、出願人：日立電線株式会社）や特開平６−１００４
００号公報（発明の名称：ＧａＡｌＡｓエピタキシャル
ウエハの製造方法、出願人：日立電線株式会社）などが
ある。
成長させた場合のウエハの反りの低減についての先行例
としては、例えば、特開平６−５６５７４号公報（発明
の名称：ＧａＡｌＡｓエピタキシャルウエハの製造方
法、出願人：日立電線株式会社）や特開平６−１００４
００号公報（発明の名称：ＧａＡｌＡｓエピタキシャル
ウエハの製造方法、出願人：日立電線株式会社）などが
ある。
【０００５】特開平６−５６５７４号公報はＧａＡｌＡ
ｓエピタキシャルウエハの製造方法に関するものであ
り、ＧａＡｓ基板上に液相エピタキシャル成長により、
ＧａＡｌＡｓ層を形成する方法において、上記ＧａＡｌ
Ａｓ層は、ＡｌＡｓの混晶比が０．４以上で、かつ、該
ＧａＡｌＡｓ層の厚さが１００μｍ以上の場合、該Ｇａ
ＡｌＡｓ層のキャリア濃度が５×１０17ｃｍ-3以上とな
るように、ドーパントとしてＧｅをドープする方法であ
る。図４はこの結果を示すもので、横軸にＧａＡｌＡｓ
層のキャリア濃度を取り、縦軸に４０ｍｍ×４０ｍｍウ
エハに対するウエハの湾曲（反り）の大きさを取って示
したものである。Ｇｅをドープしても、約２００μｍ程
度の反りが存在している。
ｓエピタキシャルウエハの製造方法に関するものであ
り、ＧａＡｓ基板上に液相エピタキシャル成長により、
ＧａＡｌＡｓ層を形成する方法において、上記ＧａＡｌ
Ａｓ層は、ＡｌＡｓの混晶比が０．４以上で、かつ、該
ＧａＡｌＡｓ層の厚さが１００μｍ以上の場合、該Ｇａ
ＡｌＡｓ層のキャリア濃度が５×１０17ｃｍ-3以上とな
るように、ドーパントとしてＧｅをドープする方法であ
る。図４はこの結果を示すもので、横軸にＧａＡｌＡｓ
層のキャリア濃度を取り、縦軸に４０ｍｍ×４０ｍｍウ
エハに対するウエハの湾曲（反り）の大きさを取って示
したものである。Ｇｅをドープしても、約２００μｍ程
度の反りが存在している。
【０００６】また、特開平６−１００４００号公報はＧ
ａＡｌＡｓエピタキシャルウエハの製造方法に関するも
のであり、ＧａＡｓ基板上に液相エピタキシャル成長に
より、ＧａＡｌＡｓ層を形成する際、上記ＧａＡｌＡｓ
層は、ＡｌＡｓの混晶比が０．０５以上で、かつ、厚さ
が１５０μｍ以下のＧａＡｌＡｓ層を２枚以上重ねあわ
せて、該ＧａＡｌＡｓ層の厚さを１００μｍ以上とし
て、その表面にＧａＡｌＡｓ層を形成したものである。
図５はこの結果を示すもので、横軸にＧａＡｌＡｓ層の
厚さを取り、縦軸にウエハの湾曲（反り）の大きさを取
って示したものである。ウエハの大きさが記載されてい
ないので、湾曲（反り）の大きさを前者と比較すること
は困難であるが、ＧａＡｌＡｓエピタキシャルウエハに
は有る程度の反りが存在している。
ａＡｌＡｓエピタキシャルウエハの製造方法に関するも
のであり、ＧａＡｓ基板上に液相エピタキシャル成長に
より、ＧａＡｌＡｓ層を形成する際、上記ＧａＡｌＡｓ
層は、ＡｌＡｓの混晶比が０．０５以上で、かつ、厚さ
が１５０μｍ以下のＧａＡｌＡｓ層を２枚以上重ねあわ
せて、該ＧａＡｌＡｓ層の厚さを１００μｍ以上とし
て、その表面にＧａＡｌＡｓ層を形成したものである。
図５はこの結果を示すもので、横軸にＧａＡｌＡｓ層の
厚さを取り、縦軸にウエハの湾曲（反り）の大きさを取
って示したものである。ウエハの大きさが記載されてい
ないので、湾曲（反り）の大きさを前者と比較すること
は困難であるが、ＧａＡｌＡｓエピタキシャルウエハに
は有る程度の反りが存在している。
【０００７】ＩＩＩ−Ｖ族化合物半導体において、Ｐ型
半導体基板にＮ型エピタキシャル層を成長させると、材
料組成の熱膨張係数の差や格子定数の差により、凹型ま
たは凸型に反る。図６に示す組成では、基板に対して、
凸型に反る。
半導体基板にＮ型エピタキシャル層を成長させると、材
料組成の熱膨張係数の差や格子定数の差により、凹型ま
たは凸型に反る。図６に示す組成では、基板に対して、
凸型に反る。
【０００８】図６において、Ｐ型半導体基板３０の上に
Ｎ型エピタキシャル層３１を成長させたエピタキシャル
ウエハを真空蒸着装置に入れ、Ｎ型エピタキシャル層３
１側にＮ型不純物を含む電極材料３２を蒸着すると、Ｐ
型半導体基板３０に対して、凸型に反り、Ｎ型不純物を
含む電極材料３２の一部は反対側にあるＰ型半導体基板
３０の表面に回り込り３３となる。
Ｎ型エピタキシャル層３１を成長させたエピタキシャル
ウエハを真空蒸着装置に入れ、Ｎ型エピタキシャル層３
１側にＮ型不純物を含む電極材料３２を蒸着すると、Ｐ
型半導体基板３０に対して、凸型に反り、Ｎ型不純物を
含む電極材料３２の一部は反対側にあるＰ型半導体基板
３０の表面に回り込り３３となる。
【０００９】また、逆に、図７において、Ｐ型半導体基
板３０の上にＮ型エピタキシャル層３１を成長させたエ
ピタキシャルウエハを真空蒸着装置に入れ、Ｐ型半導体
基板３０側にＰ型不純物を含む電極材料３４を蒸着する
と、Ｐ型半導体基板３０に対して、凹型に反り、Ｐ型不
純物を含む電極材料３４の一部は反対側にあるＮ型エピ
タキシャル層３１の表面に回り込り３５となる。
板３０の上にＮ型エピタキシャル層３１を成長させたエ
ピタキシャルウエハを真空蒸着装置に入れ、Ｐ型半導体
基板３０側にＰ型不純物を含む電極材料３４を蒸着する
と、Ｐ型半導体基板３０に対して、凹型に反り、Ｐ型不
純物を含む電極材料３４の一部は反対側にあるＮ型エピ
タキシャル層３１の表面に回り込り３５となる。
【００１０】また、ＩＩＩ−Ｖ族化合物半導体におい
て、Ｎ型半導体基板にＰ型エピタキシャル層を成長させ
ると、材料組成の熱膨張係数の差や格子定数の差によ
り、凹型または凸型に反る。図７に示す組成では、基板
に対して、凹型に反る。
て、Ｎ型半導体基板にＰ型エピタキシャル層を成長させ
ると、材料組成の熱膨張係数の差や格子定数の差によ
り、凹型または凸型に反る。図７に示す組成では、基板
に対して、凹型に反る。
【００１１】このように、ＧａＡｌＡｓ系エピタキシャ
ルウエハには反りが存在し、反りのある半導体基板に電
極を形成するにはそれなりの工夫が必要である。半導体
素子の製造工程の一つ、電極形成工程の概要は以下の通
りである。基板の上に成長させた結晶の表面に、オーミ
ック電極材料を蒸着する。その後蒸着した電極材料をフ
ォトエッチング法によりパターニングを行い、化学処理
で所望の電極形状に加工する。エピタキシャル結晶表面
の電極加工が終わると熱処理によりオーミックコンクク
ト層を形成する。次に他の一方の基板側にも同様の工程
を繰り返し、オーミックコンククト層を形成する。
ルウエハには反りが存在し、反りのある半導体基板に電
極を形成するにはそれなりの工夫が必要である。半導体
素子の製造工程の一つ、電極形成工程の概要は以下の通
りである。基板の上に成長させた結晶の表面に、オーミ
ック電極材料を蒸着する。その後蒸着した電極材料をフ
ォトエッチング法によりパターニングを行い、化学処理
で所望の電極形状に加工する。エピタキシャル結晶表面
の電極加工が終わると熱処理によりオーミックコンクク
ト層を形成する。次に他の一方の基板側にも同様の工程
を繰り返し、オーミックコンククト層を形成する。
【００１２】
【発明が解決しようとする課題】半導体基板と異なった
半導体材料を成長させた半導体素子のウエハは両者の格
子定数や膨張係数の差により反りを有している。例え
ば、ＧａＡｓ基板の上にＧａＡｌＡｓ結晶を成長させた
ときは、ＧａＡｓ基板側が凹む形に反る。このような状
態のウエハに電極を従来の技術で述べた方法で形成しよ
うとすると、基板側に電極材料の薄膜を形成する際に、
ＧａＡｌＡｓ結晶側にも回り込み、極性の異なった電極
材料が混入し、電極のオーミック抵抗の増加やワイヤー
ボンディング性の低下を引き起こす。
半導体材料を成長させた半導体素子のウエハは両者の格
子定数や膨張係数の差により反りを有している。例え
ば、ＧａＡｓ基板の上にＧａＡｌＡｓ結晶を成長させた
ときは、ＧａＡｓ基板側が凹む形に反る。このような状
態のウエハに電極を従来の技術で述べた方法で形成しよ
うとすると、基板側に電極材料の薄膜を形成する際に、
ＧａＡｌＡｓ結晶側にも回り込み、極性の異なった電極
材料が混入し、電極のオーミック抵抗の増加やワイヤー
ボンディング性の低下を引き起こす。
【００１３】しかし、現在の電極材料の薄膜技術（真空
蒸着法やスパッタ法など）では、電極材料の裏面への回
り込みを無くすることは不可能であり、混入してもオー
ミック抵抗の増加やワイヤーボンディング性の低下を引
き起こさないところの極性の異なった電極材料の組み合
わせも知られていない。
蒸着法やスパッタ法など）では、電極材料の裏面への回
り込みを無くすることは不可能であり、混入してもオー
ミック抵抗の増加やワイヤーボンディング性の低下を引
き起こさないところの極性の異なった電極材料の組み合
わせも知られていない。
【００１４】
【課題を解決するための手段】本発明の請求項１記載の
半導体素子の電極形成方法は、第一の導電型を持つ半導
体基板上に、該半導体基板と材料組成が異なる半導体結
晶を多層積層成長させ、その最表面層が第一の導電型と
異なる導電型を有し、且つ反りのある半導体素子の電極
形成工程において、一方の半導体層側の電極形成後連続
して他方の半導体層側の電極形成を行うことを特徴とす
るものである。
半導体素子の電極形成方法は、第一の導電型を持つ半導
体基板上に、該半導体基板と材料組成が異なる半導体結
晶を多層積層成長させ、その最表面層が第一の導電型と
異なる導電型を有し、且つ反りのある半導体素子の電極
形成工程において、一方の半導体層側の電極形成後連続
して他方の半導体層側の電極形成を行うことを特徴とす
るものである。
【００１５】また、本発明の請求項２記載の半導体素子
の電極形成方法は、第一の導電型がＰ型であり、且つキ
ャリア濃度が１×１０18ｃｍ-3以上の半導体基板である
ことを特徴とするものである。
の電極形成方法は、第一の導電型がＰ型であり、且つキ
ャリア濃度が１×１０18ｃｍ-3以上の半導体基板である
ことを特徴とするものである。
【００１６】また、本発明の請求項３記載の半導体素子
の電極形成方法は、第一の導電型と異なる導電型を有す
る最表面層の電極材料にはその導電型に対してオーミッ
ク接触となす電極材料を用い、その後の第一の導電型を
持つ半導体基板の電極材料にも前記と同じ導電型の電極
材料を用いることを特徴とするものである。
の電極形成方法は、第一の導電型と異なる導電型を有す
る最表面層の電極材料にはその導電型に対してオーミッ
ク接触となす電極材料を用い、その後の第一の導電型を
持つ半導体基板の電極材料にも前記と同じ導電型の電極
材料を用いることを特徴とするものである。
【００１７】また、本発明の請求項４記載の半導体素子
の電極形成方法は、第一の導電型と異なる導電型を有す
る最表面層の電極材料にはその導電型に対してオーミッ
ク接触となす電極材料を用い、その後の第一の導電型を
持つ半導体基板の電極材料にＡｕを含む極性の無い電極
材料を用いることを特徴とするものである。
の電極形成方法は、第一の導電型と異なる導電型を有す
る最表面層の電極材料にはその導電型に対してオーミッ
ク接触となす電極材料を用い、その後の第一の導電型を
持つ半導体基板の電極材料にＡｕを含む極性の無い電極
材料を用いることを特徴とするものである。
【００１８】さらに、本発明の請求項５記載の半導体素
子の電極形成方法は、第一の導電型半導体としてＰ型Ｇ
ａＡｓ基板を用い、且つ第一の導電型と異なる導電型を
有する最表面層の電極材料としてＡｕＳｉを電極材料と
して用いることを特徴とするものである。
子の電極形成方法は、第一の導電型半導体としてＰ型Ｇ
ａＡｓ基板を用い、且つ第一の導電型と異なる導電型を
有する最表面層の電極材料としてＡｕＳｉを電極材料と
して用いることを特徴とするものである。
【００１９】［作用］一方の半導体層側の電極形成後連
続して他方の半導体層側の電極形成を行うことにより、
一方の半導体層側の電極材料の上に、他方の半導体層側
の極性の異なる電極材料が積層されても、第一の導電型
を持つ半導体基板として、キャリア濃度が１×１０18ｃ
ｍ-3以上の高濃度の半導体基板を用いることにより、電
極のオーミック性やワイヤーボンディング性の低下を防
止している。
続して他方の半導体層側の電極形成を行うことにより、
一方の半導体層側の電極材料の上に、他方の半導体層側
の極性の異なる電極材料が積層されても、第一の導電型
を持つ半導体基板として、キャリア濃度が１×１０18ｃ
ｍ-3以上の高濃度の半導体基板を用いることにより、電
極のオーミック性やワイヤーボンディング性の低下を防
止している。
【００２０】また、一方の半導体層側の電極形成後連続
して他方の半導体層側に電極形成を行う場合の電極材料
として、Ａｕを含む極性の無い電極材料（例、不純物を
含まない金や金を母材とする材料）を使うこともでき
る。
して他方の半導体層側に電極形成を行う場合の電極材料
として、Ａｕを含む極性の無い電極材料（例、不純物を
含まない金や金を母材とする材料）を使うこともでき
る。
【００２１】
【発明の実施の形態】半導体基板とは異なった材料組成
の結晶を成長させて作製する半導体素子の代表的なもの
に、ＧａＡｓＰ発光ダイオードやＧａＡｌＡｓ発光ダイ
オードなどがある。
の結晶を成長させて作製する半導体素子の代表的なもの
に、ＧａＡｓＰ発光ダイオードやＧａＡｌＡｓ発光ダイ
オードなどがある。
【００２２】ＧａＡｓＰ発光ダイオードはＧａＡｓ基板
（キャリア濃度１×１０18ｃｍ2以上）の上に組成を徐
々に変化させたグレーデッドＧａＡｓＰ層の結晶を成長
させ、その上に可視発光層のＧａＡｓＰ層を形成する。
その最表面層にＰ型不純物Ｚｎを拡散して、Ｐ型層とす
る場合は、ＧａＡｓ基板はＮ型（第一の導電型）が選ば
れる。また、発光層にＮ（窒素）のアイソエレクトロト
ラップを用いる場合は、Ｓ（硫黄）やＴｅ（テルル）の
ＶＩ族のＮ型不純物がドーピングされ、最表面層はＮ型
となる。従って、ＧａＡｓ基板はＰ型（第一の導電型）
が選ばれる。ＧａＡｓ基板上のＧａＡｓＰ可視発光層を
形成したエピタキシャルウェハは基板に対して、凹型に
反る。また、透明なＧａＰ基板上にＧａＡｓＰ可視発光
層を形成したエピタキシャルウェハは基板に対して、凸
型に反る。
（キャリア濃度１×１０18ｃｍ2以上）の上に組成を徐
々に変化させたグレーデッドＧａＡｓＰ層の結晶を成長
させ、その上に可視発光層のＧａＡｓＰ層を形成する。
その最表面層にＰ型不純物Ｚｎを拡散して、Ｐ型層とす
る場合は、ＧａＡｓ基板はＮ型（第一の導電型）が選ば
れる。また、発光層にＮ（窒素）のアイソエレクトロト
ラップを用いる場合は、Ｓ（硫黄）やＴｅ（テルル）の
ＶＩ族のＮ型不純物がドーピングされ、最表面層はＮ型
となる。従って、ＧａＡｓ基板はＰ型（第一の導電型）
が選ばれる。ＧａＡｓ基板上のＧａＡｓＰ可視発光層を
形成したエピタキシャルウェハは基板に対して、凹型に
反る。また、透明なＧａＰ基板上にＧａＡｓＰ可視発光
層を形成したエピタキシャルウェハは基板に対して、凸
型に反る。
【００２３】一方、ＧａＡｌＡｓ発光ダイオードはＧａ
Ａｓ基板１０の上にＧａＡｌＡｓの結晶を成長させたも
ので、エピタキシャルウェハはＧａＡｓ基板に対して、
凸型に反っている。この材料を例として、反りのあるエ
ピタキシャルウェハ上への電極形成方法について説明す
る。
Ａｓ基板１０の上にＧａＡｌＡｓの結晶を成長させたも
ので、エピタキシャルウェハはＧａＡｓ基板に対して、
凸型に反っている。この材料を例として、反りのあるエ
ピタキシャルウェハ上への電極形成方法について説明す
る。
【００２４】図１乃至図３は本発明の一実施の形態に関
する図である。図２は、本発明の一実施の形態に関する
反りのあるエピタキシャルウェハを説明する図である。
図２において、Ｐ型ＧａＡｓ基板（キャリア濃度１×１
０18ｃｍ2以上）１０上に、ｐ−ＧａＡｌＡｓ（エピタ
キシャル）層１１、ｎ−ＧａＡｌＡｓ（エピタキシャ
ル）層１２を順次エピタキシャル成長させる。図に示す
ように、このＧａＡｌＡｓエピタキシャルウエハは、Ｇ
ａＡｓ基板に対して、凸型に反っている。例えば、直径
２インチのＧａＡｓ基板にＡｌ混晶比０．６５のＧａＡ
ｌＡｓ層を４０μｍ成長させた時、ウエハの反りの大き
さは、２〜３ｍｍにも達する。
する図である。図２は、本発明の一実施の形態に関する
反りのあるエピタキシャルウェハを説明する図である。
図２において、Ｐ型ＧａＡｓ基板（キャリア濃度１×１
０18ｃｍ2以上）１０上に、ｐ−ＧａＡｌＡｓ（エピタ
キシャル）層１１、ｎ−ＧａＡｌＡｓ（エピタキシャ
ル）層１２を順次エピタキシャル成長させる。図に示す
ように、このＧａＡｌＡｓエピタキシャルウエハは、Ｇ
ａＡｓ基板に対して、凸型に反っている。例えば、直径
２インチのＧａＡｓ基板にＡｌ混晶比０．６５のＧａＡ
ｌＡｓ層を４０μｍ成長させた時、ウエハの反りの大き
さは、２〜３ｍｍにも達する。
【００２５】図１（ａ）に示すＧａＡｌＡｓ発光ダイオ
ードの電極工程は、Ｐ型ＧａＡｓ基板（キャリア濃度１
×１０18ｃｍ2以上）１０上に、ｐ−ＧａＡｌＡｓ層１
１、ｎ−ＧａＡｌＡｓ層１２を順次エピタキシャル成長
させる。この場合、第一の導電型はＰ型であり、第一の
導電型と異なる最表面層（ＧａＡｌＡｓ層）の導電型は
Ｎ型である。
ードの電極工程は、Ｐ型ＧａＡｓ基板（キャリア濃度１
×１０18ｃｍ2以上）１０上に、ｐ−ＧａＡｌＡｓ層１
１、ｎ−ＧａＡｌＡｓ層１２を順次エピタキシャル成長
させる。この場合、第一の導電型はＰ型であり、第一の
導電型と異なる最表面層（ＧａＡｌＡｓ層）の導電型は
Ｎ型である。
【００２６】図１（ｂ）は、発光層側のｎ−ＧａＡｌＡ
ｓ層１２上にＮ型電極としてＡｕＳｉ（１３）を蒸着し
たものである。次に、図１（ｃ）に示すように、Ｐ型Ｇ
ａＡｓ基板１０の裏面にＰ側電極としてＡｕＳｉ（１
４）を蒸着したものである。次に、図１（ｄ）は、ボン
ディングのための不純物を含まないＡｕ層（１５）をＮ
型電極のＡｕＳｉ（１３）上に蒸着したものである。さ
らに、Ｎ型電極層のＡｕＳｉ（１３）及びボンディング
のＡｕ層（１５）をパターニングする（図１（ｅ））。
１６はパターニングされたＮ側の電極である。次に熱処
理を行う。処理条件の一例は、温度：４００〜５００
℃、処理時間：１０〜３０分、雰囲気：窒素ガス又は不
活性ガス、加熱方法：加熱炉等である。
ｓ層１２上にＮ型電極としてＡｕＳｉ（１３）を蒸着し
たものである。次に、図１（ｃ）に示すように、Ｐ型Ｇ
ａＡｓ基板１０の裏面にＰ側電極としてＡｕＳｉ（１
４）を蒸着したものである。次に、図１（ｄ）は、ボン
ディングのための不純物を含まないＡｕ層（１５）をＮ
型電極のＡｕＳｉ（１３）上に蒸着したものである。さ
らに、Ｎ型電極層のＡｕＳｉ（１３）及びボンディング
のＡｕ層（１５）をパターニングする（図１（ｅ））。
１６はパターニングされたＮ側の電極である。次に熱処
理を行う。処理条件の一例は、温度：４００〜５００
℃、処理時間：１０〜３０分、雰囲気：窒素ガス又は不
活性ガス、加熱方法：加熱炉等である。
【００２７】このように、Ｎ型電極ＡｕＳｉ（１３）を
形成後、連続してＰ側電極としてＡｕＳｉ（１４）を形
成する。この時、エピタキシャルウェハは反りがあるた
め、Ｎ型不純物であるＳｉがＮ型電極ＡｕＳｉ（１３）
上に回り込むが、最表面層（ＧａＡｌＡｓ層）は既にＮ
型電極ＡｕＳｉ（１３）が形成されており、且つ回り込
む不純物がＮ型不純物のＳｉであるため、悪影響は生じ
ない。
形成後、連続してＰ側電極としてＡｕＳｉ（１４）を形
成する。この時、エピタキシャルウェハは反りがあるた
め、Ｎ型不純物であるＳｉがＮ型電極ＡｕＳｉ（１３）
上に回り込むが、最表面層（ＧａＡｌＡｓ層）は既にＮ
型電極ＡｕＳｉ（１３）が形成されており、且つ回り込
む不純物がＮ型不純物のＳｉであるため、悪影響は生じ
ない。
【００２８】Ｐ型ＧａＡｓ基板１０にＮ型不純物と考え
られるＳｉを含むＡｕＳｉ材料を蒸着して電極としてい
るが、Ｐ型ＧａＡｓ基板１０のキャリア濃度が１×１０
18ｃｍ-3以上と高濃度であるため、オーミック接触が得
られる。例えば、順方向電流２０ｍＡの時の順方向電圧
ＶFは１．８Ｖ程度であり、Ｐ型不純物であるＡｕＺｎ
材料を蒸着して電極とした場合と殆ど同じＶF値であ
る。しかし、Ｐ型ＧａＡｓ基板１０のキャリア濃度が５
×１０17ｃｍ-3以下の場合は、十分なオーミック性は得
られない。
られるＳｉを含むＡｕＳｉ材料を蒸着して電極としてい
るが、Ｐ型ＧａＡｓ基板１０のキャリア濃度が１×１０
18ｃｍ-3以上と高濃度であるため、オーミック接触が得
られる。例えば、順方向電流２０ｍＡの時の順方向電圧
ＶFは１．８Ｖ程度であり、Ｐ型不純物であるＡｕＺｎ
材料を蒸着して電極とした場合と殆ど同じＶF値であ
る。しかし、Ｐ型ＧａＡｓ基板１０のキャリア濃度が５
×１０17ｃｍ-3以下の場合は、十分なオーミック性は得
られない。
【００２９】図３は、本発明の一実施の形態に関する他
の例を説明する図である。図３（ａ）において、１０は
Ｐ型ＧａＡｓ基板（キャリア濃度１×１０18ｃｍ2以
上）、１１はｐ−ＧａＡｌＡｓ層、１２はｎ−ＧａＡｌ
Ａｓ層である。この場合、第一の導電型はＰ型であり、
第一の導電型と異なる最表面層（ＧａＡｌＡｓ層）の導
電型はＮ型である。
の例を説明する図である。図３（ａ）において、１０は
Ｐ型ＧａＡｓ基板（キャリア濃度１×１０18ｃｍ2以
上）、１１はｐ−ＧａＡｌＡｓ層、１２はｎ−ＧａＡｌ
Ａｓ層である。この場合、第一の導電型はＰ型であり、
第一の導電型と異なる最表面層（ＧａＡｌＡｓ層）の導
電型はＮ型である。
【００３０】図３（ｂ）は、発光層側のｎ−ＧａＡｌＡ
ｓ層１２上にＮ型電極ＡｕＳｉ（１３）を蒸着したもの
である。次に、図３（ｃ）に示すように、ボンディング
のための不純物を含まないＡｕ層（１５）をＮ型電極Ａ
ｕＳｉ（１３）上に蒸着する。次に、Ｎ型電極層ＡｕＳ
ｉ（１３）及びボンディングのＡｕ層（１５）をパター
ニングする。１６はパターニングされたＮ側の電極であ
る（図３（ｄ））。最後に、Ｐ型ＧａＡｓ基板１０の裏
面にＰ側電極としてＡｕ（１７）を蒸着する（図３
（ｅ））。Ｐ側電極として蒸着するＡｕ材料は既にパタ
ーニングされたＮ側電極１６の上に回り込む場合もある
が、母材のＡｕと同じなので、悪影響は生じない。次に
熱処理を行う。処理条件の一例は、温度：４５０℃、時
間：１５分、雰囲気：窒素ガス、加熱方法：加熱炉など
である。
ｓ層１２上にＮ型電極ＡｕＳｉ（１３）を蒸着したもの
である。次に、図３（ｃ）に示すように、ボンディング
のための不純物を含まないＡｕ層（１５）をＮ型電極Ａ
ｕＳｉ（１３）上に蒸着する。次に、Ｎ型電極層ＡｕＳ
ｉ（１３）及びボンディングのＡｕ層（１５）をパター
ニングする。１６はパターニングされたＮ側の電極であ
る（図３（ｄ））。最後に、Ｐ型ＧａＡｓ基板１０の裏
面にＰ側電極としてＡｕ（１７）を蒸着する（図３
（ｅ））。Ｐ側電極として蒸着するＡｕ材料は既にパタ
ーニングされたＮ側電極１６の上に回り込む場合もある
が、母材のＡｕと同じなので、悪影響は生じない。次に
熱処理を行う。処理条件の一例は、温度：４５０℃、時
間：１５分、雰囲気：窒素ガス、加熱方法：加熱炉など
である。
【００３１】Ｐ型ＧａＡｓ基板１０に極性の無い中性の
不純物であるＡｕ材料を蒸着して電極としているが、Ｐ
型ＧａＡｓ基板１０のキャリア濃度が１×１０18ｃｍ-3
以上と高濃度であるため、事実上のオーミック接触が得
られる。例えば、順方向電流２０ｍＡの時の順方向電圧
ＶFは１．８Ｖ程度であり、Ｐ型不純物であるＡｕＺｎ
材料を蒸着して電極とした場合と殆ど同じＶF値であ
る。しかし、Ｐ型ＧａＡｓ基板１０のキャリア濃度が５
×１０17ｃｍ-3以下の場合は、十分なオーミック性は得
られない。
不純物であるＡｕ材料を蒸着して電極としているが、Ｐ
型ＧａＡｓ基板１０のキャリア濃度が１×１０18ｃｍ-3
以上と高濃度であるため、事実上のオーミック接触が得
られる。例えば、順方向電流２０ｍＡの時の順方向電圧
ＶFは１．８Ｖ程度であり、Ｐ型不純物であるＡｕＺｎ
材料を蒸着して電極とした場合と殆ど同じＶF値であ
る。しかし、Ｐ型ＧａＡｓ基板１０のキャリア濃度が５
×１０17ｃｍ-3以下の場合は、十分なオーミック性は得
られない。
【００３２】
【発明の効果】以上のように、本発明の請求項１記載の
半導体素子の電極形成方法によれば、第一の導電型を持
つ半導体基板上に、該半導体基板と材料組成が異なる半
導体結晶を多層積層成長させ、その最表面層が第一の導
電型と異なる導電型を有し、且つ反りのある半導体素子
の電極形成工程において、一方の半導体層側の電極形成
後連続して他方の半導体層側の電極形成を行うことを特
徴とするものであり、電極の熱処理を両面同時に処理す
ることができ、工程の簡略化が可能である。
半導体素子の電極形成方法によれば、第一の導電型を持
つ半導体基板上に、該半導体基板と材料組成が異なる半
導体結晶を多層積層成長させ、その最表面層が第一の導
電型と異なる導電型を有し、且つ反りのある半導体素子
の電極形成工程において、一方の半導体層側の電極形成
後連続して他方の半導体層側の電極形成を行うことを特
徴とするものであり、電極の熱処理を両面同時に処理す
ることができ、工程の簡略化が可能である。
【００３３】また、本発明の請求項２記載の半導体素子
の電極形成方法によれば、第一の導電型がＰ型であり、
且つキャリア濃度が１×１０18ｃｍ-3以上の半導体基板
であることを特徴とするものであり、たとえ電極材料が
回り込んでも、悪影響を生じず、十分低い順方向電圧Ｖ
F値を持つ素子が得られると共に、電極の熱処理を両面
同時に処理することができ、工程の簡略化が可能であ
る。
の電極形成方法によれば、第一の導電型がＰ型であり、
且つキャリア濃度が１×１０18ｃｍ-3以上の半導体基板
であることを特徴とするものであり、たとえ電極材料が
回り込んでも、悪影響を生じず、十分低い順方向電圧Ｖ
F値を持つ素子が得られると共に、電極の熱処理を両面
同時に処理することができ、工程の簡略化が可能であ
る。
【００３４】また、本発明の請求項３記載の半導体素子
の電極形成方法によれば、第一の導電型と異なる導電型
を有する最表面層の電極材料にはその導電型に対してオ
ーミック接触となす電極材料を用い、その後の第一の導
電型を持つ半導体基板の電極材料にも前記と同じ導電型
の電極材料を用いることを特徴とするものであり、たと
え電極材料が回り込んでも、悪影響を生じず、十分低い
順方向電圧ＶF値を持つ素子が得られる。
の電極形成方法によれば、第一の導電型と異なる導電型
を有する最表面層の電極材料にはその導電型に対してオ
ーミック接触となす電極材料を用い、その後の第一の導
電型を持つ半導体基板の電極材料にも前記と同じ導電型
の電極材料を用いることを特徴とするものであり、たと
え電極材料が回り込んでも、悪影響を生じず、十分低い
順方向電圧ＶF値を持つ素子が得られる。
【００３５】また、本発明の請求項４記載の半導体素子
の電極形成方法によれば、第一の導電型と異なる導電型
を有する最表面層の電極材料にはその導電型に対してオ
ーミック接触となす電極材料を用い、その後の第一の導
電型を持つ半導体基板の電極材料にＡｕを含む極性の無
い電極材料を用いることを特徴とするものであり、たと
え電極材料が回り込んでも、悪影響を生じず、十分低い
順方向電圧ＶF値を持つ素子が得られる。
の電極形成方法によれば、第一の導電型と異なる導電型
を有する最表面層の電極材料にはその導電型に対してオ
ーミック接触となす電極材料を用い、その後の第一の導
電型を持つ半導体基板の電極材料にＡｕを含む極性の無
い電極材料を用いることを特徴とするものであり、たと
え電極材料が回り込んでも、悪影響を生じず、十分低い
順方向電圧ＶF値を持つ素子が得られる。
【００３６】さらに、本発明の請求項５記載の半導体素
子の電極形成方法によれば、第一の導電型半導体として
Ｐ型ＧａＡｓ基板を用い、且つ第一の導電型と異なる導
電型を有する最表面層の電極材料としてＡｕＳｉを電極
材料として用いることを特徴とするものであり、たとえ
電極材料が回り込んでも、悪影響を生じず、十分低い順
方向電圧ＶF値を持つ素子が得られる。
子の電極形成方法によれば、第一の導電型半導体として
Ｐ型ＧａＡｓ基板を用い、且つ第一の導電型と異なる導
電型を有する最表面層の電極材料としてＡｕＳｉを電極
材料として用いることを特徴とするものであり、たとえ
電極材料が回り込んでも、悪影響を生じず、十分低い順
方向電圧ＶF値を持つ素子が得られる。
【００３７】以上幾つかの電極材料の組み合わせについ
て効果があることを説明したが、総括すると、電極材料
として、Ｐ型不純物、Ｎ型不純物、Ａｕを含む極性の無
い電極材料等いずれを使用しても良く、電極材料の選択
範囲を広くすることができる。
て効果があることを説明したが、総括すると、電極材料
として、Ｐ型不純物、Ｎ型不純物、Ａｕを含む極性の無
い電極材料等いずれを使用しても良く、電極材料の選択
範囲を広くすることができる。
【図１】本発明の一実施の形態よりなる半導体基板の電
極形成方法を説明するための断面図であり、（ａ）はＰ
型ＧａＡｓ基板／ｐ−ＧａＡｌＡｓ層／発光層側のｎ−
ＧａＡｌＡｓ層よりなるＧａＡｌＡｓエピタキシャルウ
ェハの断面図であり、（ｂ）は発光層側のｎ−ＧａＡｌ
Ａｓ層１２上にＮ型電極ＡｕＳｉを形成した断面図であ
り、（ｃ）はＰ型ＧａＡｓ基板にＰ型電極ＡｕＺｎを形
成した断面図であり、（ｄ）はボンディングのための不
純物を含まないＡｕ層（１５）をＮ型電極ＡｕＳｉ上に
形成した断面図であり、（ｅ）はＮ型電極層ＡｕＳｉ
（１３）及びボンディングのＡｕ層（１５）をパターニ
ングした断面図である。
極形成方法を説明するための断面図であり、（ａ）はＰ
型ＧａＡｓ基板／ｐ−ＧａＡｌＡｓ層／発光層側のｎ−
ＧａＡｌＡｓ層よりなるＧａＡｌＡｓエピタキシャルウ
ェハの断面図であり、（ｂ）は発光層側のｎ−ＧａＡｌ
Ａｓ層１２上にＮ型電極ＡｕＳｉを形成した断面図であ
り、（ｃ）はＰ型ＧａＡｓ基板にＰ型電極ＡｕＺｎを形
成した断面図であり、（ｄ）はボンディングのための不
純物を含まないＡｕ層（１５）をＮ型電極ＡｕＳｉ上に
形成した断面図であり、（ｅ）はＮ型電極層ＡｕＳｉ
（１３）及びボンディングのＡｕ層（１５）をパターニ
ングした断面図である。
【図２】本発明の一実施の形態に関する反りのあるエピ
タキシャルウェハを説明する図である。
タキシャルウェハを説明する図である。
【図３】本発明の一実施の形態よりなる他の半導体基板
の電極形成方法を説明するための断面図であり、（ａ）
はＰ型ＧａＡｓ基板／ｐ−ＧａＡｌＡｓ層／発光層側の
ｎ−ＧａＡｌＡｓ層よりなるＧａＡｌＡｓエピタキシャ
ルウェハの断面図であり、（ｂ）は発光層側のｎ−Ｇａ
ＡｌＡｓ層上にＮ型電極ＡｕＳｉを形成した断面図であ
り、（ｃ）はボンディングのための不純物を含まないＡ
ｕ層（１５）をＮ型電極ＡｕＳｉ上に形成した断面図で
あり、（ｄ）はＮ型電極層ＡｕＳｉ（１３）及びボンデ
ィングのＡｕ層（１５）をパターニングした断面図であ
り、（ｅ）はＰ型ＧａＡｓ基板に極性の無いＡｕを含む
電極材料（１７）を形成した断面図である。
の電極形成方法を説明するための断面図であり、（ａ）
はＰ型ＧａＡｓ基板／ｐ−ＧａＡｌＡｓ層／発光層側の
ｎ−ＧａＡｌＡｓ層よりなるＧａＡｌＡｓエピタキシャ
ルウェハの断面図であり、（ｂ）は発光層側のｎ−Ｇａ
ＡｌＡｓ層上にＮ型電極ＡｕＳｉを形成した断面図であ
り、（ｃ）はボンディングのための不純物を含まないＡ
ｕ層（１５）をＮ型電極ＡｕＳｉ上に形成した断面図で
あり、（ｄ）はＮ型電極層ＡｕＳｉ（１３）及びボンデ
ィングのＡｕ層（１５）をパターニングした断面図であ
り、（ｅ）はＰ型ＧａＡｓ基板に極性の無いＡｕを含む
電極材料（１７）を形成した断面図である。
【図４】従来例のＧａＡｓ基板のＧａＡｌＡｓエピタキ
シャルウエハの製造方法に関するものであり、Ｇｅをド
ープして、ウエハの反りを減少させる例の図である。
シャルウエハの製造方法に関するものであり、Ｇｅをド
ープして、ウエハの反りを減少させる例の図である。
【図５】従来例のＧａＡｓ基板のＧａＡｌＡｓエピタキ
シャルウエハの製造方法に関するものであり、薄いＧａ
ＡｌＡｓを積層して、ウエハの反りを減少させる例の図
である。
シャルウエハの製造方法に関するものであり、薄いＧａ
ＡｌＡｓを積層して、ウエハの反りを減少させる例の図
である。
【図６】従来例のＧａＡｓ基板のＧａＡｌＡｓエピタキ
シャルウエハの蒸着時の回り込みを説明する図（基板
側）である。
シャルウエハの蒸着時の回り込みを説明する図（基板
側）である。
【図７】従来例のＧａＡｓ基板のＧａＡｌＡｓエピタキ
シャルウエハの蒸着時の回り込みを説明する図（エピタ
キシャル層側）である。
シャルウエハの蒸着時の回り込みを説明する図（エピタ
キシャル層側）である。
１０ Ｐ型ＧａＡｓ基板 １１ ｐ−ＧａＡｌＡｓ層 １２ 発光層側のｎ−ＧａＡｌＡｓ層 １３ Ｎ側電極のＡｕＳｉ １４ Ｐ側電極のＡｕＳｉ １５ ボンディングのための不純物を含まないＡｕ層 １６ Ｎ側電極層ＡｕＳｉ（１３）及びボンディングの
Ａｕ層（１５）をパターニングしたＮ側電極 １７ 極性の無いＡｕを含む電極材料
Ａｕ層（１５）をパターニングしたＮ側電極 １７ 極性の無いＡｕを含む電極材料
Claims (5)
- 【請求項１】 第一の導電型を持つ半導体基板上に、該
半導体基板と材料組成が異なる半導体結晶を多層積層成
長させ、その最表面層が第一の導電型と異なる導電型を
有し、且つ反りのある半導体素子の電極形成工程におい
て、一方の半導体層側の電極形成後連続して他方の半導
体層側の電極形成を行うことを特徴とする半導体素子の
電極形成方法。 - 【請求項２】 請求項１記載の電極形成方法において、
第一の導電型がＰ型であり、且つキャリア濃度が１×１
０18ｃｍ-3以上の半導体基板であることを特徴とする半
導体素子の電極形成方法。 - 【請求項３】 請求項２記載の電極形成方法において、
第一の導電型と異なる導電型を有する最表面層の電極材
料にはその導電型に対してオーミック接触となす電極材
料を用い、その後の第一の導電型を持つ半導体基板の電
極材料にも前記と同じ導電型の電極材料を用いることを
特徴とする半導体素子の電極形成方法。 - 【請求項４】 請求項２記載の電極形成方法において、
第一の導電型と異なる導電型を有する最表面層の電極材
料にはその導電型に対してオーミック接触となす電極材
料を用い、その後の第一の導電型を持つ半導体基板の電
極材料にＡｕを含む極性の無い電極材料を用いることを
特徴とする半導体素子の電極形成方法。 - 【請求項５】 請求項３及び請求項４記載の電極形成方
法において、第一の導電型半導体としてＰ型ＧａＡｓ基
板を用い、且つ第一の導電型と異なる導電型を有する最
表面層の電極材料としてＡｕＳｉを電極材料として用い
ることを特徴とする半導体素子の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25419896A JPH10107321A (ja) | 1996-09-26 | 1996-09-26 | 半導体素子の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25419896A JPH10107321A (ja) | 1996-09-26 | 1996-09-26 | 半導体素子の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107321A true JPH10107321A (ja) | 1998-04-24 |
Family
ID=17261618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25419896A Pending JPH10107321A (ja) | 1996-09-26 | 1996-09-26 | 半導体素子の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023181A (ja) * | 2001-07-06 | 2003-01-24 | Showa Denko Kk | ＧａＰ系発光ダイオード及びその製造方法 |
| KR100593912B1 (ko) | 2004-06-04 | 2006-06-30 | 삼성전기주식회사 | 질화갈륨계 반도체 발광소자 및 그 제조 방법 |
-
1996
- 1996-09-26 JP JP25419896A patent/JPH10107321A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023181A (ja) * | 2001-07-06 | 2003-01-24 | Showa Denko Kk | ＧａＰ系発光ダイオード及びその製造方法 |
| KR100593912B1 (ko) | 2004-06-04 | 2006-06-30 | 삼성전기주식회사 | 질화갈륨계 반도체 발광소자 및 그 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041109 |