JPH10107202A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH10107202A
JPH10107202A JP8256111A JP25611196A JPH10107202A JP H10107202 A JPH10107202 A JP H10107202A JP 8256111 A JP8256111 A JP 8256111A JP 25611196 A JP25611196 A JP 25611196A JP H10107202 A JPH10107202 A JP H10107202A
Authority
JP
Japan
Prior art keywords
lsi chip
chip
lsi
semiconductor
tape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8256111A
Other languages
English (en)
Other versions
JP3287233B2 (ja
Inventor
Hiroaki Fujimoto
博昭 藤本
Nobuitsu Takehashi
信逸 竹橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP25611196A priority Critical patent/JP3287233B2/ja
Publication of JPH10107202A publication Critical patent/JPH10107202A/ja
Application granted granted Critical
Publication of JP3287233B2 publication Critical patent/JP3287233B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16135Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

(57)【要約】 【課題】 個々に分割されたLSIチップ同士を三次元
的に接続した後LSIのハンドリングを、チップトレー
等を利用することなく行え、かつLSIチップを三次元
的に接続する際に信頼性よく接続が行える方法を提供す
ることを目的とする。 【解決手段】 第1のLSIチップ15が分割された状
態でダイシングテープ9に固定した状態で第2のLSI
チップ4の接合を行い、その後パッケージングを行うこ
とによりコストが安く信頼性の高いLSIを得ることが
できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、LSIの実装方法
に関するものである。
【0002】
【従来の技術】近年、LSIの低コスト化と小型化を図
るため、例えば異なる機能、異なるプロセスにより形成
されたLSIチップ同士を3次元的に実装し、1パッケ
ージ化する方法が提案されている。上記のような構成を
有する従来の半導体装置としては、例えば特願昭57−
36430号公報に記載されたものが挙げられ、以下で
は図2を参照しながら上記した従来の半導体装置につい
て説明する。
【0003】図2において、第1の半導体チップ21と
第2の半導体チップ22とはフェースダウンで接続さ
れ、樹脂封止体29によりパッケージに実装されてい
る。さらに詳細に説明すると、ダイパッド38上に載置
された第1の半導体チップ21上には、外部リード28
とボンディングワイヤ27により接続されるべく形成さ
れたボンディングパッド24及び第2の半導体チップ2
2との接続を行なうべく形成されたボンディングパッド
23が形成されている。そして、上記の第1の半導体チ
ップ21と第2の半導体チップ22とは、各々のボンデ
ィングパッド23と25とが対向する状態で半田バンプ
26を介して接続されている。
【0004】上記の従来の半導体装置の製造方法として
は、まず第1の半導体チップ21、第2の半導体チップ
22を半導体ウエハーから切り出して分割したのち、半
田等のバンプを介して接続し、パッケージングを行な
う。そしてパッケージングの後、特性検査を行なう。
【0005】
【発明が解決しようとする課題】しかしながら、上記し
た従来の技術では、個々に分割されたLSIチップ同士
を三次元的に接続した後、パッケージングする構成であ
るため下記のような問題が生じる。
【0006】すなわち、三次元的に実装を行う際に予め
LSIチップは分割されているため、実装を行った段階
でもバラバラになっている。このような、半導体モジュ
ールをダイボンディング装置に供給するためには、一旦
バラバラになっている半導体モジュール(三次元的に実
装されている)をチップトレー等に収納しなければなら
ない。一方、通常のパッケージング工程でのダイボンデ
ィング装置へのLSIチップの供給は、分割されたLS
Iチップがフレームに支持されたダイシングテープに固
定された状態で行われるている。従って、三次元的に実
装された半導体モジュールを効率よくボンディング装置
に供給するためには、新たな装置が必要となりコストが
高くなってしまう可能性がある。
【0007】
【課題を解決するための手段】そこで本発明の半導体装
置の製造方法は、上記の課題解決し、製造コストの安い
3次元実装したLSIを得るために、第1のLSIチッ
プが形成された半導体ウエハーをテープに固定するとと
もにダイシングにより分割する工程と、第1のLSIチ
ップがテープに固定された状態で第1のLSIチップ上
に第2のLSIチップをフェースダウンボンディングで
接合し半導体モジュールを形成する工程と、半導体モジ
ュールをテープから剥がし半導体パッケージにパッケー
ジングする工程とを有する構成となっている。
【0008】上記構成により、ダイシングテープに半導
体モジュールを固定した状態で、ダイボンディング装置
に供給することができるとともに、第1のLSIチップ
と第2のLSIチップを信頼性よくフェイスダウンボン
ディングすることができる。
【0009】
【発明の実施の形態】以下本発明の実施の形態における
半導体装置の製造方法について図1を参照しながら説明
する。
【0010】図1は、本発明の実施の形態における半導
体装置の製造工程断面図を示すものであり、図1におい
て、1は第1のLSIチップが形成されている半導体ウ
エハー、2は第1のLSIチップに形成された第1のL
SIチップ上に搭載される第2のLSIチップとの接続
を行うための接続用電極、3は外部電極、4は第2のL
SIチップ、5は第2のLSIチップに形成されている
バンプ(金属突起)、6は絶縁性樹脂、7は加圧ツー
ル、8は絶縁性樹脂6を硬化させる際に照射される紫外
線、9はダイシングテープ、10はダイシングの溝、1
1はリードフレーム、12はボンディングワイヤ、13
は封止樹脂を示している。
【0011】以下図1(a)〜(g)にそって本発明の
実施の形態における半導体装置の製造方法について詳細
に説明する。
【0012】まず始めに、図1(a)に示すように、半
導体ウエハー1を加圧加熱等の方法によりダイシングテ
ープ9に貼りつけ固定する。半導体ウエハ1は、外部へ
の入出力のための外部電極3と後に第2のLSIチップ
との接続を行う接続用電極2を有している。次に、図1
(b)に示すように、ダイシングにより半導体ウエハ1
を分割し、第1のLSIチップ15を得る。この時、本
実施の形態では図1(b)に示すように半導体ウエハ1
の厚み以上の切り込み深さで切断したが、完全切断では
なく、切り込み深さを半導体ウエハの厚み以下とし後に
機械的に分割する方法でもよい。
【0013】次に第1のLSIチップ15に第2のLS
Iチップ4をフェイスダウンボンディングにより接続
し、半導体モジュールを形成する方法について説明す
る。
【0014】すなわち図1(c)に示すように、第1の
LSIチップ15の、第2のLSIチップを搭載する領
域に、絶縁性樹脂6を塗付する。絶縁性樹脂は、ここで
は紫外線硬化型の絶縁性樹脂を用いているが、加熱硬化
型や常温硬化型等の樹脂を用いてもよく、具体的にはエ
ポキシ、アクリル、ポリイミド、ウレタン等の樹脂を用
いることができる。絶縁性樹脂6の塗付方法は、ディス
ペンス、印刷、スタンピング等を用いる。また、本実施
の形態では、絶縁性樹脂6の塗付を第1のLSIチップ
に行ったが、後に示す第2のLSIチップ側に行っても
よい。
【0015】次に、図1(d)に示す様に、第2のLS
Iチップ4に形成されたバンプ5と第1のLSIチップ
15の接続用電極2を位置合わせした後に、第2のLS
Iチップ4を第1のLSIチップ15上に設置する。こ
の時、第2のLSIチップ4は、絶縁性樹脂6の粘性に
より第1のLSIチップ15上に仮固定される。なお、
バンプ5は、Au、In、In−Sn、Pb−Sn、C
u、Ni等の金属で、寸法は径が1μmから100μ
m、高さが1μmから50μm程度であり、バンプ5の
形成は、Al電極上に無電解鍍金等によりNi/Au等
のバリアメタルを形成した後、電解鍍金、無電解鍍金、
ディッピング、転写等の方法で容易に形成することがで
きる。また、本実施の形態では、第2のLSIチップ4
側にバンプを形成しているが、第1のLSIチップ15
側にバンプを形成してもよい。
【0016】その後、加圧ツール7で、第2のLSIチ
ップ4を加圧し、第2のLSIチップ4のバンプ5を第
1のLSIチップ15の接続用電極2に接触させる。加
圧する荷重は0.1g/バンプ〜20g/バンプ程度の
小さい荷重であり、この時、第1のLSIチップ15の
接続用電極2及び、バンプ5の下の、トランジスタや配
線の特性が変化しないようにする。またこの時、バンプ
5と接続用電極2を均等に接触させるため、加圧ツール
7は、第1のLSIチップ15に対して精度よく平行に
した状態で加圧する必要があるが、本実施の形態では、
第1のLSIチップ15の下面にはダイシングテープ9
が存在し、このテープ9が加圧ツールの傾きを吸収する
ため常に、加圧ツール7に傾きが生じても第1のLSI
チップ15と第2のLSIチップ4は常に平行に加圧さ
れるため、品質がよく信頼性の高い接続を得ることがで
きる。すなわち本発明ではLSIチップが1個1個分割
された状態でダイシングテープに接着されているため、
極めて信頼性が高い状態で第1のLSIチップ15と第
2のLSIチップ4を常に平行に加圧することができ
る。
【0017】次に、第2のLSIチップ4を加圧した状
態で絶縁性樹脂6を硬化する。本実施の形態では絶縁性
樹脂6が紫外線硬化型であるため、紫外線を第2のLS
Iチップ4の周囲に照射し、周辺の絶縁性樹脂6のみを
硬化し、加圧を解除した後に、加熱あるいは常温硬化に
より硬化する。もし、絶縁性樹脂6が加熱硬化型の場合
には、加圧ツール7を加熱することにより硬化を行い、
その際の加熱温度は70℃〜250℃程度で数秒〜数十
秒加熱することにより硬化させることができる。従っ
て、ダイシングテープ9の材料としては、上記の温度に
耐えうるような耐熱性のある材料を用いることが望まし
い。そして、加圧を解除することで第1のLSIチップ
15への第2のLSIチップ4の接続が完了する。この
工程を、繰り返し第2のLSIチップ4を第1のLSI
チップ15上に全て接続し、図1(e)に示すような構
成となる。この時、第1のLSIチップ15はダイシン
グテープ9にダイシングされた状態で固定されているた
め、定ピッチで整列しているため、位置合わせにおいて
はダイシングテープ9上の最初の第1のLSIチップを
画像認識で位置合わせしたあとは、NC制御で定ピッチ
移動させることにより第1のLSIチップは、基準に対
して位置合わせできるため、短時間での位置合わせがで
きコストを安くできる。
【0018】なお、本実施の形態では、第2のLSIチ
ップ4の加圧と絶縁樹脂6の硬化をチップ毎に行った
が、複数チップを同時に加圧し、絶縁樹脂6の硬化を行
ってもよい。また、本実施の形態では、第1のLSIチ
ップ15と第2のLSIチップ4の接続を絶縁性樹脂を
用いる方法で行ったが、はんだバンプを用いた半田付
け、Auバンプを用いたAu−Au固層接合、Au−A
l固層接合等を用いてもよい。更に、これらの方法で行
う場合は、第1のLSIチップ15と第2のLSIチッ
プ4の間に、接合した後、絶縁性樹脂を充填することも
可能である。
【0019】また、本実施の形態では示していないが、
第1のLSIチップ15と第2のLSIチップ4を接合
した後に、2つのLSIチップからなる半導体モジュー
ルの検査を、行うこともできる。この場合は、通常のウ
エハー状態での特性検査と同様に、プローブカードで、
第1のLSIチップ15の外部電極3にプロービングし
行う方法等がある。
【0020】その後、図1(f)に示すように、半導体
モジュールがダイシングテープに固定された状態でダイ
シング装置に供給し、その後ダイシングテープ9から三
次元的に実装された半導体モジュールを剥離させ、その
後図1(g)に示すようにリードフレーム11にダイボ
ンディングし、ボンディングワイヤ12にてワイヤボン
ディングした後、封止樹脂13にて封止しパッケージン
グを完了する。この時、本実施の形態では、第1のLS
Iチップ15と第2のLSIチップ4が接続された、半
導体モジュールが、通常の1個のLSIチップをパッケ
ージングするのと同様に、ダイシングテープ9に固定さ
れた状態であるため、パッケージング工程のダイボンデ
ィング装置は、1個のLSIチップをパッケージングす
るダイボンディング装置と同じ装置が使用でき、新たな
設備投資を必要とせずコストを安くできる。また、本実
施の形態では、QFPタイプのプラスチックパッケージ
を用いたが、PGA、BGAタイプ、セラミックパッケ
ージを用いてもよい。
【0021】
【発明の効果】以上のように、本発明によれば、第1の
LSIチップ15と第2のLSIチップ4が接続され
た、半導体モジュールが、通常の1個のLSIチップを
パッケージングするのと同様に、ダイシングテープ9に
固定された状態であるため、パッケージング工程のダイ
ボンディング装置は、1個のLSIチップをパッケージ
ングするダイボンディング装置と同じ装置が使用でき、
新たな設備投資を必要とせずコストを安くできる。
【0022】また、第2のLSIチップの接合の繰り返
しの工程においては、第1のLSIチップ15はダイシ
ングテープ9にダイシングされた状態で固定されている
ため、定ピッチで整列している。従って、位置合わせに
おいてはダイシングテープ9上の最初の第1のLSIチ
ップを画像認識で位置合わせしたあとは、NC制御で定
ピッチ移動させることにより第1のLSIチップは、基
準に対して位置合わせできるため、短時間での位置合わ
せができコストを安くできる。
【0023】また、第1のLSIチップと第2のLSI
チップの接合においても、第1のLSIチップ15の下
面にはダイシングテープ9があり、このテープ9が加圧
ツールの傾きを吸収するため、加圧ツール7に傾きが生
じても第1のLSIチップ15と第2のLSIチップ4
は常に平行に加圧されるため、品質がよく信頼性の高い
接続を得ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態における半導体装置の製造
工程断面図
【図2】従来の半導体装置の断面図
【符号の説明】
1 半導体ウエハー 2 接続用電極 3 外部電極 4 第2のLSIチップ 5 バンプ 6 絶縁性樹脂 7 加圧ツール 9 ダイシングテープ 10 ダイシングの溝 11 リードフレーム 12 ボンディングワイヤ 13 封止樹脂 15 第1のLSIチップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】第1のLSIチップが形成された半導体ウ
    エハーをテープに固定するとともにダイシングにより分
    割する工程と、前記第1のLSIチップが前記テープに
    固定された状態で前記第1のLSIチップ上に第2のL
    SIチップをフェースダウンボンディングで接合し半導
    体モジュールを形成する工程と、前記半導体モジュール
    を前記テープから剥がし半導体パッケージにパッケージ
    ングする工程とを有する半導体装置の製造方法。
  2. 【請求項2】半導体モジュールが、テープに固定された
    状態で、パッケージングを行うダイボンディング装置に
    供給することを特徴とする請求項1に記載の半導体装置
    の製造方法。
  3. 【請求項3】第1のLSIチップ電極と第2のLSIチ
    ップの電極を突起電極を介してフェースダウンボンディ
    ングで接続した後、第1のLSIチップと第2のLSI
    チップの間隙に樹脂を充填する工程を付加したことを特
    徴とする請求項1に記載の半導体装置の製造方法。
  4. 【請求項4】第1のLSIチップが形成された半導体ウ
    エハーをテープに固定するとともにダイシングにより分
    割する工程と、前記第1のLSIチップが前記テープに
    固定された状態で前記第1のLSIチップの後に第2の
    LSIチップが接続される領域に絶縁性樹脂を塗付する
    工程と、前記第1のLSIチップの電極と第2のLSI
    チップの電極を位置合わせした後第2のLSIチップを
    前記第1のLSIチップの前記絶縁性樹脂を塗付した部
    分に設置する工程と、前記第2のLSIチップを加圧し
    て前記第1のLSIチップと第2のLSIチップの電気
    的な接続を行った状態で前記絶縁性樹脂を硬化させて半
    導体モジュールを形成する工程と、前記半導体モジュー
    ルを前記テープから剥がし半導体パッケージにパッケー
    ジングする工程とを有する半導体装置の製造方法。
JP25611196A 1996-09-27 1996-09-27 半導体装置の製造方法 Expired - Fee Related JP3287233B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP25611196A JP3287233B2 (ja) 1996-09-27 1996-09-27 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25611196A JP3287233B2 (ja) 1996-09-27 1996-09-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10107202A true JPH10107202A (ja) 1998-04-24
JP3287233B2 JP3287233B2 (ja) 2002-06-04

Family

ID=17288055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25611196A Expired - Fee Related JP3287233B2 (ja) 1996-09-27 1996-09-27 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3287233B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217992B2 (en) * 1998-10-28 2007-05-15 Renesas Technology Corp. Semiconductor device, semiconductor wafer, semiconductor module, and a method of manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7217992B2 (en) * 1998-10-28 2007-05-15 Renesas Technology Corp. Semiconductor device, semiconductor wafer, semiconductor module, and a method of manufacturing semiconductor device

Also Published As

Publication number Publication date
JP3287233B2 (ja) 2002-06-04

Similar Documents

Publication Publication Date Title
US5773896A (en) Semiconductor device having offsetchips
US3724068A (en) Semiconductor chip packaging apparatus and method
JP4708401B2 (ja) 半導体チップの順応性インターフェースを形成する方法
US6710454B1 (en) Adhesive layer for an electronic apparatus having multiple semiconductor devices
US5548884A (en) Method of manufacturing a known good die array
JP4757398B2 (ja) 半導体装置の製造方法
US20020098620A1 (en) Chip scale package and manufacturing method thereof
US20010005600A1 (en) Method of manufacturing semiconductor device including semiconductor elements mounted on base plate
US20090289346A1 (en) Structure and manufacturing method of chip scale package
JP2001308140A (ja) 半導体装置及びその製造方法
JP2001308220A (ja) 半導体パッケージ及びその製造方法
JPH0922968A (ja) 半導体パッケージおよびその製造方法
KR20060101385A (ko) 반도체 장치 및 그 제조 방법
JP2002033411A (ja) ヒートスプレッダ付き半導体装置及びその製造方法
JP3262728B2 (ja) 半導体装置及びその製造方法
US6966964B2 (en) Method and apparatus for manufacturing semiconductor device
JPH0870081A (ja) Icパッケージおよびその製造方法
JPH07240435A (ja) 半導体パッケージの製造方法、半導体の実装方法、および半導体実装装置
JP4057875B2 (ja) 半導体装置の製造方法
JP3287233B2 (ja) 半導体装置の製造方法
JPH08293530A (ja) 半導体装置の製造方法
JPH09246464A (ja) 半導体装置およびその製造方法
JP2000294724A (ja) 半導体装置及びその製造方法
JPH0888248A (ja) フェイスダウンボンディング方法及びそれに用いる接続材料
KR100460260B1 (ko) 마이크로BGA(microballgridarray)용빔리드본딩장치및그본딩방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080315

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090315

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100315

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees