JPH1010653A

JPH1010653A - 同期制御装置

Info

Publication number: JPH1010653A
Application number: JP8156799A
Authority: JP
Inventors: Kazuyasu Imahashi; 一泰今橋; Katsuichi Tate; 勝一舘; Norihiko Noguchi; 紀彦野口
Original assignee: Sony Cinema Products Corp
Current assignee: Sony Cinema Products Corp
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 1998-01-16
Also published as: CN1198831A; EP0860824A1; US5991003A; EP0860824A4; WO1997049084A1

Abstract

(57)【要約】【課題】入力側データレートに対して出力側データレ
ートを確実に同期させる同期制御装置を提供する。【解決手段】記憶手段１０１は、クロック発生手段１
０２からの入力側クロックＣ_inに基いて、所定量でブロ
ック化されたブロックデータＤ_inをブロック単位で蓄積
すると共に、制御手段１０３からの出力側クロックＣ
_outに基いて蓄積したブロックデータＤ_inをブロック単
位で出力する。クロック発生手段１０２は、同期させる
データレートに基いた入力側クロックＣ_inを発生する。
制御手段１０３は、記憶手段１０１における入力データ
量と出力データ量の差分を検出し、クロック発生手段１
０２からの入力側クロックＣ_inに同期するように、検出
した差分量に応じて出力側クロックのスピードを変化さ
せて、出力側クロックＣ_outを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、映像信号
の再生速度が必ずしも一定でない映写機において、映像
に対して音声を同期させて出力するための制御を行う同
期制御装置に関するものである。

【０００２】

【従来の技術】例えば、ビデオテープレコーダ（以下、
ＶＴＲと言う。）では、標準となる外部同期信号が存在
し、この外部同期信号に基いて映像信号が再生されるた
め、音声信号も上記外部同期信号に基いて再生されるよ
うになされている。すなわち、ＶＴＲでは、一旦メモリ
に記憶された音声信号が、外部同期信号に基いて生成さ
れたクロック（以下、基準クロックと言う。）に追従し
て再生されることにより、映像に一致した音声が得られ
る。

【０００３】ここで、上記メモリにおける入力データ量
と出力データ量は、基準クロックに対して局所的なずれ
が生じる場合があるが、大域的には一定である。このた
め、上述のようなＶＴＲでは、上記メモリにおける書き
込みクロック（以下、入力側クロックと言う。）と読み
出しクロック（以下、出力側クロックと言う。）が所定
の速度で各々制御され、タイムベースコレクタ（以下、
ＴＢＣ：Time Base Corrector）等により部分的な基準
クロックとの偏差が吸収されるようになされている。

【０００４】

【発明が解決しようとする課題】しかし、基準となるべ
きクロックが存在しないようなシステム、例えば、映写
機では、映像信号の再生速度がフィルムのコマ送り速度
により決定され、この再生速度は、絶対的に一定である
という保証がなく、局所的にも大域的にも変動するもの
である。このような映像信号の再生速度に同期して、音
声信号を再生する必要があるが、従来の映写機等のシス
テムでは、音声信号が一旦記憶されるメモリの入力側ク
ロック、すなわち映像信号の再生速度に基いたクロック
と、出力側クロックとがどれだけずれていようと、出力
側クロックの速度は、常に一定の速度であった。このた
め、映像と音声のずれが生じると共に、例えば、入力側
クロックが単調増加した場合には、上記メモリがフル状
態となり破綻してしまっていた。

【０００５】そこで、映像と音声のずれやメモリフルの
状態を防ぐために、例えば、位相同期ループ（以下、Ｐ
ＬＬ：Phase Locked Loopと言う。）により、上記メモ
リの入力側クロックと出力側クロックを強制的に合わせ
た場合、入力側クロックの局所的な変動に対して出力側
クロックが過敏に反応してしまい、その結果、ワウ・フ
ラッター（wow flutter）となって出力されてしまって
いた。

【０００６】また、上述のようなワウ・フラッターの出
力を防ぐために、出力側クロックの反応の応答速度を遅
らせた場合、出力側クロックの反応が正常な状態に落ち
着くまでに長い時間がかかってしまい、映像と音声のず
れが生じてしまっていた。

【０００７】そこで、本発明は、上述の如き従来の実情
に鑑みてなされたものであり、次のような目的を有する
ものである。

【０００８】即ち、本発明の目的は、入力側データレー
トに対して出力側データレートを確実に同期させる同期
制御装置を提供することにある。

【０００９】また、本発明の目的は、映像に対して音声
を確実に同期させる同期制御装置を提供することにあ
る。

【００１０】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る同期制御装置は、所定量でブロック
化されたブロックデータを蓄積する記憶手段と、同期さ
せるデータレートに基いた入力側クロックを発生するク
ロック発生手段と、上記クロック発生手段からの入力側
クロックに応じて出力側クロックを発生する制御手段と
を備える。そして、上記記憶手段は、上記クロック発生
手段からの入力側クロックに基いてブロックデータをブ
ロック単位で蓄積すると共に、上記制御手段からの出力
側クロックに基いて蓄積したブロックデータをブロック
単位で出力する。また、上記制御手段は、上記記憶手段
における入力データ量と出力データ量の差分を検出し、
上記クロック発生手段からの入力側クロックに同期する
ように、検出した差分量に応じて出力側クロックのスピ
ードを変化させることを特徴とする。

【００１１】また、本発明に係る同期制御装置は、上記
制御手段は、上記差分量が大きい場合には、出力側クロ
ックのスピードを大きく変化させ、上記差分量が小さい
場合には、出力側クロックのスピードを小さく変化させ
ることを特徴とする。

【００１２】また、本発明に係る同期制御装置は、上記
記憶手段は、音声信号を蓄積する。そして、上記クロッ
ク発生手段は、映像信号の再生速度に基いた入力側クロ
ックを発生することを特徴とする。

【００１３】

【発明の実施の形態】以下、発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００１４】本発明に係る同期制御装置は、例えば、図
１に示すような、ＴＢＣ１００に適用される。

【００１５】すなわち、ＴＢＣ１００は、入力端子Ｉ_in
を介して入力データＤ_inが供給され出力端子Ｉ_outを介
して出力データＤ_outを出力するメモリ１０１と、入力
側クロックＣ_inを発生するクロック発生回路１０２と、
出力側クロックＣ_outを発生するメモリ制御回路１０３
とを備え、クロック発生回路１０２は、入力側クロック
Ｃ_inをメモリ１０１及びメモリ制御回路１０３に対して
発生し、メモリ制御回路１０３は、出力側クロックＣ
_outをメモリ１０１に対して発生するようになされてい
る。

【００１６】上述のような構成をしたＴＢＣ１００は、
例えば、常に一定のスピードで再生されることが保証さ
れない映像に対して、音声を同期させて出力するもので
ある。

【００１７】そこで、まず、入力端子Ｉ_inを介してメモ
リ１０１に供給される入力データＤ_inは、単位時間あた
りの音声データであり、所定量でブロック化されたデー
タである。

【００１８】メモリ１０１は、先入れ先出し（FIFO：Fi
rst in First Out）のメモリであり、最大Ｎ個のデータ
ブロックを蓄積することができるようになされている。
そして、メモリ１０１には、後述する入力側クロックＣ
_inに基いて入力データＤ_inがブロック単位で蓄積される
と共に、メモリ１０１からは、後述する出力側クロック
Ｃ_outに基いて、出力データＤ_outが一定間隔で出力され
るようになされている。

【００１９】クロック発生回路１０２には、図示してい
ないが、映像信号の再生スピードについての情報が供給
されるようになされており、クロック発生回路１０２
は、供給された映像信号の再生スピードの情報に基い
て、入力側クロックＣ_inをメモリ１０１とメモリ制御回
路１０３に対して各々発生する。したがって、メモリ１
０１は、上述したように、クロック発生回路１０２から
の入力側クロックＣ_inに基いて、入力データＤ_inをブロ
ック単位で蓄積する。

【００２０】メモリ制御回路１０３は、クロック発生回
路１０２からの入力側クロックＣ_inに応じた出力側クロ
ックＣ_outを生成し、生成した出力側クロックＣ_outをメ
モリ１０１に対して発生することにより、メモリ１０１
におけるデータの出力を指定する。したがって、メモリ
１０１は、メモリ制御回路１０３から出力側クロックＣ
_outが供給された場合に、１ブロックの出力データＤ_out
を出力端子Ｉ_outを介して出力する。

【００２１】以下、上述のようなメモリ制御回路１０３
について具体的に説明する。

【００２２】まず、従来のメモリ制御では、メモリから
出力されるデータのスピード（以下、出力スピードと言
う。）は、定常状態と加速モードの２通りのみであっ
た。このため、図２に示すように、出力側クロックと入
力側クロックがどれだけずれていようと、出力側クロッ
クは、常に一定の値、例えば、スピード増加量「ｓ１」
を加えたスピードで追従していた。

【００２３】この時、例えば、現在の出力スピードが目
標とするスピードに対して大きく異なった場合、図３に
示すように、出力スピードが目標スピードＳ_dに達する
まで、時間ｔ_dという多くの時間を要し、その時間ｔ_dの
間、音声と映像は、ずれた状態となる。

【００２４】また、現在の出力スピードが目標とするス
ピードに対してわずかに異なった場合、図４に示すよう
に、時間ｔ_dのような短時間で出力スピードが目標スピ
ードＳ_dに達するため、すなわち出力スピードが急激に
変化するため、音として不自然に聞こえてしまう。

【００２５】そこで、メモリ制御回路１０３は、メモリ
１０１における入力データ量と出力データ量の差分の大
きさに応じて、出力側クロックＣ_outの発生間隔、すな
わち出力側クロックＣ_outのスピードを変化させるよう
になされている。

【００２６】すなわち、メモリ制御回路１０３は、クロ
ック発生回路１０２からの入力側クロックＣ_inと、メモ
リ１０１に対して発生した出力側クロックＣ_outとの差
分を検出することにより、現在、メモリ１０１に蓄積さ
れている入力データＤ_inのブロック数を認識する。

【００２７】また、メモリ制御回路１０３は、例えば、
メモリ１０１にＭ個のデータブロックが蓄積されている
時に、出力側クロックＣ_outのスピードを後述する任意
のスピード「Ｓ」とし、そのスピード「Ｓ」でメモリ１
０１に対して出力側クロックＣ_outを発生する。

【００２８】上述したスピード「Ｓ」は、メモリ１０１
に蓄積されているデータブロック数「Ｍ」と、上述した
メモリ１０１に蓄積することができる最大ブロック数
「Ｎ」との関係がＭ＝Ｎ／２で表され、且つ入力側クロックＣ_inのスピードに一致し
た最適なスピード（以下、目標スピードとも言う。）で
ある。

【００２９】ここで、図５は、メモリ１０１に蓄積され
ているデータブロック数（以下、蓄積データ数と言
う。）と、メモリ制御回路１０３が発生する出力側クロ
ックＣ_ou _tのスピードとの関係を示す図である。

【００３０】上記図５に示すように、蓄積データ数を示
す横軸は、Ｌ個に分割されており、各々の区間におい
て、出力側クロックＣ_outのスピードをどのくらい変化
させるかが階段状に規定されている。また、上記横軸の
任意の一点Ｍ、すなわち蓄積データ数がＭ個であり最適
なスピード「Ｓ」の状態を示す点を中心に、蓄積データ
数が増加する側（＝右側）にいくほど、出力側クロック
Ｃ_outの変化スピードが増加し、蓄積データ数が減少す
る側（＝左側）にいくほど、出力側クロックＣ_outの変
化スピードが減少している。

【００３１】以下、上記図５を用いて、メモリ制御回路
１０３における出力側クロックＣ_ou _tのスピード操作に
ついて説明する。

【００３２】まず、メモリ制御回路１０３は、上述した
ように、入力側クロックＣ_inと出力側クロックＣ_outと
の差分を検出した結果、蓄積データ数がＭ個であった場
合、入力側クロックＣ_inのスピードが一定である限り、
出力側クロックＣ_outのスピードを変化させずに、現在
のスピード「Ｓ」でメモリ１０１に対して出力側クロッ
クＣ_outを発生する。したがって、メモリ１０１には、
常にＭ個のデータブロックが存在することとなる。

【００３３】次に、入力側クロックＣ_inのスピードが変
化し、単位時間当たりの入力データＤ_inのブロック数が
増加した結果、蓄積データ数が増加した場合、メモリ制
御回路１０３は、メモリ１０１の蓄積データ数が（Ｍ−
ｂ１）個〜（Ｍ＋ａ１）個の範囲であれば、出力側クロ
ックＣ_outのスピード「Ｓ」を変化させず、蓄積データ
数がしきい値「Ｍ＋ａ１」を超えたときに、出力側クロ
ックＣ_outのスピード「Ｓ」を「ｓ１」分増加させたス
ピード「Ｓ＋ｓ１」とする。このようにして、メモリ制
御回路１０３は、蓄積データ数の増加に応じて出力側ク
ロックＣ_outのスピードを変化させることにより、出力
側クロックＣ_outのスピードを入力側クロックＣ_i _nのス
ピードに一致させる。

【００３４】そして、その後、蓄積データ数が（Ｍ−ｂ
１）個〜（Ｍ＋ａ１）個の範囲内に戻れば、出力側クロ
ックＣ_outのスピードは、スピード「Ｓ＋ｓ１」で安定
することとなる。

【００３５】一方、出力側クロックＣ_outのスピードを
スピード「Ｓ＋ｓ１」に変化させても、蓄積データ数が
（Ｍ−ｂ１）個〜（Ｍ＋ａ１）個の範囲内に戻らなかっ
た場合、メモリ制御回路１０３は、再度出力側クロック
Ｃ_outのスピードを変化させる。

【００３６】すなわち、メモリ制御回路１０３は、蓄積
データ数が（Ｍ＋ａ２）個以下の場合の場合には、スピ
ード「Ｓ＋ｓ１」を再度「ｓ１」分増加させ、出力側ク
ロックＣ_outのスピードをスピード「Ｓ＋ｓ１＋ｓ１」
とする。また、メモリ制御回路１０３は、蓄積データ数
が（Ｍ＋ａ２）個〜（Ｍ＋ａ３）個の範囲内の場合に
は、スピード「Ｓ＋ｓ１」を「ｓ２」分増加させ、出力
側クロックＣ_outのスピードをスピード「Ｓ＋ｓ１＋ｓ
２」とする。このようにして、メモリ制御回路１０３
は、繰り返し出力側クロックＣ_outのスピードを操作す
ることにより、最適な出力側クロックＣ_outのスピード
を得る。

【００３７】上述のようにして、メモリ制御回路１０３
は、出力側クロックＣ_outのスピードを操作することに
より、上記図３に示すように、現在のメモリ１０１にお
ける出力スピードが目標スピードに対して大きく異なっ
た場合には、上記出力スピードを初めは高速に変化さ
せ、上記出力スピードが目標スピードに近づいた時点か
ら、上記出力スピードを徐々に目標スピードに変化させ
る。したがって、出力スピードを目標スピードに素早く
一致させることができるため、映像信号の再生スピード
と音声信号の再生スピードが大きく異なった場合に生じ
る映像と音声のずれを防ぐことができる。

【００３８】また、メモリ制御回路１０３は、上記図４
に示すように、上記出力スピードが目標スピードに対し
てわずかに異なった場合、上記出力スピードが目標スピ
ードに一致するように、上記出力スピードをゆっくりと
変化させる。したがって、映像信号の再生スピードと音
声信号の再生スピードがわずかに異なった場合でも、不
自然な音を出力することなく、映像と音声を確実に一致
させることができる。

【００３９】また、メモリ制御回路１０３は、メモリ１
０１に蓄積されていいるデータブロックの数を監視する
ため、映像と音声がずれた状態で、出力側クロックＣ
_outのスピードが安定してしまうことはなく、常に最適
なスピードの出力側クロックＣ_ou _tを発生することがで
きる。したがって、映像と音声を常に一致させることが
できる。

【００４０】また、本発明に係る同期制御装置は、例え
ば、図６に示すような、映写機２００に適応される。

【００４１】この映写機２００は、映画フィルム２０４
に記録された映像信号を再生する映像再生装置２０１
と、映画フィルム２０４に記録された音声信号を再生す
る音声再生装置２０２と、映画フィルム２０４をコマ送
りする巻取機２０３と、映像再生装置２０１により再生
された映像が投影されるスクリーン２０５とを備えてい
る。

【００４２】また、音声再生装置２０２は、図示してい
ないが、上記図１に示したＴＢＣ１００を備えており、
映像再生装置２０１における映像信号の再生スピードの
情報が供給されるようになされている。

【００４３】以下、上記図１及び図６を用いて、映写機
２００について具体的に説明する。

【００４４】先ず、巻取機２０３は、映画フィルム２０
４を任意のスピードでコマ送りする。このコマ送りのス
ピードは、絶対的に一定という保証はなく、局所的にも
大域的にも変動する。

【００４５】映像再生装置２０１は、巻取機２０３のコ
マ送りのスピードに追従して、映画フィルム２０４に記
録されている映像信号を再生し、再生して得られた映像
をスクリーン２０５に対して投影する。

【００４６】この時、音声再生装置２０２には、巻取機
２０３のコマ送りのスピード、すなわち映像再生装置２
０１における映像信号の再生スピードの情報が供給され
る。そして、音声再生装置２０２に供給された再生スピ
ードの情報は、上記図１に示したクロック発生回路１０
２に供給され、クロック発生回路１０２は、再生スピー
ドの情報に基いたクロックを入力側クロックＣ_inとして
発生することとなる。

【００４７】ここで、映像再生装置２０１は、上述した
ように、巻取機２０３のコマ送りのスピードに追従し
て、映画フィルム２０４に記録されている映像信号を再
生するため、映像再生装置２０１における映像信号の再
生スピードも変動する。この時、映像信号の再生スピー
ドの細かい変動が積もると、映像と音声のずれが生じ
る。これは、映像信号の再生スピードの平均値が変化し
てしまったことを示している。このような場合、音声再
生装置２０２は、上記図１に示したＴＢＣを用いて、時
間合わせを行うと共に、音声信号の再生スピード自身も
変化させる。

【００４８】すなわち、映像と音声のずれがある程度以
上生じた場合、音声再生装置２０２のＴＢＣ１００は、
上述したようにして、映像信号の再生スピードに対して
音声信号の再生スピードが一致するように、音声データ
である出力データＤ_outのスピードを徐々に変化させ
る。これにより、音声再生装置２０２からは、映像信号
の再生スピードに一致したスピードで再生された音声が
出力されることとなる。

【００４９】また、上述したようにして、音声データの
出力スピードを変化させても、映像と音声のずれが広が
っていく場合、この場合は、映像信号の再生スピードと
音声信号の再生スピードがまだ一致していないことにな
るため、ＴＢＣ１００は、映像信号の再生スピードと音
声信号の再生スピードが一致するまで、音声データの出
力スピードを徐々に変化させる。この時の音声データの
出力スピードの変化の割合は、上記図５に示したよう
に、映像と音声のずれが大きい程、出力スピードを大き
く変化するようになされている。すなわち、映像と音声
のずれが大きいということは、映像信号と音声信号の各
再生スピードの差も大きいということを示しているた
め、この場合、ＴＢＣ１００は、音声データの出力スピ
ードを大きく変化させる。したがって、音声再生装置２
０２における音声信号の再生スピードが大きく変化する
こととなる。

【００５０】上述のように、映写機２００では、音声再
生装置２０２が上記図１に示したＴＢＣ１００を備えて
いる構成としているため、スクリーン２０５に投影され
る映像に対して、音声再生装置２０２から出力される音
声を確実に一致させることができる。

【００５１】

【発明の効果】本発明に係る同期制御装置では、記憶手
段は、クロック発生手段からの入力側クロックに基い
て、所定量でブロック化されたブロックデータをブロッ
ク単位で蓄積すると共に、制御手段からの出力側クロッ
クに基いて蓄積したブロックデータをブロック単位で出
力する。上記クロック発生手段は、同期させるデータレ
ートに基いた入力側クロックを発生する。上記制御手段
は、上記記憶手段における入力データ量と出力データ量
の差分を検出し、上記クロック発生手段からの入力側ク
ロックに同期するように、検出した差分量に応じて出力
側クロックのスピードを変化させて、上記出力側クロッ
クを発生する。これにより、上記同期させるデータレー
トが一定したデータレートでない場合でも、上記同期さ
せるデータレートに対して、上記記憶手段における出力
データレートを確実に同期させることができる。

【００５２】また、本発明に係る同期制御装置では、上
記制御手段は、上記差分量が大きい場合には、出力側ク
ロックのスピードを大きく変化させ、上記差分量が小さ
い場合には、出力側クロックのスピードを小さく変化さ
せる。これにより、上記同期させるデータレートと上記
記憶手段における出力データレートが大きくずれている
場合には、上記同期させるデータレートに対して、上記
記憶手段における出力データレートを素早く、且つ確実
に同期させることができる。また、上記同期させるデー
タレートと上記記憶手段における出力データレートがわ
ずかにずれている場合には、上記同期させるデータレー
トに対して、上記記憶手段における出力データレートを
自然に、且つ確実に同期させることができる。

【００５３】また、本発明に係る同期制御装置では、上
記記憶手段は、音声信号を蓄積する。そして、上記クロ
ック発生手段は、映像信号の再生速度に基いた入力側ク
ロックを発生する。これにより、映像信号の再生スピー
ドが一定でない場合でも、映像信号の再生スピード対し
て、音声信号の再生スピードを確実に同期させることが
できる。

【図面の簡単な説明】

【図１】本発明に係る同期制御装置の構成を示すブロッ
ク図である。

【図２】従来のメモリ制御を説明するための図である。

【図３】音声信号の再生スピードが目標スピードと大き
く異なった場合を説明するための図である。

【図４】音声信号の再生スピードが目標スピードとわず
かに異なった場合を説明するための図である。

【図５】上記同期制御回路によるメモリ制御を説明する
ための図である。

【図６】本発明に係る同期制御装置を適用した映写機の
構成を示すブロック図である。

【符号の説明】

１００同期制御装置１０１メモリ１０２クロック発生回路１０３メモリ制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者野口紀彦東京都品川区北品川６丁目７番35号ソニー株式会社内

Claims

【特許請求の範囲】

【請求項１】所定量でブロック化されたブロックデー
タを蓄積する記憶手段と、同期させるデータレートに基いた入力側クロックを発生
するクロック発生手段と、上記クロック発生手段からの入力側クロックに応じて出
力側クロックを発生する制御手段とを備え、上記記憶手段は、上記クロック発生手段からの入力側ク
ロックに基いてブロックデータをブロック単位で蓄積す
ると共に、上記制御手段からの出力側クロックに基いて
蓄積したブロックデータをブロック単位で出力し、上記制御手段は、上記記憶手段における入力データ量と
出力データ量の差分を検出し、上記クロック発生手段か
らの入力側クロックに同期するように、検出した差分量
に応じて出力側クロックのスピードを変化させることを
特徴とする同期制御装置。
【請求項２】上記制御手段は、上記差分量が大きい場
合には、出力側クロックのスピードを大きく変化させ、
上記差分量が小さい場合には、出力側クロックのスピー
ドを小さく変化させることを特徴とする請求項１記載の
同期制御装置。
【請求項３】上記記憶手段は、音声信号を蓄積し、上記クロック発生手段は、映像信号の再生速度に基いた
入力側クロックを発生することを特徴とする請求項１記
載の同期制御装置。